KR100965066B1 - 플래시 메모리 소자 및 그 블록 선택 회로 - Google Patents

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Abstract

본 발명은 플래시 메모리소자의 블록 선택 회로에 관한 것으로, 다수의 셀 스트링을 포함하며, 각 셀 스트링은 드레인 및 소스 선택 트랜지스터의 사이에 직렬로 연결된 다수의 메모리 셀들을 포함하는 메모리 블록; 입력 어드레스를 이용하여 블록 어드레스 신호를 생성하고, 미리 저장된 배드 블록 어드레스를 이용하여 상기 입력 어드레스가 배드 블록 어드레스인지를 판단한 후, 상기 입력 어드레스가 배드 블록 어드레스인 경우, 해당 블록 어드레스 신호를 디스에이블 하는 어드레스 카운터를 포함하는 제어부; 및 상기 메모리 블록에 연결되고, 상기 블록 어드레스 신호에 응답하여 상기 메모리 블록을 인에이블 또는 디스에이블 하는 블록 선택 회로를 포함한다.
Figure R1020080028863
로우 디코더, 블록 어드레스, X 디코더

Description

플래시 메모리 소자 및 그 블록 선택 회로{Flash memory device and circuit of selecting block the same}
본 발명은 플래시 메모리 소자에 관한 것으로, 특히 배드 블록 정보를 이용하여 어드레스 제어를 수행하는 플래시 메모리 소자에 관한 것이다.
플래시 메모리 소자에서 배드 블록은 컬럼 리페어를 다 하여도 구제할 수 없는 블록을 말하는데, 통상 전체 블록의 2% 이내가 되도록 데이터 시트에서는 정의하고 있다.
배드 블록은 플래시 메모리 소자의 제조 공정 중 웨이퍼 테스트 시에 결정되고, 배드 블록으로 판단된 메모리 블록은 해당 블록을 인에이블 시키는 패스의 중간에 있는 블록 퓨즈를 컷팅 함으로써 하드웨어적으로 디스에이블 되게 한다.
상기한 블록 퓨즈는 블록의 워드라인의 인에이블을 불가능하게 함으로써, 해당 블록의 동작을 디스에이블 시키는 기능을 한다.
도 1은 종래의 블록 퓨즈를 이용한 블록 선택 회로의 회로도이다.
도 1은 블록 인에이블 신호를 출력하는 블록 선택 회로의 일부를 나타낸 것이다. 도 1을 참조하면, 플래시 메모리 소자의 메모리 블록(120)을 선택하는 블록 선택 회로(110)는 제 1 내지 제 3 낸드 게이트(NA1 내지 NA3) 및 퓨즈(F)를 포함한다. 상기 블록 선택 회로(110)는 일반적으로 플래시 메모리 소자의 X 디코더에 포함되는 회로이다.
제 1 낸드 게이트(NA1)는 입력되는 블록 어드레스(XA, XB, XC, XD)를 노드(a1)로 출력한다. 상기 블록 어드레스(XA, XB, XC, XD)는 플래시 메모리 소자의 프로그램 또는 독출 동작 명령과 함께 입력되는 로우 어드레스를 이용하여 디코딩된 블록 어드레스이다.
상기 제 1 낸드 게이트(NA1)와 노드(a1) 사이에 퓨즈가 연결된다.
상기 블록 어드레스(XA, XB, XC, XD; 이하 XABCD로 표시함)에 의해 제 1 낸드 게이트(NA1)의 출력이 결정되는데, 블록 어드레스(XABCD)가 하이 레벨일 때, 제 1 낸드 게이트(NA1)가 로우 레벨신호를 출력하여 노드(a1)를 로우 레벨로 만든다. 그리고 제어신호(PGMPREb)가 로우 레벨로 입력되어 제 2 낸드 게이트(NA2)가 로우 레벨 신호를 출력함으로써 상기 블록 어드레스(XABCD)에 해당하는 블록에 인에이블 신호를 입력한다.
이와 같은 블록 선택 회로는 각각의 블록마다 연결되어 있다. 그리고 배드 블록으로 인식되는 블록에 대하여 퓨즈(F)를 컷팅 함으로써 인에이블 신호가 입력되지 않게한다.
그리고 제 2 낸드 게이트(NA2)는 노드(a1)의 신호 레벨과, 프로그램 제어신호(PGMPREb)를 논리 조합하여 노드(a2)로 그 결과를 출력한다. 그리고 제 3 낸드 게이트(NA3)가 노드(a2)의 논리 레벨과 인에이블 신호(EN)를 논리 조합하여 그 결 과를 노드(a3)로 출력한다. 상기 노드(a2)와 노드(a3)의 논리 레벨에 따라 메모리블록(120)이 선택되어 동작을 위한 동작을 제공받는다.
상기 블록 선택 회로(110)의 동작은 다음의 타이밍 도에 따라 동작한다.
도 2는 도1의 동작 타이밍도이다.
도 2를 참조하면, 프로그램 제어신호(PGMPREb)가 로우 레벨로 인가되고, 인에이블 신호(EN)가 하이 레벨로 인가되는 상태에서, XABCD의 블록 어드레스 신호가 제 1 낸드 게이트(NA1)에 인가된다.
이에 따라 블록을 선택하는 BLKWL 신호가 하이 레벨로 프리차지된다. 만약 블록을 배드블록 처리하여 퓨즈(F)가 컷팅 되어 있다면, BLKWL 신호는 프로그램 제어신호(PGMPREb)가 하이 레벨로 변경됨과 동시에 로우 레벨로 변경되므로, 최종적으로 해당 메모리 블록(120)은 디스에이블 된다.
상기한 블록 선택 회로(110)는 플래시 메모리 소자의 동작을 위해 반드시 필요한 구성이며, 플래시 메모리 소자의 크기를 작게 만들기 위해 블록 선택 회로(110)의 면적을 줄이는 연구가 계속되고 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 불필요한 트랜지스터의 개수를 줄여 차지하는 면적을 줄인 플래시 메모리 소자 및 그 블록 선택 회로를 제공하는데 있다.
본 발명의 특징에 따른 플래시 메모리 소자는,
다수의 셀 스트링을 포함하며, 각 셀 스트링은 드레인 및 소스 선택 트랜지스터의 사이에 직렬로 연결된 다수의 메모리 셀들을 포함하는 메모리 블록; 입력 어드레스를 이용하여 블록 어드레스 신호를 생성하고, 미리 저장된 배드 블록 어드레스를 이용하여 상기 입력 어드레스가 배드 블록 어드레스인지를 판단한 후, 상기 입력 어드레스가 배드 블록 어드레스인 경우, 해당 블록 어드레스 신호를 디스에이블 하는 어드레스 카운터를 포함하는 제어부; 및 상기 메모리 블록에 연결되고, 상기 블록 어드레스 신호에 응답하여 상기 메모리 블록을 인에이블 또는 디스에이블 하는 블록 선택 회로를 포함한다.
상기 블록 선택 회로는, 상기 블록 어드레스신호들을 논리조합하여 생성된 조합신호에 따른 제어신호를 출력하는 제어 신호 출력부; 상기 메모리 블록의 드레인 및 소오스 선택 트랜지스터의 게이트에 연결되는 드레인 및 소오스 선택라인, 상기 메모리 셀들의 게이트에 각각 연결되는 워드라인들과 동작 전압이 제공되는 글로벌 라인들 사이에 각각 연결되고, 상기 제어신호에 응답하여 스위칭 하는 패스 게이트들; 및 상기 조합신호의 논리 레벨에 따라 상기 드레인 선택 라인 및 소오스 선택라인을 접지노드로 연결하는 동작 제어부를 포함한다.
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삭제
상기 제어 신호 출력부는, 상기 블록 어드레스 신호들을 논리 조합하여 상기 조합신호를 출력하는 논리 조합수단; 및 상기 조합신호를 반전하여 상기 제어신호로서 출력하는 반전수단을 포함한다.
상기 블록 선택 회로는, 프리차지 제어신호에 응답하여 상기 제어신호를 상기 패스 게이트들로 전달하는 스위칭 수단을 더 포함하고, 상기 스위칭 수단은 상기 프리차지 제어신호가 인에이블 되면, 상기 제어신호를 상기 패스 게이트들로 전달하는 것을 특징으로 한다.
상기 동작 제어부는, 상기 조합 신호가 인에이블 신호이면, 상기 드레인 및 소오스 선택 라인을 접지노드로 연결하는것을 특징으로 한다.
본 발명의 특징에 따른 플래시 메모리 소자의 블록 선택 회로는,
복수개의 메모리 블록을 포함하고, 입력 어드레스를 이용하여 블록 어드레스를 생성하고, 상기 입력 어드레스가 배드 블록 어드레스인 경우, 해당 블록 어드레스를 디스에이블 하는 어드레스 카운터를 포함하는 플래시 메모리소자의 각각의 메모리 블록을 선택하는 메모리 블록 선택 회로에 있어서, 상기 블록 어드레스신호들을 논리조합하여 생성된 조합신호에 따른 제어신호를 출력하는 제어 신호 출력부; 상기 메모리 블록의 드레인 및 소오스 선택 트랜지스터의 게이트에 연결되는 드레인 및 소오스 선택라인, 상기 메모리 셀들의 게이트에 각각 연결되는 워드라인들과 동작 전압이 제공되는 글로벌 라인들 사이에 각각 연결되고, 상기 제어신호에 응답하여 스위칭 하는 패스 게이트들; 상기 조합 신호의 논리 레벨에 따라 상기 드레인 및 소오스 선택 라인을 접지노드로 연결하는 동작 제어부; 및 프리차지 제어신호에 응답하여 상기 제어신호를 상기 패스 게이트들로 전달하는 스위칭 수단을 포함한다.
상기 제어신호 출력부는, 상기 블록 어드레스 신호들을 논리 조합하여 상기 조합신호를 출력하는 논리 조합수단; 및 상기 조합 신호를 반전하여 상기 제어신호로서 출력하는 반전수단을 포함한다.
상기 스위칭 수단은 상기 프리차지 제어신호가 인에이블 되면, 상기 제어신호를 상기 패스 게이트들로 전달하는 것을 특징으로 한다.
상기 동작 제어부는, 상기 조합 신호가 인에이블 신호이면, 상기 메모리 블록의 드레인 및 소오스 선택 라인을 접지노드에로 연결하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자 및 그 블록 선택 회로는 메모리 블록을 선택하는 블록 선택 회로를 구성하는 소자의 개수를 플래시 메모리 소자의 칩 사이즈를 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 블록도이다.
도 3a를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 소자(300)는 데이터 저장을 위한 메모리 셀들로 구성되는 메모리 셀 어레이(310)와, 상기 메모리 셀에 프로그램할 데이터를 래치하거나, 상기 메모리 셀에 프로그램된 데이터를 독출하기 위한 페이지 버퍼 회로들로 구성되는 페이지 버퍼부(320)와, 상기 페이지 버퍼부(320)와 입출력 제어부(360)간의 경로제공을 위한 Y 디코더(330)와, 상기 Y 디코더(330)를 통해 페이지 버퍼(320)로 데이터를 입출력하거나, 외부에 입력되는 명령(COMMAND) 과 어드레스를 제어부(370)로 전달하는 입출력 제어부(360)와, 제어부(370)에서 출력하는 제어신호에 따라 상기 메모리 셀 어레이(310)를 선택하는 X 디코더(340)와, 동작을 위한 전압을 생성하여 제공하는 전압 제공부(350)와, 상기 플래시 메모리 소자(300)의 전체적인 동작 제어를 수행하는 제어부(370)를 포함한다. 또한 상기 제어부(370)는 입출력 제어부(360)를 통해 입력되는 어드레스를 이용하여 어드레스 제어신호를 출력하는 어드레스 제어부(380)와, 상기 플래시 메모리 소자(300)의 동작에 필요한 알고리즘 정보와 옵션, 그리고 배드블록 정보 등을 포함하는 저장부(390)를 포함한다.
메모리 셀 어레이(310)는 메모리 셀들이 워드라인(WL)과 비트라인(BL)으로 연결되어 있으며, 다수의 메모리 블록(311)들로 구분된다. 페이지 버퍼부(320)의 페이지 버퍼 회로들은 각각 비트 라인 쌍에 연결된다. Y 디코더(330)와 X 디코더(340)는 입력 어드레스에 의해 어드레스 제어부(380)가 출력하는 어드레스 제어신호에 따라 각각 페이지 버퍼 회로를 선택하거나, 메모리 셀 어레이(310)의 워드라인을 선택한다.
특히 X 디코더(340)는 어드레스 제어부(380)의 어드레스 제어신호에 따라 메모리 셀 어레이(310)의 메모리 블록(311)을 선택하는 블록 선택 회로를 포함하고, 선택된 메모리 블록(310)의 워드라인(WL)을 선택하여 전압제공부(360)가 제공하는 전압들이 제공되도록 연결한다.
제어부(370)는 저장부(390)의 프로그램 알고리즘에 따라 각각의 기능블록의 동작 제어를 위한 제어신호를 출력한다. 그리고 제어부(370)의 어드레스 제어부(380)는 입출력 제어부(350)를 통해 입력되는 어드레스를 이용하여 Y 디코더(330)와 X 디코더(340)로 어드레스 제어신호를 제공한다.
상기 어드레스 제어부(380)는 입출력 제어부(360)를 통해 입력되는 로우 어드레스를 디코딩하여 블록 어드레스(XA, XB, XC, XD; 이하 XABCD)로 출력하여 메모리 블록(311)을 인에이블 또는 디스에이블 시킨다. 상기 메모리 블록(311)의 배드 블록 여부에 관련된 정보는 제어부(370)의 저장부(380)에 저장된다. 어드레스 제어부(380)는 저장부(380)에 저장된 배드블록 정보를 이용하여 블록 어드레스 신호(XABCD)를 생성하여 X 디코더(340)로 제공한다.
도 3b는 도 3a의 메모리 블록 선택을 위한 블록의 부분 블록도이다.
도 3b를 참조하면, 입력 어드레스를 디코딩하여 메모리 블록 어드레스 신호(XABCD)를 출력하기 위한 어드레스 제어부(380)는 어드레스 카운터(381)를 포함하고, 어드레스 카운터(381)는 저장부(390)가 제공하는 배드블록 정보를 이용하여블록 어드레스 신호(XABCD)를 생성하여 출력한다. 그리고 X 디코더(340)는 메모리 셀 어레이(310)의 메모리 블록(311)들에 각각 연결되어 메모리 블록을 인에이블 또는 디스에이블 시키는 로우 디코더(341)들을 포함한다.
어드레스 카운터(381)는 입출력 제어부(260)로부터 입력되는 어드레스 정보를 디코딩하여 블록 어드레스 신호로서 X 디코더(340)의 로우 디코더(341)들로 제공한다. 이때 블록 어드레스 신호가 인에이블 또는 디스에이블 되는 것을 저장부(390)에 저장된 배드블록 정보를 참고하여 제어한다. 즉, 배드 블록의 블록 어드레스 신호는 디스에이블 신호로서 전송한다.
로우 디코더(341)는 어드레스 제어부(380)로부터 제공되는 블록 어드레스 신호에 따라 연결된 메모리 블록(311)의 인에이블 또는 디스에이블을 제어하는 블록 선택 회로가 포함된다.
상기 로우 디코더(341)회로를 좀 더 상세히 설명하면 다음과 같다.
도 3c는 도 3b의 일부 상세 회로도이다.
도 3c를 참조하면, 메모리 블록(311)에 연결되어, 해당 메모리 블록(311)의 인에이블 또는 디스에이블을 제어하는 로우 디코더(341)의 블록 선택 회로는 제 1 낸드 게이트(NAND)와 제 1 인버터(IN) 및 제 1 내지 제 3 NMOS 트랜지스터(N1 내지 N3)를 포함한다.
제 1 낸드 게이트(NAND)는 어드레스 카운터(381)로부터 입력되는 블록 어드레스 신호(XABCD)를 낸드 조합하여 그 결과를 출력한다. 그리고 제 1 낸드 게이트(NAND)의 출력을 제 1 인버터(IN)가 반전하여 출력한다.
제 1 인버터(IN)가 출력하는 신호는 제 1 NMOS 트랜지스터(N1)를 통해 블록 선택 신호(BLKWL)로서 출력된다. 상기 제 1 NMOS 트랜지스터(N1)는 제어신호(PRE)에 의해 턴 온 되어, 제 1 인버터(IN)의 출력 신호를 블록 선택 신호(BLKWL)로 출력한다.
상기 블록 선택 신호(BLKWL)는 메모리 블록(311)의 워드라인들에 동작 전압을 제공하기 위한 글로벌 워드라인(Global Word Line; GWL)들과 메모리 블록(311)의 각 워드라인간에 연결되는 패스 트랜지스터(PASS TR)들의 게이트에 입력되어 턴 온 되게 한다.
그리고 제 1 낸드 게이트(NAND)의 출력 신호는 제 2 및 제 3 NMOS 트랜지스터(N2, N3)의 게이트에 입력되는데, 제 2 및 제 3 NMOS 트랜지스터(N2, N3)는 각각 접지노드와 드레인 선택 라인(DSL; Drain Select Line) 그리고 접지 노드와 소오스 선택 라인(SSL; Source Select Line)의 사이에 연결된다.
따라서 제 1 낸드 게이트(NAND)가 하이 레벨의 신호를 출력하면, 제 2 및 제 3 NMOS 트랜지스터(N2, N3)는 턴 온되므로, 드레인 선택 라인과 소오스 선택 라인이 접지 노드와 연결된다. 이에 따라 드레인 선택 트랜지스터(Drain Select Transistor)와 소오스 선택 트랜지스터(Source Select Transistor)가 턴오프 된다. 따라서 제 1 낸드 게이트(NAND)가 출력하는 출력 신호의 논리 레벨에 따라 메모리 블록(311)이 인에이블 되거나 디스에이블 된다.
상기의 제 1 NMOS 트랜지스터(N1)는 제 1 인버터(IN1)의 출력을 블록 선택 신호(BLKWL)로 스위칭 하는 기능을 수행하고, 제 2 및 제 3 NMOS 트랜지스터(N2, N3)는 메모리 블록의 드레인 선택 트랜지스터와 소오스 선택 트랜지스터의 동작을 제어하기 위한 제어수단의 기능을 한다.
본 발명의 실시 예에 따른 블록 선택 회로는 종래의 블록 선택 회로와 비교하여 하나의 낸드 게이트와 인버터만으로 블록 선택 신호를 출력하도록 하여 소자의 수가 줄어들어 면적이 줄어든다.
상기 블록 선택 회로의 동작을 다음의 타이밍 도를 참조하여 좀 더 상세히 설명하면 다음과 같다.
도 4는 도 3c의 동작 타이밍도이다.
도 4를 참조하면, 제어신호(PRE)가 하이 레벨로 일정하게 입력되고, 프로그램 제어신호(PGMPREb)가 로우 레벨로 변경되어 입력된다.
그리고 어드레스 제어부(380)로부터 블록 어드레스 신호(XABCD)가 입력된다. 어드레스 제어부(380)는 만약 메모리 블록을 인에이블 하기 위해서는 모든 블록 어드레스 신호(XABCD)를 하이 레벨로 입력한다. 그리고 만약 메모리 블록을 디스에이블 시키기 위해서는 블록 어드레스 신호(XABCD)를 모두 로우 레벨로 입력한다.
상기 블록 어드레스 신호(XABCD)가 모두 하이 레벨로 입력되면 제 1 낸드 게이트(NAND)는 로우 레벨신호를 출력한다. 제 1 낸드 게이트(NAND)가 출력한 신호는 제 1 인버터(IN)를 통해 반전되어 하이 레벨로 출력된다.
제어신호(PRE)가 하이 레벨인 동안 제 1 인버터(IN)의 출력 신호는 패스 트랜지스터(PASS TR)의 게이트로 입력되어 메모리 블록(311)에 글로벌 워드라인(GWL)을 포함한 동작 신호들이 연결되게 한다. 이는 메모리 블록(311)이 인에이블 되는 것과 같다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아니며, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 메모리 블록 선택 회로를 나타낸 회로도이다.
도 2는 도1의 동작 타이밍도이다.
도 3a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 블록도이다.
도 3b는 도 3a의 메모리 블록 선택을 위한 블록의 부분 블록도이다.
도 3c는 도 3b의 일부 상세 회로도이다.
도 4는 도 3c의 동작 타이밍도이다.
*도면의 주요 부분의 간단한 설명*
300 : 플래시 메모리 소자 310 : 메모리 셀 어레이
320 : 페이지 버퍼부 330 : Y 디코더
340 : X 디코더 350 : 전압 제공부
360 : 입출력 제어부 370 : 제어부
380 : 어드레스 제어부

Claims (9)

  1. 다수의 셀 스트링을 포함하며, 각 셀 스트링은 드레인 및 소스 선택 트랜지스터의 사이에 직렬로 연결된 다수의 메모리 셀들을 포함하는 메모리 블록;
    입력 어드레스를 이용하여 블록 어드레스 신호를 생성하고, 미리 저장된 배드 블록 어드레스를 이용하여 상기 입력 어드레스가 배드 블록 어드레스인지를 판단한 후, 상기 입력 어드레스가 배드 블록 어드레스인 경우, 해당 블록 어드레스 신호를 디스에이블 하는 어드레스 카운터를 포함하는 제어부; 및
    상기 메모리 블록에 연결되고, 상기 블록 어드레스 신호에 응답하여 상기 메모리 블록을 인에이블 또는 디스에이블 하는 블록 선택 회로
    를 포함하는 플래시 메모리 소자.
  2. 제 1항에 있어서,
    상기 블록 선택 회로는,
    상기 블록 어드레스신호들을 논리조합하여 생성된 조합신호에 따른 제어신호를 출력하는 제어 신호 출력부;
    상기 메모리 블록의 드레인 및 소오스 선택 트랜지스터의 게이트에 연결되는 드레인 및 소오스 선택라인, 상기 메모리 셀들의 게이트에 각각 연결되는 워드라인들과 동작 전압이 제공되는 글로벌 라인들 사이에 각각 연결되고, 상기 제어신호에 응답하여 스위칭 하는 패스 게이트들; 및
    상기 조합신호의 논리 레벨에 따라 상기 드레인 선택 라인 및 소오스 선택라인을 접지노드로 연결하는 동작 제어부; 를 포함하는 플래시 메모리 소자.
  3. 제 2항에 있어서,
    상기 제어 신호 출력부는,
    상기 블록 어드레스 신호들을 논리 조합하여 상기 조합신호를 출력하는 논리 조합수단; 및
    상기 조합신호를 반전하여 상기 제어신호로서 출력하는 반전수단
    을 포함하는 플래시 메모리 소자.
  4. 제 2항에 있어서,
    상기 블록 선택 회로는,
    프리차지 제어신호에 응답하여 상기 제어신호를 상기 패스 게이트들로 전달하는 스위칭 수단을 더 포함하고, 상기 스위칭 수단은 상기 프리차지 제어신호가 인에이블 되면, 상기 제어신호를 상기 패스 게이트들로 전달하는 것을 특징으로 하는 플래시 메모리 소자.
  5. 제 3항에 있어서,
    상기 동작 제어부는,
    상기 조합 신호가 인에이블 신호이면, 상기 드레인 및 소오스 선택 라인을 접지노드로 연결하는것을 특징으로 하는 플래시 메모리 소자.
  6. 복수개의 메모리 블록을 포함하고, 입력 어드레스를 이용하여 블록 어드레스를 생성하고, 상기 입력 어드레스가 배드 블록 어드레스인 경우, 해당 블록 어드레스를 디스에이블 하는 어드레스 카운터를 포함하는 플래시 메모리소자의 각각의 메모리 블록을 선택하는 메모리 블록 선택 회로에 있어서,
    상기 블록 어드레스신호들을 논리조합하여 생성된 조합신호에 따른 제어신호를 출력하는 제어 신호 출력부;
    상기 메모리 블록의 드레인 및 소오스 선택 트랜지스터의 게이트에 연결되는 드레인 및 소오스 선택라인, 상기 메모리 셀들의 게이트에 각각 연결되는 워드라인들과 동작 전압이 제공되는 글로벌 라인들 사이에 각각 연결되고, 상기 제어신호에 응답하여 스위칭 하는 패스 게이트들;
    상기 조합 신호의 논리 레벨에 따라 상기 드레인 및 소오스 선택 라인을 접지노드로 연결하는 동작 제어부; 및
    프리차지 제어신호에 응답하여 상기 제어신호를 상기 패스 게이트들로 전달하는 스위칭 수단을 포함하는 블록 선택 회로.
  7. 제 6항에 있어서,
    상기 제어신호 출력부는,
    상기 블록 어드레스 신호들을 논리 조합하여 상기 조합신호를 출력하는 논리 조합수단; 및
    상기 조합 신호를 반전하여 상기 제어신호로서 출력하는 반전수단을 포함하는 블록 선택 회로.
  8. 제 6항에 있어서,
    상기 스위칭 수단은 상기 프리차지 제어신호가 인에이블 되면, 상기 제어신호를 상기 패스 게이트들로 전달하는 것을 특징으로 하는 블록 선택 회로.
  9. 제 6항에 있어서,
    상기 동작 제어부는,
    상기 조합 신호가 인에이블 신호이면, 상기 메모리 블록의 드레인 및 소오스 선택 라인을 접지노드로 연결하는 것을 특징으로 하는 블록 선택 회로.
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