JP2001184884A - ポジティブ・チャージ・ポンピング電圧スイッチング回路及びそれを用いたフラッシュ・メモリのローデコーダ回路 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュ・メモリの書き込み時間(Write t
ime)特性を改善し得るポジティブ・チャージ・ポンピン
グ電圧スイッチング回路及びそれを用いたフラッシュ・
メモリのローデコーダ回路を提供すること。 【解決手段】 本発明のポジティブ・ポンピング電圧ス
イッチング回路は、電源電圧を入力とし、ポジティブ・
チャージ・ポンピング・イネーブル信号に応じてポジテ
ィブ・チャージ・ポンピング電圧を出力するためのポジ
ティブ・チャージ・ポンピング回路と、前記電源電圧及
びポジティブ・チャージ・ポンピング電圧を入力とし、
イネーブル信号に応じてポンピング電圧を出力するため
のスイッチング・ブロックと、前記電源電圧及びポジテ
ィブ・チャージ・ポンピング電圧をそれぞれ入力とし、
イネーブル信号、偶数セクタ選択信号及び奇数セクタ選
択信号に応じて偶数及び奇数ポンピング電圧を出力する
ためのスイッチング・ブロックとを含んでなることを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフラッシュ・メモリ
の書き込み時間(Write time)特性を改善し得るポジティ
ブ・チャージ・ポンピング電圧スイッチング回路及びそ
れを用いたフラッシュ・メモリのローデコーダ回路に関
する。

【０００２】

【従来の技術】一般に、フラッシュ・メモリの書き込み
モード中で、プログラムモード(Program mode)とプログ
ラム確認モード(Program Verify mode)時には電源電圧
ＶＣＣより一層高い電圧レベルが要求される。チップの
供給電源はシングル・パワーを使用するので、チップの
内部でポンピング動作を行ない、ポンピング電圧を選択
的にスイッチングして選択されたセルに供給する。特
に、フラッシュ・メモリにおけるプログラム時間は書き
込み特性の重要なパラメータであり、プログラム時間を
減らすことが重要である。プログラム時間を減らすため
の方法は、単位素子の特性を改善する素子の面と、ポン
ピング時間を減らす設計の面で考えられる。

【０００３】図１は従来のポジティブ・チャージ・ポン
ピング電圧スイッチング回路図である。

【０００４】電源電圧ＶＣＣを入力とするポジティブ・
チャージ・ポンピング回路１は、ポジティブ・チャージ
・ポンピング・イネーブル信号ＶＰＰＥＮに応じてポジ
ティブ・チャージ・ポンピング電圧ＶＰＰを出力する。
ＶＰＰＹスイッチング・ブロック２は電源電圧ＶＣＣ及
びポジティブ・チャージ・ポンピング電圧ＶＰＰをそれ
ぞれ入力とし、ＶＰＰＹイネーブル信号ＶＰＰＹＥＮに
応じてＶＰＰＹポンピング電圧ＶＰＰＹを出力する。

【０００５】また、ＶＰＰＸスイッチング・ブロック３
は前記電源電圧ＶＣＣ及びポジティブ・チャージ・ポン
ピング電圧ＶＰＰをそれぞれ入力とし、セクタ信号ＳＥ
ＣＴＯＲ〈０：ｎ〉及びＶＰＰＸイネーブル信号ＶＰＰ
ＸＥＮに応じてＶＰＰＸポンピング電圧ＶＰＰＸ〈０：
ｎ〉を出力する。

【０００６】例えば、前記セクタ信号ＳＥＣＴＯＲ
〈０：ｎ〉のうち一番目のセクタ信号ＳＥＣＴＯＲ
〈０〉はイネーブル状態、その他のセクタ信号ＳＥＣＴ
ＯＲ〈１：ｎ〉は全てディスエーブル状態、そしてＶＰ
ＰＹイネーブル信号ＶＰＰＹＥＮとＶＰＰＸイネーブル
信号ＶＰＰＹＥＮは全てイネーブル状態であると仮定す
れば、前記ＶＰＰＹスイッチング・ブロック２は前記Ｖ
ＰＰＹイネーブル信号ＶＰＰＹＥＮによってＶＰＰＹポ
ンピング電圧ＶＰＰＹを出力する。

【０００７】更に、前記ＶＰＰＸスイッチング・ブロッ
ク３は前記一番目のセクタ信号ＳＥＣＴＯＲ〈０〉とＶ
ＰＰＸイネーブル信号ＶＰＰＸＥＮによって一番目のＶ
ＰＰＸスイッチング・ブロックＶＰＰＸＯのみイネーブ
ルされ、その他の全てのＶＰＰＸスイッチング・ブロッ
クＶＰＰＸ〈１：ｎ〉はディスエーブルされる。

【０００８】従って、前記一番目のＶＰＰＸスイッチン
グ・ブロックＶＰＰＸ〈０〉はＶＰＰＸポンピング電圧
ＶＰＰＸ０を出力し、その他のＶＰＰＸスイッチング・
ブロックＶＰＰＸ〈１：ｎ〉はＶＣＣ電圧を出力する。
即ち、前記ポジティブ・チャージ・ポンピング回路１の
出力ＶＰＰに対するローディング(Loading)は、選択さ
れたＶＰＰＸスイッチング・ブロックとＶＰＰＹスイッ
チング・ブロックのローディングによって決定されるの
で、ローディングが大きくなる。

【０００９】図３は従来のポジティブ・チャージ・ポン
ピング電圧スイッチング回路を用いたローデコーダ回路
図である。

【００１０】一つのセクタ５は多数のローデコーダ・ド
ライバ〈０：ｎ〉から構成された主ローデコーダ６と冗
長(redundancy)ローデコーダ７からそれぞれ構成され
る。

【００１１】前記セクタ５内の主ローデコーダ６と冗長
ローデコーダ７は、第１及び第２電圧源ＶＰＰＸ及びＶ
ＥＥＸ、リセット信号ＸＲＳＴｂ及びロープリデコーダ
（図示せず）の出力である第１制御信号ＸＰＲＥＤＡ
〈０：ｎ〉をそれぞれ入力とし、前記ロープリデコーダ
の出力である第２及び第３制御信号ＸＰＲＥＤＢ〈０：
ｍ〉及びＸＰＲＥＤＣ〈０：ｋ〉とセクタ選択信号ＳＥ
ＣＴＯＲをそれぞれ入力とする３入力ＮＡＮＤゲートＩ
ｏ０及びＩｏｋｍの出力信号ＸＣＯＭｂ０及びＸＣＯＭ
ｂｋｍをそれぞれ入力とする。

【００１２】かかる従来のローデコーダ回路では、ロー
アドレスの組合せであるロープリデコーダ（図示せず）
の出力としての第２及び第３制御信号ＸＰＲＥＤＢ
〈０：ｍ〉及びＸＰＲＤＣ〈０：ｋ〉は３入力ＮＡＮＤ
ゲートＩｏ０及びＩｏｋｍの入力として使用され、前記
３入力ＮＡＮＤゲートＩｏ０及びＩｏｋｍの出力信号Ｘ
ＣＯＭｂ０及びＸＣＯＭｂｋｍは前記セクタ５の主ロー
デコーダ及び冗長ローデコーダ６及び７の入力として使
用されているので、ロープリデコーダの出力信号である
第２及び第３制御信号ＸＰＲＥＤＢ〈０：ｍ〉及びＸＰ
ＲＤＣ〈０：ｋ〉に対するローディングがそれだけ大き
くなり、これによりポンピング時間が長くかかるという
短所がある。

【００１３】

【発明が解決しようとする課題】従って、本発明の目的
は、一つのセクタ内に２つ以上のポジティブ・チャージ
・ポンピング電圧スイッチング回路を構成して、選択さ
れたセクタ内の選択スイッチング・ブロックのみをイネ
ーブルされるようにし、前記イネーブルされた選択スイ
ッチング・ブロックから出力される電圧によってローデ
コーダ・ドライバが駆動されるようにすることで、前記
短所を解決することができるポジティブ・チャージ・ポ
ンピング電圧のスイッチング回路及びそれを用いたフラ
ッシュ・メモリのローデコーダ回路を提供することにあ
る。

【００１４】

【課題を解決するための手段】前記目的を達成するため
の本発明に係るポジティブ・チャージ・ポンピング電圧
スイッチング回路は、電源電圧を入力とし、ポジティブ
・チャージ・ポンピング・イネーブル信号に応じてポジ
ティブ・チャージ・ポンピング電圧を出力するためのポ
ジティブ・チャージ・ポンピング回路と、前記電源電圧
及びポジティブ・チャージ・ポンピング電圧を入力と
し、イネーブル信号に応じてポンピング電圧を出力する
ためのスイッチング・ブロックと、前記電源電圧及びポ
ジティブ・チャージ・ポンピング電圧をそれぞれ入力と
し、イネーブル信号、偶数セクタ選択信号及び奇数セク
タ選択信号に応じて偶数及び奇数ポンピング電圧を出力
するためのスイッチング・ブロックとを含んで構成され
たことを特徴とする。

【００１５】更に、前記目的を達成するための本発明に
係るポジティブ・チャージ・ポンピング電圧スイッチン
グ回路を用いたフラッシュ・メモリのローデコーダ回路
は、ロープリデコーダから出力されるそれぞれの制御信
号及びセクタ選択信号をそれぞれ入力とする論理手段
と、前記論理手段からの制御信号及びロープリデコーダ
からの別の制御信号に応じていずれかの電圧源から供給
される電圧とプリチャージ・ポンピング電圧スイッチン
グ回路から供給される偶数及び奇数ＶＰＰＸポンピング
電圧のいずれかの電圧を選択的に出力するための主ロー
デコーダ及び冗長ローデコーダとを含んで構成されたこ
とを特徴とする。

【００１６】本発明は、フラッシュ・メモリのプログラ
ム及びプログラム確認モードで選択されたセクタの選択
ワードラインＷ／Ｌにはポジティブ・チャージ・ポンピ
ング電圧が印加されるようにし、その他のワードライン
Ｗ／Ｌには０Ｖ電圧が印加されるようにして、該当ワー
ドラインを選択する。

【００１７】即ち、選択されたワードラインがグルーピ
ング(Grouping)された部分にのみポジティブ・チャージ
・ポンピング電圧が伝達されるようにするためのスイッ
チング回路を構成することにより、ポジティブ・チャー
ジ・ポンプの出力ローディングを減らしてポンピング時
間を短縮することができる。

【００１８】

【表１】

【００１９】表１は各モードによるポジティブ・チャー
ジ・ポンピングの出力レベル及び選択と非選択されたＶ
ＰＰＸとＶＰＰＹのレベルをまとめたもので、プログラ
ムモード及びプログラム確認モードで選択されたＶＰＰ
Ｘスイッチング・ブロックの出力はポジティブ・チャー
ジ・ポンピング電圧レベルとなり、その他の非選択され
たＶＰＰＸスイッチング・ブロックの出力はＶＣＣ電圧
レベルとなることが分かる。

【００２０】

【発明の実施の形態】以下、添付図に基づいて本発明を
詳細に説明する。

【００２１】図２は本発明に係るポジティブ・チャージ
・ポンピング電圧スイッチング回路図である。

【００２２】電源電圧ＶＣＣを入力とするポジティブ・
チャージ・ポンピング回路１１は、ポジティブ・チャー
ジ・ポンピング・イネーブル信号ＶＰＰＥＮに応じてポ
ジティブ・チャージ・ポンピング電圧ＶＰＰを出力す
る。ＶＰＰＹスイッチング・ブロック１２は電源電圧Ｖ
ＣＣ及びポジティブ・チャージ・ポンピング電圧ＶＰＰ
をそれぞれ入力とし、ＶＰＰＹイネーブル信号ＶＰＰＹ
ＥＮに応じてＶＰＰＹポンピング電圧ＶＰＰＹを出力す
る。

【００２３】また、ＶＰＰＸスイッチング・ブロック１
３は、前記電源電圧ＶＣＣ及びポジティブ・チャージ・
ポンピング電圧ＶＰＰをそれぞれ入力とし、ＶＰＰＸイ
ネーブル信号ＶＰＰＸＥＮと偶数及び奇数セクタ選択信
号ＳＥＣＴＯＲ＿Ｅｖｅｎ〈０：ｎ〉及びＳＥＣＴＯＲ
＿Ｏｄｄ〈０：ｎ〉に応じて偶数及び奇数ＶＰＰＸポン
ピング電圧ＶＰＰＸ＿Ｅｖｅｎ〈０：ｎ〉及びＶＰＰＸ
＿Ｏｄｄ〈０：ｎ〉を出力するための偶数スイッチング
ＶＰＰＸ＿Ｅｖｅｎ〈０：ｎ〉ブロック１４と奇数スイ
ッチングＶＰＰＸ＿Ｏｄｄ〈１：ｎ−１〉ブロック１５
とから構成される。

【００２４】本発明では説明の便宜のために前記偶数及
び奇数セクタ選択信号ＳＥＣＴＯＲ＿Ｅｖｅｎ〈０：
ｎ〉及びＳＥＣＴＯＲ＿Ｏｄｄ〈０：ｎ〉のうち一番目
の偶数及び奇数セクタ選択信号ＳＥＣＴＯＲ＿Ｅｖｅｎ
〈０〉及びＳＥＣＴＯＲ＿Ｏｄｄ〈０〉をそれぞれ入力
とする一番目の偶数スイッチングＶＰＰＸ＿Ｅｖｅｎ
〈０〉ブロック1４と奇数スイッチングＶＰＰＸ＿Ｏｄ
ｄ〈１〉ブロック１５を例として説明する。

【００２５】前記偶数セクタ選択信号ＳＥＣＴＯＲ＿Ｅ
ｖｅｎ〈０〉はイネーブル状態、前記奇数セクタ選択信
号ＳＥＣＴＯＲ＿Ｏｄｄ〈０〉はディスエーブル状態、
そしてＶＰＰＹイネーブル信号ＶＰＰＹＥＮとＶＰＰＸ
イネーブル信号ＶＰＰＹＥＮは全てイネーブル状態であ
ると仮定すれば、前記ＶＰＰＹスイッチング・ブロック
１２は前記ＶＰＰＹイネーブル信号ＶＰＰＹＥＮによっ
てＶＰＰＹポンピング電圧ＶＰＰＹを出力する。

【００２６】更に、前記ＶＰＰＸスイッチング・ブロッ
ク１３は前記偶数セクタ選択信号ＳＥＣＴＯＲ＿Ｅｖｅ
ｎ〈０〉とＶＰＰＸイネーブル信号ＶＰＰＸＥＮによっ
て偶数スイッチング・ブロック1４のみイネーブルさ
れ、奇数スイッチング・ブロック１５はディスエーブル
される。

【００２７】即ち、本発明のポジティブ・チャージ・ポ
ンピング電圧スイッチング回路は、ＶＰＰＸスイッチン
グ・ブロック１３を偶数及び奇数のスイッチング・ブロ
ック１４及び１５にそれぞれ分離し、それぞれのセクタ
選択信号ＳＥＣＴＯＲ〈０：ｎ〉を偶数及び奇数セクタ
選択信号ＳＥＣＴＯＲ＿Ｅｖｅｎ〈０：ｎ〉及びＳＥＣ
ＴＯＲ＿Ｏｄｄ〈０：ｎ〉に分離して前記ポジティブ・
チャージ・ポンピング回路１１の出力ノードのローディ
ングを１／２に減少させる。

【００２８】図４は本発明に係るポジティブ・チャージ
・ポンピング電圧スイッチング回路を用いたローデコー
ダ回路図である。

【００２９】一つのセクタ１８は多数のローデコーダ・
ドライバ〈０：ｎ〉からなる主ローデコーダ１９と冗長
ローデコーダ２０からそれぞれ構成される。

【００３０】前記セクタ１８内の主ローデコーダ１９と
冗長ローデコーダ２０は、第２電圧源ＶＥＥＸ、リセッ
ト信号ＸＲＳＴｂ及びロープリデコーダ（図示せず）の
出力としての信号ＸＰＲＥＤＡ〈０：ｎ〉をそれぞれ入
力とし、前記ロープリデコーダの出力としての第２及び
第３制御信号ＸＰＲＥＤＢ〈０：ｍ〉及びＸＰＲＥＤＣ
〈０：ｋ〉とセクタ選択信号ＳＥＣＴＯＲをそれぞれ入
力とする論理手段Ｉｎｏ及びＩｎｋｍの出力信号ＸＣＯ
Ｍｂ０及びＸＣＯＭｂｋｍをそれぞれ入力とする。前記
論理手段Ｉｎ０及びＩｎｋｍは３入力ＮＡＮＤゲートか
ら構成される。また、前記主ローデコーダ１９と冗長ロ
ーデコーダ２０は偶数及び奇数ローデコーダ・ドライバ
から構成され、前記図２のプリチャージ・ポンピング電
圧スイッチング回路からの数及び奇数ＶＰＰＸポンピン
グ電圧ＶＰＰＸ＿Ｅｖｅｎ及びＶＰＰＸ＿Ｏｄｄが供給
される。

【００３１】例えば、ローデコーダを選択するためのア
ドレスの最下位ビットＬＳＢがローレベルと選択され、
一番目のセクタＳｅｃｔｏｒ０が選択されて、プログラ
ム及びプログラム確認動作を行なうと、図２の偶数ＶＰ
ＰＸスイッチング・ブロックＶＰＰＸ０＿Ｅｖｅｎの出
力である偶数ＶＰＰＸポンピング電圧ＶＰＰＸ０＿Ｅｖ
ｅｎが図４の偶数ローデコーダ・ドライバ〈０〉に供給
される。そして、その他の全ＶＰＰＸスイッチング・ブ
ロックの出力はＶＣＣ電圧として出力される。従って、
前記図４の偶数ローデコーダ・ドライバ〈０〉のワード
ラインＷ／Ｌにはポジティブ・チャージ・ポンピング電
圧が供給され、その他の非選択された偶数ローデコーダ
の偶数デコーダ・ドライバのワードラインＷ／Ｌには０
Ｖ電圧が供給される。また、奇数ローデコーダのワード
ラインＷ／ＬにはＶＣＣレベルの奇数ＶＰＰＸポンピン
グ電圧ＶＰＰＸ＿Ｏｄｄが供給されて非選択される。

【００３２】結局、本発明によれば、選択されたセクタ
のポジティブ・チャージ・ポンピング電圧スイッチング
回路に対するローディングの中で、非選択されたワード
ラインＷ／Ｌのポジティブ・チャージ・ポンピング電圧
スイッチング回路に対するローディングを１／２に減ら
すことにより、ポジティブ・チャージ・ポンピング回路
の出力に対するローディングを改善することができる。

【００３３】図５は従来及び本発明に適用されるローデ
コーダ・ドライバの詳細回路図である。

【００３４】ローデコーダ・ドライバの出力端はワード
ラインＷ／Ｌを最終的にドライブするためのインバータ
形態の第３ＰＭＯＳトランジスタＰ３及びトリプルＰウ
ェルＮＭＯＳトランジスタＴＮ１から構成される。前記
トリプルＰウェルＮＭＯＳトランジスタＴＮ１のゲート
は第１ノードＫ１に接続され、ソースは前記トリプルＰ
ウェルＮＭＯＳトランジスタＴＮ１のトリプルＰウェル
と共に第２電圧源ＶＥＥＸに接続されて、消去動作時に
はネガティブにバイアスされ、プログラムまたは読み出
し動作時には接地電位０Ｖにバイアスされる。

【００３５】そして、前記トリプルＰウェルＮＭＯＳト
ランジスタＴＮ１のトリプルＮウェルは第３電圧源ＶＣ
Ｃに接続される。前記第３ＰＭＯＳトランジスタＰ３の
ゲートは第１ノードＫ１に接続され、前記第３ＰＭＯＳ
トランジスタＰ３のＮウェルは第１電圧源ＶＰＰＸに接
続される。

【００３６】また、ワードラインＷ／Ｌ電圧をゲート入
力とする第２ＰＭＯＳトランジスタＰ２のＮウェルとソ
ースは第１電圧源ＶＰＰＸに接続され、ドレインは第１
ノードＫ１に接続される。

【００３７】第１ＰＭＯＳトランジスタＰ１のソースと
Ｎウェルは第１電圧源ＶＰＰＸに接続され、ドレインは
第１ノードＫ１に接続され、ゲートにはリセット信号Ｘ
ＲＳＴｂが供給される。

【００３８】更に、ＮＭＯＳトランジスタＮ１は、ソー
スは前記第１ノードＫ１に接続され、ゲートは第１制御
信号ＸＰＲＥＡＩを入力とし、ドレインは第４電圧源Ｘ
ＣＯＭｂに接続される。

【００３９】図４において選択されたローデコーダのＶ
ＰＰＸローディングは、図５のローデコーダ・ドライバ
回路のように、ＰＭＯＳトランジスタＰ１のソース・ジ
ャンクション(Source junction)、ＰＭＯＳトランジス
タＰ２のゲート、トリプルＰウェルＮＭＯＳトランジス
タＴＮ１のドレイン・ジャンクション、ＰＭＯＳトラン
ジスタＰ１乃至Ｐ３のＮウェル、及びワードラインＷ／
Ｌに対するローディングであり、全ローデコーダのうち
一つのみが該当されるので、ローディングは大きくな
い。

【００４０】非選択されたローデコーダのＶＰＰＸロー
ディングは、ＰＭＯＳトランジスタＰ１及びＰ２のゲー
ト・ローディングと、ＮＭＯＳトランジスタＮ１のドレ
イン・ジャンクション、ＰＭＯＳトランジスタＰ２のゲ
ート及びソース・ジャンクション、トリプルＰウェルＮ
ＭＯＳトランジスタＴＮ１のゲート、及びＰＭＯＳトラ
ンジスタＰ１乃至Ｐ３のＮウェルに対するローディング
との和が非選択されたローデコーダ一つのＶＰＰＸロー
ディングとなるので、全体の非選択されたＶＰＰＸロー
ディングは非選択されたローデコーダのＶＰＰＸローデ
ィングと非選択されたローデコーダ数との積になる。

【００４１】つまり、全体のＶＰＰＸローディングは選
択されたローデコーダのＶＰＰＸローディングと非選択
されたローデコーダ全体のＶＰＰＸローディングとの和
になる。従って、選択されたＶＰＰＸローディングを減
らすためには非選択されたローデコーダの数を減少させ
ることが最も効率的である。

【００４２】図６は従来及び本発明に係るローデコーダ
回路のシミュレーション結果の波形図である。図６から
明かなように、本発明に係るポジティブ・チャージ・ポ
ンピング時間Ａは従来のポジティブ・チャージ・ポンピ
ング時間Ｂより約２倍程度改善される。

【００４３】

【発明の効果】上述したように、本発明は、一つのセク
タ内に２つ以上のポジティブ・チャージ・ポンピング電
圧スイッチング回路を構成して、選択されたセクタ内の
選択スイッチング・ブロックのみをイネーブルされるよ
うにし、前記イネーブルされた選択スイッチング・ブロ
ックからの電圧によってローデコーダ・ドライバが駆動
されるようにすることで、ローデコーダのローディング
を減らすことができ、プログラム及びプログラム確認時
間を短縮させることができる卓越な効果を奏する。

【図面の簡単な説明】

【図１】図１は従来のポジティブ・チャージ・ポンピン
グ電圧スイッチング回路図である。

【図２】本発明に係るポジティブ・チャージ・ポンピン
グ電圧スイッチング回路図である。

【図３】従来のポジティブ・チャージ・ポンピング電圧
スイッチング回路を用いたローデコーダ回路図である。

【図４】本発明に係るポジティブ・チャージ・ポンピン
グ電圧スイッチング回路を用いたローデコーダ回路図で
ある。

【図５】従来および本発明に適用されるローデコーダ・
ドライバの詳細回路図である。

【図６】従来および本発明に適用されるローデコーダ回
路のシミュレーション結果の波形図である。

【符号の説明】

１１ ポジティブ・チャージ・ポンピング回路 １２ ＶＰＰＹスイッチング・ブロック １３ ＶＰＰＸスイッチング・ブロック １４、１５ 偶数及び奇数スイッチング・ブロック

Claims (6)

【特許請求の範囲】
1. 【請求項１】 電源電圧を入力とし、ポジティブ・チャ
   ージ・ポンピング・イネーブル信号に応じてポジティブ
   ・チャージ・ポンピング電圧を出力するためのポジティ
   ブ・チャージ・ポンピング回路と、 前記電源電圧及びポジティブ・チャージ・ポンピング電
   圧を入力とし、イネーブル信号に応じてポンピング電圧
   を出力するためのスイッチング・ブロックと、 前記電源電圧及びポジティブ・チャージ・ポンピング電
   圧をそれぞれ入力とし、イネーブル信号、偶数セクタ選
   択信号及び奇数セクタ選択信号に応じて偶数及び奇数ポ
   ンピング電圧を出力するためのスイッチング・ブロック
   とを含んでなることを特徴とするポジティブ・チャージ
   ・ポンピング電圧スイッチング回路。
2. 【請求項２】 前記スイッチング・ブロックは、イネー
   ブル信号及び偶数セクタ選択信号に応じて偶数ポンピン
   グ電圧を出力するための偶数スイッチング・ブロック
   と、 前記イネーブル信号及び奇数セクタ選択信号に応じて奇
   数ポンピング電圧を出力するための奇数スイッチング・
   ブロックとを含んで構成されることを特徴とする請求項
   １記載のポジティブ・チャージ・ポンピング電圧スイッ
   チング回路。
3. 【請求項３】 フラッシュ・メモリのローデコーダにお
   いて、 ロープリデコーダから出力されるそれぞれの制御信号及
   びセクタ選択信号をそれぞれ入力とする論理手段と、 前記論理手段からの制御信号及びロープリデコーダから
   の別の制御信号に応じていずれか一つの電圧源から供給
   される電圧とプリチャージ・ポンピング電圧スイッチン
   グ回路から供給される偶数及び奇数ポンピング電圧のい
   ずれかの電圧を選択的に出力するための主ローデコーダ
   及び冗長ローデコーダとを含んでなることを特徴とする
   ポジティブ・チャージ・ポンピング電圧スイッチング回
   路を用いたフラッシュ・メモリのローデコーダ回路。
4. 【請求項４】 前記セクタ選択信号は、偶数セクタ選択
   信号または奇数セクタ選択信号のいずれか一つのセクタ
   選択信号であることを特徴とする請求項３記載のポジテ
   ィブ・チャージ・ポンピング電圧スイッチング回路を用
   いたフラッシュ・メモリのローデコーダ回路。
5. 【請求項５】 前記論理手段は、ロープリデコーダから
   出力されるそれぞれの制御信号及びセクタ選択信号をそ
   れぞれ入力とする３入力ＮＡＮＤゲートから構成される
   ことを特徴とする請求項３記載のポジティブ・チャージ
   ・ポンピング電圧スイッチング回路を用いたフラッシュ
   ・メモリのローデコーダ回路。
6. 【請求項６】 前記主ローデコーダ及び冗長ローデコー
   ダのそれぞれは、前記プリチャージ・ポンピング電圧ス
   イッチング回路から供給される偶数及び奇数ポンピング
   電圧をそれぞれ入力とする偶数及び奇数ローデコーダ・
   ドライバから構成されることを特徴とする請求項３記載
   のポジティブ・チャージ・ポンピング電圧スイッチング
   回路を用いたフラッシュ・メモリのローデコーダ回路。