JPH05114296A

JPH05114296A - メモリ装置

Info

Publication number: JPH05114296A
Application number: JP2683292A
Authority: JP
Inventors: John F Schreck; エフ．スクレツクジヨン; Phat C Troung; シー．トルオングフアツト
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1991-02-13
Filing date: 1992-02-13
Publication date: 1993-05-07
Also published as: KR100274440B1; KR920017120A; US5491658A

Abstract

(57)【要約】【目的】非常に多数の列を有するアレイ区分中で、２
段階レベルの列復号化を行ってメモリ装置のビット密度
を増大させる。【構成】本仮想アースメモリは、メモリセル（１０）
を行および列に配置したアレイと複数個の交番配置され
た第１（ＡＳ０−ＡＳ３２）と第２（ＢＬ０−ＢＬ３
２）の列ラインとを含んでいる。各列中のセルは第１の
列ラインと第２の列ラインとへつながれる。第１のデコ
ーダ（７０）が第１の復号されたアドレス信号に応答し
て複数個の第１の列ライン（ＡＳ１）を選択し、また第
２の復号されたアドレス信号に応答して前記選ばれた複
数個の第１の列ラインから１つ（ＡＳ１）を選択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的に集積回路メモリ
装置用のデコーダ回路に関するものである。更に詳細に
は本発明は仮想アース（ｖｉｒｔｕａｌｇｒｏｕｎ
ｄ）不揮発性メモリ装置用の列デコーダに関するもので
ある。

【０００２】

【従来の技術】本発明の範囲をこれに限定するものでは
ないが、本発明の背景について、一例として電気的にプ
ログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）に関
連して説明する。

【０００３】例えばＥＰＲＯＭのような集積回路メモリ
装置のビット密度を増大させることに関しては常に要求
がある。ＥＰＲＯＭのビット密度を増大させる１つの手
法は仮想アース構成を採用することである。仮想アース
構成は専用アース構成と比べて、各列に対して個々のア
ースラインを必要としないことからビット密度増大を可
能とする。

【０００４】仮想アースアレイはワードラインと呼ぶ共
通ゲートを備えたメモリセルの行で以て構成される。共
通ドレイン拡散領域がドレイン列ラインまたはビットラ
インを構成する。共通ソース拡散領域がソース列ライン
またはアレイソースラインを構成する。ＥＰＲＯＭアレ
イではビットは、選ばれたビットラインおよびワードラ
イン上へ高電圧を供給し選ばれたアレイソースラインを
アースへつなぐことによって、あるいは選ばれたアレイ
ソースラインおよびワードライン上へ高電圧を供給し選
ばれたビットラインをアースへつなぐことによってプロ
グラムされる。プログラムされるメモリセルの浮遊ゲー
トは電子によって充電され、その電子は選ばれたワード
ライン選択電圧がその制御ゲートへ与えられた時にその
充電された浮遊ゲート下のソース−ドレイン経路を非導
通状態にする。この非導通状態は"０”ビットとして読
み出される。非プログラム状態のセルの浮遊ゲートは電
気的に中性で、従って非プログラム状態の浮遊ゲート下
のソース−ドレイン経路は同じ選ばれたワードライン選
択電圧がその制御ゲートへ与えられた時に導通状態にな
る。この導通状態は "１”ビットとして読み出される。
ＥＰＲＯＭ仮想アースアレイに関して重要なことは、最
も外側の列によって囲まれた１つのアレイ区分が、不注
意なプログラミングを避けるために高電圧ビットライン
とアースされたアレイソースラインとの間に１つだけア
ースラインを有することである。通常ＥＰＲＯＭはバイ
ト単位でプログラムを行うため、以前の仮想アースアレ
イは１ビット以上をプログラムすることによって生ずる
追加のアースラインをなくするために、列全体の幅をよ
り小さい区分に分割されていた。典型的にはそのより小
さい区分というのは８ビットラインと９アレイソースラ
インの１６列幅であるか、または９ビットラインと８ア
レイソースラインの１６列幅である。しかし、入力／出
力装置へ１６個以上の列を接続する必要がしばしば生ず
る。以前の技術では６４個の列を入力／出力装置へつな
ぐために１６列区分を４組用いて、それら各組は第１レ
ベルの１６から１のデコーダへつながれ、それら各々の
デコーダが第２レベルの４から１のデコーダへつながれ
ていた。４組に分かれた６列区分を使用することは、６
４列区分１個と比べて各区分を分離するために合計で３
個の余分なソースまたはドレイン拡散領域を必要とす
る。しかし、４個の列区分を用いることによる表面積で
の損失は、６４列の１個の区分を復号化するために６４
から１のデコーダを使用することによる損失と比べれば
まだ小さい。

【０００５】

【発明の概要】一般的に、そして本発明の１つの態様と
して、仮想アースメモリはメモリセルを行および列に配
列したアレイと、複数個の交互に配置された第１と第２
の列ラインとを含んでいる。各列中のセルは第１列ライ
ンと第２列ラインとへつながれている。第１のデコーダ
は、第１の復号されたアドレス信号に応答して複数個の
第１列ラインを選択し、また第２の復号されたアドレス
信号に応答して選ばれた複数個の第１列ラインの１つを
選択する。

【０００６】本発明の特長は、非常に多数の列を有する
アレイ区分中で、２段階レベルの列復号化を行う結果、
メモリ装置のビット密度を増大させることができるとい
うことである。

【０００７】

【実施例】図１を参照すると、公称４メガビットＥＰＲ
ＯＭのための集積回路配置の例が示されている。この配
置では寸法は製造時の実際のものとは異なっているが、
欠陥セルを含む行や列を置換するための冗長行および冗
長列を含む１６個の５１２×５１２メモリサブアレイが
示されている。行デコーダ、列デコーダ、仮想アースデ
コーダ、ワードラインドライバ、そして列／セグメント
パスゲートを含む周辺回路は前記デコーダおよびプログ
ラム経路を通して供給されるアドレス入力に応答してセ
ルの行および列へ読み出しおよびプログラミング電圧を
接続するように機能する。データはプログラミング動作
中にメモリアレイ中へ書き込まれる。読み出し動作中に
は、メモリアレイからのデータはセンス増幅器を通って
出力へ供給される。

【０００８】図２を参照すると、図１に示されたものと
同様のメモリチップの一部であるメモリセルアレイの例
が示されている。各セル１０はソース１１、ドレイン１
２、浮遊ゲート１３、そして制御ゲート１４を有する浮
遊ゲートトランジスタである。セル１０で構成される１
つの行中の制御ゲート１４は各々、ワードライン１５へ
つながれており、ワードライン１５は各々、行デコーダ
回路１６へつながれている。セル１０で構成される１つ
の列中のソース１１は各々、ソース列ラインまたはアレ
イソースライン１７へつながれ、そのソース列ライン１
７の各々は列デコーダ回路１８へつながれている。セル
１０で構成される１つの列中のドレイン１２は各々、ド
レイン列ラインまたはビットライン１９へつながれ、そ
のドレイン列ライン１９は各々、列デコーダ回路１８へ
つながれている。

【０００９】書き込みまたはプログラムモードにおいて
は、行デコーダ回路１６がワードラインアドレス信号２
０ｒと読み出し／書き込み制御回路８からの信号とに応
答して、選ばれたメモリセル１０の制御ゲート１４を含
む選ばれたワードライン１５上へ予め選ばれた第１のプ
ログラミング電圧Ｖｐｐ（約＋１２．５ボルト）を供給
する。選ばれなかったワードライン１５は基準電位Ｖｓ
ｓへつながれる。列デコーダ回路１８はビットラインア
ドレス信号２０ｄと読み出し／書き込み制御回路８から
の信号とに応答して選ばれたソース列ライン１７上へ、
従って選ばれたセル１０のソース領域１１へ第２のプロ
グラミング電圧Ｖｒｗ（これはインピーダンスを経て約
＋５ないし＋１０ボルトに減衰したＶｐｐでよい）を供
給する。列デコーダ回路１８はまた、選ばれたドレイン
列ライン１９を基準電位Ｖｓｓへ接続する。選ばれなか
ったソース列ライン１７および選ばれなかったドレイン
列ライン１９は浮遊している。上記のプログラミング電
圧は選ばれたメモリセル１０のチャネル中に（ドレイン
１２からソース１１への）高電流状態を作りだし、その
結果ドレイン−チャネル接合近傍にチャネルホット電子
とアバランシェ崩壊電子を生成し、それらがチャネル酸
化物を通って選ばれたセル１０の浮遊ゲート１３へ注入
される。このプログラミング時間は、チャネル領域に対
して約−２ないし−６ボルトの負のプログラム電荷で以
て浮遊ゲート１３をプログラムするのに十分長いものに
選ばれる。注入された電子と負のプログラム電荷は次
に、選ばれたセル１０の浮遊ゲート１３下のソースドレ
イン経路を非導通化させ、この状態が "０”ビットとし
て読み出される。選ばれなかったセル１０は浮遊ゲート
１３下のソース−ドレイン経路を導通状態に保たれ、そ
れらのセル１０は "１”ビットとして読み出される。

【００１０】セルの消去は例えば、紫外線照射によって
行われる。

【００１１】読み出しモードにおいて、行デコーダ回路
１６はワードラインアドレス信号２０ｒと読み出し／書
き込み制御回路８からの信号とに応答して選ばれたワー
ドライン１５へ、従って選ばれた制御ゲート１４へ予め
選ばれた正の電圧Ｖｃｃ（約＋３ないし＋５ボルト）を
供給し、また選ばれなかったワードライン１５へは低電
圧（アース電位またはＶｓｓ）を供給する。列デコーダ
回路１８は列アドレス信号２０ｄと読み出し／書き込み
制御回路８からの信号とに応答して、選ばれたドレイン
列ライン１９へ正の電圧Ｖｓｅｎ（約＋１ないし＋１．
５ボルト）を供給する。選ばれなかったドレイン列ライ
ン１９は浮遊状態にある。列デコーダ回路１８はまた、
読み出されているセル１０へつながる同じドレイン列ラ
インを共用するソース列ライン１７を除いて、ソース列
ライン１７すべてをアースまたは基準電位Ｖｓｓへつな
ぐ。その共用するソース列ライン１７は選ばれたドレイ
ン列ライン１９と同じ電圧レベルである。

【００１２】よく知られたように、メモリセル１０のソ
ース１１領域とドレイン１２領域は各種の動作モードに
関して交換可能である。上述の読み出し例でソース１１
とドレイン１２へ供給される電圧は交換可能である。従
って、ここに用いられる "ソース”と "ドレイン”とい
う用語は各動作モードに対して交換可能である。

【００１３】図３はサブアレイ部分２２と付随する列デ
コーダ回路とを示すブロック図である。図１に示された
５１２行で５１２列のサブアレイは８個の５１２行で６
４列のメモリセルサブアレイに分割されている。サブア
レイ部分２２は６４列（列０−列６３）と５１２行（行
０−行５１１）に配置されたセル１０を有している。１
つの行中の各セル１０の制御ゲート１４はワードライン
ＷＬ０−ＷＬ５１１の内の対応する１つへつながれてい
る。１つの列中の各セル１０のドレイン１２はドレイン
列ラインまたはビットラインＢＬ０−ＢＬ３１の内の対
応する１つへつながれている。セルの隣接する列は１つ
の共通ビットラインＢＬを共用している。例えば、列０
と列１はビットラインＢＬ０を共用し、列１と列２はビ
ットラインＢＬ１を共用し、等々であり、列６２と列６
３はビットラインＢＬ３１を共用している。

【００１４】１つの列中の各セル１０のソース１１はソ
ース列ラインまたはアレイソースラインＡＳ０−ＡＳ３
２の対応する１つへつながれている。列１−６２の隣接
する列同志は１つの共通ソース列ラインＡＳを共用して
いる。例えば、列１と列２はソース列ラインＡＳ１を共
用し、列２と列３はソース列ラインＡＳ２を共用し、等
々であり、列６１と列６２はソース列ラインＡＳ３１を
共用している。つまり、ビットラインＢＬとソース列ラ
インＡＳは交互に配置されている。最も外側の列０と６
３はそれぞれ専用のソース列ラインＡＳ０とＡＳ３２を
使用している。

【００１５】ソース列ラインＡＳ０−ＡＳ３２とドレイ
ン列ラインＢＬ０−ＢＬ３１はトランジスタＴ１２によ
って共通ノードＮへつながれている。トランジスタＴ１
２はゲートをＢＬＥＥＤ端子へつながれており、１９９
０年１２月２１日付けの米国特許出願第０７／６３１，
６０６号に述べられたように、ソース列ラインＡＳ０−
ＡＳ３２とドレイン列ラインＢＬ０−ＢＬ３１のための
放電経路を提供している。

【００１６】サブアレイ部分２２の下部から出たソース
列ラインＡＳ０−ＡＳ３２はソース列読み出しブロック
回路７０へつながれる。サブアレイ部分２２の下部から
出たドレイン列ラインＢＬ０−ＢＬ３１はＹＺパスブロ
ック回路７４へつながれる。サブアレイ部分２２の上部
から出たソース列ラインＡＳ０−ＡＳ３２はソース列プ
ログラムブロック７８へつながれる。以下で詳細に述べ
るように、ソース列読み出し−選択ブロック７０、ＹＺ
パス回路７４、そしてソース列プログラム−選択ブロッ
ク回路７８は、アレイ部分２２中の６４列の２段階レベ
ルの復号化を行っている。

【００１７】選ばれたセル１０の読み出し中、選ばれた
ドレイン列ラインＢＬは復号されたアドレス信号Ｙ０−
Ｙ７とＺ０−Ｚ３とに応答して、ＹＺパスブロック回路
７４によってラインＢＬＺへつながれる。センス増幅器
／プログラム回路３２がラインＢＬＺと選ばれたドレイ
ン列ラインＢＬとをＶｓｅｎ（約＋１ないし＋１．５ボ
ルト）へバイアスする。適したセンス増幅器／プログラ
ム回路３２が、１９９０年１０月１０日付けの米国特許
出願第０７／５９４，５３１号に述べられている。選ば
れなかったドレイン列ラインＢＬはトランジスタＴ１２
を経てノードＮへつながれる。ソース列読み出しブロッ
ク回路７０は復号されたアドレス信号ＶＧ０−ＶＧ７、
ＶＧ＿０−ＶＧ＿８そしてＺＶＧ０−ＺＶＧ３に応答し
て、選ばれたソース列ラインをＶｓｓまたはアースへつ
なぐ。ソース列読み出しブロック回路７０はまた、選ば
れなかったソース列ラインＡＳを、選ばれたドレイン列
ラインＢＬを共有し且つ同じワードラインＷＬへつなが
る選ばれなかったセル１０へつながれたソース列ライン
を除いて、すべてＶｓｓまたはアースへつなぐ。このソ
ース列ラインはソース列読み出しブロック回路７０によ
ってラインＡＳＺへつながれる。ソース列ドライバ回路
７２がラインＡＳＺとラインＡＳＺへつながるソース列
ラインＡＳとをＶｓｅｎ（約＋１ないし＋１．５ボル
ト）に等しい電圧へバイアスする。適したソース列ドラ
イバ回路７２が１９９０年１２月２１日付けの米国特許
出願第０７／６３１，６０６号に述べられている。

【００１８】例えば、読み出すべく選ばれたセル１０が
列０にあるとすると、選ばれたドレイン列ラインＢＬ０
はＹＺパスブロック回路によってＢＬＺへつながれ、セ
ンス増幅器／プログラム回路３２によってＶｓｅｎへバ
イアスされる。選ばれたソース列ラインＡＳ０と選ばれ
なかったソース列ラインＡＳ２−ＡＳ３２とはＶｓｓま
たはアースへつながれる。選ばれなかったソース列ライ
ンＡＳ１はソース列ブロック回路７０によってＡＳＺへ
つながれ、ソース列ドライバ回路７２によってＶｓｅｎ
に等しい電圧へバイアスされる。

【００１９】プログラムモードでは、復号されたアドレ
ス信号Ｙ０−Ｙ７とＺ０−Ｚ３とに応答して、選ばれた
ドレイン列ラインＢＬがＹＺパスブロック回路７４によ
ってラインＢＬＺへつながれる。もしライン３６上の入
力データが論理"０”値を有していれば、センス増幅器
／プログラム回路３２はラインＢＬＺと選ばれたドレイ
ン列ラインＢＬとをＶｓｓまたはアースへバイアスす
る。ソース列プログラムブロック７８は復号されたアド
レス信号ＶＧＰ０−ＶＧＰ８およびＺＰ０−ＺＰ３と、
ラインＢＬＺ上のＶｓｓとに応答して、選ばれたソース
列ラインＡＳをＶｒｗ（インピーダンスを経て約＋５な
いし＋１０ボルトへ減衰したＶｐｐ）へバイアスする。
選ばれたワードライン上のＶｐｐによって、選ばれたセ
ルは "０”値を記憶するようにプログラムされる。もし
ライン３６上の入力データが論理 "１”値を持っていれ
ば、センス増幅器／プログラム回路３２はラインＢＬＺ
と選ばれたドレイン列ラインＢＬとをＶｃｃ（約＋３な
いし＋５ボルト）へバイアスする。選ばれたソース列ラ
インＡＳはラインＢＬＺ上のＶｃｃによってノードＮへ
つながれるだけである。選ばれなかったドレイン列ライ
ンＢＬは入力データの値に関わりなく、トランジスタＴ
１２を経てノードＮへつながれる。

【００２０】図４はソース列読み出し選択ブロック回路
７０をより詳細に示している。ソース列読み出し選択ブ
ロック回路７０は４個のソース列読み出し−選択回路７
０₀−７０₃を含んでいる。ソース列読み出し回路７０
₀はソース列ラインＡＳ０−ＡＳ８へつながれて、ＹＺ
パスブロック回路７４によるＹ復号化と共に、復号され
たアドレス信号ＶＧ０−ＶＧ７およびＶＧ＿０−ＶＧ＿
８に応答して列０−１５の内の１つの列のソース列ライ
ンＡＳを選択することによってそれらの列の１６から１
の復号化を実行する。ソース列読み出し回路７０₁はソ
ース列ラインＡＳ８−ＡＳ１６へつながれて、ＹＺパス
ブロック回路７４によるＹ復号化と共に、復号されたア
ドレス信号ＶＧ０−ＶＧ７およびＶＧ＿０−ＶＧ＿８に
応答して列１６−３１の内の１つの列のソース列ライン
ＡＳを選択することによってそれらの列の１６から１の
復号化を実行する。

【００２１】ソース列読み出し回路７０₂はソース列ラ
インＡＳ１６−ＡＳ２４へつながれて、ＹＺパスブロッ
ク回路７４によるＹ復号化と共に、復号されたアドレス
信号ＶＧ０−ＶＧ７およびＶＧ＿０−ＶＧ＿８に応答し
て列３２−４７の内の１つの列のソース列ラインＡＳを
選択することによってそれらの列の１６から１の復号化
を実行する。ソース列読み出し回路７０₃はソース列ラ
インＡＳ２４−ＡＳ３２へつながれて、ＹＺパスブロッ
ク回路７４によるＹ復号化と共に、復号されたアドレス
信号ＶＧ０−ＶＧ７およびＶＧ＿０−ＶＧ＿８に応答し
て列４８−６３の内の１つの列のソース列ラインを選択
することによってそれらの列の１６から１の復号化を実
行する。

【００２２】ソース列読み出し−選択回路７０₀−７０
₃は、ＹＺパスブロック回路７４によるＺ復号化と共
に、復号されたアドレス信号ＺＶＧ０−ＺＶＧ３に応答
して４本の選ばれたソース列ラインの内の１つのライン
をラインＡＳＺへつながぐことによって４から１の復号
化を実行する。

【００２３】図５−図８はそれぞれ、ソース列読み出し
−選択回路７０₀−７０₃の電気的模式図である。図５
の列読み出し−選択回路７０₀で、ソース列ラインＡＳ
０−ＡＳ７はｎチャネル電界効果トランジスタＴ１４₀
−Ｔ１４₇とｎチャネル電界効果トランジスタＴ１６₀
−Ｔ１６₇へそれぞれつながれ、またソース列ラインＡ
Ｓ８はｎチャネルトランジスタＴ１６₈へつながれてい
る。トランジスタＴ１４₀−Ｔ１４₇はそれぞれ復号さ
れたアドレス信号ＶＧ０−ＶＧ７に応答してそれぞれソ
ース列ラインＡＳ０−ＡＳ７をＶｓｓまたはアースへ選
択的に接続する。トランジスタＴ１６₀−Ｔ１６₈は復
号されたアドレス信号ＶＧ＿０−ＶＧ＿８に応答して、
ソース列ラインＡＳ０−ＡＳ８をｎチャネルトランジス
タＴ１８ ₀−Ｔ１８₃へ選択的に接続する。信号ＶＧ＿
０−ＶＧ＿８は信号ＶＧ０−ＶＧ７の相補信号である。
トランジスタＴ１８₀は復号されたアドレス信号ＺＶＧ
０に応答して、トランジスタＴ１６₀−Ｔ１６₈の内の
１つによって選ばれたソース列ラインＡＳ０−ＡＳ８を
ラインＡＳＺへ選択的に接続する。トランジスタＴ１８
₁−Ｔ１８₃は復号されたアドレス信号ＺＶＧ１−ＺＶ
Ｇ３にそれぞれ応答して、トランジスタＴ１６₀−Ｔ１
６₈の内の１つによって選ばれたソース列ラインＡＳ０
−ＡＳ８の１つをＶｓｓまたはアースへ選択的に接続す
る。

【００２４】図６の列読み出し−選択回路７０₁におい
て、ソース列ラインＡＳ８−ＡＳ１５はｎチャネル電界
効果トランジスタＴ１４₀−Ｔ１４₇およびｎチャネル
電界効果トランジスタＴ１６₀−Ｔ１６₇へそれぞれつ
ながれ、またソース列ラインＡＳ１６はｎチャネルトラ
ンジスタＴ１６₈へつながれている。トランジスタＴ１
４₀−Ｔ１４₇はそれぞれ復号されたアドレス信号ＶＧ
０−ＶＧ７に応答してソース列ラインＡＳ８−ＡＳ１５
をＶｓｓまたはアースへ選択的に接続する。トランジス
タＴ１６₀−Ｔ１６₈は復号されたアドレス信号ＶＧ＿
０−ＶＧ＿８に応答してソース列ラインＡＳ８−ＡＳ１
６をｎチャネルトランジスタＴ１８₀−Ｔ１８₃へ選択
的に接続する。トランジスタＴ１８₀は復号されたアド
レス信号ＺＶＧ１に応答して、トランジスタＴ１６₀−
Ｔ１６₈の内の１つによって選ばれたソース列ラインＡ
Ｓ０−ＡＳ８の１つをラインＡＳＺへ選択的に接続す
る。トランジスタＴ１８₁−Ｔ１８₃は復号されたアド
レス信号ＺＶＧ０、ＺＶＧ２、そしてＺＶＧ３にそれぞ
れ応答して、トランジスタＴ１６₀−Ｔ１６₈の内の１
つによって選ばれたソース列ラインＡＳ８−ＡＳ１６の
１つをＶｓｓまたはアースへ選択的に接続する。

【００２５】図７の列読み出し−選択回路７０₂におい
て、ソース列ラインＡＳ１６−ＡＳ２３はそれぞれｎチ
ャネル電界効果トランジスタＴ１４₀−Ｔ１４₇および
ｎチャネル電界効果トランジスタＴ１６₀−Ｔ１６₇へ
つながれており、またソース列ラインＡＳ２４はｎチャ
ネルトランジスタＴ１６₈へつながれている。トランジ
スタＴ１４₀−Ｔ１４₇はそれぞれ復号されたアドレス
信号ＶＧ０−ＶＧ７に応答して、ソース列ラインＡＳ１
６−ＡＳ２３をＶｓｓまたはアースへ選択的に接続す
る。トランジスタＴ１６₀−Ｔ１６₈は復号されたアド
レス信号ＶＧ＿０−ＶＧ＿８に応答して、ソース列ライ
ンＡＳ１６−ＡＳ２４をｎチャネルトランジスタＴ１８
₀−１８₃へ選択的に接続する。トランジスタＴ１８₀
は復号されたアドレス信号ＺＶＧ２に応答して、トラン
ジスタ１６₀−Ｔ１６₈の内の１つによって選ばれたソ
ース列ラインＡＳ１６−ＡＳ２４の１つをラインＡＳＺ
へ選択的に接続する。トランジスタＴ１８₁−Ｔ１８₃
は復号されたアドレス信号ＺＶＧ０、ＺＶＧ１、そして
ＺＶＧ３にそれぞれ応答して、トランジスタＴ１６₀−
Ｔ１６₈の内の１つによって選ばれたソース列ラインＡ
Ｓ１６−ＡＳ２４の１つをＶｓｓまたはアースへ選択的
に接続する。

【００２６】図８の列読み出し−選択回路７０₃におい
て、ソース列ラインＡＳ２４−ＡＳ３２はｎチャネル電
界効果トランジスタＴ１４₀−Ｔ１４₈およびｎチャネ
ル電界効果トランジスタＴ１６₀−Ｔ１６₈へそれぞれ
つながれている。トランジスタＴ１４₀−Ｔ１４₈は復
号されたアドレス信号ＶＧ０−ＶＧ７に応答して、ソー
ス列ラインＡＳ２４−ＡＳ３２をＶｓｓまたはアースへ
選択的に接続する。トランジスタＴ１６₀−Ｔ１６₈は
復号されたアドレス信号ＶＧ＿０−ＶＧ＿８に応答し
て、ソース列ラインＡＳ２４−ＡＳ３２をｎチャネルト
ランジスタＴ１８ ₀−Ｔ１８₃ヘ選択的に接続する。ト
ランジスタＴ１８₀は復号されたアドレス信号ＺＶＧ３
に応答して、トランジスタＴ１６₀−Ｔ１６₈の内の１
つによって選ばれたソース列ラインＡＳ２４−ＡＳ３２
の１つをラインＡＳＺへ選択的に接続する。トランジス
タＴ１８₁−Ｔ１８₃は復号されたアドレス信号ＺＶＧ
０、ＺＶＧ１、そしてＺＶＧ２にそれぞれ応答して、ト
ランジスタＴ１６₀−Ｔ１６ ₈の１つによって選ばれた
ソース列ラインＡＳ２４−ＡＳ３２の１つをＶｓｓまた
はアースへ選択的に接続する。

【００２７】図９はＹＺパスブロック回路７４を詳細に
示している。ＹＺパスブロック回路７４は４個のＹＺパ
ス回路７４₀−７４₃を含んでいる。ＹＺパス回路７４
₀はビットラインＢＬ０−ＢＬ７へつながれており、ソ
ース列読み出し−選択ブロック回路７０またはソース列
プログラムブロック回路７８による復号化と共に、復号
されたアドレス信号Ｙ０−Ｙ７に応答して列０−１５の
内の１つの列のビットラインＢＬを選択することによっ
てそれらの列の１６から１の復号化を実行する。ＹＺパ
ス回路７４₁はビットラインＢＬ８−ＢＬ１５へつなが
れており、ソース列読み出し−選択ブロック回路７０ま
たはソース列プログラムブロック回路７８による復号化
と共に、復号されたアドレス信号Ｙ０−Ｙ７に応答して
列１６−３１の内の１つの列のビットラインＢＬを選択
することによってそれらの列の１６から１の復号化を実
行する。ＹＺパス回路７４₂はビットラインＢＬ１６−
ＢＬ２３へつながれており、ソース列読み出し−選択ブ
ロック回路７０またはソース列プログラムブロック回路
７８による復号化と共に、復号されたアドレス信号Ｙ０
−Ｙ７に応答して列３２−４７の内の１つの列のビット
ラインＢＬを選択することによってそれらの列の１６か
ら１の復号化を実行する。ＹＺパス回路７４ ₃はビット
ラインＢＬ２４−ＢＬ３１へつながれており、ソース列
読み出し−選択ブロック回路７０またはソース列プログ
ラムブロック回路７８による復号化と共に、復号された
アドレス信号Ｙ０−Ｙ７に応答して列４８−６３の内の
１つの列のビットラインＢＬを選択することによってそ
れらの列の１６から１の復号化を実行する。

【００２８】ＹＺパス回路７４₀−７４₃は、ソース列
読み出し−選択ブロック回路７０またはソース列プログ
ラムブロック回路７８による復号化と共に、復号された
アドレス信号Ｚ０−Ｚ３に応答して４本の選ばれたビッ
トラインの１つをラインＢＬＺへつなぐことによって４
から１の復号化を実行する。信号Ｙ０−Ｙ７はアドレス
信号Ａ０−Ａ３に応答して８から１の復合化を実行する
デコーダ７３によって発せられる。信号Ｚ０−Ｚ３はア
ドレス信号Ａ４とＡ５に応答して４から１のデコーダ７
５によって発せられる。

【００２９】図１０−図１３はそれぞれ、ＹＺパス回路
７４₀−７４₃の電気的模式図である。図１０のＹＺパ
ス回路７４₀において、ビットラインＢＬ０−ＢＬ７は
それぞれｎチャネル電界効果トランジスタＴ２０₀−Ｔ
２０₇へつながれている。トランジスタＴ２０₀−Ｔ２
０₇は復号されたアドレス信号Ｙ０−Ｙ７に応答して、
ビットラインＢＬ０−ＢＬ７をｎチャネルトランジスタ
Ｔ２２へ選択的に接続する。トランジスタＴ２２は復号
されたアドレス信号Ｚ０に応答して、トランジスタＴ２
０₀−Ｔ２０₇の内の１つによって選ばれたビットライ
ンＢＬ０−ＢＬ７の１つをラインＢＬＺへ選択的に接続
する。図１１のＹＺパス回路７４₁では、ビットライン
ＢＬ８−ＢＬ１５がそれぞれｎチャネル電界効果トラン
ジスタＴ２０₀−Ｔ２０₇へつながれている。トランジ
スタＴ２０₀−Ｔ２０₇は復号されたアドレス信号Ｙ０
−Ｙ７に応答してビットラインＢＬ８−ＢＬ１５をＮチ
ャネルトランジスタＴ２２へ選択的に接続する。トラン
ジスタＴ２２は復号されたアドレス信号Ｚ１に応答し
て、トランジスタＴ２０₀−Ｔ２０₇の内の１つによっ
て選ばれたビットラインＢＬ８−ＢＬ１５の１つをライ
ンＢＬＺへ選択的に接続する。

【００３０】図１２のＹＺパス回路７４₂において、ビ
ットラインＢＬ１６−ＢＬ２３はそれぞれｎチャネル電
界効果トランジスタＴ２０₀−Ｔ２０₇へつながれてい
る。トランジスタＴ２０₀−Ｔ２０₇は復号されたアド
レス信号Ｙ０−Ｙ７に応答して、ビットラインＢＬ１６
−２３をｎチャネルトランジスタＴ２２へ選択的に接続
する。トランジスタＴ２２は復号されたアドレス信号Ｚ
２に応答して、トランジスタＴ２０₀−Ｔ２０₇の内の
１つによって選ばれたビットラインＢＬ１６−ＢＬ２３
の１つをラインＢＬＺへ選択的に接続する。図１３のＹ
Ｚパス回路７４ ₃において、ビットラインＢＬ２４−Ｂ
Ｌ３１はそれぞれｎチャネル電界効果トランジスタＴ２
０₀−Ｔ２０₇へつながれている。トランジスタＴ２０
₀−Ｔ２０₇は復号されたアドレス信号Ｙ０−Ｙ７に応
答して、ビットラインＢＬ２４−ＢＬ３１をｎチャネル
トランジスタＴ２２へ選択的に接続する。トランジスタ
Ｔ２２は復号されたアドレス信号Ｚ３に応答して、トラ
ンジスタＴ２０₀−Ｔ２０ ₇の内の１つによって選ばれ
たビットラインＢＬ２４−ＢＬ３１の１つをラインＢＬ
Ｚへ選択的に接続する。

【００３１】図１４はソース列プログラムブロック回路
７８をより詳細に示している。ソース列プログラムブロ
ック回路７８は４個のソース列プログラム回路７８₀−
７８ ₃を含んでいる。ソース列プログラム回路７８₀は
ソース列ラインＡＳ０−ＡＳ８へつながれており、ＹＺ
パスブロック回路７４によるＹ復号化と共に、復号され
たアドレス信号ＶＧＰ０−ＶＧＰ８に応答して、列０−
１５の内の１つの列のソース列ラインＡＳを選択するこ
とによってそれらの列の１６から１の復号化を実行す
る。ソース列プログラム回路７８₁はソース列ラインＡ
Ｓ８−ＡＳ１６へつながれており、ＹＺパスブロック回
路７４によるＹ復号化と共に、復号されたアドレス信号
ＶＧＰ０−ＶＧＰ８に応答して、列１６−３１の内の１
つの列のソース列ラインＡＳを選択することによってそ
れらの列の１６から１の復号化を実行する。

【００３２】ソース列プログラム回路７８₂はソース列
ラインＡＳ１６−ＡＳ２４へつながれており、ＹＺパス
ブロック回路７４によるＹ復号化と共に、復号されたア
ドレス信号ＶＧＰ０−ＶＧＰ８に応答して、列３２−４
７の内の１つの列のソース列ラインＡＳを選択すること
によってそれらの列の１６から１の復号化を実行する。
ソース列プログラム回路７８₃はソース列ラインＡＳ２
４−ＡＳ３２へつながれており、ＹＺパスブロック回路
７４によるＹ復号化と共に、復号されたアドレス信号Ｖ
ＧＰ０−ＶＧＰ８に応答して、列４８−６３の内の１つ
の列のソース列ラインＡＳを選択することによってそれ
らの列の１６から１の復号化を実行する。

【００３３】ソース列プログラム回路７８₀−７８
₃は、ＹＺパスブロック回路７４によるＺ復号化と共
に、復号されたアドレス信号ＺＰ０−ＺＰ３に応答し
て、４本の選ばれたソース列ラインＡＳの１つをバイア
スするように、ＢＬＺを１つのソース列プログラム回路
７８₀−７８₃中のバイアス回路へ接続することによっ
て、４から１の復号化を実行する。

【００３４】図１５−図１８はそれぞれソース列プログ
ラム回路７８₀−７８₃の電気的模式図である。図１５
において、ソース列ラインＡＳ０−ＡＳ８はｐチャネル
電界効果トランジスタＴ２８によってｐチャネル電界効
果トランジスタＴ２４へ選択的に接続されている。トラ
ンジスタＴ２４はプログラミング電圧源Ｖｐｐへつなが
れている。トランジスタＴ２４のゲートは選ばれたソー
ス列ラインＡＳへ供給されるブログラミング電流を許容
できるレベルに制限する信号ＰＣＬを受け取る。トラン
ジスタＴ２８のゲートはトランジスタＴ２６とＴ３０₀
−Ｔ３０₈のソース−ドレイン電流経路間につながれて
いる。トランジスタＴ２６は負荷デバイスとして動作す
る。トランジスタＴ２６のゲートはトランジスタＴ２６
の抵抗値をそれらが低電流で動作できるレベルに制御す
る制御信号ＳＡＴを受け取る。トランジスタＴ３０₀−
Ｔ３０₈のゲートはそれぞれ、復号されたアドレス信号
ＶＧＰ０−ＶＧＰ８を受け取る。トランジスタＴ３０₀
−Ｔ３０₈は、ゲートへ復号されたアドレス信号ＺＰ０
を受け取るトランジスタＴ３２へつながれている。

【００３５】図１６−図１８のソース列プログラム回路
７８₁−７８₃は、ソース列ラインＡＳ０−ＡＳ８をそ
れぞれＡＳ８−ＡＳ１６、ＡＳ１６−ＡＳ２４、ＡＳ２
４−ＡＳ３２で置き換え、また信号ＺＰ０をそれぞれ信
号ＺＰ１、ＺＰ２、ＺＰ３で置き換えた図１５の列プロ
グラム回路７８₀と同一である。

【００３６】プログラムモードにおいて、復号されたア
ドレス信号ＶＧＰ０−ＶＧＰ８の内の１つは論理“１”
値（Ｖｃｃ）を有し、ソース列プログラム回路７８₀−
７８ ₃の各々の付随するトランジスタＴ３０をターンオ
ンさせる。残りの信号ＶＧＰ０−ＶＧＰ８は論理“０”
（Ｖｓｓ）値を有し、それらに付随するトランジスタＴ
３０をターンオフさせる。オフ状態のトランジスタＴ３
０につながるトランジスタＴ２８はオフとなる。復号さ
れたアドレス信号ＺＰ０−ＺＰ３の１つもまた論理
“１”値を有し、それに付随するトランジスタＴ３２を
ターンオンさせる。残りの信号ＺＰ０−ＺＰ３は論理
“０”値を有し、それらに付随するトランジスタＴ３２
をターンオフさせる。従ってプログラムモードでは、復
号されたアドレス信号ＶＧＰ０−ＶＧＰ８によって特定
される選ばれたソース列ラインＡＳに付随するソース列
プログラム回路７８₀−７８₃中の１個のトランジスタ
Ｔ２８だけがそれのゲートをオン状態のトランジスタＴ
３０とオン状態のトランジスタＴ３２とを経てＢＬＺへ
つながれる。

【００３７】センス増幅器／プログラム回路３２への入
力データが論理“１”値を持つ時には、ＢＬＺへつなが
るトランジスタ２８はトランジスタＴ２６によってそれ
のゲートをＶｐｐへ引き上げられる。このことは両トラ
ンジスタＴ３０とＴ３２がそれらのゲートを電位Ｖｃｃ
へまたそれらのソースをＶｃｃよりも低くない電位へ設
定されているためにオフ状態にあることから発生する。
この例では、選ばれたソース列ラインＡＳに付随するト
ランジスタ２８がオフである。

【００３８】センス増幅器／プログラム回路３２への入
力データが論理“０”値を持つ時には、ＢＬＺへつなが
るトランジスタＴ２８は、それに付随するトランジスタ
Ｔ２６がＳＡＴ信号によって抵抗状態にあることのため
に、それのゲートをＶｓｓへ引き下げられる。それのゲ
ートが低レベルの時には、トランジスタＴ２８はそれに
付随するソース列ラインＡＳへプログラミング電圧Ｖｒ
ｗを供給し、選ばれたセルが“０”値にプログラムされ
ることを許容する。

【００３９】図１９−図２８は、図３のソース列読み出
しブロック回路７０へ供給される復号されたアドレス信
号ＶＧ０−ＶＧ７およびＶＧ０−ＶＧ８を発生させ
るためのアドレスデコーダ回路９０₀−９０₉を示す。
デコーダ回路９０₀−９０₈は信号ＶＧ０−ＶＧ８
を発生させるためのトランジスタＴ３４−Ｔ４４を含ん
でいる。デコーダ回路９０₁−９０₇はまた信号ＶＧ１
−ＶＧ７を発生させるためのトランジスタＴ４５−Ｔ４
７を含んでいる。デコーダ回路９０₉は信号ＶＧ０を発
生させるためのトランジスタＴ３４−Ｔ４３およびＴ４
５−Ｔ４７を含んでいる。トランジスタＴ３４、Ｔ３
５、Ｔ３８、そしてＴ４０は図９の８から１の復号化を
実行するデコーダ７３からの信号Ｙ０−Ｙ７を受信する
か、またはＶｓｓまたはアースへつながれている。トラ
ンジスタＴ３６、Ｔ３７、Ｔ３９、そしてＴ４１はアド
レス信号Ａ０またはそれの相補信号Ａ０を受信する。
プログラムモードでは、信号ＰＥＤＣＯＭは論理
“０”値を有し、信号ＰＥ１は論理“１”値を有して、
トランジスタＴ４４とＴ４７をターンオンさせ、信号Ｖ
Ｇ０−ＶＧ８およびＶＧ０−ＶＧ７を低レベルへ駆動
する。読み出しモードでは、信号ＰＥＤＣＯＭは論理
“１”値を有し、信号ＰＥ１は論理“０”値を有して、
トランジスタＴ４４とＴ４７とをターンオフさせる。Ｔ
３４およびＴ３７がオンかまたはＴ３５およびＴ３６が
オンの時にはノードＡはＶｃｃへ駆動される。このこと
はＴ４２をターンオフさせ、Ｔ４３をターンオンさせ
て、ＶＧをＶｓｓまたは論理“０”値へ駆動する。こ
れは次に、Ｔ４５をターンオンさせ、Ｔ４６をターンオ
フさせて、ＶＧをＰＥＤＣＯＭまたは論理“１”値へ
駆動する。Ｔ３８およびＴ３９がオンであるか、または
Ｔ４０およびＴ４１がオンである時には、ノードＡがＶ
ｓｓまたはアースへ駆動される。このことはＴ４２をタ
ーンオンさせ、Ｔ４３をターンオフさせて、ＶＧをＰ
ＥＤＣＯＭまたは論理“１”へ駆動する。これは次
に、Ｔ４５をオフしてＴ４６をオンさせて、ＶＧをＶｓ
ｓまたは論理“０”値へ駆動する。例えば、もし列０
が、従ってソース列ラインＡＳ０が選ばれたとすると、
Ａ０−Ａ３は値０を有する。Ａ０は“０”、Ａ０は
“１”、Ｙ０は１、そして図１９において、トランジス
タＴ３５およびＴ３６はオンであり、Ｔ３９およびＴ４
０はオフで、ノードＡをＶｃｃへ駆動する。このことは
Ｔ４３をターンオンさせ、ＶＧ０をＶｓｓまたは論理
“０”値へ駆動する。

【００４０】図２９は信号ＰＥ１とＰＥＤＣＯＭを発
生させるための回路を示している。プログラムモードに
おいて、信号ＰＥは論理“０”値を有し、インバータ
９０によって生成される信号ＰＥ１は論理“１”値を有
し、そして信号ＰＥＤＣＯＭはインバータ９１によって
生成され、論理“０”値を有する。読み出しモードで
は、信号ＰＥは論理“１”値を有し、インバータ９０
で生成される信号ＰＥ１は論理“０”を有し、そして信
号ＰＥＤＣＯＭはインバータ９１で生成されて論理
“１”値を有する。

【００４１】図３０はアドレス信号Ａ４およびＡ５と信
号ＰＥとに応答して、復号されたアドレスＺＶＧ０−
ＺＶＧ３を発生させるためのアドレスデコーダ回路２０
０を示す。プログラムモードでは、ＰＥは論理“０”
値を有して、Ａ４およびＡ５の値の如何に拘らずＺＶＧ
０−ＺＶＧ３に論理“０”値を持たせる。読み出しモー
ドでは、ＰＥは論理“１”値を有し、Ａ４およびＡ５
の値に応答してＮＡＮＤゲート２０２₀−２０２₃がＺ
ＶＧ０−ＺＶＧ３を決定することを許容する。例えば、
もしＡ４およびＡ５が“０”値を有していれば、インバ
ータ２０６₀−２０６₁の出力は“１”値を持つであろ
うし、ＮＡＮＤゲート２０２₀の出力は“０”値を持つ
であろうし、そしてインバータ２０４₀の出力ＺＶＧ０
は“１”値を持つであろう。

【００４２】図３１−図３９はそれぞれ、図３のソース
列プログラムブロック回路７８へ供給される復号された
アドレス信号ＶＧＰ０−ＶＧＰ８を発生させるためのア
ドレスデコーダ回路１００₀−１００₈を示す。デコー
ダ回路１００₀−１００₈は、図１９−図２８のトラン
ジスタＴ３４−Ｔ４１と同じように動作してノードＡの
電位を制御するトランジスタＴ３４−Ｔ４１を含んでい
る。インバータ１０１は、ノードＡがＶｓｓへ駆動され
た時は論理“１”値を、またノードＡがＶｃｃへ駆動さ
れた時は論理“０”を取る信号ＶＧＰ０−ＶＧＰ８を発
生させる。

【００４３】図４０は、アドレス信号Ａ４およびＡ５と
信号ＰＥとに応答して、復号されたアドレスＺＰ０−Ｚ
Ｐ３を発生させるためのアドレスデコーダ回路３００を
示す。読み出しモードでは、ＰＥは論理“０”値を有し
て、Ａ４およびＡ５の値の如何に拘らずＺＰ０−ＺＰ３
が論理“０”値を持つようにさせる。プログラムモード
では、ＰＥは論理“１”値を有して、Ａ４およびＡ５の
値に応答してＮＡＮＤゲート３０２₀−３０２₃がＺＰ
０−ＺＰ３を決定するのを許容する。

【００４４】図４１は図３１−図３９のデコーダ回路１
００₀−１００₈へ供給される信号Ａ０ＰおよびＡ０Ｐ
を発生させるための回路４００を示す。信号ＰＥは
読み出しモードでは論理“１”値であり、Ｎ０Ｒゲート
４０１および４０２によって生成される信号Ａ０Ｐお
よびＡ０ＰがＡ０の値の如何に拘らず論理“０”を取る
ようにさせる。プログラムモードでは、ＰＥは論理
“０”値であって、信号Ａ０ＰおよびＡ０ＰにＡ０と
同じ値を取らせる。

【００４５】以上、好適実施例の１つについて詳細に説
明した。本発明の範囲には、上に述べたものと異なるが
本発明の特許請求の範囲に含まれるようなその他の実施
例が包含されることを理解されたい。

【００４６】例えば、本発明の列デコーダ回路はＥＰＲ
ＯＭ以外のメモリ装置に適用できる。列デコーダ回路は
また、その中でソース列ラインの位置とドレイン列ライ
ンの位置とが入れ替わってその結果ｎ本の列ラインとｎ
＋１本のドレイン列ラインになつたようなアレイ部分を
復号化するためにも使用できる。

【００４７】本発明は好適実施例について説明されてき
たが、この説明は限定的な意味のものではない。本発明
のその他の実施例と共に、実施例の組み合わせや各種の
修正が本明細書を参考にすることで当業者には明らかに
なろう。従って、本特許請求の範囲はそれらの修正や実
施例を包含するものと解釈されるべきである。

【００４８】以上の説明に関して更に以下の項を開示す
る。（１）仮想アースメモリであって、メモリセルを行およ
び列に配置したアレイ、複数個の交番配置された第１と
第２の列ラインであって、各列中のセルが第１の列ライ
ンと第２の列ラインとへつながれている複数個の列ライ
ン、第１の復号されたアドレス信号に応答して複数個の
第１の列ラインを選択し、また第２の復号されたアドレ
ス信号に応答して前記選ばれた複数個の第１の列ライン
から１つを選択するための第１のデコーダ、を含む仮想
アースメモリ。

【００４９】（２）第１項記載の仮想アースメモリであ
って、前記第１の列ラインがソース列ラインであり、前
記デコーダが前記ソース列ラインの選ばれた１つをドラ
イバ回路へつなぐようになった仮想アースメモリ。

【００５０】（３）第１項記載の仮想アースメモリであ
って、前記第１の列ラインがソース列ラインであり、前
記デコーダが前記ソース列ラインの選ばれた１つをプロ
グラミング電圧源へつなぐようになった仮想アースメモ
リ。

【００５１】（４）第１項記載の仮想アースメモリであ
って、前記第１の列ラインがドレイン列ラインであり、
前記デコーダが前記ソース列ラインの選ばれた１つをバ
イアス回路へつなぐようになった仮想アースメモリ。

【００５２】（５）第１項記載の仮想アースメモリであ
って、更に第３の復号されたアドレス信号に応答して複
数個の第１の列ラインを選択し、また第４の復号された
アドレス信号に応答して前記選ばれた複数個の第１の列
ラインから１つを選択するための第２のデコーダ、を含
む仮想アースメモリ。

【００５３】（６）第５項記載の仮想アースメモリであ
って、更に、第５の復号されたアドレス信号に応答して
複数個の第２の列ラインを選択し、また第６の復号され
たアドレス信号に応答して前記選ばれた複数個の第１の
列ラインから１つを選択するための第３のデコーダ、を
含む仮想アースメモリ。

【００５４】（７）メモリセルを行および列に配置した
アレイ、複数個の交番配置された第１と第２の列ライン
を有し、各列中のセルが第１と第２の列ラインへつなが
れた仮想アースメモリをプログラムするための方法であ
って、第１の復号されたアドレス信号に応答して複数個
の第１の列ラインを選択すること、第２の復号されたア
ドレス信号に応答して前記選ばれた複数個の第１の列ラ
インから１つを選択すること、の工程を含む方法。

【００５５】（８）第７項記載の方法であって、前記第
１の列ラインがソース列ラインであって、更に、前記ソ
ース列ラインの前記選ばれた１つをドライバ回路へつな
ぐ工程を含む方法。

【００５６】（９）第７項記載の方法であって、前記第
１の列ラインがソース列ラインであって、更に、前記ソ
ース列ラインの前記選ばれた１つをプログラミング電圧
源へつなぐ工程を含む方法。

【００５７】（１０）第７項記載の方法であって、前記
第１の列ラインがドレイン列ラインであって、更に、前
記ソース列ラインの前記選ばれた１つをバイアス回路へ
つなぐ工程を含む方法。

【００５８】（１１）本仮想アースメモリは、メモリセ
ル１０を行および列に配置したアレイと、複数個の交番
配置された第１ＡＳ０−ＡＳ３２と第２ＢＬ０−ＢＬ３
２の列ラインとを含んでいる。各列中のセルは第１の列
ラインと第２の列ラインとへつながれる。第１のデコー
ダ７０が第１の復号されたアドレス信号に応答して複数
個の第１の列ラインＡＳ１を選択し、また第２の復号さ
れたアドレス信号に応答して前記選ばれた複数個の第１
の列ラインから１つＡＳ１を選択する。

【００５９】関連出願に対するクロスリファレンス以下
の同時譲渡特許出願をここに参考のために引用する。出願番号出願日ＴＩ社整理番号０７／５９４，５３１１９９０年１０月９日ＴＩ−１５３６４０７／６３１，６０６１９９０年１２月２１日ＴＩ−１５７０１

【図面の簡単な説明】

【図１】本発明を適用することができる４メガビットＥ
ＰＲＯＭのブロック図。

【図２】図１のＥＰＲＯＭの１個のメモリセルアレイと
付随回路との部分的ブロック図。

【図３】図１のサブアレイと付随の列デコーダ回路との
部分的ブロック図。

【図４】図３のソース列読み出しブロックのブロック
図。

【図５】図４のソース列読み出し回路７０₀の模式図。

【図６】図４のソース列読み出し回路７０₁の模式図。

【図７】図４のソース列読み出し回路７０₂の模式図。

【図８】図４のソース列読み出し回路７０₃の模式図。

【図９】図３のＹＺパスブロックのブロック図。

【図１０】図９のＹＺパス回路７４₀の模式図。

【図１１】図９のＹＺパス回路７４₁の模式図。

【図１２】図９のＹＺパス回路７４₂の模式図。

【図１３】図９のＹＺパス回路７４₃の模式図。

【図１４】図３のソース列プログラムブロックのブロッ
ク図。

【図１５】図１４のソース列プログラム回路７８₀の模
式図。

【図１６】図１４のソース列プログラム回路７８₁の模
式図。

【図１７】図１４のソース列プログラム回路７８₂の模
式図。

【図１８】図１４のソース列プログラム回路７８₃の模
式図。

【図１９】第１のアドレスデコーダ回路９０₀の模式
図。

【図２０】第１のアドレスデコーダ回路９０₁の模式
図。

【図２１】第１のアドレスデコーダ回路９０₂の模式
図。

【図２２】第１のアドレスデコーダ回路９０₃の模式
図。

【図２３】第１のアドレスデコーダ回路９０₄の模式
図。

【図２４】第１のアドレスデコーダ回路９０₅の模式
図。

【図２５】第１のアドレスデコーダ回路９０₆の模式
図。

【図２６】第１のアドレスデコーダ回路９０₇の模式
図。

【図２７】第１のアドレスデコーダ回路９０₈の模式
図。

【図２８】第１のアドレスデコーダ回路９０₉の模式
図。

【図２９】図１９−図２８のデコーダ回路に対して制御
信号を発生させるための回路の模式図。

【図３０】第２のアドレスデコーダ回路の模式図。

【図３１】第３のアドレスデコーダ回路１００₀の模式
図。

【図３２】第３のアドレスデコーダ回路１００₁の模式
図。

【図３３】第３のアドレスデコーダ回路１００₂の模式
図。

【図３４】第３のアドレスデコーダ回路１００₃の模式
図。

【図３５】第３のアドレスデコーダ回路１００₄の模式
図。

【図３６】第３のアドレスデコーダ回路１００₅の模式
図。

【図３７】第３のアドレスデコーダ回路１００₆の模式
図。

【図３８】第３のアドレスデコーダ回路１００₇の模式
図。

【図３９】第３のアドレスデコーダ回路１００₈の模式
図。

【図４０】第４のアドレスデコーダ回路の模式図。

【図４１】図３１−図３９のデコーダ回路へ供給される
アドレス信号を発生させるための回路の模式図。

【符号の説明】

１０メモリセル１１ソース１２ドレイン１３浮遊ゲート１４制御ゲート１５ワードライン１６行デコーダ回路１７ソース列ライン（アレイソースライン）１８列デコーダ回路１９ドレイン列ライン（ビットライン）２０アドレス信号２２サブアレイ２８トランジスタ３２センス増幅器／プログラム回路３６入力データライン７０ソース列読み出しブロック回路７２ソース列ドライバ回路７３８から１デコーダ７４ＹＺパスブロック回路７５４から１デコーダ７８ソース列プログラムブロック回路９０デコーダ回路９１インバータ９６インバータ１００アドレスデコーダ回路１０１インバータ２００アドレスデコーダ回路２０２ＮＡＮＤゲート２０４インバータ２０６インバータ３００アドレスデコーダ回路３０２ＮＡＮＤゲート４００信号発生回路４０１ＮＯＲゲート４０２ＮＯＲゲート

Claims

【特許請求の範囲】

【請求項１】仮想アースメモリであって、メモリセルを行および列に配置したアレイ、複数個の交番配置された第１と第２の列ラインであっ
て、各列中のセルが第１の列ラインと第２の列ラインと
へつながれている複数個の列ライン、第１の復号されたアドレス信号に応答して複数個の第１
の列ラインを選択し、また第２の復号されたアドレス信
号に応答して前記選ばれた複数個の第１の列ラインから
１つを選択するための第１のデコーダ、を含む仮想アー
スメモリ。
【請求項２】メモリセルを行および列に配置したアレ
イ、複数個の交番配置された第１と第２の列ラインを有
し、各列中のセルが第１と第２の列ラインへつながれた
仮想アースメモリをプログラムするための方法であっ
て、第１の復号されたアドレス信号に応答して複数個の第１
の列ラインを選択すること、第２の復号されたアドレス信号に応答して前記選ばれた
複数個の第１の列ラインから１つを選択すること、の工
程を含む方法。