KR20080114251A - 글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법 - Google Patents

글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20080114251A
KR20080114251A KR1020070063621A KR20070063621A KR20080114251A KR 20080114251 A KR20080114251 A KR 20080114251A KR 1020070063621 A KR1020070063621 A KR 1020070063621A KR 20070063621 A KR20070063621 A KR 20070063621A KR 20080114251 A KR20080114251 A KR 20080114251A
Authority
KR
South Korea
Prior art keywords
voltages
word line
decoder
dummy
voltage
Prior art date
Application number
KR1020070063621A
Other languages
English (en)
Other versions
KR100882205B1 (ko
Inventor
강명곤
박기태
김두곤
이영택
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070063621A priority Critical patent/KR100882205B1/ko
Priority to US12/213,937 priority patent/US7933154B2/en
Priority to JP2008168845A priority patent/JP2009009691A/ja
Publication of KR20080114251A publication Critical patent/KR20080114251A/ko
Application granted granted Critical
Publication of KR100882205B1 publication Critical patent/KR100882205B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

글로벌 워드라인 디코더의 레이아웃 면적을 줄이는 비휘발성 메모리 장치 및 그 동작 방법이 개시된다. 상기 비휘발성 메모리 장치는, 다수의 비트라인들을 통하여 데이터를 독출하도록 구성되며, 그 게이트는 다수의 워드라인들 중 대응하는 워드라인에 각각 접속되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 프로그램 모드에서 적어도 3가지의 서로 다른 레벨의 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하기 위한 제1 타입 글로벌 워드라인 디코더; 및 상기 프로그램 모드에서 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 적어도 하나를 제외한 나머지 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하며, 상기 제1 타입 글로벌 워드라인 디코더에 비하여 더 적은 수의 스위치 소자를 포함하는 제2 타입 글로벌 워드라인 디코더를 구비한다. 이와 같이 글로벌 워드라인 디코더를 분류하여 불필요한 스위치 소자를 줄임으로써 레이아웃 면적을 감소시키는 효과가 있다.

Description

글로벌 워드라인 디코더의 레이아웃 면적을 줄이는 비휘발성 메모리 장치 및 그 동작 방법{Non volatile memory device for reducing layout area of global wordline decoder and Operation method there-of}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 낸드 플래시 메모리 장치의 코어를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 프로그램시 낸드 플래시 스트링 구조에 인가되는 전압을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 글로벌 워드라인 디코더 및 전압 발생부의 기능 블록도이다.
도 4a는 도 3에 도시된 제1 더미워드라인 디코더를 나타낸다.
도 4b는 도 3에 도시된 제1 엣지 글로벌 워드라인 디코더를 나타낸다.
도 4c는 도 3에 도시된 노멀 글로벌 워드라인 디코더를 나타낸다.
도 4d는 도 3에 도시된 제2 엣지 글로벌 워드라인 디코더를 나타낸다.
도 4e는 도 3에 도시된 제2 더미워드라인 디코더를 나타낸다.
도 5는 프로그램시 도 3에 도시된 복수의 글로벌 워드라인 디코더 각각에 필 요한 스위칭 트랜지스터들을 나타내는 표이다.
도 6은 본 발명의 일 실시예에 따른 프로그램시 워드라인에 인가되는 전압을 나타내는 표이다.
도 7은 본 발명의 다른 일 실시예에 따른 프로그램시 낸드 플래시 스트링 구조에 인가되는 전압을 나타낸다.
도 8은 본 발명의 다른 일 실시예에 따른 본 발명의 일 실시예에 따른 글로벌 워드라인 디코더 및 전압 발생부의 기능 블록도이다.
도 9는 프로그램시 도 8에 도시된 복수의 글로벌 워드라인 디코더 각각에 필요한 스위칭 트랜지스터들을 나타내는 표이다.
도 10은 본 발명의 다른 일 실시예에 따른 프로그램시 워드라인에 인가되는 전압을 나타내는 표이다.
본 발명은 비휘발성 메모리 장치에 관한 것으로, 특히 비휘발성 메모리 장치의 면적을 줄일 수 있는 글로벌 워드라인 디코더 및 그 디코딩 방법에 관한 것이다.
비휘발성 메모리 장치에는, 마스크 롬, EEPROM(Electrically Erasable and Programmable Read Only Memory), EPROM(Erasable and Programmable Read Only Memory) 등이 있다. 이 중에서 EEPROM은 전기적으로 소거 및 프로그램이 가능하므 로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억장치로의 응용이 확대되고 있다. 특히 flash EEPROM(이하, 플래시 메모리 장치)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다.
비휘발성 메모리 장치의 동작 모드는 크게 프로그램 모드, 소거 모드 및 독출 모드로 나눌 수 있다. 비휘발성 메모리 장치의 경우 동작 모드에 따라 다양한 전압들이 워드라인, 비트라인 등에 인가될 필요가 있다. 예컨대, 프로그램 모드의 경우에는, 선택된 워드라인에 인가되는 프로그램 전압과 선택되지 않은 워드라인에 인가되는 전압이 필요하다.
이러한 전압들을 워드라인별로 선택적으로 공급하기 위해서는 워드라인 디코더 내에 다수의 스위치 소자(예컨대, 스위칭 트랜지스터들)이 필요하다. 예컨대, 각 워드라인별로 다수의 스위칭 트랜지스터들이 필요하므로, 워드라인 디코더의 스위칭 트랜지스터들로 인한 레이아웃 면적이 적지 않다. 따라서, 워드라인 디코더의 스위칭 트랜지스터들의 수를 줄여 레이아웃 면적을 줄이는 방안이 요구된다.
본 발명의 기술적 과제는 워드라인에 인가되는 전압의 갯수에 따라 글로벌 워드라인 디코더를 분류하여 레이아웃 면적을 감소시키는 비휘발성 메모리 장치 및 그 동작 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 비휘발성 메모 리 장치는, 다수의 워드라인들; 다수의 비트라인들; 메모리 셀 어레이; 제1 및 제2 타입 글로벌 워드라인 디코더를 구비한다. 상기 메모리셀 어레이는 상기 다수의 비트라인들을 통하여 데이터를 독출하도록 구성되며, 그 게이트는 상기 다수의 워드라인들 중 대응하는 워드라인에 각각 접속되는 다수의 메모리 셀들을 포함한다. 상기 제1 타입 글로벌 워드라인 디코더는 프로그램 모드에서 적어도 3가지의 서로 다른 레벨의 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하도록 구성된다.
상기 제2 타입 글로벌 워드라인 디코더는 상기 프로그램 모드에서 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 적어도 하나를 제외한 나머지 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하도록 구성되며, 상기 제1 타입 글로벌 워드라인 디코더에 비하여 더 적은 수의 스위치 소자를 포함한다. 상기 적어도 3가지의 서로 다른 레벨의 전압들은 상기 다수의 메모리셀들 중 선택셀의 프로그램을 위한 프로그램 전압, 상기 프로그램 전압 보다 낮은 프로그램 금지 전압 및 상기 프로그램 금지 전압 보다 낮은 적어도 하나의 바이어스 전압을 포함한다.
상기 스위치 소자는 스위칭 트랜지스터로 구현될 수 있다. 상기 제1 타입 글로벌 워드라인 디코더는 상기 적어도 3가지의 서로 다른 레벨의 전압들을 각각 스위칭하기 위한 다수의 스위칭 트랜지스터들을 구비할 수 있으며, 상기 제2 타입 글로벌 워드라인 디코더는 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 적어도 하나를 제외한 나머지 전압들을 각각 스위칭하기 위한 다수의 스위칭 트랜지스터들 을 구비할 수 있다.
상기 적어도 하나의 바이어스 전압은 상기 선택셀의 제1 인접셀에 제공되는 하향 바이어스 전압 및 상기 선택셀의 제2 인접셀에 제공되는 상향 바이어스 전압을 포함할 수 있다. 상기 제2 타입 글로벌 워드라인 디코더는 상기 프로그램 모드에서 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 상기 상향 바이어스 전압을 제외한 나머지 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하는 제1 엣지 글로벌 워드라인 디코더; 및 상기 프로그램 모드에서 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 상기 하향 바이어스 전압을 제외한 나머지 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하는 제2 엣지 글로벌 워드라인 디코더를 구비할 수 있다.
상기 다수의 메모리 셀들은 스트링 구조로 직렬로 연결된 제1 메모리 셀 내지 제N(2이상의 정수) 메모리 셀과, 제1 및 제2 더미셀을 포함할 수 있다.
상기 적어도 하나의 바이어스 전압은, 상기 선택셀이 상기 제1 메모리 셀 내지 제N(2이상의 정수) 메모리 셀 중 제i(1≤i≤N, 정수) 메모리 셀인 경우, 상기 제 (i-1) 메모리 셀에 제공되기 위한 제1 하향 바이어스 전압 및 상기 제 (i+1) 메모리 셀에 제공되기 위한 제1 상향 바이어스 전압을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작 방법은 다수의 비트라인들을 통하여 데이터를 독출하도록 구성되며, 그 게이트는 다수의 워드라인들 중 대응하는 워드라인에 각각 접속되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 구비하는 비휘발성 메모리 장치의 동 작 방법에 관한 것으로, 프로그램 모드에서, 제1 타입 글로벌 워드라인 디코더에 의하여 적어도 3가지의 서로 다른 레벨의 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하는 제1 타입 글로벌 워드라인 디코딩 단계; 및 상기 프로그램 모드에서, 상기 제1 타입 글로벌 워드라인 디코더에 비하여 더 적은 수의 스위치 소자를 포함하는 제2 타입 글로벌 워드라인 디코더에 의하여 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 적어도 하나를 제외한 나머지 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하는 제2 타입 글로벌 워드라인 디코딩 단계를 구비한다.
상기 적어도 3가지의 서로 다른 레벨의 전압들은 상기 다수의 메모리셀들 중 선택셀의 프로그램을 위한 프로그램 전압, 상기 프로그램 전압 보다 낮은 프로그램 금지 전압 및 상기 프로그램 금지 전압 보다 낮은 적어도 하나의 바이어스 전압을 포함한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 낸드 플래시 메모리 장치의 코어(100)를 나타낸다. 도 1을 참조하면, 상기 코어(100)는 블락선택회로(120), 글로벌 워드라 인들(140), 복수의 메모리 블락들(150 및 160), 복수의 블락 선택 스위칭 트랜지스터들(170 및 180), 글로벌워드라인 디코더(310), 및 워드라인 전압 발생부(330)를 구비한다.
상기 블락선택회로(120)는 복수의 메모리 블락들(150 및 160) 중 하나를 선택하기 위한 회로로서, 예컨대, 어드레스 신호에 기초하여 복수의 메모리 블록들(150 및 160) 중 하나의 메모리 블록을 선택하기 위한 블록 선택 신호(Blk0_en,...,Blk1023_en)를 발생한다.
상기 글로벌 워드라인들(140)은 글로벌 워드라인 디코더(310)로부터 출력된 신호들 각각을 상기 복수의 블락 선택 스위칭 트랜지스터들(170 및 180)로 전송한다.
상기 복수의 메모리 블락들(150 및 160)은 상기 복수의 워드라인들 각각에 접속되는 복수의 비휘발성 메모리셀들을 구비한다.
상기 복수의 블락 선택 스위칭 트랜지스터들(170 및 180)은 상기 블락선택회로(120)로부터 출력된 블락선택신호(Blk0_en 혹은 Blk1023_en)에 의하여 턴온되어 상기 글로벌워드라인 디코더(310)로부터 출력된 전압들 예컨대, 프로그램 전압(Vpgm), 하향 바이어스 전압들(VBias1 및 VBias2), 상향 바이어스 전압(VBias3), 및 프로그램 금지 전압(Vpass)중 하나의 전압을 복수의 워드라인들 중 대응되는 워드라인에 인가한다.
상기 글로벌워드라인 디코더(310)는 워드라인 전압발생부(330)로부터 출력된 전압, 예컨대, 프로그램 전압(Vpgm), 하향 바이어스 전압들(VBias1 및 VBias2), 상 향 바이어스 전압(VBias3), 및 프로그램 금지 전압(Vpass)을 각각 대응되는 내부의 스위칭 트랜지스터들을 통하여 글로벌 워드라인들(140)로 출력한다. 글로벌 워드라인들(140)은 각각 상기 복수의 블락 선택 스위칭 트랜지스터들(170 혹은 180) 중 대응되는 스위칭 트랜지스터에 연결된다. 즉, 글로벌 워드라인들(140)은 각각 상기 복수의 블락 선택 스위칭 트랜지스터들(170 혹은 180)을 통하여 각 메모리 블락(160)의 해당 워드라인과 연결된다.
상기 워드라인 전압발생부(330)는 메모리 셀들을 프로그램, 소거, 및 리드하기 위하여 필요한 다수의 전압들을 생성한다. 다수의 전압들에는 프로그램 전압(Vpgm), 하향 바이어스 전압들(VBias1 및 VBias2), 상향 바이어스 전압(VBias3), 및 프로그램 금지 전압(Vpass)이 포함된다.
도 2는 본 발명의 일 실시예에 따른 프로그램시 낸드 플래시 스트링 구조에 인가되는 전압을 나타낸다.
도 2를 참조하면, 각 메모리 블록(150, 160)은 다수의 비트라인(BLe, BLo), 다수의 노말 워드라인(WL[0] 내지 WL[31]), 제1 및 제2 더미 워드라인(DWL1, DWL2), 스트링 선택 라인(String Selecting Line; SSL), 그라운드 선택 라인(Ground Selecting Line; GSL), 공통 소스 라인(Common Souce Line; CSL)을 포함한다. 그리고, 각 메모리 블록(150, 160)은 스트링 선택 트랜지스터(String Selecting Transistor, 209), 공통 소스라인 선택 트랜지스터(201) 및 스트링 선택 트랜지스터(209)와 상기 공통 소스라인 선택 트랜지스터(201) 사이에 직렬로 연결되는 스트링 구조의 다수의 메모리 셀(202~208)을 포함한다. 스트링 구조의 다수의 메모리 셀(202~208)은 예컨대, 제1 내지 제N(2이상의 정수) 메모리 셀이 순차적으로 직렬로 연결될 수 있다.
설명의 편의상, 상기 셀 스트링(200) 내에서 프로그램시 선택된 셀을 선택셀(예컨대, 204), 비선택된 셀들 중 선택셀(204)에 인접한 셀들을 인접 비선택셀(202, 203, 및 205), 상기 인접 비선택셀(202, 203, 205)을 제외한 비선택 셀들을 비인접 비선택셀들(206, 207, 및 208)이라 한다.
상기 선택셀(204)의 게이트, 즉, 상기 선택셀(204)에 연결된 워드라인(WL[1])에는 프로그램 전압(Vpgm)이 제공됨으로써, 프로그램이 이루어진다. 상기 선택셀(204)은 비트라인 선택트랜지스터(209) 및 공통소스라인 선택트랜지스터(201)사이에 직렬로 연결된 복수의 비휘발성 메모리셀들 중 하나일 수 있다. 여기서는, 선택셀(204)은 워드라인(WL[1])에 접속된 메모리셀인 것으로 가정한다.
상기 인접 비선택셀(202, 203, 및 205)은 상기 선택셀(204)에 인접한 셀들로서, 예컨대, 상기 선택셀(204)을 기준으로 아래의 두 개의 셀들(202, 203) 및 위의 하나의 셀(205)을 포함할 수 있다. 상기 인접 비선택셀(202, 203, 및 205)의 각 게이트에는 하향 바이어스 전압들(VBias1 및 VBias2), 및 상향 바이어스 전압(VBias3)이 각각 제공됨으로써, 프로그램이 방지된다. 상기 하향 바이어스 전압들(VBias1 및 VBias2), 및 상향 바이어스 전압(VBias3)은 프로그램 금지 전압(Vpass)보다 낮은 전압이다. 상기 인접 비선택셀(202, 203, 및 205)에 상기 프로그램 금지 전압(Vpass)을 인가할 경우, 상기 선택셀(204)과 상기 인접 비선택셀(202, 203, 및 205) 사이의 커플링때문에 상기 인접 비선택셀(203, 및 205)의 프 로그램 금지 전압(Vpass)이 올라갈 수 있다. 이는 상기 인접 비선택셀(203, 및 205)에 원하지 않는 프로그램을 일으킬 수 있다. 또한, 핫 일렉트론 주입(Hot electron injection) 및 GIDL(gate induced drain leakage)을 유발할 수 있으므로 상기 인접 비선택셀(203, 및 205)에는 상기 프로그램 금지 전압(Vpass)보다 낮은 하향 바이어스 전압들(VBias1 및 VBias2), 및 상향 바이어스 전압(VBias3)이 제공된다. 상기 하향 바이어스 전압들(VBias1 및 VBias2), 및 상향 바이어스 전압(VBias3)의 갯수는 가변적이고 하향 바이어스 전압들(VBias1 및 VBias2), 및 상향 바이어스 전압(VBias3)은 같은 전압일 수 있다.
상기 비인접 비선택셀들(206, 207 및 208)은 상기 인접 비선택셀(202, 203, 및 205)에 직렬로 접속된다. 상기 비인접 비선택셀들(206, 207 및 208)의 각 게이트에는 상기 프로그램 전압(Vpgm)보다 낮은 프로그램 금지 전압(Vpass)이 제공됨으로써, 프로그램이 방지된다.
도 3은 본 발명의 일 실시예에 따른 글로벌 워드라인 디코더 및 전압 발생부의 기능 블록도이다.
상기 워드라인 전압발생부(330)는 워드라인 전압 발생기(30), 및 더미 워드라인 전압 발생기(40)를 구비할 수 있다. 상기 워드라인 전압발생기(30)는 노말 워드라인들(WL[0]~WL[31])에 제공될 전압들, 예컨대, 프로그램 전압(Vpgm), 하향 바이어스 전압들(VBias1 및 VBias2), 상향 바이어스 전압(VBias3), 및 프로그램 금지 전압(Vpass)을 상기 글로벌 워드라인 디코더(310)로 출력한다. 상기 더미 워드라인 전압발생기(40)는 더미 워드라인들(DWL1, DWL2)에 제공될 전압들, 예컨대, 하향 바 이어스 전압들(VBias1 및 VBias2), 상향 바이어스 전압(VBias3), 및 프로그램 금지 전압(Vpass)을 상기 글로벌 워드라인 디코더(310)로 출력한다. 상기 글로벌 워드라인 디코더(310)는 제1 더미워드라인 디코더(311), 제1 엣지 글로벌 워드라인 디코더(312), 노멀 글로벌 워드라인 디코더(313), 제2 엣지 글로벌 워드라인 디코더(314), 및 제2 더미워드라인 디코더(315)를 구비한다.
상기 글로벌 워드라인 디코더(310)의 각 디코더(311~315)는 적어도 두 타입의 디코더들, 예컨대, 제1 타입 글로벌 워드라인 디코더와 제1 타입 글로벌 워드라인 디코더 보다 더 적은 수의 스위치 소자들로 구현될 수 있는 제2 타입 글로벌 워드라인 디코더로 분류될 수 있다. 노멀 글로벌 워드라인 디코더(313)는 제1 타입 글로벌 워드라인 디코더에 속하고, 제1 더미워드라인 디코더(311), 제1 엣지 글로벌 워드라인 디코더(312), 제2 엣지 글로벌 워드라인 디코더(314), 및 제2 더미워드라인 디코더(315)는 제2 타입 글로벌 워드라인 디코더에 속할 수 있다. 스위치 소자는 스위칭 트랜지스터로 구현될 수 있지만, 이에 한정되는 것은 아니다.
상기 제1 더미워드라인 디코더(311)는 상기 더미 워드라인 전압 발생기(40)로부터 출력된 전압들(예컨대, 프로그램 금지 전압(Vpass), 및 하향 바이어스 전압들(VBias1 및 VBias2))중에서 어느 하나를 선택하여 출력함으로써, 출력된 전압(S_DSD)이 제1더미셀(202)에 접속된 제1더미워드라인(DWL1))으로 인가되도록 한다.
도 4a는 도 3에 도시된 제1더미워드라인 디코더(311)를 나타낸다.
도 3 및 도 4a를 참조하면, 상기 제1더미워드라인 디코더(311)는 제1 더미 워드라인(DWL1)에 프로그램 금지 전압(Vpass), 및 하향 바이어스 전압들(VBias1 및 VBias2)을 선택적으로 인가하기 위해, 각 전압에 대응되는 3개의 스위칭 트랜지스터들(401 내지 403)을 구비한다. 그리고 상기 스위칭 트랜지스터들(401 내지 403)은 각각 대응되는 인에이블 신호(Vpass_en, VBias1_en 및 VBias2_en)에 의하여 턴온된다. 예컨대, 상기 스위칭 트랜지스터(401)는 프로그램 금지 인에이블 신호(Vpass_en)에 응답하여 턴온되어 프로그램 금지 전압(Vpass)을 출력 전압(S_DSD)으로 제공한다.
상기 제1 엣지 글로벌 워드라인 디코더(312)는 상기 워드라인 전압 발생기(30)로부터 출력된 전압들(예컨대, 프로그램 전압(Vpgm), 프로그램 금지 전압(Vpass), 및 하향 바이어스 전압들(VBias1 및 VBias2))중에서 어느 하나를 선택하여 출력함으로써, 출력된 전압(S0)이 제1엣지 노멀셀(203)에 접속된 제1 워드라인(제1 엣지 워드라인이라고도 함, WL[0])으로 인가되도록 한다.
도 4b는 도 3에 도시된 제1엣지 글로벌 워드라인 디코더(312)를 나타낸다. 도 3 및 도 4b를 참조하면, 상기 제1엣지 글로벌 워드라인 디코더(312)는 제1워드라인(WL[0])에 프로그램 전압(Vpgm), 프로그램 금지 전압(Vpass), 및 하향 바이어스 전압들(VBias1 및 VBias2)을 선택적으로 인가하기 위해, 각 전압에 대응되는 4개의 스위칭 트랜지스터들(411 내지 414)을 구비한다. 그리고 상기 스위칭 트랜지스터들(411 내지 414)은 각각 대응되는 인에이블 신호(Vpgm_en, Vpass_en, VBias1_en, 및 VBias2_en)에 의하여 턴온된다.
상기 노멀 글로벌 워드라인 디코더(313)는 상기 워드라인 전압 발생기(30)로 부터 출력된 전압들(예컨대, 프로그램 전압(Vpgm), 프로그램 금지 전압(Vpass), 하향 바이어스 전압들(VBias1 및 VBias2), 및 상향 바이어스 전압(VBias3)) 중 어느 하나를 선택하여 출력함으로써, 출력된 전압(S1 내지 S30)이 복수의 노멀셀들(204,205...)에 각각 접속된 복수의 워드라인들(WL[1],WL[2]...) 중 대응하는 워드라인으로 인가되도록 한다. 도 4c는 도 3에 도시된 노멀 글로벌 워드라인 디코더(313)를 나타낸다. 도 3 및 도 4c를 참조하면, 상기 노멀 글로벌 워드라인 디코더(313)는 대응하는 워드라인(WL[1], WL[2]...)에 프로그램 전압(Vpgm), 프로그램 금지 전압(Vpass), 상향 바이어스 전압(VBias3) 및 하향 바이어스 전압들(VBias1 및 VBias2)을 선택적으로 인가하기 위해 각 전압에 대응되는 5개의 스위칭 트랜지스터들(421 내지 425)을 구비한다. 그리고 상기 스위칭 트랜지스터들(421 내지 425)은 각각 대응되는 인에이블 신호(Vpgm_en, Vpass_en, VBias3_en, VBias1_en, 및 VBias2_en)에 의하여 턴온된다.
상기 제2엣지 글로벌 워드라인 디코더(314)는 상기 워드라인 전압 발생기(30)로부터 출력된 전압들(예컨대, 프로그램 전압(Vpgm), 프로그램 금지 전압(Vpass), 및 상향 바이어스 전압(VBias3)) 중 어느 하나를 선택하여 출력함으로써, 출력된 전압(S31)이 제2엣지 노멀셀(207)에 접속된 제2워드라인(WL[31])에 인가되도록 한다. 도 4d는 도 3에 도시된 제2엣지 글로벌 워드라인 디코더(314)를 나타낸다. 도 3 및 도 4d를 참조하면, 상기 제2엣지 글로벌 워드라인 디코더(314)는 제2 워드라인(WL[31])에 프로그램 전압(Vpgm), 프로그램 금지 전압(Vpass), 및 상향 바이어스 전압(VBias3)을 선택적으로 인가하기 위해 각 전압에 대응되는 3개의 스위칭 트랜지스터들(431 내지 433)을 구비한다. 그리고 상기 스위칭 트랜지스터들(431 내지 433)은 각각 대응되는 인에이블 신호(Vpgm_en, Vpass_en, 및 VBias3_en)에 의하여 턴온된다.
상기 제2더미워드라인 디코더(315)는 상기 더미 워드라인 전압 발생기(40)로부터 출력된 전압들(예컨대, 프로그램 금지 전압(Vpass), 및 상향 바이어스 전압(VBias3)) 중 어느 하나를 선택하여 출력함으로써, 출력된 전압(S_DSU)이 제2더미셀(208)에 접속된 제2더미워드라인(DWL2)에 인가되도록 한다. 도 4e는 도 3에 도시된 제2더미워드라인 디코더(315)를 나타낸다.
도 3 및 도 4e를 참조하면, 상기 제2더미워드라인 디코더(315)는 제2더미워드라인(DWL2)에 프로그램 금지 전압(Vpass), 및 상향 바이어스 전압(VBias3)을 선택적으로 인가하기 위해 각 전압에 대응되는 2개의 스위칭 트랜지스터들(441 내지 442)을 구비한다. 그리고 상기 스위칭 트랜지스터들(441 내지 442)은 각각 대응되는 인에이블 신호(Vpass_en, 및 VBias3_en)에 의하여 턴온된다.
도 5는 프로그램시 도 3에 도시된 복수의 글로벌 워드라인 디코더 각각에 필요한 스위칭 트랜지스터들을 나타내는 표이고 도 6은 프로그램시 각각의 워드라인에 인가되는 전압을 나타내는 표이다. 도 2,3,5 및 도 6을 참조하면, 상기 제1더미워드라인 디코더(311)는 프로그램시 상기 제1더미워드라인(DWL1)에, 제1 워드라인(WL[0])이 선택된 경우에는 하향 바이어스 전압(VBias2)을 인가하고, 제2 워드라인(WL[1])이 선택된 경우에는 하향 바이어스 전압(VBias1)을 인가하며, 나머지 워드라인(WL[2] 내지 DWL2)이 선택된 경우에는 프로그램 금지 전압(Vpass)을 인가한 다.
따라서 상기 제1더미워드라인 디코더(311)는 프로그램 전압(Vpgm), 및 상향 바이어스 전압(VBias3)을 제외한 프로그램 금지 전압(Vpass) 및 하향 바이어스 전압들(VBias1 및 VBias2)중 선택된 전압을 스위칭하기 위해 3개의 스위칭 트랜지스터들(Switch2 내지 Switch4)이 필요하며, 프로그램 전압(Vpgm)을 스위칭 하기 위한 스위칭 트랜지스터(Switch1) 및 상향 바이어스 전압(VBias3)을 스위칭하기 위한 스위칭 트랜지스터(Switch5)는 필요하지 않다.
상기 제1엣지 글로벌 워드라인 디코더(312)는 프로그램시 상기 제1 워드라인(WL[0])에, 제1 워드라인(WL[0])이 선택된 경우에는 프로그램 전압(Vpgm)을 인가하고, 제2 워드라인(WL[1])이 선택된 경우에는 하향 바이어스 전압(VBias2)을 인가하고, 제3 워드라인(WL[2])이 선택된 경우에는 하향 바이어스 전압(VBias1)을 인가하며, 나머지 워드라인(DWL1, WL[2] 내지 DWL2)이 선택된 경우에는 프로그램 금지 전압(Vpass)을 인가한다.
따라서, 상기 제1엣지 글로벌 워드라인 디코더(312)는 상향 바이어스 전압(VBias3)을 제외한 프로그램 전압(Vpgm), 프로그램 금지 전압(Vpass) 및 하향 바이어스 전압들(VBias1 및 VBias2)중 대응되는 전압을 스위칭하기 위해 4개의 스위칭 트랜지스터들(Switch1 내지 Switch4)이 필요하며, 상향 바이어스 전압(VBias3)을 스위칭하기 위한 스위칭 트랜지스터(Switch5)는 필요하지 않다.
나머지 복수의 워드라인들(WL[1] 내지WL[30])은 도 6에 나타난 바와 같이, 프로그램시 다섯 가지 전압(Vpgm, Vpass, VBias1, VBias2, VBias3) 중에서 선택적 으로 인가될 필요가 있다. 따라서 상기 노멀 글로벌 워드라인 디코더(313)는 프로그램 전압(Vpgm), 프로그램 금지 전압(Vpass), 상향 바이어스 전압들(VBias3) 및 하향 바이어스 전압들(VBias1 및 VBias2) 각각을 스위칭하기 위해 5개의 스위칭 트랜지스터들(Switch1 내지 Switch5)이 필요하다.
상기 제2엣지 글로벌 워드라인 디코더(314)는 프로그램시 제2 엣지 워드라인(WL[31])에, 제2 엣지 워드라인(WL[31])이 선택된 경우에는, 상기 프로그램 전압(Vpgm)을 인가하고, 워드라인(WL[30])이 선택된 경우에는 상향 바이어스 전압(VBias3)을 인가하며, 나머지 워드라인(DWL2, DWL1 내지 WL[29])이 선택된 경우에는 프로그램 금지 전압(Vpass)을 인가한다.
따라서 상기 제2엣지 글로벌 워드라인 디코더(314)는 하향 바이어스 전압들(VBias1 및 VBias2)을 제외한 프로그램 전압(Vpgm), 프로그램 금지 전압(Vpass) 및 상향 바이어스 전압(VBias3)중 대응되는 전압을 스위칭하기 위해 3개의 스위칭 트랜지스터들(Switch1, Switch2 및 Switch5)이 필요하며, 하향 바이어스 전압(VBias1, VBias2)을 스위칭하기 위한 스위칭 트랜지스터들(Switch3, Switch4)은 필요하지 않다.
상기 제2더미워드라인 디코더(315)는 프로그램시 상기 제2더미워드라인(DWL2)에, 제2 엣지 워드라인(WL[31])이 선택된 경우에는 상향 바이어스 전압(VBias3)을 인가하고, 나머지 워드라인(DWL1 내지 WL[30])이 선택된 경우에는 프로그램 금지 전압(Vpass)을 인가한다.
따라서 상기 제2더미워드라인 디코더(315)는 프로그램 전압(Vpgm), 및 하향 바이어스 전압(VBias1, VBias2)을 제외한 프로그램 금지 전압(Vpass), 및 상향 바이어스 전압(VBias3)중 선택된 전압을 스위칭하기 위해 2개의 스위칭 트랜지스터들(Switch2 및 Switch5)이 필요하며, 프로그램 전압(Vpgm)을 스위칭 하기 위한 스위칭 트랜지스터(Switch1) 및 하향 바이어스 전압(VBias1, VBias2)을 스위칭하기 위한 스위칭 트랜지스터들(Switch3, Switch4)은 필요하지 않다.
따라서, 상기 노멀 글로벌 워드라인 디코더(313)을 제외한 제1더미워드라인 디코더(311), 제1엣지 글로벌 워드라인 디코더(312), 제2엣지 글로벌 워드라인 디코더(314), 및 제2더미워드라인 디코더(315)는 대응하는 워드라인에 필요한 전압 수만큼 스위칭 트랜지스터들을 구비함으로써 레이아웃을 감소시킬수 있다.
도 7은 본 발명의 다른 일 실시예에 따른 프로그램시 낸드 플래시 스트링 (700)구조에 인가되는 전압을 나타낸다. 도 2에 도시된 실시예와 비교하면, 도 2에 도시된 실시예에서는, 상기 인접 비선택셀(202, 203, 및 205)이 상기 선택셀(204)을 기준으로 아래의 두 개의 셀들(202, 203) 및 위의 하나의 셀(205)을 포함하고, 도 7에 도시된 실시예에서는 상기 인접 비선택셀(703, 및 705)이 상기 선택셀(704)을 기준으로 아래의 한 개의 셀(703)과 위의 하나의 셀(705)을 포함하는 점에서 차이가 있다. 따라서, 설명의 중복을 피하기 위하여, 차이점을 위주로 기술한다.
상기 선택셀(704)의 게이트, 즉, 상기 선택셀(704)에 연결된 워드라인(WL[1])에는 프로그램 전압(Vpgm)이 제공됨으로써, 프로그램이 이루어진다.
상기 인접 비선택셀(703, 및 705)의 각 게이트에는 하향 바이어스 전압(VBias2), 및 상향 바이어스 전압(VBias3)이 각각 제공됨으로써, 프로그램이 방 지된다. 상기 하향 바이어스 전압(VBias2), 및 상향 바이어스 전압(VBias3)은 프로그램 금지 전압(Vpass)보다 낮은 전압이다.
상기 비인접 비선택셀들(702, 706, 707, 및 708)에는 프로그램 금지 전압(Vpass)이 제공된다.
도 8은 본 발명의 다른 일 실시예에 따른 본 발명의 일 실시예에 따른 글로벌 워드라인 디코더 및 전압 발생부의 기능 블록도이다.
상기 워드라인 전압발생부(830)는 더미 워드라인 전압 발생기(50), 및 워드라인 전압 발생기(60)를 구비할 수 있다. 상기 더미 워드라인 전압발생기(50)에서 출력되는 프로그램 전압(Vpgm) 즉, 더미워드라인(DWL1, DWL2)이 선택된 경우에 인가되는 프로그램 전압(Vpgm)은 포스트 프로그램 전압으로서, 노말 워드라인(WL[0]~WL[31])이 선택된 경우에 인가되는 프로그램 전압(Vpgm)과 다를 수 있다.
상기 글로벌 워드라인 디코더(810)는 제1더미워드라인 디코더(811), 제1엣지 글로벌 워드라인 디코더(812), 노멀 글로벌 워드라인 디코더(813), 제2엣지 글로벌 워드라인 디코더(814), 및 제2더미워드라인 디코더(815)를 구비한다.
상기 워드라인 전압 발생부(830) 및 상기 글로벌 워드라인 디코더(810)의 동작은 하향 바이어스 전압(VBias1)을 출력하거나 이를 스위칭하지 않고, 상기 제1더미워드라인 디코더(811) 및 상기 제2더미워드라인 디코더(815)는 프로그램 전압(Vpgm)을 출력하거나 이를 스위칭 한다는 점을 제외하고는 도 3에 도시된 상기 워드라인 전압 발생부(330) 및 상기 글로벌 워드라인 디코더(310)의 동작과 동일하다.
도 9는 프로그램시 도 8에 도시된 복수의 글로벌 워드라인 디코더 각각에 필요한 스위칭 트랜지스터들을 나타내는 표이고, 도 10은 본 발명의 다른 일 실시예에 따른 프로그램시 워드라인에 인가되는 전압을 나타내는 표이다.
도 7 내지 도 10을 참조하면, 상기 제1더미워드라인 디코더(811)는 프로그램시 상기 제1더미워드라인(DWL1)에, 제1 워드라인(WL[0])이 선택된 경우에는 하향 바이어스 전압(VBias2)을 인가하고, 나머지 워드라인(WL[1] 내지 DWL2)이 선택된 경우에는 프로그램 금지 전압(Vpass)을 인가한다. 상기 제1더미워드라인 디코더(811)는 제1더미워드라인(DWL1)이 선택된 경우에는 프로그램 전압(Vpgm)을 인가할 수 있다.
따라서 상기 제1더미워드라인 디코더(811)는 상향 바이어스 전압(VBias3)을 제외한 프로그램 금지 전압(Vpass), 프로그램 전압(Vpgm), 및 하향 바이어스 전압(VBias2) 중 대응되는 전압을 스위칭하기 위해 3개의 스위칭 트랜지스터들(Switch1 내지 Switch3)이 필요하며, 상향 바이어스 전압(VBias3)을 스위칭하기 위한 스위칭 트랜지스터(Switch4)는 필요하지 않다.
상기 제1엣지 글로벌 워드라인 디코더(812)는 프로그램시 상기 제1 엣지 워드라인(WL[0])에, 제1 엣지 워드라인(WL[0])이 선택된 경우에는 프로그램 전압(Vpgm)을 인가하고, 제2 워드라인(WL[1])이 선택된 경우에는 하향 바이어스 전압(VBias2)을 인가하며, 나머지 워드라인(DWL1, WL[2] 내지 DWL2)이 선택된 경우에는 프로그램 금지 전압(Vpass)을 인가한다.
따라서 상기 제1엣지 글로벌 워드라인 디코더(812)는 상향 바이어스 전 압(VBias3)을 제외한 프로그램 전압(Vpgm), 프로그램 금지 전압(Vpass) 및 하향 바이어스 전압(VBias2)중 대응되는 전압을 스위칭하기 위해 3개의 스위칭 트랜지스터들(Switch1 내지 Switch3)이 필요하며, 상향 바이어스 전압(VBias3)을 스위칭하기 위한 스위칭 트랜지스터(Switch4)는 필요하지 않다.
상기 제1더미워드라인 디코더(811)와 제1엣지 글로벌 워드라인 디코더(812)는 실질적으로 동일한 구조를 가진다.
나머지 복수의 워드라인들(WL[1] 내지WL[30])은 도 10에 나타난 바와 같이, 프로그램시 네 가지 전압(Vpgm, Vpass, VBias2, Vbias3) 중에서 선택적으로 인가될 필요가 있다. 따라서 상기 노멀 글로벌 워드라인 디코더(813)는 프로그램 전압(Vpgm), 프로그램 금지 전압(Vpass), 상향 바이어스 전압(VBias3) 및 하향 바이어스 전압(VBias2) 각각을 스위칭하기 위해 4개의 스위칭 트랜지스터들(Switch1 내지 Switch4)이 필요하다.
상기 제2엣지 글로벌 워드라인 디코더(814)는 프로그램시 제2 엣지 워드라인(WL[31])에, 제2 엣지 워드라인(WL[31])이 선택된 경우에는 상기 프로그램 전압(Vpgm)을 인가하고, 워드라인(WL[30])이 선택된 경우에는 상향 바이어스 전압(VBias3)을 인가하며, 나머지 워드라인(DWL2, DWL1 내지 WL[29])이 선택된 경우에는 프로그램 금지 전압(Vpass)을 인가한다.
따라서 상기 제2엣지 글로벌 워드라인 디코더(814)는 하향 바이어스 전압(VBias2)을 제외한 프로그램 전압(Vpgm), 프로그램 금지 전압(Vpass) 및 상향 바이어스 전압(VBias3)중 대응되는 전압을 스위칭하기 위해 3개의 스위칭 트랜지스터 들(Switch1, Switch2 및 Switch4)이 필요하며, 하향 바이어스 전압(VBias2)을 스위칭하기 위한 스위칭 트랜지스터(Switch3)는 필요하지 않다.
상기 제2더미워드라인 디코더(815)는 프로그램시 상기 제2더미워드라인(DWL2)에, 제2 엣지 워드라인(WL[31])이 선택된 경우에는 상향 바이어스 전압(VBias3)을 인가하고, 나머지 워드라인(DWL1 내지 WL[30])이 선택된 경우에는 프로그램 금지 전압(Vpass)을 인가한다.
상기 제2더미워드라인 디코더(815)는 제2더미워드라인(DWL2)이 선택된 경우에는 프로그램 전압(Vpgm)을 인가할 수 있다. 따라서 상기 제2더미워드라인 디코더(315)는 하향 바이어스 전압(VBias2)을 제외한 프로그램 금지 전압(Vpass), 프로그램 전압(Vpgm), 및 상향 바이어스 전압(VBias3) 중 선택된 전압을 스위칭하기 위해 3개의 스위칭 트랜지스터들(Switch1, Switch2 및 Switch4)이 필요하며, 하향 바이어스 전압(VBias2)을 스위칭하기 위한 스위칭 트랜지스터(Switch3)는 필요하지 않다.
상기 제2더미워드라인 디코더(815)와 제2엣지 글로벌 워드라인 디코더(814)는 실질적으로 동일한 구조를 가진다.
따라서, 상기 노멀 글로벌 워드라인 디코더(813)을 제외한 제1더미워드라인 디코더(811), 제1엣지 글로벌 워드라인 디코더(812), 제2엣지 글로벌 워드라인 디코더(814), 및 제2더미워드라인 디코더(815)는 대응하는 워드라인에 필요한 전압 수만큼 스위칭 트랜지스터들을 구비함으로써 레이아웃을 감소시킬수 있다.
상술한 실시예들에서는, 선택셀의 인접셀들에 인가되는 바이어스 전압의 종 류가 3가지(VBias1, VBias2, VBias3)인 경우와 선택셀의 인접셀들에 인가되는 바이어스 전압의 종류가 2가지(VBias2, VBias3)인 경우를 예로 들어 기술하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 프로그램시 프로그램 금지 전압보다 낮게 설정되는 바이어스 전압들의 종류는 달라질 수 있으며, 이에 따라 제2 타입 워드라인 디코더의 종류도 달라질 수 있다.
상기 비휘발성 메모리 장치는 글로벌 워드라인 디코더를 통하여 복수의 워드라인중 하나의 워드라인을 선택할 수 있고, 상기 글로벌 워드라인 디코더는 스위칭 트랜지스터를 통하여 쓰기/ 읽기 동작을 수행하기 위해 필요한 전압을 인가할 수 있다.
만약, 상기 글로벌 워드라인 디코더를 대응하는 워드라인에 인가되는 전압의수에 따라 분류하지 않고 각 워드라인에 대응하는 디코더가 동일한 구조를 갖도록 한다면, 즉, 워드라인 전압 발생부로부터 출력된 전압의 갯수와 동일한 스위칭 트랜지스터들을 상기 복수의 워드라인들 각각에 동일하게 할당한다면, 필요없는 스위칭 트랜지스터가 추가되어 레이아웃이 증가될 것이다.
그런데, 본 발명의 실시예에 의하면, 대응하는 워드라인에 인가되는 전압의수에 따라 글로벌 워드라인 디코더를 분류하여 다르게 구현함으로써, 불필요한 스위칭 트랜지스터의 수를 감소할 수 있다. 따라서, 레이아웃 면적이 줄어들 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 대응하는 워드라인에 인가되는 전압의 갯수에 따라 글로벌 워드라인 디코더를 분류하여 불필요한 스위칭 트랜지스터를 줄임으로써 레이아웃 면적을 감소시키는 효과가 있다.

Claims (15)

  1. 다수의 워드라인들;
    다수의 비트라인들;
    상기 다수의 비트라인들을 통하여 데이터를 독출하도록 구성되며, 그 게이트는 상기 다수의 워드라인들 중 대응하는 워드라인에 각각 접속되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    프로그램 모드에서 적어도 3가지의 서로 다른 레벨의 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하기 위한 제1 타입 글로벌 워드라인 디코더; 및
    상기 프로그램 모드에서 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 적어도 하나를 제외한 나머지 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하며, 상기 제1 타입 글로벌 워드라인 디코더에 비하여 더 적은 수의 스위치 소자를 포함하는 제2 타입 글로벌 워드라인 디코더를 구비하며,
    상기 적어도 3가지의 서로 다른 레벨의 전압들은
    상기 다수의 메모리셀들 중 선택셀의 프로그램을 위한 프로그램 전압, 상기 프로그램 전압 보다 낮은 프로그램 금지 전압 및 상기 프로그램 금지 전압 보다 낮은 적어도 하나의 바이어스 전압을 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 스위치 소자는 스위칭 트랜지스터로 구현되며,
    상기 제1 타입 글로벌 워드라인 디코더는 상기 적어도 3가지의 서로 다른 레벨의 전압들을 각각 스위칭하기 위한 다수의 스위칭 트랜지스터들을 구비하며,
    상기 제2 타입 글로벌 워드라인 디코더는 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 적어도 하나를 제외한 나머지 전압들을 각각 스위칭하기 위한 다수의 스위칭 트랜지스터들을 구비하는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 적어도 하나의 바이어스 전압은 상기 선택셀의 제1 인접셀에 제공되는 하향 바이어스 전압 및 상기 선택셀의 제2 인접셀에 제공되는 상향 바이어스 전압을 포함하고,
    상기 제2 타입 글로벌 워드라인 디코더는
    상기 프로그램 모드에서 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 상기 상향 바이어스 전압을 제외한 나머지 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하는 제1 엣지 글로벌 워드라인 디코더; 및
    상기 프로그램 모드에서 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 상기 하향 바이어스 전압을 제외한 나머지 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하는 제2 엣지 글로벌 워드라인 디코더를 구비하며,
    상기 프로그램 금지 전압은 상기 선택셀, 상기 제1 및 제2 인접셀이 아닌 비 선택셀에 인가되는 비휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 다수의 메모리 셀들은
    스트링 구조로 직렬로 연결된 제1 메모리 셀 내지 제N(2이상의 정수) 메모리 셀을 포함하며,
    상기 제1 엣지 글로벌 워드라인 디코더는 상기 제1 메모리셀에 접속된 워드라인에 대응되고,
    상기 제2 엣지 글로벌 워드라인 디코더는 상기 제N 메모리셀에 접속된 워드라인에 대응되며,
    상기 제1 타입 글로벌 워드라인 디코더는 제2 내지 제 (N-1) 메모리셀에 접속된 워드라인들에 대응되는 비휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 제1 엣지 글로벌 워드라인 디코더 및 상기 제2 엣지 글로벌 워드라인 디코더는 실질적으로 동일한 구조를 가지는 비휘발성 메모리 장치.
  6. 제4항에 있어서,
    상기 다수의 메모리 셀들은
    상기 제1 메모리 셀에 접속된 제1 더미셀 및 상기 제N(2이상의 정수) 메모리 셀에 접속된 제2 더미셀을 더 포함하고,
    상기 비휘발성 메모리 장치는
    상기 제1 더미셀을 위한 제1 더미 글로벌 워드라인 디코더; 및
    상기 제2 더미셀을 위한 제2 더미 글로벌 워드라인 디코더를 더 구비하는 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 프로그램 모드에서,
    상기 제1 더미 글로벌 워드라인 디코더는 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 상기 상향 바이어스 전압을 제외한 나머지 전압들을 상기 제1 더미셀에 접속된 제1 더미 워드라인으로 선택적으로 제공하고,
    상기 제2 더미 글로벌 워드라인 디코더는 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 상기 하향 바이어스 전압을 제외한 나머지 전압들을 상기 제2 더미셀에 접속된 제2 더미 워드라인으로 선택적으로 제공하는 비휘발성 메모리 장치.
  8. 제6항에 있어서,
    상기 제1 더미 글로벌 워드라인 디코더는 상기 제1 엣지 글로벌 워드라인 디코더와 실질적으로 동일한 구조를 가지고,
    상기 제2 더미 글로벌 워드라인 디코더는 상기 제2 엣지 글로벌 워드라인 디코더와 실질적으로 동일한 구조를 가지는 비휘발성 메모리 장치.
  9. 제1항에 있어서, 상기 다수의 메모리 셀들은
    스트링 구조로 직렬로 연결된 제1 메모리 셀 내지 제N(2이상의 정수) 메모리 셀을 포함하며,
    상기 적어도 하나의 바이어스 전압은, 상기 선택셀이 상기 제1 메모리 셀 내지 제N(2이상의 정수) 메모리 셀 중 제i(1≤i≤N, 정수) 메모리 셀인 경우, 상기 제 (i-1) 메모리 셀에 제공되기 위한 제1 하향 바이어스 전압 및 상기 제 (i+1) 메모리 셀에 제공되기 위한 제1 상향 바이어스 전압을 포함하는 비휘발성 메모리 장치.
  10. 제9항에 있어서, 상기 제2 타입 글로벌 워드라인 디코더는
    상기 프로그램 모드에서 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 상기 제1 상향 바이어스 전압을 제외한 나머지 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하는 제1 엣지 글로벌 워드라인 디코더; 및
    상기 프로그램 모드에서 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 상기 제2 하향 바이어스 전압을 제외한 나머지 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하는 제2 엣지 글로벌 워드라인 디코더를 구비하는 비휘발성 메모리 장치.
  11. 제9항에 있어서,
    상기 적어도 하나의 바이어스 전압은, 상기 선택셀이 상기 제1 메모리 셀 내지 제N(2이상의 정수) 메모리 셀 중 제i(1≤i≤N, 정수) 메모리 셀인 경우, 상기 제 (i-2) 메모리 셀에 제공되기 위한 제2 하향 바이어스 전압을 더 포함하고,
    상기 제2 타입 글로벌 워드라인 디코더는
    상기 프로그램 모드에서 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 상기 제1 상향 바이어스 전압을 제외한 나머지 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하는 제1 엣지 글로벌 워드라인 디코더; 및
    상기 프로그램 모드에서 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 상기 제1 및 제2 하향 바이어스 전압을 제외한 나머지 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하는 제2 엣지 글로벌 워드라인 디코더를 구비하는 비휘발성 메모리 장치.
  12. 제9항에 있어서,
    상기 다수의 메모리 셀들은
    상기 제1 메모리 셀에 접속된 제1 더미셀 및 상기 제N(2이상의 정수) 메모리 셀에 접속된 제2 더미셀을 더 포함하고,
    상기 비휘발성 메모리 장치는
    상기 제1 더미셀을 위한 제1 더미 글로벌 워드라인 디코더; 및
    상기 제2 더미셀을 위한 제2 더미 글로벌 워드라인 디코더를 더 구비하는 비 휘발성 메모리 장치.
  13. 제12항에 있어서,
    상기 프로그램 모드에서,
    상기 제1 더미 글로벌 워드라인 디코더는 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 상기 제1 상향 바이어스 전압을 제외한 나머지 전압들을 상기 제1 더미셀에 접속된 제1 더미 워드라인으로 선택적으로 제공하고,
    상기 제2 더미 글로벌 워드라인 디코더는 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 상기 제1 하향 바이어스 전압을 제외한 나머지 전압들을 상기 제2 더미셀에 접속된 제2 더미 워드라인으로 선택적으로 제공하는 비휘발성 메모리 장치.
  14. 다수의 비트라인들을 통하여 데이터를 독출하도록 구성되며, 그 게이트는 다수의 워드라인들 중 대응하는 워드라인에 각각 접속되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 구비하는 비휘발성 메모리 장치의 동작 방법에 있어서,
    프로그램 모드에서, 제1 타입 글로벌 워드라인 디코더에 의하여 적어도 3가지의 서로 다른 레벨의 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하는 제1 타입 글로벌 워드라인 디코딩 단계; 및
    상기 프로그램 모드에서, 상기 제1 타입 글로벌 워드라인 디코더에 비하여 더 적은 수의 스위치 소자를 포함하는 제2 타입 글로벌 워드라인 디코더에 의하여 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 적어도 하나를 제외한 나머지 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하는 제2 타입 글로벌 워드라인 디코딩 단계를 구비하며,
    상기 적어도 3가지의 서로 다른 레벨의 전압들은
    상기 다수의 메모리셀들 중 선택셀의 프로그램을 위한 프로그램 전압, 상기 프로그램 전압 보다 낮은 프로그램 금지 전압 및 상기 프로그램 금지 전압 보다 낮은 적어도 하나의 바이어스 전압을 포함하는 비휘발성 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 스위치 소자는 스위칭 트랜지스터로 구현되며,
    상기 제1 타입 글로벌 워드라인 디코딩 단계는
    상기 적어도 3가지의 서로 다른 레벨의 전압들을 각각 스위칭하기 위한 다수의 스위칭 트랜지스터들을 선택적으로 인에이블하는 단계; 및
    상기 선택적으로 인에이블된 스위칭 트랜지스터를 통하여 상기 적어도 3가지의 서로 다른 레벨의 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하는 단계를 구비하며,
    상기 제2 타입 글로벌 워드라인 디코딩 단계는
    상기 적어도 3가지의 서로 다른 레벨의 전압들 중 적어도 하나를 제외한 나머지 전압들을 각각 스위칭하기 위한 다수의 스위칭 트랜지스터들을 선택적으로 인에이블하는 단계; 및
    상기 선택적으로 인에이블된 스위칭 트랜지스터를 통하여 상기 적어도 3가지의 서로 다른 레벨의 전압들 중 적어도 하나를 제외한 나머지 전압들을 상기 다수의 워드라인들 중 대응하는 워드라인에 선택적으로 제공하는 단계를 구비하는 비휘발성 메모리 장치의 동작 방법.
KR1020070063621A 2007-06-27 2007-06-27 글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법 KR100882205B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070063621A KR100882205B1 (ko) 2007-06-27 2007-06-27 글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법
US12/213,937 US7933154B2 (en) 2007-06-27 2008-06-26 Non-volatile memory device for reducing layout area of global wordline decoder and operation method thereof
JP2008168845A JP2009009691A (ja) 2007-06-27 2008-06-27 グローバルワードラインデコーダのレイアウト面積を減らす不揮発性メモリ装置及びその動作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070063621A KR100882205B1 (ko) 2007-06-27 2007-06-27 글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20080114251A true KR20080114251A (ko) 2008-12-31
KR100882205B1 KR100882205B1 (ko) 2009-02-06

Family

ID=40160229

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070063621A KR100882205B1 (ko) 2007-06-27 2007-06-27 글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US7933154B2 (ko)
JP (1) JP2009009691A (ko)
KR (1) KR100882205B1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110135693A (ko) * 2010-06-11 2011-12-19 삼성전자주식회사 더미 메모리 셀을 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 방법
US8488386B2 (en) 2010-03-11 2013-07-16 Samsung Electronics Co., Ltd. Nonvolatile memory device for reducing interference between word lines and operation method thereof
US8574819B2 (en) 2010-03-29 2013-11-05 Hynix Semiconductor Inc. Method for forming fine pattern
KR20140028728A (ko) * 2012-08-30 2014-03-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US8976593B2 (en) 2011-04-21 2015-03-10 Hynix Semiconductor Inc. Nonvolatile semiconductor device
KR20220113320A (ko) * 2018-03-27 2022-08-12 에스케이하이닉스 주식회사 디스터번스를 방지하는 반도체 메모리 장치

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101468098B1 (ko) * 2008-06-23 2014-12-04 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템
KR101481575B1 (ko) * 2008-08-25 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 구동 방법
KR20120134941A (ko) * 2011-06-03 2012-12-12 삼성전자주식회사 선택 워드라인의 위치에 따라 더미 워드라인을 제어하는 비휘발성 메모리 장치, 이의 동작 방법, 및 상기 비휘발성 메모리 장치를 포함하는 장치들
CN102810332A (zh) * 2011-06-03 2012-12-05 三星电子株式会社 非易失性存储器和根据被选字线控制虚设字线电压的方法
US9236102B2 (en) 2012-10-12 2016-01-12 Micron Technology, Inc. Apparatuses, circuits, and methods for biasing signal lines
US9042190B2 (en) 2013-02-25 2015-05-26 Micron Technology, Inc. Apparatuses, sense circuits, and methods for compensating for a wordline voltage increase
KR102154851B1 (ko) 2013-08-26 2020-09-10 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 워드라인 전압 인가 방법
US9672875B2 (en) 2014-01-27 2017-06-06 Micron Technology, Inc. Methods and apparatuses for providing a program voltage responsive to a voltage determination
KR20160039960A (ko) * 2014-10-02 2016-04-12 에스케이하이닉스 주식회사 더미 메모리 셀을 포함하는 반도체 메모리 장치 및 그것의 프로그램 방법
KR20160135055A (ko) * 2015-05-15 2016-11-24 에스케이하이닉스 주식회사 더미 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
JP2018045750A (ja) 2016-09-16 2018-03-22 東芝メモリ株式会社 半導体記憶装置
KR102336660B1 (ko) * 2017-09-12 2021-12-07 삼성전자 주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
WO2021114014A1 (en) 2019-12-09 2021-06-17 Yangtze Memory Technologies Co., Ltd. Method and memory used for reducing program disturbance by adjusting voltage of dummy word line
IT202000005104A1 (it) 2020-03-10 2021-09-10 Sk Hynix Inc Architettura di commutazione per un dispositivo di memoria Flash NAND e circuito di commutazione ad alta tensione

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100395771B1 (ko) * 2001-06-16 2003-08-21 삼성전자주식회사 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
EP1339069B1 (en) * 2002-02-20 2004-07-07 STMicroelectronics S.r.l. Word line selector for a semiconductor memory
KR100502412B1 (ko) * 2002-10-23 2005-07-19 삼성전자주식회사 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
JP3863485B2 (ja) * 2002-11-29 2006-12-27 株式会社東芝 不揮発性半導体記憶装置
JP2005100538A (ja) * 2003-09-25 2005-04-14 Toshiba Corp 不揮発性半導体記憶装置及びこれを用いた電子装置
US7161833B2 (en) * 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
JP4398750B2 (ja) * 2004-02-17 2010-01-13 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
KR100965080B1 (ko) * 2004-05-11 2010-06-23 주식회사 하이닉스반도체 낸드 플래시 메모리 소자
JP4342383B2 (ja) * 2004-06-22 2009-10-14 株式会社東芝 半導体記憶装置
KR100630744B1 (ko) * 2005-03-21 2006-10-02 삼성전자주식회사 워드라인 구동회로의 레이아웃 면적을 감소시킨 반도체메모리 장치
KR20070018216A (ko) 2005-08-09 2007-02-14 주식회사 하이닉스반도체 비휘발성 메모리 장치
JP4907925B2 (ja) * 2005-09-09 2012-04-04 株式会社東芝 不揮発性半導体記憶装置
US7355889B2 (en) * 2005-12-19 2008-04-08 Sandisk Corporation Method for programming non-volatile memory with reduced program disturb using modified pass voltages

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8488386B2 (en) 2010-03-11 2013-07-16 Samsung Electronics Co., Ltd. Nonvolatile memory device for reducing interference between word lines and operation method thereof
US8574819B2 (en) 2010-03-29 2013-11-05 Hynix Semiconductor Inc. Method for forming fine pattern
KR20110135693A (ko) * 2010-06-11 2011-12-19 삼성전자주식회사 더미 메모리 셀을 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 방법
US8976593B2 (en) 2011-04-21 2015-03-10 Hynix Semiconductor Inc. Nonvolatile semiconductor device
KR20140028728A (ko) * 2012-08-30 2014-03-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20220113320A (ko) * 2018-03-27 2022-08-12 에스케이하이닉스 주식회사 디스터번스를 방지하는 반도체 메모리 장치

Also Published As

Publication number Publication date
US20090003067A1 (en) 2009-01-01
US7933154B2 (en) 2011-04-26
JP2009009691A (ja) 2009-01-15
KR100882205B1 (ko) 2009-02-06

Similar Documents

Publication Publication Date Title
KR100882205B1 (ko) 글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법
KR100704025B1 (ko) 셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체메모리 장치
US6584034B1 (en) Flash memory array structure suitable for multiple simultaneous operations
KR102046073B1 (ko) 비휘발성 반도체 기억 장치 및 그 워드라인의 구동 방법
KR101083680B1 (ko) 면적을 줄일 수 있는 반도체 집적 회로 장치
US5856942A (en) Flash memory array and decoding architecture
KR20020069092A (ko) 비휘발성 메모리를 프로그래밍하기 위한 비트라인 셋업 및디스차지 회로
KR100482232B1 (ko) 반도체 기억 장치
US6044020A (en) Nonvolatile semiconductor memory device with a row decoder circuit
US6665229B2 (en) Semiconductor memory device row decoder structures having reduced layout area, and methods of operating the same
US20120268997A1 (en) Nonvolatile semiconductor device
US9424934B2 (en) Non-volatile semiconductor memory device and writing method thereof
US8897068B2 (en) Semiconductor memory device
KR20110001088A (ko) 불휘발성 메모리 소자
US7692967B2 (en) Method of programming a nonvolatile memory device using hybrid local boosting
KR100850510B1 (ko) 분리된 스트링 선택 라인 구조를 갖는 플래시 메모리 장치
KR100280451B1 (ko) 메모리 셀의 동작이 섹터 단위로 수행되는 플래쉬 메모리
US20030117867A1 (en) Semiconductor memory device
KR100833422B1 (ko) 메모리 소자의 페이지 버퍼 회로
US7035162B2 (en) Memory devices including global row decoders and operating methods thereof
JP2009176372A (ja) 半導体記憶装置
KR20100022228A (ko) 불휘발성 메모리 소자 및 그 동작 방법
US7577042B2 (en) Method of programming multi-level semiconductor memory device and multi-level semiconductor memory device
JP2007058973A (ja) 半導体集積回路
KR20090070608A (ko) 불휘발성 메모리 소자의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee