KR101083680B1 - 면적을 줄일 수 있는 반도체 집적 회로 장치 - Google Patents

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Abstract

반도체 집적 회로 장치는 복수의 메모리 셀 블록을 포함하는 메모리 셀 어레이, 복수의 메모리 셀 블록을 구동시키기 위한 구동 신호를 제공하는 블록 선택부, 상기 구동 신호에 응답하여 구동되며, 상기 복수의 메모리 셀 블록 각각에 대응되도록 구성되는 복수의 워드 라인 선택부, 및 상기 각각의 워드 라인 선택부에 각각 대응되도록 구비되고 상기 해당 워드 라인 선택부에 고전압을 제공하기 위한 복수의 신호 라인들로 구성된 복수의 글로벌 라인 그룹을 포함한다.

Description

면적을 줄일 수 있는 반도체 집적 회로 장치{Semiconductor Integrated Circuit Apparatus Being Capable of Decreasing Area}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 면적을 줄일 수 있는 반도체 집적 회로 장치에 관한 것이다.
일반적으로, 낸드 플래시 메모리는 터널링 현상을 이용하여 전하를 플로팅 게이트(floating gate)에 저장하거나, 플로팅 게이트에 저장된 전하를 채널로 배출시켜 프로그래밍(programing) 및 소거(erase)한다.
프로그램 및 소거는 저장 데이터에 대한 우수한 보존성을 충족하고 있어, 비휘발성 메모리로 적합하다. 또한, 플래시 메모리는 고 집적화, 저 소비 전력 및 외부 충격에 대해 강한 내구성을 구비하고 있어 모바일 기기의 보조 기억 장치 및 기타 응용 분야에서 그 용도가 증가하고 있다.
플래시 메모리에는 낸드(NAND)형 및 노어(NOR)형 플래시 메모리로 구분되고 있으며, 현재, 집적 밀도등을 고려하여 낸드형 플래시 메모리가 주로 이용되고 있다.
낸드형 플래시 메모리는 드레인 선택 트랜지스터, 소스 선택 트랜지스터 및 그들 사이에 연결되는 셀 스트링(string)을 포함하는 복수의 메모리 셀 블록을 구비한다. 셀 스트링은 예컨대 16개 혹은 32개의 모스 트랜지스터들이 직렬로 연결된 소자들을 의미하며, 이러한 셀 블록들이 그룹을 이루어 메모리 셀 어레이를 구성한다.
도 1은 일반적인 플래시 메모리 장치의 개략적인 회로도이다.
플래시 메모리 장치(10)은 복수의 메모리 셀 블록(20), 복수의 워드 라인 선택부(30) 및 복수의 블록 선택부(40)로 구성될 수 있다.
메모리 셀 블록(20)은 복수의 셀 스트링(ST) 및 복수의 페이지(P)로 구분될 수 있다.
워드 라인 선택부(30)는 복수의 스위칭 트랜지스터들로 구성되며, 각각의 스위칭 트랜지스터들은 각각의 페이지(P)에 대응하여 설치된다. 상기 스위칭 트랜지스터들은 블록 선택부(40)의 출력 신호, 즉, 각 워드 라인 선택부(30)를 구동시키기 위한 신호인 블록 선택 워드 라인 신호(BLSWL)에 응답하여, 글로벌 워드 라인(GWL<0:31>)의 신호를 로컬 워드 라인(LWL<0:31>)에 각각 제공한다.
블록 선택부(40)는 각 메모리 셀 블록(20)당 하나씩 설치된다. 블록 선택부(40)는 블록 선택 워드 라인 신호(BLSWL)를 생성하여, 워드 라인 선택부(30)를 구동시키도록 블록 선택 워드 라인 신호(BLSWL)을 제공한다.
블록 선택부(40)와 워드 라인 선택부(30)의 사이에 복수의 글로벌 워드 라인(GWL<0:31>)이 구비된다. 복수의 글로벌 워드 라인(GWL<0:31>)은 복수의 워드 라인 선택부(30)에 공유하도록 구성된다. 따라서, 해당 블록 선택부(40)의 구동에 의해, 복수의 글로벌 워드 라인(GWL<0:31>)의 신호가 해당 메모리 셀 블록(20)에 전달된다.
그런데, 워드 라인 선택부(30)를 구성하는 각각의 스위칭 트랜지스터들은 메모리 셀 블록(20)의 리드, 프로그램 및 소거 등의 구동을 위해 고전압을 스위칭하여야 한다. 그러므로, 상대적으로 넓은 면적으로 스위칭 트랜지스터가 제작되고 있다. 이로 인해, 플래시 메모리 장치의 면적을 감소시키는데 어려움이 따른다.
따라서, 본 발명은 면적을 줄일 수 있는 플래시 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 복수의 메모리 셀 블록을 포함하는 메모리 셀 어레이, 복수의 메모리 셀 블록을 구동시키기 위한 구동 신호를 제공하는 블록 선택부, 상기 구동 신호에 응답하여 구동되며 상기 복수의 메모리 셀 블록 각각에 대응되도록 구성되는 복수의 워드 라인 선택부, 및 상기 각각의 워드 라인 선택부에 각각 대응되도록 구비되고 상기 해당 워드 라인 선택부에 고전압을 제공하기 위한 복수의 신호 라인들로 구성된 복수의 글로벌 라인 그룹을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는, 동일 플랜내에 구비되는 제 1 및 제 2 메모리 셀 블록, 상기 제 1 및 제 2 메모리 셀 블록 각각에 대응되어 구비되는 제 1 및 제 2 워드 라인 선택부, 상기 제 1 및 제 2 워드 라인 선택부 각각에 고전압을 제공하는 제 1 및 제 2 글로벌 라인 그룹, 및 상기 제 1 및 제 2 워드 라인 선택부 모두에 구동 신호를 제공하는 블록 선택부를 포함한다.
또한, 본 발명의 실시예에 따른 반도체 집적 회로 장치는, 복수의 메모리 셀 블록과 대응되어 각각 구비되며, 복수의 스위칭 트랜지스터들로 구성되는 복수의 워드 라인 선택부, 상기 복수의 워드 라인 선택부를 구성하는 복수의 스위칭 트랜지스터 모두에 구동 신호를 제공하는 블록 선택부, 및 상기 복수의 워드 라인 선택부 각각에 대응하여 구비되며, 해당 워드 라인 선택부를 구성하는 스위칭 트랜지스터 각각에 소정 전압을 제공하는 복수의 신호 라인들을 포함하는 복수의 글로벌 라인 그룹을 포함하며, 상기 복수의 신호 라인은 상기 워드 라인 선택부와 콘택에 있어서, 상기 스위칭 트랜지스터와 연결을 위한 하나의 콘택을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는, 제 1 플랜에 위치되며 상기 제 1 플랜내에 구비된 복수의 메모리 셀 블록과 대응되도록 구성되며 복수의 스위칭 트랜지스터들로 구성되는 복수의 제 1 워드 라인 선택부, 제 2 플랜에 위치되며 상기 제 2 플랜내에 구비된 복수의 메모리 셀 블록과 대응되도록 구성되며 복수의 스위칭 트랜지스터들로 구성된 복수의 제 2 워드 라인 선택부, 상기 제1 및 제 2 워드 라인 선택부를 구성하는 복수의 스위칭 트랜지스터 모두에 구동 신호를 제공하는 블록 선택부, 및 상기 제 1 및 제 2 워드 라인 선택부 각각에 대응하여 구비되며, 해당 워드 라인 선택부를 구성하는 스위칭 트랜지스터 각각에 소정 전압을 제공하는 복수의 신호 라인들을 포함하는 복수의 글로벌 라인 그룹을 포함한다.
본 발명에 의하면, 복수의 워드 라인 선택부가 하나의 블록 선택부를 공유하면서, 복수의 워드 라인 선택부 각각에 대응되는 글로벌 라인 그룹을 설치한다.
이에 따라, 워드 라인 선택부 다음으로 넓은 면적을 차지하는 블록 선택부 수를 줄일 수 있어, 레이아웃 효율이 개선된다.
한편, 블록 선택부의 개수를 줄이기 위해, 복수의 라인들로 구성된 글로벌 라인 그룹을 더 설치되어야 하지만, 추가로 글로벌 라인 그룹이 설치되는 부분은 워드 라인 선택부를 형성하기 위해 미리 비워둔 영역이므로, 글로벌 라인을 배치시키기 위한 추가의 면적이 요구되지 않는다.
아울러, 워드 라인 선택부별로 글로벌 라인이 배치됨에 따라, 하나의 글로벌 라인에 설치되는 콘택의 수를 줄일 수 있게 된다. 이에 따라, 복수의 콘택으로 인한 접합 캐패시턴스 및 인접 콘택간의 디스터번스 문제를 방지할 수 있다.
도 1은 종래의 플래시 메모리 장치를 개략적으로 나타낸 회로도,
도 2는 본 발명의 일 실시예에 따른 플래시 메모리 장치를 개략적으로 나타낸 회로도,
도 3은 도 2의 플래시 메모리 장치를 구체적으로 도시한 회로도,
도 4는 본 발명의 블록 선택부의 내부 회로도, 및
도 5는 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 개략적인 회로도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예에 대해 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 플래시 메모리 장치의 블록도로서, 본 도면에서는 복수의 메모리 셀 블록 중 2개의 메모리 셀 블록에 대해서 예를 들어 설명한다.
본 실시예의 플래시 메모리 장치는 메모리 셀 어레이(110), 워드 라인 선택부(120) 및 블록 선택부(130)로 구성될 수 있다.
메모리 셀 어레이(110)는 제 1 메모리 셀 블록(110a) 및 제 2 메모리 셀 블록(110b)을 포함할 수 있다. 제 1 및 제 2 메모리 셀 블록(110a,110b)은 동일한 플랜(plane) 공간내에 위치될 수 있으며, 제 1 및 제 2 메모리 셀 블록(110a,110b) 사이에 소스 라인(SL)이 구비될 수 있다. 제 1 및 제 2 메모리 셀 블록(110a,110b)은 소스 라인(SL)을 사이에 두고 상호 대응되도록 배치될 수 있다.
워드 라인 선택부(120)는 제 1 메모리 셀 블록(110a) 및 제 2 메모리 셀 블록(110b) 각각에 대응하는 제 1 워드 라인 선택부(120a) 및 제 2 워드 라인 선택부(120b)를 포함한다. 제 1 워드 라인 선택부(120a)는 제 1 메모리 셀 블록(110a)의 복수의 워드 라인 중 하나를 선택하는 구성을 갖는다. 마찬가지로, 제 2 워드 라인 선택부(120b)는 제 2 메모리 셀 블록(120b)의 복수의 워드 라인 중 하나를 선택하는 구성을 갖는다. 이러한 제 1 및 제 2 워드 라인 선택부(120a,120b)는 복수의 스위칭 트랜지스터로 구성된다.
블록 선택부(130)와 워드 라인 선택부(120) 사이에는 복수의 글로벌 라인들이 구비된다. 복수의 글로벌 라인들은 제 1 및 제 2 글로벌 라인 그룹(GL0, GL1)으로 구분될 수 있다. 제 1 글로벌 라인 그룹(GL0)은 제 1 워드 라인 선택부(120a)와 전기적으로 연결되고, 제 2 글로벌 라인 그룹(GL1)은 제 2 워드 라인 선택부(120b)와 전기적으로 연결된다.
블록 선택부(130)는 제 1 및 제 2 워드 라인 선택부(120a,120b)에 공유되어, 이들의 구동을 제어한다. 이러한 블록 선택부(130)는 블록 선택 워드 라인 신호(BLSWL)를 생성하여, 제 1 및 제 2 워드 라인 선택부(120a,120b)에 각각 제공한다.
블록 선택부(130)는 플래시 메모리 장치에 있어서, 워드 라인 선택부(120a,120b) 다음으로 넓은 면적을 차지하는 회로 블록이다. 이러한 블록 선택부(130)를 복수의 워드 라인 선택부(120a,120b)가 공유하도록 하여, 그 수를 감소시킴으로써, 전체 플래시 메모리 장치의 점유 면적을 줄일 수 있다.
이때, 블록 선택부(130)가 복수의 워드 라인 선택부(120a,120b)에 공유되더라도, 정상적인 동작을 수행하기 위하여는 공유된 워드 라인 선택부(120a,120b)의 수만큼 글로벌 라인 그룹(GWLG)이 더 설치되어야 한다.
잘 알려진 바와 같이, 워드 라인 선택부(120a,120b)는 고전압을 스위칭하여야 하므로, 상당히 넓은 면적을 차지하는 것으로 알려져 있다. 그러므로, 플래시 메모리 장치의 설계시, 워드 라인 선택부(120a,120b)의 성능을 확보하기 위해, 일정 면적을 워드 라인 선택부(120a,120b)의 면적으로 할애하고 있다. 이에 따라, 현재의 플래시 메모리 장치는 블록 선택부(130)와 워드 라인 선택부들(120a,120b) 사이에 충분한 간격을 가지고 있다. 그러므로, 복수의 글로벌 라인들을 구비한 글로벌 라인 그룹(GL)의 수를 증대시킨다고 하여도, 추가로 면적이 요구되지 않는다.
도 3은 도 2의 플래시 메모리 장치를 구체적으로 도시한 회로도이다.
도 3을 참조하면, 제 1 및 제 2 메모리 셀 블록(110a,110b)은 교차되는 복수의 워드 라인(LWL<0:31>) 및 복수의 비트 라인(BLO,BLE)을 포함한다. 복수의 비트 라인은 교대로 배치되는 복수의 오드(odd) 비트 라인(BLO) 및 복수의 이븐(even) 비트 라인(BLE)으로 구분될 수 있으며, 각각의 비트 라인(BLO,BLE)에는 직렬로 연결된 모스 트랜지스터로 구성된 셀 스트링(112)이 연결된다.
셀 스트링(112)은 드레인 선택 트랜지스터(DST), 복수의 셀 트랜지스터(<N1:N32>) 및 소스 선택 트랜지스터(SST)가 직렬로 연결되어 구성된다. 한편, 하나의 워드 라인에 연결된 트랜지스터들의 그룹을 일반적으로 페이지(124)라 일컫는다. 이에 따라, 각각의 메모리 셀 블록(110a,110b)은 복수의 셀 스트링(112) 및 복수의 페이지(124)로 구성된다.
제 2 메모리 셀 블록(110b)은 제 1 메모리 셀 블록(110a)과 동일한 구성을 갖되, 제 1 및 제 2 메모리 셀 블록(110a,110b) 사이에 위치하는 소스 라인(SL)을 기준으로 대칭되는 형태로 배치된다. 아울러, 제 1 및 제 2 메모리 셀 블록(110a,110b)의 소스 선택 트랜지스터(SST)들은 상기 소스 라인(SL)과 그것의 소스가 전기적으로 연결된다.
제 1 워드 라인 선택부(120a)는 드레인 선택 스위칭 트랜지스터(DSW), 셀 스위칭 트랜지스터(<SW1:SW32>) 및 소스 선택 스위칭 트랜지스터(SSW)로 구성된다. 여기서, 상기 글로벌 라인 그룹(GL0,GL1) 각각은 글로벌 드레인 선택 라인(GDL0,GDL1), 복수의 글로벌 워드 라인(GWL0<0:31>,GWL1<0:31>), 및 글로벌 소스 선택 라인(GSL0,GSL1)로 구성될 수 있다. 드레인 선택 스위칭 트랜지스터(DSW)는 제 1 글로벌 라인 그룹(GL0)의 글로벌 드레인 선택 라인(GDL0)과 제 1 메모리 셀 블록(110a)내의 제 1 드레인 선택 라인(DSL0)과 전기적으로 연결되며, 블록 선택 워드 라인 신호(BLSWL)에 응답하여 구동된다. 복수의 셀 스위칭 트랜지스터(<SW1:SW32>)는 제 1 글로벌 라인 그룹(GL0)의 글로벌 워드 라인(<GWL0<0:31>) 각각과 로컬 워드 라인(LWL0<0:31>) 사이 각각 연결되며, 블록 선택 워드 라인 신호(BLSWL)에 응답하여 각각 구동된다. 소스 선택 스위칭 트랜지스터(SSW)는 제 1 글로벌 라인 그룹(GL0)의 소스 선택 라인(GSL0)과 제 1 소스 선택 라인(SSL) 사이에 연결되어, 블록 선택 워드 라인 신호(BLSWL)에 응답하여 구동된다.
제 2 워드 라인 선택부(120a)는 제 1 워드 라인 선택부(120a)와 동일한 구성을 갖되, 상기 제 2 글로벌 라인 그룹(GLG1)의 제 2 글로벌 드레인 선택 라인(GDL1), 복수의 제 2 글로벌 워드 라인(GWL1<0:31>) 및 제 2 글로벌 소스 선택 라인(GSL1)과 각각 연결되도록 구성될 수 있다.
이때, 메모리 셀 블록(110a,110b)의 구동을 선택적으로 제어할 수 있도록 드레인 선택 스위칭 트랜지스터(DSW)의 소스, 즉, 드레인 선택 트랜지스터(DST)의 게이트에 그라운드 전압을 제공하는 제어 스위치(CSW1,CSW2)를 더 포함할 수 있다. 제어 스위치(CSW1,CSW2)는 블록 선택부(130)의 반전된 블록 선택 워드 라인 신호(/BLSWL)에 응답하여, 셀 그라운드 라인(SELGND)의 그라운드 전압을 상기 드레인 선택 라인(DSL0,DSL1)에 선택적으로 제공한다.
블록 선택부(130)는 상술한 바와 같이, 제 1 및 제 2 워드 라인 선택부(120a,120b)에 공유되도록 구성된다. 다시 말해, 블록 선택부(130)는 블록 선택 워드 라인 신호(BLSWL)를 생성하여, 상기 제 1 및 제 2 워드 라인 선택부(120a,120b)의 셀 스위칭 트랜지스터(<SW1:SW32>)의 게이트에 모두 제공한다.
블록 선택부(130)는 도 4에 도시된 바와 같이, 제어부(210), 디스차지부(220) 및 프리차지부(230)를 포함할 수 있다.
제어부(210)는 NMOS 트랜지스터(N11)을 포함한다. NMOS 트랜지스터(N10)는 프리차지 신호(PRE)에 응답하여, 제어 신호(CON)를 노드 C에 전달한다. 제어 신호(CON)는 프로그램 프리차지 신호 및 어드레스 신호들의 조합으로 얻어 질 수 있다.
디스차지부(220)는 NMOS 트랜지스터(N12)로 구성될 수 있다. NMOS 트랜지스터(N12)는 디스차지 신호(DIS)에 응답하여, 노드 C의 전압을 디스차지시킨다.
프리차지부(230)는 스위칭부(233) 및 클램핑부(clamping:235)로 구성될 수 있다. 스위칭부(233)는 고전압 터미널(VPP)와 노드 C 사이에 직렬로 연결되는 한 쌍의 NMOS 트랜지스터(N13,N14)로 구성된다. 이들 NMOS 트랜지스터(N13,N14)는 제 1 및 제 2 어드레스 코딩 신호(GA,GB)에 응답해서 각각 턴온된다. 스위칭부(233)을 구성하는 NMOS 트랜지스터(N13,N14)가 턴온되면, 상기 노드 C는 고전압 레벨(VPP)로 프리차지된다. 클램핑부(235)는 고전압 터미널(VPP)과 노드 C 사이에 직렬로 연결된 다이오드 형태를 갖는 한 쌍의 NMOS 트랜지스터(N15,N16)로 구성된다. 여기서 다이오드 형태를 갖는 NMOS 트랜지스러 함은 당업자에게 알려진 바와 같이, 게이트와 소스가 공통으로 연결된 형태를 이른다. 이러한 클램핑부(235)는 노드 C의 전압 즉, 블록 선택 워드 라인 신호(BLSWL)가 설정된 전압 레벨 이상으로 상승할 경우, 이를 클램핑하여 블록 선택 워드 라인 신호(BLSWL)의 전압 레벨을 설정된 레벨로 유지한다.
이와 같은 구성을 갖는 반도체 메모리 장치는 블록 선택부(130)가 제 1 및 제 2 워드 라인 선택부(120a,120b)에 공유되어 있기 때문에, 블록 선택부(130a)의 출력 신호인 블록 선택 워드 라인 신호(BLSWL)가 제 1 및 제 2 워드 라인 선택부(120a,120b)를 구성하는 스위칭 트랜지스터들(DSW,SW<1:32>,SSW)에 동시에 제공된다.
이때, 상기 블록 선택 워드 라인 신호(BLSWL)가 하이로 인에이블되면, 제 1 및 제 2 워드 라인 선택부(120a,120b)를 구성하는 스위칭 트랜지스터(DSW,SW<1:32>,SSW)들이 동시에 턴온된다고 하여도, 제 1 워드 라인 선택부(120a) 및 제 2 워드 라인 선택부(120b)가 서로 다른 글로벌 라인 그룹(GLG0,GLG1)에 별도로 연결됨에 따라, 각 메모리 블록별로 워드 라인들이 개별 제어된다. 예를 들어, 제 1 메모리 셀 블록(110a)의 특정 위치의 워드 라인(LWL<n>)을 선택하고자 하는 경우, 제 1 및 제 2 워드 라인 선택부(120a,120b)가 모두에 블록 선택 워드 라인 신호(BLSWL)이 제공되지만, 각각의 글로벌 워드 라인에 인가되는 전압에 의해, 상기 제 1 메모리 셀 블록(110a)의 특정 위치의 워드 라인(LWL<n>)만 소정 전압이 인가된다.
또한, 종래의 경우, 하나의 해당 글로벌 라인에 각 워드 라인 선택부의 동일 기능의 스위칭 트랜지스터들이 모두 콘택되어야 했기 때문에, 하나의 글로벌 라인에 복수의 콘택이 형성되었다. 그러므로, 접합 캐패시턴스가 증대되는 문제점이 있었다.
하지만, 본 실시예의 경우, 워드 라인 선택부(120a,120b) 별로 대응하는 글로벌 라인 그룹(GL0,GL1)이 구비됨에 따라, 글로벌 워드 라인(혹은 글로벌 드레인 또는 소스 라인)과 해당 워드 라인 선택부의 스위칭 트랜지스터만이 연결되어, 상기와 같은 복수의 콘택이 발생되지 않으며, 이에 따라 접합 캐패시턴스를 줄일 수 있게 된다.
다음의 표 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 리드(Read)/프로그램(Program)/소거(Erase) 전압 조건을 보여준다.
리드(Read) 프로그램(Program) 소거(Erase)
메모리 셀 블록 선택 비선택 선택 비선택 선택 비선택
GDSL 4.5V 0V VCC 0V 4.5V 4.5V
GSSL 4.5V 0V 0V 0V 4.5V 4.5V
GWL<0:31> Vread/Vpass 0V Vpgm/Vpass 0V 0V
BLSWL VPP VPP VCC
DSL 4.5V 0V VCC 0V F F
SSL 4.5V 0V 0V 0V F F
LWL<0:31> Vread/Vpass 0V Vpgm/Vpass 0V 0V F
표 1에 도시된 바와 같이, 메모리 셀의 리드시, 메모리 셀 블록(110a,110b) 각각에 대해 글로벌 드레인 선택 라인(GDSL) 및 글로벌 소스 선택 라인(GSSL)에 각각 소정의 전압, 예를 들어, 4.5V를 제공하고, 복수의 글로벌 워드 라인들(GWL<0:31>)중 선택된 메모리 셀 블록에 해당하는 글로벌 라인 그룹(GL0 또는 GL1)의 선택된 글로벌 워드 라인에 리드 전압(Vread)을, 그 밖의 글로벌 워드 라인에 패스 전압(Vpass)을 각각 제공하면서, 블록 선택 워드 라인 신호(BLSWL)로서 고전압(VPP)을 제공한다. 이에 따라, 블록 선택 워드 라인 신호(BLSWL)가 전체의 워드 라인 선택부에 제공되더라도, 선별적인 리드 전압(Vread)의 공급으로, 리드 전압이 공급되지 않은 메모리 셀 블록은 실질적으로 선택되지 않게 된다. 그러면, 선택된 블록에 대해서, 스위칭 트랜지스터들(DSW,SW<1:32>,SSW)이 블록 선택 워드 라인 신호(BLSWL)에 의해 턴온되어, 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 로컬 워드 라인(LWL<0:31>)에 각각 4.5V, 4.5V 및 리드 전압(Vread)/패스 전압(Vpass)이 인가되어, 선택된 메모리 셀의 리드가 수행된다.
메모리 셀의 프로그램시, 메모리 셀 블록(110a,110b) 각각에 대해 글로벌 드레인 선택 라인(GDSL)에 구동 전압(VCC)을 제공하고, 글로벌 소스 선택 라인(GSSL)에 0V를 제공한다. 또한, 선택될 메모리 블록에 연결된 글로벌 라인의 복수의 글로벌 워드 라인(GWL<0:31>)중 어느 하나에 프로그램 전압(Vpgm)을 인가하고, 그밖의 글로벌 워드 라인에는 패스 전압(Vpass) 전압을 인가하면서, 블록 선택 워드 라인 신호 라인(BLSWL)의 전압으로 고전압(VPP)을 제공한다. 이에 따라, 블록 선택 워드 라인 신호(BLSWL)가 전체의 워드 라인 선택부(120a,120b)에 제공되더라도, 선별적인 프로그램 전압(Vpgm)의 공급으로, 프로그램 전압(Vpgm)이 공급되지 않은 메모리 셀 블록(110a,110b)은 실질적으로 선택되지 않는다. 그러면, 선택된 블록에 대해서, 스위칭 트랜지스터들(DSW,SW<1:32>,SSW)이 블록 선택 워드 라인 신호(BLSWL)에 의해 턴온되어, 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 로컬 워드 라인(LWL<0:31>)에 각각 구동 전압(Vcc), 0V 및 프로그램 전압(Vpgm)/패스 전압(Vpass)이 인가되고, 선택된 메모리 셀의 프로그램이 수행된다.
한편, 메모리 셀의 소거시에는, 전체의 메모리 셀 블록(110a,110b)의 글로벌 드레인 선택 라인(GDSL) 및 글로벌 소스 선택 라인(GSSL)에 각각 4.5V의 전압을 인가한다. 이어서, 선택될 메모리 셀 블록(110a 또는 110b)의 글로벌 워드 라인(GWL<0:31>)에 일괄 소거가 이루어질 수 있도록 0V의 전압을 제공하고, 비선택될 메모리 셀 블록(110b 또는 110a)의 글로벌 워드 라인(GWL<0:31>)에는 4.5V의 전압을 제공한 상태에서, 블록 선택 워드 라인 신호 라인(BLSWL)의 전압으로 구동 전압(VCC)을 제공한다. 그러면, 선택될 메모리 셀 블록(110a 또는 110b)에 대해서, 드레인 및 소스 스위칭 트랜지스터(DSW,SSW)가 턴온되지 않아 드레인 및 소스 선택 라인(DSL,SSL)은 플로팅 상태를 유지하고, 셀 스위칭 트랜지스터(<SW1:SW32>)의 구동에 의해 각 워드 라인(LWL<0:31>)에 0V가 제공되어, 블록 전체에 대해 소거가 이루어진다. 한편, 비선택 메모리 셀 블록(110b 또는 110a)의 경우, 워드 라인 선택부를 구성하는 전체 스위칭 트랜지스터들(DSW,SSW,SW<1:32>)가 모두 구동되지 않아, 메모리 셀의 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 워드 라인(LWL<0:31>)이 모두 플로팅 상태가 되어, 소거가 이루어지지 않게 된다.
이와 같은 본 실시예에 따르면, 복수의 워드 라인 선택부(120a,120b)가 하나의 블록 선택부(130)를 공유하면서, 복수의 워드 라인 선택부(120a,120b) 각각에 대응되는 글로벌 라인 그룹(GLG0,GLG1)을 설치한다.
이에 따라, 워드 라인 선택부(120a,120b) 다음으로 넓은 면적을 차지하는 블록 선택부(130)의 수를 줄일 수 있어, 레이아웃 효율이 개선된다.
한편, 블록 선택부(130)의 개수를 줄이기 위해, 복수의 라인들로 구성된 글로벌 라인 그룹(GLG0, GLG1)을 더 설치되어야 하지만, 추가로 글로벌 라인 그룹(GLG0,GLG1)이 설치되는 부분은 워드 라인 선택부(120a,120b)를 형성하기 위해 미리 비워둔 영역이므로, 글로벌 라인을 배치시키기 위한 추가의 면적이 요구되지 않는다.
아울러, 워드 라인 선택부(120a,120b)별로 글로벌 라인이 배치됨에 따라, 하나의 글로벌 라인에 설치되는 콘택의 수를 줄일 수 있게 된다. 이에 따라, 복수의 콘택으로 인한 접합 캐패시턴스 및 인접 콘택간의 디스터번스 문제를 방지할 수 있다.
본 발명은 상술한 실시예에 한정되는 것만은 아니다.
본 실시예의 경우, 두 개의 워드 라인 선택부(120a,120b)가 하나의 블록 선택부(130)를 공유하는 예를 설명하였지만, 여기에 한정되지 않고, 도 5에 도시된 바와 같이, 4개의 워드 라인 선택부(120a,120b,120c,120d)가 하나의 블록 선택부(130)를 공유하는 것 또한 여기에 포함된다.
도 5에 도시된 바와같이, 하나의 블록 선택부(130)가 4개의 워드 라인 선택부(120a,120b,120c,120d)에 공유되는 경우라도, 4개의 워드 라인 선택부(120a,120b,120c,120d) 각각에 대응되는 글로벌 라인 그룹이 설치되므로, 상기한 바와 같이, 하나의 블록 선택 워드 라인 신호로부터 개별적인 동작이 가능해진다.
여기서, 하나의 블록 선택부(130)을 기준으로 좌측에 위치하는 메모리 셀 어레이(110), 워드 라인 선택부(120) 및 글로벌 라인 그룹(GLG0,GLG1), 및 우측에 위치하는 메모리 셀 어레이(110), 워드 라인 선택부(120) 및 글로벌 라인 그룹(GLG0,GLG1)은 각각 서로 다른 플랜상에 위치될 수 있으며, 블록 선택부(130)는 상기 서로 다른 플랜중 어느 하나에 위치될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110 : 메모리 셀 어레이 110a,110b : 메모리 셀 블록
120a,120b : 워드 라인 선택부 130 : 블록 선택부

Claims (12)

  1. 복수의 메모리 셀 블록을 포함하는 메모리 셀 어레이;
    복수의 메모리 셀 블록을 구동시키기 위한 복수의 구동 신호를 제공하는 블록 선택부;
    상기 복수의 구동 신호에 응답하여 구동되며, 상기 복수의 메모리 셀 블록 각각에 대응되도록 구성되는 복수의 워드 라인 선택부; 및
    상기 각각의 워드 라인 선택부에 각각 대응되도록 구비되고, 상기 워드 라인 선택부에 고전압을 제공하기 위한 복수의 신호 라인들로 구성된 복수의 글로벌 라인 그룹을 포함하며,
    상기 복수의 구동 신호중 하나는 상기 복수의 워드 라인 선택부 중 한 쌍을 선택적으로 제어하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 워드 라인 선택부는 상기 구동 신호에 응답하여, 상기 복수의 신호 라인들의 전압들을 상기 메모리 셀 블록에 각각 전달하기 위한 드레인 선택 스위칭 트랜지스터, 복수의 셀 스위칭 트랜지스터, 및 소스 스위칭 트랜지스터를 포함하는 반도체 집적 회로 장치.
  3. 제 1 항에 있어서,
    상기 글로벌 라인 그룹은 글로벌 드레인 선택 라인, 복수의 글로벌 워드 라인, 및 글로벌 소스 라인을 포함하는 반도체 집적 회로 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀 블록은,
    교차되는 복수의 워드 라인 및 복수의 비트 라인을 포함하고,
    상기 각각의 비트 라인에 드레인 선택 트랜지스터, 복수의 셀 트랜지스터 및 소스 선택 트랜지스터가 스트링을 이루도록 직렬 연결되어 있는 반도체 집적 회로 장치.
  5. 동일 플랜내에 구비되는 제 1 및 제 2 메모리 셀 블록;
    상기 제 1 및 제 2 메모리 셀 블록 각각에 대응되어 구비되는 제 1 및 제 2 워드 라인 선택부;
    상기 제 1 및 제 2 워드 라인 선택부 각각에 고전압을 제공하는 제 1 및 제 2 글로벌 라인 그룹; 및
    상기 제 1 및 제 2 워드 라인 선택부 모두에 구동 신호를 제공하는 블록 선택부를 포함하는 반도체 집적 회로 장치.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 메모리 셀 블록 각각은,
    교차되는 복수의 워드 라인 및 복수의 비트 라인을 포함하고,
    상기 각각의 비트 라인에 드레인 선택 트랜지스터, 복수의 셀 트랜지스터 및 소스 선택 트랜지스터가 스트링을 이루도록 직렬 연결되어 있는 반도체 집적 회로장치.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 워드 라인 선택부 각각은,
    상기 구동 신호에 따라, 상기 제 1 및 제 2 글로벌 라인 그룹 중 상기 제 1 및 제 2 워드 라인 선택부에 해당하는 해당 글로벌 라인 그룹으로부터 제공되는 신호를 상기 드레인 선택 트랜지스터의 게이트에 제공되도록 구성된 드레인 선택 스위칭 트랜지스터;
    상기 구동 신호에 따라 구동되며, 상기 복수의 셀 트랜지스터 각각에 대응되어, 상기 복수의 셀 트랜지스터의 게이트 각각에 워드 라인 신호를 제공하도록 연결되는 복수의 셀 스위칭 트랜지스터; 및
    상기 구동 신호에 따라, 상기 해당 글로벌 라인 그룹으로부터 제공되는 신호를 상기 소스 선택 트랜지스터의 게이트 제공되도록 구성되는 소스 선택 스위칭 트랜지스터를 포함하는 반도체 집적 회로 장치.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 글로벌 라인 그룹 각각은,
    상기 드레인 선택 스위칭 트랜지스터의 드레인에 연결되는 글로벌 드레인 라인;
    상기 복수의 셀 스위칭 트랜지스터의 드레인 각각에 연결되는 복수의 글로벌 워드 라인; 및
    상기 소스 선택 트랜지스터의 드레인에 연결되는 글로벌 소스 라인을 포함하는 반도체 집적 회로 장치.
  9. 제 7 항에 있어서,
    상기 드레인 스위칭 트랜지스터의 소스 각각에 그라운드 전압을 전달하기 위한 제어 스위치가 더 구비되는 반도체 집적 회로 장치.
  10. 복수의 메모리 셀 블록과 대응되어 각각 구비되며, 복수의 스위칭 트랜지스터들로 구성되는 복수의 워드 라인 선택부;
    상기 복수의 워드 라인 선택부를 구성하는 복수의 스위칭 트랜지스터 모두에 구동 신호를 제공하는 블록 선택부; 및
    상기 복수의 워드 라인 선택부 각각에 대응하여 구비되며, 상기 워드 라인 선택부를 구성하는 스위칭 트랜지스터 각각에 소정 전압을 제공하는 복수의 신호 라인들을 포함하는 복수의 글로벌 라인 그룹을 포함하며,
    상기 복수의 신호 라인은 상기 워드 라인 선택부와 콘택에 있어서, 상기 스위칭 트랜지스터와 연결을 위한 하나의 콘택을 포함하며,
    상기 복수의 스위칭 트랜지스터에 제공되는 상기 구동 신호 중 하나는 상기 복수의 워드 라인 선택부 중 한 쌍을 선택적으로 제어하는 반도체 집적 회로 장치.
  11. 제 1 플랜에 위치되며, 상기 제 1 플랜내에 구비된 복수의 메모리 셀 블록과 대응되도록 구성되며, 복수의 스위칭 트랜지스터들로 구성되는 복수의 제 1 워드 라인 선택부;
    제 2 플랜에 위치되며, 상기 제 2 플랜내에 구비된 복수의 메모리 셀 블록과 대응되도록 구성되며, 복수의 스위칭 트랜지스터들로 구성된 복수의 제 2 워드 라인 선택부;
    상기 제1 및 제 2 워드 라인 선택부를 구성하는 복수의 스위칭 트랜지스터 모두에 구동 신호를 제공하는 블록 선택부; 및
    상기 제 1 및 제 2 워드 라인 선택부 각각에 대응하여 구비되며, 해당 워드 라인 선택부를 구성하는 스위칭 트랜지스터 각각에 소정 전압을 제공하는 복수의 신호 라인들을 포함하는 복수의 글로벌 라인 그룹을 포함하는 반도체 집적 회로 장치.
  12. 제 11 항에 있어서,
    상기 복수의 글로벌 라인 그룹은 상기 제 1 및 제 2 플랜 각각에 위치되는 반도체 집적 회로 장치.
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