KR100948483B1

KR100948483B1 - 반도체 메모리 장치

Info

Publication number: KR100948483B1
Application number: KR1020030020369A
Authority: KR
Inventors: 김의석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-04-01
Filing date: 2003-04-01
Publication date: 2010-03-18
Also published as: KR20040085616A

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 물리적으로 하나의 비트라인에 접속되어 있는 메모리 셀 어레이를 1/2로 분리시킨 후 읽기/쓰기 동작시 1/2로 분리된 각 비트라인을 상기 메모리 셀 어레이의 상/하부에 배치된 페이지 버퍼에 각각 할당하여 상기 읽기/쓰기 동작을 수행함으로써 종래의 난드 플래시 메모리 소자에서 발생하는 비트라인 로딩을 1/2로 감소시키는 한편, 읽기/쓰기 검증 속도를 향상시킬 수 있는 반도체 메모리 장치를 개시한다.

비트라인 로딩, 페이지 버퍼, 선택회로

Description

반도체 메모리 장치{Semiconductor memory device}

도 1은 일반적인 반도체 메모리 장치를 설명하기 위하여 도시한 난드 플래시 메모리 소자의 블록도이다.

도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 설명하기 위하여 도시한 난드 플래시 메모리 소자의 블록도이다.

도 3은 도 2에 도시된 난드 플래시 메모리 소자의 구성 중 두개의 비트라인에 해당하는 부분만 도시한 도면이다.

도 4는 도 3에 도시된 셀 스트링(CSOa)를 도시한 상세 회로도이다.

도 5는 도 3에 도시된 난드 플래시 메모리 소자의 상세 회로도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

10, 110 : 메모리 셀 어레이 20, 120, 120a : 탑 페이지 버퍼

30, 130, 130a : 바툼 페이지 버퍼

140, 140a : 탑 선택회로 50, 150a : 바툼 선택회로

160 : 어드레스 버퍼회로 170 : X-디코더

180 : 고전압 스위치

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비트라인 로딩(bitline loading)을 감소시켜 읽기(read) 속도 및 쓰기 검증(program verify) 속도를 향상 시킬 수 있는 반도체 메모리 장치에 관한 것이다.

난드 플래시 메모리 소자(NAND flash memory device)의 메모리 셀은, 일반적으로 p-타입(type) 기판에 소오스(source), 드레인(drain) 영역으로서 기능할 n-타입의 영역들을 일정한 간격을 두고 형성한 후, 상기 소오스 영역과 드레인 영역 사이에 위치되는 채널(channel) 영역의 상부에 서로 절연층으로 격리된 플로팅 게이트(floating gate) 및 콘트롤 게이트(control gate)를 순차적으로 형성함으로써 만들어 진다.

일반적으로, 난드 플래시 메모리 소자는 도 1에 도시된 바와 같이 셀 스트링(string)(10a)을 복수로 가지는 메모리 셀 어레이(10)와, 상기 셀 스트링(10a)에 데이터를 주고 받기 위한 비트라인들(BL0 및 BL1)과, 상기 비트라인들(BL0 및 BL1)과 교차하며 상기 셀 스트링(10a) 내의 메모리 셀 트랜지스터들(MC0 내지 MC15) 및 선택 트랜지스터들의 게이트를 제어하기 위한 워드라인들(WL0 내지 WL15)과, 상기 워드라인들(WL0 내지 WL15)을 선택하기 위한 X-디코더(X-decoder; 도시하지 않음)와, 상기 메모리 셀 트랜지스터들(MC0 내지 MC15)의 입출력 데이터 를 감지하고 저장하기 위해 메모리 셀 어레이(10)의 상하부에 위치되고, 상기 비트라인들(BL0 및 BL1)에 연결된 페이지 버퍼들(page buffer)(102a 및 102b)과, 상기 페이지 버퍼들(102a 및 102b)로 데이터 입출력을 조절하는 Y-디코더(Y-decoder; 도시하지 않음)를 포함한다.

상기 메모리 셀 어레이(10)의 구성에서 페이지 단위는 하나의 워드라인에 콘트롤 게이트가 공통으로 연결된 모든 메모리 셀 트랜지스터들(MC0 내지 MC15)을 말한다. 복수개의 메모리 셀 트랜지스터들(MC0 내지 MC15)을 포함하는 복수개의 페이지들은 셀 블록(BLK1 내지 BLKn)이라고 칭하며, 하나의 셀 블럭(BLK1 내지 BLKn)의 단위는 통상적으로 비트라인(BL0 및 BL1)당 한개 또는 복수개의 셀 스트링(10a)을 포함한다.

상기와 같은 난드 플래시 메모리 소자는 일반적으로 읽기(read) 및 쓰기(program) 동작을 페이지 단위로 수행하고, 소거(erase) 동작을 블록 단위로 수행한다. 실제적으로 상기 메모리 셀 트랜지스터의 플로팅 게이트와 채널 간에 전자가 이동되는 현상은 쓰기 및 소거 동작에서만 일어나고, 읽기 동작에서는 상기 동작들이 종료된 후 메모리 셀 트랜지스터에 저장된 데이터의 손실없이 그래도 읽기만 하는 동작이 일어난다.

상기 읽기 동작에서 난드 플래시 메모리 소자의 비선택된 콘트롤 게이트에는 선택된 메모리 셀의 콘트롤 게이트에 인가되는 전압보다 더 높은 전압이 인가된다. 그러면 선택된 메모리 셀 트랜지스터의 프로그램 상태에 따라 대응되는 비트라인 상에는 전류가 흐르거나 흐르지 않게 된다. 정해진 전압조건에서 프로그램된 메모 리 셀의 문턱전압(threshold voltage)이 기준치보다 높으면 그 메모리 셀은 오프셀(off-cell)로 판독되어 대응되는 비트라인 상에는 높은 레벨의 전압이 충전된다. 반대로, 프로그램된 메모리 셀의 문턱전압이 기준치보다 낮으면 그 메모리 셀은 온셀(on-cell)로 판독되어 해당하는 비트라인은 낮은 레벨로 방전된다. 이러한 비트라인 상태는 상기 페이지 버퍼라고 불리우는 센스 앰프(sense AMP)를 통하여 '0'이나 '1'로 최종적으로 판독되는 것이다.

그런데, 도 1에 도시된 바와 같이 종래의 난드 플래시 메모리 소자는 고집적화 차원에서 상하부의 페이지 버퍼(102a 및 102b) 사이에 다수의 셀 블록(BLK0 내지 BLKn)이 존재하고, 각 블록 내에는 하나의 셀 스트링이 위치된다. 결국, 하나의 비트라인에 접속되어 있는 셀 스트링의 개수는 매우 많다. 따라서, 이러한 경우에는 비트라인의 디스챠지 타임(discharge time)이 비트라인의 로딩(loading)에 의해 많은 영향을 받게 된다. 즉, 비트라인 로딩이 크고, 온셀을 감지하는 과정에서 온셀을 통하여 흐르는 전류의 양이 적다. 이에 따라, 전압 디벨롭 타임(voltage developing time)을 비교적 길게 하여야 하므로 센싱타임이 길어진다. 결국, 페이지 버퍼에 데이터를 판독해내는 시간이 그만큼 길게 되어 읽기 동작이 상대적으로 늦게 된다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 종래의 난드 플래시 메모리 소자에서 발생하는 비트라인 로딩을 감소시키는 데 그 목적이 있다.

궁극적으로, 본 발명은 읽기 속도와 쓰기 검증(verify) 속도를 향상시키는데 다른 목적이 있다.

본 발명의 일측면에 따르면, 다수의 셀 스트링으로 이루어진 메모리 셀 어레이와, 상기 메모리 셀 어레이의 상하부에 배치되고, 다수의 비트라인들을 통해 상기 셀 스트링을 이루는 다수의 메모리 셀의 상태를 센싱하기 위한 탑/바툼 페이지 버퍼를 포함하는 반도체 메모리 장치에 있어서, 읽기/쓰기 검증 동작시 상기 비트라인의 로딩이 감소되도록 상기 비트라인들이 전기적으로 상하로 분리된 다수의 탑/바툼 비트라인와, 어드레스 신호에 따라 인접한 상기 탑 비트라인들 중 어느 하나를 상기 탑 페이지 버퍼에 할당하는 탑 선택회로와, 상기 어드레스 신호에 따라 인접한 상기 바툼 비트라인들 중 어느 하나를 상기 바툼 페이지 버퍼에 할당하는 바툼 선택회로를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 설명하기 위하여 일례로 도시한 난드 플래시 메모리 소자의 블록도이고, 도 3은 이해의 편의를 위하여 도 2에 도시된 난드 플래시 메모리 소자의 구성 중 두개의 비트라인에 해당하는 부분만 도시한 도면이다. 여기서, 도 2 및 도 3에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소(element)를 가리킨다.

도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 난드 플래시 메모리 소자에서는 메모리 셀 어레이(110)가 셀 블록(BLKO 내지 BLKn)을 기준으로 1/2로 분리된다. 즉, 종래기술과 달리 본 발명의 바람직한 실시예에서는 각 비트라인을 셀 블록(BLK0 내지 BLKn)을 기준으로 하여 1/2로 물리적으로 절단함으로써 메모리 셀 어레이(110)는 상하 1/2로 분리된다. 이와 같이 분리된 메모리 셀 어레이(110) 중 상부쪽에 위치되는 비트라인(이하, '탑 비트라인'이라 함)은 상부측 페이지 버퍼(120)(이하, '탑 페이지 버퍼'라 함)에 의해 할당되도록 하고, 하부측 비트라인(이하, '바툼 비트라인'이라 함)은 하부쪽에 위치되는 페이지 버퍼(130)(이하, '바툼 페이지 버퍼'라 함)에 할당되도록 한다.

상기에서와 같이 탑 페이지 버퍼(120) 또는 바툼 페이지 버퍼(130)에는, 각각 2개의 비트라인이 할당된다. 예컨대, 탑 페이지 버퍼(120)의 경우에는 2개의 탑 비트라인이 할당되고, 마찬가지로 바툼 페이지 버퍼(130)의 경우에도 2개의 바툼 비트라인이 할당된다. 그러나, 하나의 페이지 버퍼로는 동시에 2개의 비트라인을 통해 메모리 셀 어레이(110)의 메모리 셀들에 저장된 데이터를 읽는 다는 것(또는, 쓴다는 것)은 어려운 일이다. 이에 따라, 본 발명의 바람직한 실시예에 따른 난드 플래시 메모리 소자에서는 읽기/쓰기시 탑 비트라인들 중 어느 하나를 선택하여 탑 페이지 버퍼(120)에 할당하기 위하여 탑 페이지 버퍼(120)와 탑 비트라인들 사이에 선택회로(140)(이하, '탑 선택회로'라 함)가 배치된다. 이와 마찬가지로, 읽기/쓰기시 바툼 비트라인들 중 어느 하나를 선택하여 바툼 페이지 버퍼(130)에 할당하기 위하여 바툼 페이지 버퍼(130)와 바툼 비트라인들 사이에는 선택회로(150)(이하, '바툼 선택회로'라 함)가 배치된다.

구체적으로, 본 발명의 바람직한 실시예에 따른 난드 플래시 메모리 소자는 도 3과 같이 구성된다. 도 3에 도시된 바와 같이, 하나의 탑 페이지 버퍼(120a)는 탑 선택회로(140a)를 통해 두개의 탑 비트라인(TBL0 및 TBL1)과 접속된다. 마찬가지로, 하나의 바툼 페이지 버퍼(130a)는 바툼 선택회로(150a)를 통해 두개의 바툼 비트라인(BBL0 및 BBL1)과 접속된다. 여기서, 탑 비트라인(TBL0 및 TBL1)과 바툼 비트라인(BBL0 및 BBL1)은 물리적(즉, 전기적)으로 서로 분리된다. 탑 비트라인(TBLO 및 TBL1), 각각에는 다수의 셀 스트링(CS0 내지 CS2, CSOa 내지 CS2a)이 접속된다. 또한, 바툼 비트라인(BBLO 및 BBL1)에는 다수의 셀 스트링(CSn-2 내지 CSn, CSn-2a 내지 CSna)이 접속된다.

상기에서 각 셀 스트링(CS0 내지 CS2, CSOa 내지 CS2a, CSn-2 내지 CSn, CSn-2a 내지 CSna)은 도 4에 도시된 바와 같은 구성을 갖는다. 예컨대, 도 4에 도시된 바와 같이, 셀 스트링(CSOa)은 탑 비트라인(TBL1) 및 공통 소오스라인(CSL) 사이에서 단위 메모리 셀들(MC0 내지 MC15)이 직렬 접속된 구성을 갖는다. 또한, 메모리 셀들(MC0 내지 MC15)을 탑 비트라인(TBL1) 및 공통 소오스라인(Common Source Line; CSL)과 접속시키기 위하여 게이트에 스트링 선택라인(String Select Line; SSL)이 접속되는 비트라인 선택 트랜지스터(SST)와, 게이트에 소오스라인 선택라인(GSL)이 접속되는 소오스라인 선택 트랜지스터(GST)가 단위 메모리 셀들(MC0 내지 MC15)과 직렬 접속된 구성을 갖는다. 여기서는 설명의 편의를 위해 16개의 메모리 셀들로 이루어진 셀 스트링에 대해서만 설명하였으나, 이는 일례로서 셀 스트링은 32개의 메모리 셀들로 이루어질 수도 있다.

이하, 도 5를 참조하여 도 3에 도시된 탑/바툼 선택회로(140a 및 150a)를 통한 탑/바툼 페이지 버퍼(120a 및 130a)와 탑/바툼 비트라인(TBL 및 BBL) 간의 접속관계 및 동작특성을 설명하기로 한다. 도 5에 도시된 참조부호들 중 도 2 및 도 3에 도시된 참조부호와 동일한 참조부호는 동일한 기능을 하는 구성요소를 가리킨다.

도 5를 참조하면, 탑 선택회로(140a)는 어드레스 버퍼회로(160)로부터 출력되는 어드레스 버퍼신호(ADBS)에 따라 턴-온/오프(turn-on/off)되는 다수의 NMOS 트랜지스터(N1 내지 N4)를 포함한다. 또한, 탑 선택회로(140a)는 NMOS 트랜지스터(N1)와 전원전압원(Vcc) 또는 접지전압원(Vss) 사이에 각각 접속되는 스위칭 수단(S1 및 S2)과, NMOS 트랜지스터(NM4)와 전원전압원(Vcc) 또는 접지전압원(Vss) 사이에 각각 접속되는 스위칭 수단(S3 및 S4)을 포함한다. 또한, NMOS 트랜지스터(N1)와 NMOS 트랜지스터(N2) 사이에는 탑 비트라인(TBLO)이 접속된다. NMOS 트랜지스터(N3)와 NMOS 트랜지스터(N4) 사이에는 탑 비트라인(TBL1)이 접속된다. 또한, NMOS 트랜지스터(N2)와 NMOS 트랜지스터(N3) 사이에는 탑 페이지 버 퍼(120a)가 접속된다.

한편, 바툼 선택회로(150a)는 어드레스 버퍼회로(160)로부터 출력되는 어드레스 버퍼신호(ADBS)에 따라 턴-온/오프되는 다수의 NMOS 트랜지스터(N5 내지 N8)를 포함한다. 또한, 바툼 선택회로(150a)는 NMOS 트랜지스터(N5)와 전원전압원(Vcc) 또는 접지전압원(Vss) 사이에 각각 접속되는 스위칭 수단(S5 및 S6)과, NMOS 트랜지스터(NM8)와 전원전압원(Vcc) 또는 접지전압원(Vss) 사이에 각각 접속되는 스위칭 수단(S7 및 S8)을 포함한다. 또한, NMOS 트랜지스터(N5)와 NMOS 트랜지스터(N6) 사이에는 바툼 비트라인(BBLO)이 접속된다. NMOS 트랜지스터(N7)와 NMOS 트랜지스터(N8) 사이에는 바툼 비트라인(BBL1)이 접속된다. 또한, NMOS 트랜지스터(N6)와 NMOS 트랜지스터(N7) 사이에는 탑 페이지 버퍼(130a)가 접속된다.

도 5에 도시된 난드 플래시 메모리 소자의 동작특성을 설명하면 다음과 같다. 우선, 어드레스 버퍼회로(160)로부터 '하이'(HIGH; 1) 상태의 어드레스 버퍼신호(ADBS)가 출력되는 경우, 탑 선택회로(140a)의 NMOS 트랜지스터(N1 및 N3)가 턴-온(turn-on)되고, 바툼 선택회로(150a)의 NMOS 트랜지스터(N6 및 N8)가 턴-온된다. 이에 따라, 탑 페이지 버퍼(120a)는 NMOS 트랜지스터(N3)를 통해 탑 비트라인(TBL1)과 전기적으로 접속된다. 또한, 바툼 페이지 버퍼(130a)는 NMOS 트랜지스터(N6)를 통해 바툼 비트라인(BBL0)과 전기적으로 접속된다. 이로써, 어드레스 버퍼신호(ADBS)가 '하이'로 출력되는 경우에는 탑 비트라인들(TBL0 및 TBL1) 중 탑 비트라인(TBL1)이 탑 페이지 버퍼(120a)에 할당되고, 바툼 비트라인들(BBL0 및 BBL1) 중 바툼 비트라인(BBLO)이 바툼 페이지 버퍼(130a)에 할당된다. 한편, 각 페이지 버퍼(120a 및 130a)에 할당되지 않는 탑 비트라인(TBLO)은 각각 NMOS 트랜지스터(N1)를 통해 제1 및 제2 스위칭 수단(S1 및 S2)과 전기적으로 접속된다. 또한, 바툼 비트라인(BBL1)은 NMOS 트랜지스터(N8)를 통해 제7 및 제8 스위칭 수단(S7 및 S8)과 전기적으로 접속된다.

이와 반대로, 어드레스 버퍼회로(160)로부터 '로우'(LOW; 0) 상태의 어드레스 버퍼신호(ADBS)가 출력되는 경우, 탑 선택회로(140a)의 NMOS 트랜지스터(N2 및 N4)가 턴-온되고, 바툼 선택회로(150a)의 NMOS 트랜지스터(N5 및 N7)가 턴-온된다. 이에 따라, 탑 페이지 버퍼(120a)는 NMOS 트랜지스터(N2)를 통해 탑 비트라인(TBL0)과 전기적으로 접속된다. 또한, 바툼 페이지 버퍼(130a)는 NMOS 트랜지스터(N7)를 통해 바툼 비트라인(BBL1)과 전기적으로 접속된다. 이로써, 어드레스 버퍼신호(ADBS)가 '로우'로 출력되는 경우에는 탑 비트라인들(TBL0 및 TBL1) 중 탑 비트라인(TBL0)이 탑 페이지 버퍼(120a)에 할당되고, 바툼 비트라인들(BBL0 및 BBL1) 중 바툼 비트라인(BBL1)이 바툼 페이지 버퍼(130a)에 할당된다. 한편, 각 페이지 버퍼(120a 및 130a)에 할당되지 않는 탑 비트라인(TBL1)은 각각 NMOS 트랜지스터(N4)를 통해 제3 및 제4 스위칭 수단(S3 및 S4)과 전기적으로 접속된다. 또한, 바툼 비트라인(BBL0)은 NMOS 트랜지스터(N5)을 통해 제5 및 제6 스위칭 수단(S5 및 S6)과 전기적으로 접속된다.

상기에서 설명한 바와 같이, 어드레스 버퍼회로(160)의 출력신호(ADBS)에 따라 탑 비트라인들(TBLO 및 TBL1)은 각각 교번적으로 탑 페이지 버퍼(120a)에 할당 된다. 마찬가지로, 바툼 비트라인들(BBLO 및 BBL1)은 각각 교번적으로 바툼 페이지 버퍼(130a)에 할당된다. 이에 따라, 동일한 어드레스 신호를 이용하여 탑 비트라인들(TBL0 및 TBL1) 중 탑 페이지 버퍼(120a)에 할당된 비트라인과, 바툼 비트라인들(BBLO 및 BBL1) 중 바툼 페이지 버퍼(130a)에 할당된 비트라인에 접속된 셀 스트링들 중 해당 메모리 셀을 동시에 선택하도록 함으로써 읽기/쓰기시 속도를 향상시킬 수 있다.

예를 들어, 하기 표1과 같이 어드레스 신호(A4, A3, A2, A1, AO)가 어드레스 버퍼회로(160)와 X-디코더(170)로 입력된다.

A4	A3	A2	A1	A0
0	0	1	0	1

여기서, 어드레스 신호들 중 최상위 어드레스 신호(A4)는 탑/바툼 선택회로(140a 및 150a)를 제어하여 탑/바툼 페이지 버퍼(120a 및 130a)에 할당되는 비트라인을 선택하는데 이용된다. 이 이외의 어드레스 신호(A3 내지 A0)는 선택된 셀 스트링의 메모리 셀을 선택하는데 이용된다. 다시 말하면, 어드레스 버퍼회로(160)는 상기 어드레스 신호들 중 최상위 어드레스 신호(A4)를 버퍼링(buffering)하여 출력한다. 따라서, 어드레스 버퍼신호(ADBS)는 최상위 어드레스 신호(A4)가 버퍼링된 신호로 볼 수 있으며, 이에 따라, 어드레스 버퍼신호(ADBS)는 '로우'가 된다.

어드레스 버퍼신호(ADBS)가 '로우' 상태로 출력되면, 어드레스 버퍼신호(ADBS)는 인버터(INV)에 의해 반전되어 '하이' 상태로 출력된다. 이에 따 라, 탑 선택회로(140a)의 NMOS 트랜지스터(N2 및 N4)가 턴-온된다. 이로써, 탑 비트라인(TBL0)은 탑 페이지 버퍼(120a)와 전기적으로 접속된다. 한편, 바툼 선택회로(150a)의 NMOS 트랜지스터(N5 및 N7)가 턴-온되어 바툼 비트라인(BLL1)은 바툼 페이지 버퍼(130a)와 전기적으로 접속된다. 이런 상태에서, X-디코더(170)로 입력되는 어드레스 신호(A3 내지 A0)가 디코딩(decoding)되어 해당 워드라인을 활성화시킨다. 이때, 탑 비트라인(TBL0) 뿐만 아니라, 바툼 비트라인(BBL1)에 접속되어 있는 셀 스트링, 예컨대 셀 스트링(CS2 및 CSn-2a)의 해당 메모리 셀이 동시에 선택된다.

한편, 탑 비트라인들(TBL0 및 TBL1) 중 탑 페이지 버퍼(120a)에 할당되지 않는 탑 비트라인(TBL1)은 NMOS 트랜지스터(N4)를 통해 제3 및 제4 스위칭 수단(S3 및 S4)과 접속된다. 또한, 바툼 비트라인들(BBL0 및 BBL1) 중 바툼 페이지 버퍼(130)에 할당되지 않는 바툼 비트라인(BBL0)은 NMOS 트랜지스터(N5)를 통해 제5 및 제6 스위칭 수단(S5 및 S6)과 접속된다. 이에 따라, 읽기/검증(REA/VER)시에는 제3 스위칭 수단(S3)이 온되어 선택안된 탑 비트라인(TBL1)은 접지전압원(Vss)과 접속된다. 또한, 제6 스위칭 수단(S6)이 온되어 선택안된 바툼 비트라인(BBL0)은 접지전압원(Vss)과 접속된다. 반면, 쓰기(PGM)시에는 제4 스위칭 수단(S4)이 온되어 선택안된 탑 비트라인(TBL1)은 전원전압원(Vcc)과 접속된다. 또한, 제5 스위칭 수단(S5)이 온되어 선택안된 바툼 비트라인(BBL0)은 전원전압원(Vcc)과 접속된다. 이와 같이, 쓰기시 선택되지 않는 비트라인을 전원전압원(Vcc), 예컨대 10V의 전원과 접속시켜 미리 선택되지 않는 비트라인을 일정 전 압으로 챠지(charge)시킴으로써 디스터브(disturb)에 의해 메모리 셀의 문턱전압이 흔들리는 것을 방지할 수 있다.

이러한 선택안된 비트라인에 접지전압원(Vss)과 전원전압원(Vcc)을 통해 접지전압과 전원전압을 공급하기 위하여 어드레스 버퍼회로(160)의 출력단에 고전압 스위치(high voltage switch; 180)를 접속시킬 수 있다. 이로써, 탑 선택회로(140a)에서는 NMOS 트랜지스터(N1 및 N4), 바툼 선택회로(150a)에서는 NMOS 트랜지스터(N5 및 N8)의 문턱전압에 의한 드랍(drop)없이 충분한 전압공급이 가능하다.

예를 들어, 하기 표2와 같이 어드레스 신호(A4, A3, A2, A1, AO)가 어드레스 버퍼회로(160)와 X-디코더(170)로 입력된다.

A4	A3	A2	A1	A0
1	0	1	0	1

이 경우, 탑 선택회로(140a)의 NMOS 트랜지스터(N1 및 N3)가 턴-온된다. 이로써, 탑 비트라인(TBL1)은 탑 페이지 버퍼(120a)와 전기적으로 접속된다. 한편, 바툼 선택회로(150a)의 NMOS 트랜지스터(N6 및 N8)가 턴-온되어 바툼 비트라인(BBL0)은 바툼 페이지 버퍼(130a)와 전기적으로 접속된다. 이런 상태에서, X-디코더(170)로 입력되는 어드레스 신호(A3 내지 A0)가 디코딩(decoding)되어 해당 워드라인을 활성화시킨다. 이때, 탑 비트라인(TBL1) 뿐만 아니라, 바툼 비트라인(BBL0)에 접속되어 있는 셀 스트링, 예컨대 셀 스트링(CS2a 및 CSn-2)의 해당 메모리 셀이 동시에 선택된다.

한편, 탑 비트라인들(TBL0 및 TBL1) 중 선택되지 않아 탑 페이지 버퍼(120a)에 할당되지 않는 탑 비트라인(TBL0)은 NMOS 트랜지스터(N1)를 통해 제1 및 제2 스위칭 수단(S1 및 S2)과 접속된다. 또한, 바툼 비트라인들(BBL1) 중 선택되지 않아 바툼 페이지 버퍼(130)에 할당되지 않는 바툼 비트라인(BBL1)은 NMOS 트랜지스터(N8)를 통해 제7 및 제8 스위칭 수단(S7 및 S8)과 접속된다. 이에 따라, 읽기/검증(REA/VER)시에는 제2 스위칭 수단(S2)이 온되어 선택안된 탑 비트라인(TBL0)은 접지전압원(Vss)과 접속된다. 또한, 제7 스위칭 수단(S7)이 온되어 선택안된 바툼 비트라인(BBL1)은 접지전압원(Vss)과 접속된다. 반면, 쓰기(PGM)시에는 제1 스위칭 수단(S1)이 온되어 선택안된 탑 비트라인(TBL0)은 전원전압원(Vcc)과 접속된다. 또한, 제8 스위칭 수단(S8)이 온되어 선택안된 바툼 비트라인(BBL1)은 전원전압원(Vcc)과 접속된다.

지금까지 설명한 바와 같이, 본 발명의 바람직한 실시예에 따른 난드 플래시 메모리 소자에서는 비트라인을 탑 비트라인(TBLO 및 TBL1)과 바툼 비트라인(BBL0 및 BBL1)으로 분리시킨 후 어드레스 버퍼회로(160)의 출력신호(ADBS)에 의해 교번적으로 탑 비트라인(TBL0 및 TBL1) 중 어느 하나와 바툼 비트라인(BBL0 및 BBL1) 중 어느 하나를 선택하여 각각 탑 페이지 버퍼(120a)와 바툼 페이지 버퍼(130a)에 할당한다. 이후, 할당된 비트라인들에 접속되어 있는 셀 스트링들 중 선택된 셀 스트링의 메모리 셀은 X-디코더(170)로부터 출력되는 신호에 의해 선택된 워드라인에 의해 선택된다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 특히 본 발명의 바람직한 실시예가 난드 플래시 메모리 소자에 한정되는 것은 아니며, 비트라인 로딩이 제품의 성능을 좌우하는 모든 메모리 소자에 모두 적용할 수 있다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상 설명한 바와 같이, 본 발명에서는 물리적으로 하나의 비트라인에 접속되어 있는 메모리 셀 어레이를 1/2로 분리시킨 후 읽기/쓰기 동작시 1/2로 분리된 각 비트라인을 상기 메모리 셀 어레이의 상/하부에 배치된 페이지 버퍼에 각각 할당하여 상기 읽기/쓰기 동작을 수행함으로써 종래의 난드 플래시 메모리 소자에서 발생하는 비트라인 로딩을 1/2로 감소시키는 한편, 읽기/쓰기 검증 속도를 향상시킬 수 있다.

Claims

다수의 셀 스트링으로 이루어진 메모리 셀 어레이와, 상기 메모리 셀 어레이의 상하부에 배치되고, 다수의 비트라인들을 통해 상기 셀 스트링을 이루는 다수의 메모리 셀의 상태를 센싱하기 위한 탑/바툼 페이지 버퍼를 포함하는 반도체 메모리 장치에 있어서,

읽기/쓰기 검증 동작시 상기 비트라인의 로딩이 감소되도록 상기 비트라인들이 전기적으로 상하로 분리된 다수의 탑/바툼 비트라인;

어드레스 신호에 따라 인접한 상기 탑 비트라인들 중 어느 하나를 상기 탑 페이지 버퍼에 할당하는 탑 선택회로; 및

상기 어드레스 신호에 따라 인접한 상기 바툼 비트라인들 중 어느 하나를 상기 바툼 페이지 버퍼에 할당하는 바툼 선택회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 탑 선택회로에 의해 상기 탑 비트라인들 중 홀수번째 탑 비트라인이 상기 탑 페이지 버퍼에 할당되는 경우에는 상기 바툼 선택회로에 의해 상기 바툼 비트라인들 중 짝수번째 바툼 비트라인이 상기 바툼 페이지 버퍼에 할당되도록 상기 탑/바툼 회로를 구성하고,

상기 탑 선택회로에 의해 상기 탑 비트라인들 중 짝수번째 탑 비트라인이 상기 탑 페이지 버퍼에 할당되는 경우에는 상기 바툼 선택회로에 의해 상기 바툼 비트라인들 중 홀수번째 바툼 비트라인이 상기 바툼 페이지 버퍼에 할당되도록 상기 탑/바툼 회로를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 탑 비트라인들 중 상기 탑 선택회로에 의해 상기 탑 페이지 버퍼에 할당되지 않는 탑 비트라인은, 읽기/검증 동작시에는 접지전압원과 접속되도록 하고, 쓰기 동작시에는 전원전압원과 접속되도록 상기 탑 선택회로를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 바툼 비트라인들 중 상기 바툼 선택회로에 의해 상기 바툼 페이지 버퍼에 할당되지 않는 바툼 비트라인은, 읽기/검증 동작시에는 접지전압원과 접속되도록 하고, 쓰기 동작시에는 전원전압원과 접속되도록 상기 바툼 선택회로를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
제 3 항 또는 제 4 항에 있어서,

상기 전원전압원은 10V를 제공하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 탑 선택회로는,

접지전압원 또는 전원전압원과 상기 탑 비트라인들 중 홀수번째 탑 비트라인 사이에 접속되며, 상기 어드레스 신호에 따라 상기 홀수번째 탑 비트라인을 상기 접지전압원 또는 상기 전원전압원과 접속시키는 제1 NMOS 트랜지스터;

상기 홀수번째 탑 비트라인과 상기 탑 페이지 버퍼 사이에 접속되며, 상기 어드레스 신호의 반전신호에 따라 상기 홀수번째 탑 비트라인을 상기 탑 페이지 버퍼에 접속시키는 제2 NMOS 트랜지스터;

상기 탑 페이지 버퍼와 상기 탑 비트라인들 중 짝수번째 탑 비트라인 사이에 접속되며, 상기 어드레스 신호에 따라 상기 짝수번째 탑 비트라인을 상기 탑 페이지 버퍼와 접속시키는 제3 NMOS 트랜지스터; 및

상기 짝수번째 탑 비트라인과 상기 접지전압원 또는 상기 전원전압원 사이에 접속되며, 상기 어드레스 신호의 반전신호에 따라 상기 짝수번째 탑 비트라인을 상기 접지전압원 또는 상기 전원전압원과 접속시키는 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 6 항에 있어서, 상기 탑 선택회로는,

상기 접지전압원 또는 전원전압원과 상기 제1 NMOS 트랜지스터 사이에 읽기/검증 동작시 상기 제1 NMOS 트랜지스터를 통해 상기 홀수번째 탑 비트라인이 상기 접지전압원과 접속되도록 하기 위한 제1 스위칭 수단;

상기 접지전압원 또는 전원전압원과 상기 제1 NMOS 트랜지스터 사이에 쓰기 동작시 상기 제1 NMOS 트랜지스터를 통해 상기 홀수번째 탑 비트라인이 상기 전원전압원과 접속되도록 하기 위한 제2 스위칭 수단;

상기 접지전압원 또는 전원전압원과 상기 제4 NMOS 트랜지스터 사이에 읽기/검증 동작시 상기 제4 NMOS 트랜지스터를 통해 상기 짝수번째 탑 비트라인이 상기 접지전압원과 접속되도록 하기 위한 제3 스위칭 수단; 및

상기 접지전압원 또는 전원전압원과 상기 제4 NMOS 트랜지스터 사이에 쓰기 동작시 상기 제4 NMOS 트랜지스터를 통해 상기 짝수번째 탑 비트라인이 상기 전원전압원과 접속되도록 하기 위한 제4 스위칭 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 바툼 선택회로는,

접지전압원 또는 전원전압원과 상기 바툼 비트라인들 중 홀수번째 바툼 비트라인 사이에 접속되며, 상기 어드레스 신호의 반전신호에 따라 상기 홀수번째 바툼 비트라인을 상기 접지전압원 또는 상기 전원전압원과 접속시키는 제5 NMOS 트랜지 스터;

상기 홀수번째 바툼 비트라인과 상기 바툼 페이지 버퍼 사이에 접속되며, 상기 어드레스 신호에 따라 상기 홀수번째 바툼 비트라인을 상기 바툼 페이지 버퍼에 접속시키는 제6 NMOS 트랜지스터;

상기 바툼 페이지 버퍼와 상기 바툼 비트라인들 중 짝수번째 바툼 비트라인 사이에 접속되며, 상기 어드레스 신호의 반전신호에 따라 상기 짝수번째 바툼 비트라인을 상기 바툼 페이지 버퍼와 접속시키는 제7 NMOS 트랜지스터; 및

상기 짝수번째 바툼 비트라인과 상기 접지전압원 또는 상기 전원전압원 사이에 접속되며, 상기 어드레스 신호에 따라 상기 짝수번째 바툼 비트라인을 상기 접지전압원 또는 상기 전원전압원과 접속시키는 제8 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 8 항에 있어서, 상기 바툼 선택회로는,

상기 접지전압원 또는 전원전압원과 상기 제5 NMOS 트랜지스터 사이에 읽기/검증 동작시 상기 제5 NMOS 트랜지스터를 통해 상기 홀수번째 바툼 비트라인이 상기 접지전압원과 접속되도록 하기 위한 제5 스위칭 수단;

상기 접지전압원 또는 전원전압원과 상기 제5 NMOS 트랜지스터 사이에 쓰기 동작시 상기 제5 NMOS 트랜지스터를 통해 상기 홀수번째 바툼 비트라인이 상기 전원전압원과 접속되도록 하기 위한 제6 스위칭 수단;

상기 접지전압원 또는 전원전압원과 상기 제8 NMOS 트랜지스터 사이에 읽기/검증 동작시 상기 제8 NMOS 트랜지스터를 통해 상기 짝수번째 바툼 비트라인이 상기 접지전압원과 접속되도록 하기 위한 제7 스위칭 수단; 및

상기 접지전압원 또는 전원전압원과 상기 제8 NMOS 트랜지스터 사이에 쓰기 동작시 상기 제8 NMOS 트랜지스터를 통해 상기 짝수번째 바툼 비트라인이 상기 전원전압원과 접속되도록 하기 위한 제8 스위칭 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 어드레스 신호는 어드레스 버퍼회로로부터 출력되며, 상기 어드레스 신호 및 그 반전신호는 고전압 스위치를 통해 상기 탑/바툼 선택회로로 입력되는 것을 특징으로 하는 반도체 메모리 장치.