KR100806119B1 - 플래시 메모리 장치 및 플래시 메모리 장치의 멀티-페이지프로그램 방법 - Google Patents

플래시 메모리 장치 및 플래시 메모리 장치의 멀티-페이지프로그램 방법 Download PDF

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Abstract

플래시 메모리 장치에서, 메모리 플레인은 하나의 페이지 그룹에 상응하는 논리적 홀수 비트 라인 블록들 및 다른 하나의 페이지 그룹에 상응하는 논리적 짝수 비트 라인 블록들이 행 방향으로 교대하여 배치된다. 페이지 버퍼 블록은 상기 하나의 페이지 그룹의 비트 라인들에 각각 연결된 페이지 버퍼들로 이루어지고, 다른 페이지 버퍼 블록은 상기 다른 하나의 페이지 그룹의 비트 라인들에 각각 연결된 페이지 버퍼들로 이루어진다. 따라서, 행 방향 커플링 교란을 방지하고, 동일한 메모리 플레인에 포함된 두 개의 페이지가 동시에 프로그램될 수 있다.
플래시 메모리, 메모리 플레인, 페이지, 멀티-페이지 프로그램, 짝수 비트 라인, 홀수 비트 라인

Description

플래시 메모리 장치 및 플래시 메모리 장치의 멀티-페이지 프로그램 방법{FLASH MEMORY DEVICE AND METHOD OF PROGRAMMING MULTI-PAGES IN THE SAME}
도 1은 종래의 플래시 메모리 장치를 나타내는 회로도이다.
도 2는 종래의 플래시 메모리 장치의 멀티-플레인 페이지 프로그램 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 플레인 구성의 일 예를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 멀티-페이지 프로그램 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 멀티-페이지 프로그램 방법을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
BLe: 물리적 짝수 비트 라인 BLo: 물리적 홀수 비트 라인
110: 메모리 블록 310, 410, 510: 메모리 플레인
"80h", "81h": 데이터 입력 커맨드
"10h": 페이지 프로그램 커맨드 "11h": 더미 페이지 프로그램 커맨드
331, 332, 531, 532, 533, 534: 페이지 버퍼 블록
150, 550: 행 디코더
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 플래시 메모리 장치 및 플래시 메모리 장치의 멀티-페이지 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 불휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 불휘발성 메모리 장치는 전기적으로 소거 및 프로그램이 가능한 EEPROM(Electrically Erasable and Programmable ROM)을 포함한다.
일반적으로 EEPROM의 동작은 데이터를 메모리 셀에 기입(write)하는 프로그램 모드, 저장된 데이터를 판독하는 독출 모드 및 저장된 데이터를 삭제하는 소거 모드로 구분된다.
플래시 메모리 장치는 EEPROM에 속하고, 소거 동작이 블록 또는 섹터 단위로 동시에 수행되는 특징을 갖는다. 플래시 메모리 장치는 메모리 셀 어레이의 구조에 따라, 비트 라인과 접지 사이에 셀 트랜지스터들이 직렬로 배치된 NAND형 플래시 메모리 장치와 병렬로 배치된 NOR형 플래시 메모리 장치로 구분된다. NOR형 플래시 메모리 장치와 비교할 때, NAND형 플래시 메모리 장치는 독출 동작 및 프로그램 동작시 바이트 단위의 접근이 불가능한 단점이 있으나, 프로그램 및 소거 속도가 빠른 장점이 있다.
도 1은 종래의 플래시 메모리 장치를 나타내는 회로도이다.
도 1을 참조하면, 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 비트 라인 선택 회로(120) 및 페이지 버퍼 블록(130)이 포함한다.
일반적으로, 메모리 셀 어레이(110)는 복수의 메모리 플레인을 포함할 수 있고, 각각의 메모리 플레인은 열 방향으로 배치된 복수의 메모리 블록을 포함한다. 도 1에는 낸드형 플래시 메모리 셀 어레이(110)에 포함된 하나의 메모리 블록만이 도시되어 있다.
메모리 셀 어레이(110)의 각 메모리 블록은 복수의 워드 라인들(WL1, WL2, WLm)에 연결되고 매트릭스 형태로 배열된 복수의 메모리 셀들(M1, M2, Mm)을 포함한다. 각 열의 메모리 셀들(M1, M2, Mm)은 낸드 스트링을 이루고 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)를 통하여 비트 라인(BLe, BLo) 및 공통 소스 라인(CSL)과 각각 연결된다. 낸드 스트링과 비트 라인(BLe, BLo)의 전기적인 연결 및 낸드 스트링과 공통 선택 라인(CSL)과의 전기적인 연결은 선택 라인들(SSL, GSL)을 통하여 선택 트랜지스터들(SST, GST)의 게이트로 입력되는 신호들 에 의해 제어된다. 프로그램 동작시, 행 어드레스에 응답하여 워드 라인들(WL1, WL2, WLm)에 인가되는 프로그램 전압과 패스 전압의 조합에 의해 하나의 워드 라인이 선택되고, 열 어드레스에 응답하여 각 행의 메모리 셀들로 구성되는 페이지가 선택된다.
도 1에 도시된 바와 같이, 비트 라인들(BLe, BLo)은 독출 동작시 인접한 비트 라인에 의한 간섭을 방지하기 위해 교호적으로 선택되는 짝수 비트 라인들(BLe1, BLe2, BLen)과 홀수 비트 라인들(BLo1, BLo2, BLon)로 구분되고, 각각의 행은 짝수 비트 라인들(BLe1, BLe2, BLen)과 홀수 비트 라인들(BLo1, BLo2, BLon)에 각각 연결된 두 개의 페이지를 포함한다. 비트 라인 선택 회로(120)는 상기 두 개의 페이지 중 하나를 선택하여 페이지 버퍼 블록(130)과 비트 라인들(BLe, BLo) 사이의 데이터 전달을 제어한다.
인접한 한 쌍의 비트 라인(BLek, BLok)은 페이지 버퍼 블록(130) 내의 상응하는 페이지 버퍼(또는, 페이지 레지스터, 131)에 공통으로 연결되고, 트랜지스터들(S1, S2)의 교호적인 스위칭 동작에 의해 짝수 비트 라인(BLek) 또는 홀수 비트 라인(BLok)이 택일적으로 선택된다. 트랜지스터들(S1, S2)의 동작은 선택 라인들(BSL1, BSL2)을 통하여 트랜지스터들(S1, S2)의 게이트로 인가되는 신호에 의해 제어 된다.
각각의 페이지 버퍼(131)는 동작 모드에 따라 감지 증폭기, 래치 회로, 그리고 기입 드라이버로서 동작한다. 프로그램 동작시, 페이지 버퍼(131)는 선택 페이지에 프로그램될 데이터를 래치하고, 래치된 데이터를 비트 라인들로 전달한다.
종래의 플래시 메모리 장치(100)의 프로그램 동작시, 행 방향 커플링 교란(row coupling disturbance)에 의해 프로그램된 메모리 셀의 문턱 전압의 산포가 변화하고, 결과적으로 메모리 셀의 프로그램 여부를 판독하기 위한 독출 전압의 마진이 감소하게 된다. 여기서, 행 방향 커플링 교란이란, 행 방향으로 인접한 메모리 셀의 프로그램 상태에 의해 프로그램되는 메모리 셀의 문턱 전압이 변화하는 것을 말한다. 도 1의 플래시 메모리 장치(100)에서는 짝수 번째 메모리 셀들이 하나의 페이지를 구성하고, 홀수 번째 메모리 셀들이 다른 하나의 페이지를 구성하므로 행 방향 커플링 교란이 증가하고, 문턱 전압의 산포가 변화되는 것을 방지하기 위한 추가 프로그램이 필요하다. 이는 결국 메모리 셀의 스트레스를 증가시켜 플래시 메모리 장치의 신뢰성을 저하시키는 원인이 된다.
도 2는 종래의 플래시 메모리 장치의 멀티-플레인 페이지 프로그램 방법을 설명하기 위한 도면이다.
도 2에는 두 개의 메모리 플레인(110a, 110b)을 포함하는 플래시 메모리 장치의 멀티-플레인 페이지 프로그램 동작이 도시되어 있다. 각각의 메모리 플레인은 열 방향으로 배치된 복수(예를 들면, 2048개)의 메모리 블록들로 구성되고, 프로그램 동작시 행 디코더(150)에 의해 각 메모리 플레인의 하나의 블록 및 그 블록 내의 하나의 행이 선택된다. 각각의 메모리 플레인(110a, 110b)은 도 1에 도시된 바와 같이 비트 라인 선택 회로를 통하여 각각의 페이지 버퍼 블록과 연결된다.
도 2를 참조하면, 서로 다른 메모리 플레인들(110a, 110b)에 각각 속하는 두 개의 페이지를 동시에 프로그램 하기 위한 일련의 커맨드들("80h", "11h", "81h", "10h")이 각 시점(t1 내지 t4)에 입출력 핀을 통하여 순차적으로 입력된다. "80h" 및 "81h"는 제 1 사이클 및 제 2 사이클에서 데이터의 입력을 지시하는 데이터 입력 커맨드이고 "10h"는 선택된 워드 라인으로 프로그램 전압의 인가를 지시하는 페이지 프로그램 커맨드이다. "11h"는 프로그램 전압의 인가를 유보하기 위한 더미 페이지 프로그램 커맨드로서, 단일 페이지 프로그램 모드에서는 "10h"로 대체된다.
"80h"의 입력에 뒤이어 제 1 메모리 플레인(110a)에 포함된 제 1 페이지의 열 어드레스 및 행 어드레스가 입력되고, 제 1 페이지에 상응하는 데이터가 상기 열 어드레스에 상응하는 페이지 버퍼들에 로딩된다. 또한, "81h"의 입력에 뒤이어 제 2 메모리 플레인(110b)에 포함된 제 2 페이지의 열 어드레스 및 행 어드레스가 입력되고, 제 2 페이지에 상응하는 데이터가 상기 열 어드레스에 페이지 버퍼들에 로딩된다. 이 경우, 상기 제 1 페이지와 제 2 페이지의 행 어드레스는 동일하며, 따라서, "10h"에 의해 두 개의 페이지가 동시에 프로그램된다.
도 1에 도시된 종래의 플래시 메모리 장치의 구성에서는, 상기 설명한 바와 같이, 서로 다른 메모리 플레인에 속하는 두 개의 페이지를 동시에 프로그램하는 것이 가능하지만, 하나의 메모리 플레인에 포함된 두 개의 페이지를 동시에 프로그램하는 것이 불가능하다. 또한, 복수의 플레인에 대해서 멀티-플레인 페이지 프로그램이 가능한 경우에도, 행 방향 커플링 교란에 의해 플래시 메모리 장치의 신뢰성이 저하된다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 행 방향 커플링 교란을 방지하고, 하나의 메모리 플레인에 포함된 복수의 페이지들을 동시에 프로그램할 수 있는 플래시 메모리 장치를 제공하는 것을 일 목적으로 한다.
또한, 본 발명은 행 방향 커플링 교란을 방지하고, 하나의 메모리 플레인에 포함된 복수의 페이지들을 동시에 프로그램할 수 있는 플래시 메모리 장치의 멀티-페이지 프로그램 방법을 제공하는 것을 일 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 플래시 메모리 장치는, 적어도 하나 이상의 메모리 플레인, 적어도 하나 이상의 제 1 페이지 버퍼 블록 및 적어도 하나 이상의 제 2 페이지 버퍼 블록을 포함한다.
메모리 플레인은 제 1 페이지 그룹에 상응하는 논리적 홀수 비트 라인 블록들 및 제 2 페이지 그룹에 상응하는 논리적 짝수 비트 라인 블록들이 행 방향으로 교대하여 배치된다. 제 1 페이지 버퍼 블록은 상기 제 1 페이지 그룹의 비트 라인들에 각각 연결된 페이지 버퍼들로 이루어지고, 제 2 페이지 버퍼 블록은 제 2 페이지 그룹의 비트 라인들에 각각 연결된 페이지 버퍼들로 이루어진다.
상기 논리적 홀수 비트 라인 블록들 및 상기 논리적 짝수 비트 라인 블록들의 각각은, 연속적으로 인접한 복수의 물리적 짝수 비트 라인들 및 복수의 물리적 홀수 비트 라인들로 구성된다.
상기 메모리 플레인은, 열 방향으로 신장된 더미 비트 라인들을 경계로 하여, 상기 논리적 홀수 비트 라인 블록들 및 상기 논리적 짝수 비트 라인 블록들로 분할될 수 있다.
상기 적어도 하나 이상의 메모리 플레인이 제 1 메모리 플레인을 포함하는 경우에, 상기 제 1 메모리 플레인의 상기 제 1 페이지 그룹 및 상기 제 2 페이지 그룹에 각각 포함되고 하나의 워드 라인에 연결된 두 개의 페이지들 중 적어도 하나 이상이 동시에 프로그램될 수 있다.
상기 적어도 하나 이상의 메모리 플레인이 N(N은 2 이상의 자연수) 개의 메모리 플레인들을 포함하는 경우, 상기 N 개의 메모리 플레인들의 상기 제 1 페이지 그룹들 및 상기 제 2 페이지 그룹들에 각각 포함되고 하나의 워드 라인에 연결된 2N 개의 페이지들 중 적어도 하나 이상이 동시에 프로그램될 수 있다.
상기 제 1 페이지 버퍼 블록 및 상기 제 2 페이지 버퍼 블록은, 상응하는 메모리 플레인의 열 방향에서 서로 반대 편에 각각 배치될 수 있다.
상기 제 1 페이지 버퍼 블록은 물리적 짝수 비트 라인들에 연결된 제 1 서브 블록 및 물리적 홀수 비트 라인들에 연결된 제 2 서브 블록을 포함하고, 상기 제 2 페이지 버퍼 블록은 물리적 짝수 비트 라인들에 연결된 제 3 서브 블록 및 물리적 홀수 비트 라인들에 연결된 제 4 서브 블록을 포함할 수 있다. 이 경우, 물리적 짝수 비트 라인들에 연결된 상기 제 1 및 제 3 서브 블록들 및 물리적 홀수 비트 라인들에 연결된 상기 제 2 및 제 4 서브 블록들은, 상응하는 메모리 플레인의 열 방향에서 서로 반대 편에 각각 배치될 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 플래시 메모리 장치의 멀티-페이지 프로그램 방법에 따라, 행 방향으로 교대하여 배치된 논리적 홀수 비트 라인 블록들 및 논리적 짝수 비트 라인 블록들에 의해 적어도 하나 이상의 메 모리 플레인이 분할된다. 상기 메모리 플레인의 각각에 대하여, 상기 논리적 홀수 비트 라인 블록들의 비트 라인들 및 상기 논리적 짝수 비트 라인 블록들의 비트 라인들의 각각에 페이지 버퍼들이 연결되어 제 1 페이지 그룹 및 제 2 페이지 그룹이 각각 형성된다. 하나의 워드 라인에 연결된 적어도 하나 이상의 페이지에 상응하는 프로그램 데이터이 로딩되고, 그 후, 상기 하나의 워드 라인에 프로그램 전압이 인가된다.
상기 적어도 하나 이상의 메모리 플레인이 제 1 메모리 플레인을 포함하는 경우, 상기 제 1 메모리 플레인의 상기 제 1 페이지 그룹에 연결된 페이지 버퍼들에 제 1 프로그램 데이터가 로딩되고, 상기 제 1 메모리 플레인의 상기 제 2 페이지 그룹에 연결된 페이지 버퍼들에 제 2 프로그램 데이터가 로딩될 수 있다.
상기 적어도 하나 이상의 메모리 플레인은 제 2 메모리 플레인을 더 포함하는 경우에는, 상기 제 2 메모리 플레인의 상기 제 1 페이지 그룹에 연결된 페이지 버퍼들에 제 3 프로그램 데이터가 더 로딩될 수 있다. 나아가, 상기 제 2 메모리 플레인의 상기 제 2 페이지 그룹에 연결된 페이지 버퍼들에 제 4 프로그램 데이터가 더 로딩될 수 있다.
상기 적어도 하나 이상의 메모리 플레인이 N(N은 2 이상의 자연수) 개의 메모리 플레인들을 포함하는 경우에는, 상기 N 개의 메모리 플레인들의 상기 제 1 페이지 그룹들 및 상기 제 2 페이지 그룹들에 각각 포함된 2N 개의 페이지들 중 적어도 하나 이상의 페이지에 상응하는 프로그램 데이터가 로딩될 수 있다.
따라서, 동일한 메모리 플레인에 포함된 두 개의 페이지들을 포함하여, 복수 의 페이지들을 동시에 프로그램할 수 있으며, 행 방향 커플링 교란을 감소하여 시스템의 신뢰성을 향상시킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안될 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접 속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 3은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 플래시 메모리 장치(300)는 메모리 플레인(310) 및 페이지 버퍼 블록들(331, 332)를 포함한다. 도 2에는 하나의 메모리 플레인(310)만이 도시되어 있으나, 본 발명의 일 실시예에 따른 플래시 메모리 장치는, 도 3에 도시된 것과 같은 메모리 플레인(310) 및 페이지 버퍼 블록들(331, 332)를 복수 개 포함하여 구성될 수 있다.
메모리 플레인(310)은 하나의 페이지 그룹에 상응하는 논리적 홀수 비트 라인 블록들(311) 및 또 다른 하나의 페이지 그룹에 상응하는 논리적 짝수 비트 라인 블록들(312)을 포함한다. 각 페이지 그룹은 각 메모리 플레인에 포함된 메모리 블록들의 개수 및 각 메모리 블록에 포함된 메모리 셀의 행의 개수(즉, 워드 라인의 개수)에 따른 복수의 페이지들을 포함한다.
논리적 홀수 비트 라인 블록들(311) 및 논리적 짝수 비트 라인 블록들(312)은 도 1에 도시된 바와 같이 행 방향으로 교대하여 배치된다. 연속적으로 인접한 일정한 개수의 물리적 짝수 비트 라인들 및 물리적 홀수 비트 라인들이 하나의 논리적 짝수 비트 라인 블록 또는 논리적 홀수 비트 라인 블록을 구성한다. 여기서, 물리적 짝수 비트 라인 및 물리적 홀수 비트 라인은 도 1에 도시된 바와 같이 실질적인 의미의 짝수 비트 라인(BLe) 및 홀수 비트 라인(BLo)을 각각 의미한다.
페이지 버퍼 블록(331)은 논리적 홀수 비트 라인 블록들에 포함된 비트 라인들(물리적 짝수 비트 라인들 및 물리적 홀수 비트 라인들 포함)에 각각 연결된 복 수의 페이지 버퍼들을 포함하고, 페이지 버퍼 블록(332)은 논리적 짝수 비트 라인 블록들에 포함된 비트 라인들에 각각 연결된 복수의 페이지 버퍼들을 포함한다. 이와 같이, 상기 논리적 짝수 비트 라인 블록들의 비트 라인들 및 상기 논리적 홀수 비트 라인 블록들의 비트 라인들을 각각 페이지 버퍼들에 연결하여 제 1 페이지 그룹 및 제 2 페이지 그룹을 형성한다.
상기와 같이 메모리 플레인을 구성함으로써, 하나의 페이지를 프로그램하는 경우에도, 동일한 논리적 블록들(311, 312) 중 하나에 포함된 인접한 메모리 셀들이 동시에 프로그램되므로 행 방향 커플링 교란이 방지될 수 있다.
도 4는 도 3의 메모리 플레인 구성의 일 예를 나타내는 도면이다.
도 4에 도시된 바와 같이, 메모리 플레인(410)은 열 방향으로 신장된 더미 비트 라인들(415)을 경계로 하여 논리적 홀수 비트 라인 블록들(411) 및 논리적 짝수 비트 라인 블록들(412)로 분할될 수 있다. 일반적으로, 더미 비트 라인들(410)은 공통 소스 라인, 포켓 피-웰(p-pwell) 컨택을 위해 임의의 비트 라인 개수마다 형성되어 있다.
이와 같이, 더미 비트 라인(415)을 이용하여 논리적 블록들을 구성하는 경우에는 논리적 블록들(411, 412) 사이의 경계에서 발생할 수 있는 행 방향 커플링 교란을 방지할 수 있다.
도 5는 본 발명의 일 실시예에 따른 멀티-페이지 프로그램 방법을 설명하기 위한 도면이다.
도 5를 참조하여 하나의 메모리 플레인(310)에 포함된 복수의 페이지를 프로 그램하는 방법을 설명한다. 그러나, 본 발명의 일 실시예에 따른 멀티-페이지 프로그램 방법은 플래시 메모리 장치가 하나의 메모리 플레인을 포함하는 경우에만 한정되는 것은 아니고 복수의 메모리 플레인을 포함하는 경우에 대해서도 적용될 수 있으며, 이에 관해서는 도 7을 참조하여 후술한다.
도 5에 나타낸 바와 같이, 두 개의 페이지를 동시에 프로그램 하기 위한 일련의 커맨드들("80h", "11h", "81h", "10h")이 각 시점(t1 내지 t4)에 입출력 핀을 통하여 순차적으로 입력된다. "80h" 및 "81h"는 데이터의 입력을 지시하는 데이터 입력 커맨드이고 "10h"는 선택된 워드 라인으로 프로그램 전압의 인가를 지시하는 페이지 프로그램 커맨드이다. "11h"는 프로그램 전압의 인가를 유보하기 위한 더미 페이지 프로그램 커맨드로서, 단일 페이지 프로그램 모드에서는 "10h"로 대체된다.
"80h"의 입력에 뒤이어 메모리 플레인(310)에 포함된 제 1 페이지의 열 어드레스 및 행 어드레스가 입력되고, 제 1 페이지에 상응하는 데이터가 페이지 버퍼들(예를 들어, 도 3의 페이지 버퍼 블록(331)에 포함된 페이지 버퍼들)에 로딩된다. 또한, "81h"의 입력에 뒤이어 동일한 메모리 플레인(310)에 포함된 제 2 페이지의 열 어드레스 및 행 어드레스가 입력되고, 제 2 페이지에 상응하는 데이터가 페이지 버퍼들(예를 들어, 도 3의 페이지 버퍼 블록(332)에 포함된 페이지 버퍼들)에 로딩된다. 상기 제 1 페이지와 제 2 페이지의 행 어드레스는 동일하며, 따라서, 하나의 워드 라인에 공통으로 연결되고 동일한 메모리 플레인에 포함된 상기 두 개의 페이지가 동시에 프로그램된다.
도 1에 도시된 종래의 플래시 메모리 장치의 구성에 있어서는, 서로 다른 메모리 플레인에 속하는 두 개의 페이지를 동시에 프로그램하는 것만이 가능하지만, 도 3 에 도시된 본 발명의 플래시 메모리 장치의 구성에 있어서는, 도 4를 참조하여 설명한 바와 같이, 하나의 메모리 플레인에 포함된 두 개의 페이지를 동시에 프로그램하는 것이 가능하다. 또한, 하나의 페이지만을 프로그램하는 경우에도 행 방향 커플링 교란을 방지하여 플래시 메모리 장치의 신뢰성을 향상 시킬 수 있으며, 종래의 커맨드들을 변경함이 없이 멀티-페이지 프로그램을 수행할 수 있다.
도 6은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다.
도 6을 참조하면, 플래시 메모리 장치(500)는 메모리 플레인(510) 및 페이지 버퍼 블록들(531, 332, 533, 534)를 포함한다. 메모리 플레인(510)에 대한 설명은 도 3의 설명과 중복되므로 생략한다.
두 개의 서브 블록들(532, 533)로 구성된 페이지 버퍼 블록은 논리적 홀수 비트 라인 블록들에 포함된 비트 라인들에 각각 연결된 복수의 페이지 버퍼들을 포함한다. 즉, 서브 블록(532)은 논리적 홀수 비트 라인 블록(511)에 포함된 물리적 짝수 비트 라인들에 연결된 페이지 버퍼들을 포함하고, 서브 블록(533)은 논리적 홀수 비트 라인 블록(511)에 포함된 물리적 홀수 비트 라인들에 연결된 페이지 버퍼들을 포함한다.
두 개의 서브 블록들(531, 534)로 구성된 페이지 버퍼 블록은 논리적 짝수 비트 라인 블록들에 포함된 비트 라인들에 각각 연결된 복수의 페이지 버퍼들을 포 함한다. 즉, 서브 블록(531)은 논리적 짝수 비트 라인 블록(512)에 속하는 물리적 짝수 비트 라인들에 연결된 페이지 버퍼들을 포함하고, 서브 블록(534)은 논리적 짝수 비트 라인 블록(512)에 포함된 물리적 홀수 비트 라인들에 연결된 페이지 버퍼들을 포함한다.
논리적 홀수 비트 라인 블록(511)에 상응하는 페이지 그룹의 페이지를 선택할 때에는 두 개의 서브 블록들(532, 533)이 인에이블되고, 논리적 짝수 비트 라인 블록(512)에 상응하는 페이지 그룹의 페이지를 선택할 때에는 두 개의 서브 블록들(531, 534)이 인에이블된다. 이와 같이, 상기 논리적 홀수 비트 라인 블록들(511)의 비트 라인들 및 상기 논리적 짝수 비트 라인 블록들(512)의 비트 라인들을 각각의 페이지 버퍼들에 연결하여 제 1 페이지 그룹 및 제 2 페이지 그룹을 형성한다.
물리적 짝수 비트 라인들에 연결된 서브 블록들(531, 532) 및 물리적 홀수 비트 라인들에 연결된 서브 블록들(533, 534)은, 도 6에 나타낸 바와 같이, 메모리 플레인(531)의 열 방향에서 서로 반대 편에 각각 배치될 수 있다.
도 7은 본 발명의 일 실시예에 따른 멀티-페이지 프로그램 방법을 설명하기 위한 도면이다.
도 7에는 예시적으로 두 개의 메모리 플레인들(510a, 510b)만이 도시되어 있으며, 이를 참조하여, 세 개의 페이지들 또는 네 개의 페이지들을 동시에 프로그램하는 방법에 대하여 설명한다. 도 5와 중복되는 설명은 생략한다.
도 7에 나타낸 바와 같이, 네 개의 페이지를 동시에 프로그램 하기 위한 일 련의 커맨드들("80h", "11h", "81h", "10h")이 각 시점(t1 내지 t8)에 입출력 핀을 통하여 순차적으로 입력된다. 예를 들면, 메모리 플레인(510a)에 포함된 두 개의 페이지로 프로그램될 데이터들이 상응하는 페이지 버퍼들에 로딩되고, 메모리 플레인(510b)에 포함된 두 개의 페이지로 프로그램될 데이터들이 상응하는 페이지 버퍼들에 로딩된다. 네 개의 페이지에 대한 데이터의 로딩이 완료된 후, "10h"에 의해서 행 어드레스에 의해 선택된 워드 라인으로 프로그램 전압(비선택 워드 라인들에는 패스 전압)이 인가된다. 상기 네 개의 페이지의 행 어드레스는 동일하며, 따라서, 하나의 워드 라인에 공통으로 연결된 네 개의 페이지가 동시에 프로그램된다.
세 개의 페이지들을 동시에 프로그램하는 경우에는 세 개의 페이지들로 프로그램될 데이터가 순차적으로 각 상응하는 페이지 버퍼들에 로딩되고, 시점 t1의 "11h"가 "10h"로 대체되어 세 개의 페이지들이 속한 워드 라인으로 프로그램 전압이 인가된다.
상기에서는 두 개의 메모리 플레인을 포함하는 플래시 메모리 장치에 대하여 세 개 또는 네 개의 페이지를 동시에 프로그램하는 멀티-페이지 프로그램 방법을 설명하였으나, 본 발명이 속하는 기술 분야의 당업자는 세 개 이상의 메모리 플레인들을 포함하는 플래시 메모리 장치의 경우에는 프로그램될 페이지들에 상응하는 데이터가 로딩된 후 프로그램 전압을 인가함으로써, 더 많은 수의 페이지들이 동시에 프로그램될 수 있음을 쉽게 이해할 것이다.
상술한 바와 같이, 본 발명의 실시예들에 따른 플래시 메모리 장치 및 플래 시 메모리 장치의 멀티-페이지 프로그램 방법은, 동일한 메모리 플레인에 포함된 두 개의 페이지들을 포함하여, 복수의 페이지들을 동시에 프로그램할 수 있으며, 행 방향 커플링 교란을 감소하여 시스템의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 실시예들에 따른 플래시 메모리 장치 및 플래시 메모리 장치의 멀티-페이지 프로그램 방법은, 종래의 커맨드 체계를 변경 없이 이용할 수 있으므로, 시스템의 과도한 설계 변경 없이 종래의 주변 장치 등과의 호환성을 유지할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 제 1 페이지 그룹에 상응하는 논리적 홀수 비트 라인 블록들 및 제 2 페이지 그룹에 상응하는 논리적 짝수 비트 라인 블록들이 행 방향으로 교대하여 배치된 적어도 하나 이상의 메모리 플레인;
    상기 제 1 페이지 그룹의 비트 라인들에 각각 연결된 페이지 버퍼들로 이루어진 적어도 하나 이상의 제 1 페이지 버퍼 블록; 및
    제 2 페이지 그룹의 비트 라인들에 각각 연결된 페이지 버퍼들로 이루어진 적어도 하나 이상의 제 2 페이지 버퍼 블록을 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 논리적 홀수 비트 라인 블록들 및 상기 논리적 짝수 비트 라인 블록들의 각각은, 연속적으로 인접한 복수의 물리적 짝수 비트 라인들 및 복수의 물리적 홀수 비트 라인들로 구성된 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 2 항에 있어서, 상기 메모리 플레인은,
    열 방향으로 신장된 더미 비트 라인들을 경계로 하여, 상기 논리적 홀수 비트 라인 블록들 및 상기 논리적 짝수 비트 라인 블록들로 분할된 것을 특징으로 하는 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 적어도 하나 이상의 메모리 플레인은 제 1 메모리 플레인을 포함하고,
    상기 제 1 메모리 플레인의 상기 제 1 페이지 그룹 및 상기 제 2 페이지 그룹에 각각 포함되고 하나의 워드 라인에 연결된 두 개의 페이지들 중 적어도 하나 이상이 동시에 프로그램되는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 적어도 하나 이상의 메모리 플레인은 N(N은 2 이상의 자연수) 개의 메모리 플레인들을 포함하고,
    상기 N 개의 메모리 플레인들의 상기 제 1 페이지 그룹들 및 상기 제 2 페이지 그룹들에 각각 포함되고 하나의 워드 라인에 연결된 2N 개의 페이지들 중 적어도 하나 이상이 동시에 프로그램되는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 페이지 버퍼 블록 및 상기 제 2 페이지 버퍼 블록은, 상응하는 메모리 플레인의 열 방향에서 서로 반대 편에 각각 배치된 것을 특징으로 하는 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 페이지 버퍼 블록은 물리적 짝수 비트 라인들에 연결된 제 1 서브 블록 및 물리적 홀수 비트 라인들에 연결된 제 2 서브 블록을 포함하고,
    상기 제 2 페이지 버퍼 블록은 물리적 짝수 비트 라인들에 연결된 제 3 서브 블록 및 물리적 홀수 비트 라인들에 연결된 제 4 서브 블록을 포함하고,
    물리적 짝수 비트 라인들에 연결된 상기 제 1 및 제 3 서브 블록들 및 물리적 홀수 비트 라인들에 연결된 상기 제 2 및 제 4 서브 블록들은, 상응하는 메모리 플레인의 열 방향에서 서로 반대 편에 각각 배치된 것을 특징으로 하는 플래시 메모리 장치.
  8. 행 방향으로 교대하여 배치된 논리적 홀수 비트 라인 블록들 및 논리적 짝수 비트 라인 블록들에 의해 적어도 하나 이상의 메모리 플레인을 분할하는 단계;
    상기 메모리 플레인의 각각에 대하여, 상기 논리적 홀수 비트 라인 블록들의 비트 라인들 및 상기 논리적 짝수 비트 라인 블록들의 비트 라인들의 각각에 페이지 버퍼들을 연결하여 제 1 페이지 그룹 및 제 2 페이지 그룹을 각각 형성하는 단계;
    하나의 워드 라인에 연결된 적어도 하나 이상의 페이지에 상응하는 프로그램 데이터를 로딩하는 단계; 및
    상기 하나의 워드 라인에 프로그램 전압을 인가하는 단계를 포함하는 플래시 메모리 장치의 멀티-페이지 프로그램 방법.
  9. 제 8 항에 있어서,
    상기 적어도 하나 이상의 메모리 플레인은 제 1 메모리 플레인을 포함하고,
    상기 적어도 하나 이상의 페이지에 상응하는 프로그램 데이터를 로딩하는 단계는,
    상기 제 1 메모리 플레인의 상기 제 1 페이지 그룹에 연결된 페이지 버퍼들에 제 1 프로그램 데이터를 로딩하는 단계; 및
    상기 제 1 메모리 플레인의 상기 제 2 페이지 그룹에 연결된 페이지 버퍼들에 제 2 프로그램 데이터를 로딩하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 멀티-페이지 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 적어도 하나 이상의 메모리 플레인은 제 2 메모리 플레인을 더 포함하고,
    상기 적어도 하나 이상의 페이지에 상응하는 프로그램 데이터를 로딩하는 단계는, 상기 제 2 메모리 플레인의 상기 제 1 페이지 그룹에 연결된 페이지 버퍼들에 제 3 프로그램 데이터를 로딩하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치의 멀티-페이지 프로그램 방법.
  11. 제 10 항에 있어서,
    상기 적어도 하나 이상의 페이지에 상응하는 프로그램 데이터를 로딩하는 단계는, 상기 제 2 메모리 플레인의 상기 제 2 페이지 그룹에 연결된 페이지 버퍼들에 제 4 프로그램 데이터를 로딩하는 단계를 더 포함하는 것을 특징으로 하는 플래 시 메모리 장치의 멀티-페이지 프로그램 방법.
  12. 제 9 항에 있어서,
    상기 적어도 하나 이상의 메모리 플레인은 N(N은 2 이상의 자연수) 개의 메모리 플레인들을 포함하고,
    상기 적어도 하나 이상의 페이지에 상응하는 프로그램 데이터를 로딩하는 단계는, 상기 N 개의 메모리 플레인들의 상기 제 1 페이지 그룹들 및 상기 제 2 페이지 그룹들에 각각 포함된 2N 개의 페이지들 중 적어도 하나 이상의 페이지에 상응하는 프로그램 데이터를 로딩하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 멀티-페이지 프로그램 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110008556A (ko) * 2009-07-20 2011-01-27 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
US9672914B1 (en) 2016-01-07 2017-06-06 SK Hynix Inc. Semiconductor memory device and operating method thereof
US9953703B2 (en) 2015-10-16 2018-04-24 Samsung Electronics Co., Ltd. Programming method of non volatile memory device
KR20200058584A (ko) * 2018-05-08 2020-05-27 샌디스크 테크놀로지스 엘엘씨 다중 평면 혼합 서브블록 프로그래밍에 의한 비휘발성 메모리

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010027983A1 (en) * 2008-09-03 2010-03-11 Marvell World Trade Ltd. Progamming data into a multi-plane flash memory
US8255615B1 (en) 2009-01-08 2012-08-28 Marvell International Ltd. Flexible sequence design architecture for solid state memory controller
KR101371516B1 (ko) * 2009-10-21 2014-03-10 삼성전자주식회사 플래시 메모리 장치의 동작 방법 및 그것을 포함하는 메모리 시스템
KR101856136B1 (ko) 2011-11-15 2018-06-21 삼성전자주식회사 비휘발성 메모리 장치의 동작 제어방법, 그 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
KR20130133491A (ko) * 2012-05-29 2013-12-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102128466B1 (ko) 2014-04-14 2020-06-30 삼성전자주식회사 메모리 시스템, 상기 메모리 시스템의 프로그램 방법 및 상기 메모리 시스템의 테스트 방법
JP2017162526A (ja) * 2016-03-07 2017-09-14 東芝メモリ株式会社 記憶装置
KR102633031B1 (ko) * 2016-11-04 2024-02-05 에스케이하이닉스 주식회사 반도체 메모리 소자
KR20210099796A (ko) * 2020-02-05 2021-08-13 에스케이하이닉스 주식회사 페이지 버퍼를 포함하는 반도체 장치
TWI727842B (zh) * 2020-02-20 2021-05-11 大陸商長江存儲科技有限責任公司 存儲器件及其編程方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040085616A (ko) * 2003-04-01 2004-10-08 주식회사 하이닉스반도체 반도체 메모리 장치
KR20050064666A (ko) * 2003-12-24 2005-06-29 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼
KR20050094569A (ko) * 2004-03-23 2005-09-28 주식회사 하이닉스반도체 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로
JP2005267811A (ja) 2004-03-22 2005-09-29 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその書き込み方法
JP2006107546A (ja) 2004-09-30 2006-04-20 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
JP2006216161A (ja) 2005-02-03 2006-08-17 Toshiba Corp 半導体集積回路装置及びそのデータプログラム方法
KR20070002344A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 비휘발성 메모리 장치와 그것의 멀티-페이지 프로그램,독출 및 카피백 프로그램 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5754469A (en) * 1996-06-14 1998-05-19 Macronix International Co., Ltd. Page mode floating gate memory device storing multiple bits per cell
KR100205240B1 (ko) * 1996-09-13 1999-07-01 윤종용 단일 비트 및 다중 비트 셀들이 장착된 불휘발성 반도체 메모리 장치
KR100463197B1 (ko) * 2001-12-24 2004-12-23 삼성전자주식회사 멀티-페이지 프로그램 동작, 멀티-페이지 읽기 동작,그리고 멀티-블록 소거 동작을 갖는 낸드 플래시 메모리장치
KR100626393B1 (ko) * 2005-04-07 2006-09-20 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 멀티-페이지 카피백 방법
KR100666174B1 (ko) * 2005-04-27 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
KR100648286B1 (ko) * 2005-07-04 2006-11-23 삼성전자주식회사 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치
KR100642892B1 (ko) * 2005-07-19 2006-11-03 주식회사 하이닉스반도체 면적이 감소된 페이지 버퍼 회로와 그 독출 및 프로그램동작 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040085616A (ko) * 2003-04-01 2004-10-08 주식회사 하이닉스반도체 반도체 메모리 장치
KR20050064666A (ko) * 2003-12-24 2005-06-29 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼
JP2005267811A (ja) 2004-03-22 2005-09-29 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその書き込み方法
KR20050094569A (ko) * 2004-03-23 2005-09-28 주식회사 하이닉스반도체 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로
JP2006107546A (ja) 2004-09-30 2006-04-20 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
JP2006216161A (ja) 2005-02-03 2006-08-17 Toshiba Corp 半導体集積回路装置及びそのデータプログラム方法
KR20070002344A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 비휘발성 메모리 장치와 그것의 멀티-페이지 프로그램,독출 및 카피백 프로그램 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110008556A (ko) * 2009-07-20 2011-01-27 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
KR101682662B1 (ko) 2009-07-20 2016-12-06 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
US9953703B2 (en) 2015-10-16 2018-04-24 Samsung Electronics Co., Ltd. Programming method of non volatile memory device
US10090045B2 (en) 2015-10-16 2018-10-02 Samsung Electronics Co., Ltd. Programming method of non volatile memory device according to program speed of memory cells
US9672914B1 (en) 2016-01-07 2017-06-06 SK Hynix Inc. Semiconductor memory device and operating method thereof
KR20200058584A (ko) * 2018-05-08 2020-05-27 샌디스크 테크놀로지스 엘엘씨 다중 평면 혼합 서브블록 프로그래밍에 의한 비휘발성 메모리
KR102327121B1 (ko) 2018-05-08 2021-11-15 샌디스크 테크놀로지스 엘엘씨 다중 평면 혼합 서브블록 프로그래밍에 의한 비휘발성 메모리

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JP2008108418A (ja) 2008-05-08
US20080101120A1 (en) 2008-05-01

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