JP2006216161A - 半導体集積回路装置及びそのデータプログラム方法 - Google Patents

半導体集積回路装置及びそのデータプログラム方法 Download PDF

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Abstract

【課題】 ビット線の長さが増大したり、ビット線の配置ピッチが縮小されたりした場合においても、高速動作化に支障を与え難い半導体メモリを有した半導体集積回路装置を提供する。
【解決手段】 偶数ビット線BLeと、奇数ビット線BLoと、セルソース線CELSRCと、偶数ビット線BLeとセルソース線CELSRCとの間に接続された第１メモリ素子と、奇数ビット線BLoとセルソース線CELSRCとの間に接続され、第１メモリ素子と同じ行に属する第２メモリ素子とを備える。データを第１メモリ素子にプログラムする時、奇数ビット線BLoを浮遊とした状態で、プログラムデータを、偶数ビット線BLeを介して第１メモリ素子に与え、プログラムを抑制する電位を、セルソース線CELSRCを介して第２メモリ素子に与える。データを第２メモリ素子にプログラムする時はその逆とする。
【選択図】 図１

Description

この発明は半導体集積回路装置及びそのデータプログラム方法に関する。
不揮発性半導体メモリ、特に、ＮＡＮＤ型フラッシュメモリの記憶容量（memory capacity）は、飛躍的に増している。記憶容量の増加に伴って、メモリセルやメモリ周辺回路のトランジスタの微細化が進む。大規模な記憶容量を持つＮＡＮＤ型フラッシュメモリの典型例は、例えば、特許文献１に記載されている。
しかし、メモリセルやトランジスタの微細化が進んだとしても、メモリセルアレイの大きさは、大規模記憶容量化のために小さくし難い。つまり、ビット線の長さは、短くなり難い。むしろ、ビット線は長くなり易いのが実情である。このような実情にも係わらず、ビット線の配置ピッチは、微細化の進展に伴って狭くなる。このような要因から、ビット線容量(bit line capacitance)は、構造上、急速に増大する傾向にある。
ビット線容量が急速に増大すると、データ書き込み時におけるビット線プリチャージ時間の増大が、より大きくクローズアップされてくる。
この事情が今日以上に大きくなると、やがて、半導体メモリのパフォーマンス、特に、高速動作化のボトルネックになる可能性がある。
特開２０００−９１５４６号公報
この発明は、たとえ、ビット線の長さが増大したり、ビット線の配置ピッチが縮小されたりした場合においても、高速動作化に支障を与え難い半導体メモリを有した半導体集積回路装置及びそのデータプログラム方法を提供する。
この発明の第１態様に係る半導体集積回路装置は、偶数ビット線と、奇数ビット線と、セルソース線と、前記偶数ビット線と前記セルソース線との間に電気的に接続された第１メモリ素子と、前記奇数ビット線と前記セルソース線との間に電気的に接続され、前記第１メモリ素子と同じ行に属する第２メモリ素子と、を備え、データを前記第１メモリ素子にプログラムする時、前記奇数ビット線を電気的に浮遊とした状態で、プログラムするデータに応じた電位を、前記偶数ビット線を介して前記第１メモリ素子に与え、プログラムを抑制する電位を、前記セルソース線を介して前記第２メモリ素子に与え、データを前記第２メモリ素子にプログラムする時、前記偶数ビット線を電気的に浮遊とした状態で、プログラムするデータに応じた電位を、前記奇数ビット線を介して前記第２メモリ素子に与え、プログラムを抑制する電位を、前記セルソース線を介して前記第１メモリ素子に与える。
この発明の第２態様に係る半導体集積回路装置は、偶数ビット線と、奇数ビット線と、ページバッファと、前記ページバッファを、前記偶数ビット線、及び前記奇数ビット線のいずれかに一方に電気的に接続する第１選択スイッチと、前記偶数ビット線、及び前記奇数ビット線のいずれか一方を、電気的に浮遊な状態とする第２選択スイッチと、セルソース線と、前記セルソース線を、プログラム時とリード時とで電位を変えて駆動するセルソース線駆動回路と、前記セルソース線と前記偶数ビット線との間に設けられた第１のメモリ素子と、前記セルソース線と前記奇数ビット線との間に設けられ、前記第１メモリ素子と同じ行に属する第２メモリ素子とを具備する。
この発明の第３態様に係る半導体集積回路装置のデータプログラム方法は、偶数ビット線と、奇数ビット線と、セルソース線と、前記偶数ビット線と前記セルソース線との間に電気的に接続された第１メモリ素子と、前記奇数ビット線と前記セルソース線との間に電気的に接続され、前記第１メモリ素子と同じ行に属する第２メモリ素子と、を備えた半導体集積回路装置のデータプログラム方法であって、データを前記第１メモリ素子にプログラムする時、前記奇数ビット線を電気的に浮遊とした状態で、プログラムするデータに応じた電位を、前記偶数ビット線を介して前記第１メモリ素子に与え、プログラムを抑制する電位を、前記セルソース線を介して前記第２メモリ素子に与え、データを前記第２メモリ素子にプログラムする時、前記偶数ビット線を電気的に浮遊とした状態で、プログラムするデータに応じた電位を、前記奇数ビット線を介して前記第２メモリ素子に与え、プログラムを抑制する電位を、前記セルソース線を介して前記第１メモリ素子に与える。
この発明によれば、たとえ、ビット線の長さが増大したり、ビット線の配置ピッチが縮小されたりした場合においても、高速動作化に支障を与え難い半導体メモリを有した半導体集積回路装置及びそのデータプログラム方法を提供できる。
この発明の実施形態に係る半導体集積回路装置では、“データ書き込み時におけるビット線プリチャージ時間の増大”については、概略、データ書き込み時に、選択したビット線の両隣のビット線をフローティングにすることで対処する。
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
（第１実施形態）
図１は、この発明の第１実施形態に係る半導体集積回路装置のメモリセルアレイ、及びその周辺回路の一構成例を示すブロック図である。
図１に示すように、第１実施形態に係る半導体集積回路装置は、メモリセルアレイ１、ページバッファ３、偶数／奇数ビット線選択スイッチ回路５ｅ／５ｏ、偶数／奇数ビット線バイアススイッチ回路７ｅ／７ｏ、及びソース線駆動回路９を有する。
メモリセルアレイ１には、偶数ビット線ＢＬｅ、及び奇数ビット線ＢＬｏが配置される。
偶数ビット線ＢＬｅの一端は、偶数ビット線選択スイッチ回路５ｅを介してページバッファ３に電気的に接続され、その他端は、偶数ビット線バイアススイッチ回路７ｅを介してビット線バイアス電位端子ＢＬＣＲＬに電気的に接続される。同様に、奇数ビット線ＢＬｏの一端は、奇数ビット線選択スイッチ回路５ｏを介してページバッファ３に電気的に接続され、その他端は、奇数ビット線バイアススイッチ回路７ｏを介してビット線バイアス電位端子ＢＬＣＲＬに電気的に接続される。
また、メモリセルアレイ１に、例えば、書き換え可能な不揮発性半導体メモリ素子を集積した場合、メモリセルアレイ１は、“ブロック”を複数有する。“ブロック”は、データイレーズの最小単位である。例えば、ＮＡＮＤ型フラッシュメモリの場合、１つの“ブロック”は、ビット線側選択ゲートトランジスタと、ソース線側選択ゲートトランジスタとに挟まれた部分となる。
ページバッファ３には、例えば、センスアンプ、及びデータレジスタを含む回路１１が配置される。
センスアンプは、メモリセルアレイ１の中から、偶数ビット線ＢＬｅ、又は偶数ビット線ＢＬｏを介して読み出されたセルデータの、電位のレベル、もしくは電流のレベルを識別し、セルデータを増幅する。
データレジスタは、例えば、書き換え可能な不揮発性半導体メモリ素子を、メモリセルアレイ１に集積した場合、以下のように利用される。
データレジスタは、メモリセルアレイ１の外から与えられた、メモリセルアレイ１の中に書き込まれるプログラムデータを保持し、また、メモリセルアレイ１の中から読み出されたセルデータを保持する。データレジスタが保持したプログラムデータは、プログラム動作時、偶数ビット線ＢＬｅ、又は奇数ビット線ＢＬｏを介して選ばれたメモリセルに与えられる。一方、セルデータは、リード動作時、メモリセルアレイ１の外へリードデータとして出力される。また、ベリファイリード動作時には、データが、プログラムデータの通りにプログラムされているか否かのベリファイに利用される。データレジスタは、周知のようにセンスアンプと兼用されても良い。
図２は、ページバッファ３の、１カラム分のデータレジスタ、及びセンスアンプを含んだ１カラム分の回路の一例を示す。この一例に係る回路は、書き換え可能な不揮発性半導体メモリ素子を、メモリセルアレイ１に集積した場合に使用されるものである。尚、ページバッファ３については、図２に示す回路に限らず、周知の回路を利用できるので、以下は、要点のみを簡単に説明する。
図２に示すように、回路１１は、プライマリデータキャッシュ（ＰＤＣ）、セカンダリィデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、及びテンポラリデータキャッシュ（ＴＤＣ）を有する。ＳＤＣ、ＰＤＣ、ＤＤＣは、プログラム動作時にプログラムデータを保持し、リード動作時にセルデータを保持し、ベリファイ動作時にセルデータを一時的に保持する。ＴＤＣは、例えば、ＳＤＣ、又はＰＤＣで増幅された、セルデータを一時的に保持する。
また、回路１１は、二値メモリ、及び多値メモリの双方に利用できる。多値メモリに利用する場合、ＳＤＣ、ＰＤＣ、ＤＤＣ、及びＴＤＣは、上記の保持とともに、内部データの操作にも使用される。つまり、ＳＤＣ、ＰＤＣ、ＤＤＣ、及びＴＤＣは、互いに独立してデータを保持できるから、内部データの操作にも使用できるのである。
尚、回路１１と同様の回路を有するページバッファは、本件出願人の先行出願である特願２００４−２４４７５（２００４年１月３０日出願）の図６等、及びこれの優先権主張出願である特願２００４−１６０１６５（２００４年５月２８日出願、対応米国出願番号１０／９８８，５９２号、２００４年１１月１６日出願）の図６等に記載されている。
偶数／奇数ビット線選択スイッチ回路５ｅ／５ｏは、例えば、プログラム動作時、及びリード動作時において、偶数ビット線が選択されると、偶数ビット線選択信号ＢＬＳｅに従って偶数ビット線ＢＬｅをページバッファ３に電気的に接続する。これとともに、奇数ビット線選択信号ＢＬＳｏに従って奇数ビット線ＢＬｏをページバッファ３から電気的に非接続とする。
反対に、奇数ビット線が選択されると、偶数／奇数ビット線選択スイッチ回路５ｅ／５ｏは、奇数ビット線選択信号ＢＬＳｏに従って奇数ビット線ＢＬｏをページバッファ３に電気的に接続する。これとともに、偶数ビット線選択信号ＢＬＳｅに従って偶数ビット線ＢＬｅをページバッファ３から電気的に非接続とする。
偶数／奇数ビット線バイアススイッチ回路７ｅ／７ｏは、偶数ビット線バイアス信号ＢＩＡＳｅ、及び奇数ビット線バイアス信号ＢＩＡＳｏに従って、偶数ビット線ＢＬｅ、及び奇数ビット線ＢＬｏをビット線バイアス電位端子ＢＬＣＲＬに接続する。偶数ビット線ＢＬｅ、及び奇数ビット線ＢＬｏには、ビット線バイアス電位が与えられる。
本例の偶数／奇数ビット線バイアススイッチ回路７ｅ／７ｏは、プログラム動作時においては、偶数ビット線ＢＬｅ、及び奇数ビット線ＢＬｏの双方とも、ビット線バイアス電位端子ＢＬＣＲＬから非接続とする状態を発生させる。これにより、偶数ビット線ＢＬｅが選択されると、偶数／奇数ビット線バイアススイッチ回路７ｅ／７ｏは、奇数ビット線ＢＬｏを電気的に浮遊な状態とする。
反対に、奇数ビット線ＢＬｏが選択されると、偶数／奇数ビット線バイアススイッチ回路７ｅ／７ｏは、偶数ビット線ＢＬｅを電気的に浮遊な状態とする。
このように本例に係る半導体集積回路装置は、プログラム動作時において、偶数ビット線ＢＬｅが選択された場合には、非選択の奇数ビット線ＢＬｏを電気的に浮遊な状態とし、反対に奇数ビット線ＢＬｏが選択された場合には、非選択の偶数ビット線ＢＬｅを電気的に浮遊な状態とする。
ところで、書き換え可能な不揮発性半導体メモリ素子を、メモリセルアレイ１に集積した場合、例えば、ＮＡＮＤ型の場合には、非選択のメモリ素子には、プログラムを抑制するプログラム抑制電位を伝えなければならない。本例では、プログラム抑制電位を、セルソース線ＣＥＬＳＲＣを介して非選択のメモリ素子に伝える。このために、本例は、セルソース線駆動回路９を持つ。
セルソース線駆動回路９は、セルソース線ＣＥＬＳＲＣを、プログラム動作時とリード時とで電位を変えて駆動する。例えば、セルソース線駆動回路９は、プログラム動作時に、セルソース線ＣＥＬＳＲＣを、プログラムを抑制するプログラム抑制電位を用いて駆動し、リード動作時に、セルソース線ＣＥＬＳＲＣを、リード動作時におけるソース電位を用いて駆動する。プログラム抑制電位の一例は電位ＶＤＤであり、ソース電位の一例は電位ＶＳＳである。電位ＶＤＤは回路内電源電位であり、例えば、昇圧電圧系回路を除く、ロジック回路に用いられる内部電源電位の電位と同じで良い。電位ＶＳＳは回路内接地電位であり、例えば、０Ｖ（アース）で良い。
以上、この発明の第１実施形態に係る半導体集積回路装置は、プログラム動作時に、選択したビット線に隣接するビット線を、電気的に浮遊な状態とする。一例としては、偶数ビット線を選択した場合には、奇数ビット線を電気的に浮遊な状態とし、奇数ビット線を選択した場合には、偶数ビット線を電気的に浮遊な状態とする。これにより、プログラム動作時、選択したビット線に隣接するビット線は、回路動作上、キャパシタの電極としては機能しなくなる。
即ち、選択したビット線どうしの間に、電気的に浮遊な状態のビット線が１つ入る。尚、回路によっては、２つ以上入れることも可能である。これにより、キャパシタの電極として機能する選択したビット線どうしを遠ざけることができる。
この結果、ビット線の配置ピッチが、微細化の進展に伴って狭くなった場合でも、回路動作上においては、ビット線容量Ｃの急速な増大が抑制される。もしくは、ビット線容量Ｃが低下される。
例えば、図３の簡略化した平面図に示すように、第１実施形態では、プログラム動作時に電位が与えられるビット線は、選択したビット線（Selected）である。ビット線の長さを“Ｌ”、ビット線の配置ピッチを“Ｐ”とした場合、選択したビット線の間には、電気的に浮遊な状態（floating）とされた非選択のビット線（Unselect）が１本入るから、電位が与えられるビット線どうしの距離は、“Ｐ×２”である。
対して、図４に示すように、プログラム抑制電位（VDD）を非選択のビット線（Unselect）に与える場合（比較例）には、電位が与えられるビット線どうしの距離は、“Ｐ”である。
このように、第１実施形態では、たとえ、ビット線の長さ“Ｌ”が増大したり、ビット線の配置ピッチ“Ｐ”が縮小されたりした場合においても、回路動作上、ビット線容量Ｃの急速な増大を抑制できる。
従って、第１実施形態に係る半導体集積回路装置によれば、高速動作化に支障を与え難い半導体メモリを有した半導体集積回路装置及びそのデータプログラム方法を得ることができる。
（第２実施形態）
第２実施形態は、第１実施形態に係る半導体集積回路装置及びそのデータプログラム方法に使用可能なメモリセルアレイの新規な回路の一例に関する。一例に係る回路は、例えば、ＮＡＮＤ型の不揮発性半導体メモリに使用することができる。
図５、及び図６は、この発明の第２実施形態に係る半導体集積回路装置のメモリセルアレイの一回路例を示す回路図である。尚、図５は、１つの“ブロックＮ”のみを示し、図６は、“ブロックＮ”と、これに隣接する“ブロックＮ−１、及びＮ＋１”とを示す。
図５、及び図６に示すように、偶数ビット線ＢＬｅとセルソース線ＣＥＬＳＲＣとの間には、第１メモリ素子が電気的に接続され、同様に、奇数ビット線ＢＬｏとセルソース線ＣＥＬＳＲＣとの間には、第２メモリ素子が電気的に接続される。本例において、第１メモリ素子は第１ＮＡＮＤストリング２１ｅであり、第２メモリ素子は第２ＮＡＮＤストリング２１ｏである。
第１ＮＡＮＤストリング２１ｅは、第１ビット線側選択トランジスタＳＴ１ｅと、第１セルソース線側選択トランジスタＳＴ２ｅと、第１メモリセルトランジスタＭＴｅ（本例ではＭＴ０ｅ〜ＭＴ３１ｅ）とを含む。メモリセルトランジスタＭＴｅ（ＭＴ０ｅ〜ＭＴ３１ｅ）は、選択トランジスタＳＴ１ｅの電流通路の一端と選択トランジスタＳＴ２ｅの電流通路の一端との間に直列に接続される。
同様に、第２ＮＡＮＤストリング２１ｏは、第２ビット線側選択トランジスタＳＴ１ｏと、第２セルソース線側選択トランジスタＳＴ２ｏと、第２メモリセルトランジスタＭＴｏ（本例ではＭＴ０ｏ〜ＭＴ３１ｏ）とを含む。メモリセルトランジスタＭＴｏ（ＭＴ０ｏ〜ＭＴ３１ｏ）は、選択トランジスタＳＴ１ｏの電流通路の一端と選択トランジスタＳＴ２ｏの電流通路の一端との間に直列に接続される。
選択トランジスタＳＴ１ｅのゲート、及び選択トランジスタＳＴ１ｏのゲートは、第１選択ゲート線SGD for EVEN/SGS for ODDに接続される。これにより、選択トランジスタＳＴ１ｅ、及びＳＴ１ｏは、共通の第１選択ゲート信号により駆動される。
同様に、選択トランジスタＳＴ２ｅのゲート、及び選択トランジスタＳＴ２ｏのゲートは、第２選択ゲート線SGS for EVEN/SGD for ODDに接続される。これにより、選択トランジスタＳＴ２ｅ、及びＳＴ２ｏは、共通の第２選択ゲート信号により駆動される。
第１メモリセルトランジスタＭＴｅ（ＭＴ０ｅ〜ＭＴ３１ｅ）のゲート、及び第２メモリセルトランジスタＭＴｏ（ＭＴ０ｏ〜ＭＴ３１ｏ）のゲートは、ワード線ＷＬ（ＷＬ０〜ＷＬ３１）に接続される。これにより、メモリセルトランジスタＭＴｅ、及びＭＴｏは、共通の行選択信号により駆動される。
尚、選択ゲート線SGD for EVEN/SGS for ODD、及びSGS for EVEN/SGD for ODD、並びにワード線ＷＬは、図１に示した行選択線に対応する。
本例では、セルソース線ＣＥＬＳＲＣは、偶数セルソース線CELSRC for EVENと、奇数セルソース線CELSRC for ODDとを含む。これにより、選択トランジスタＳＴ１ｅを、選択トランジスタＳＴ１ｏと同じ行に配置でき、選択トランジスタＳＴ２ｅは、選択トランジスタＳＴ２ｏと同じ行に配置できる。
例えば、図中、ＮＡＮＤストリング２１ｅ、及び２１ｏを中心として、上側（UPPER）に、第１ＮＡＮＤストリング２１ｅと偶数ビット線Ｂｌｅとのコンタクト２３を配置し、下側（LOWER）に、第１ＮＡＮＤストリング２１ｅと偶数セルソース線CELSRC for EVENとのコンタクト２５を配置する。第２ＮＡＮＤストリング２１ｏのコンタクト２３、及び２５の位置については、第１ＮＡＮＤストリング２１ｅと反対にする。これにより、選択トランジスタＳＴ１ｅのゲート、及び選択トランジスタＳＴ１ｏのゲートを直線状に形成できる。同様に、選択トランジスタＳＴ２ｅのゲート、及び選択トランジスタＳＴ２ｏのゲートについても、直線状に形成できる。この結果、それぞれ同じ行に配置することができる。
尚、第１メモリセルトランジスタＭＴｅは、第２メモリセルトランジスタＭＴｏと同じ行に配置される。
偶数セルソース線CELSRC for EVEN、及び奇数セルソース線CELSRC for ODDは、例えば、行選択線（SGD for EVEN/SGS for ODD、SGS for EVEN/SGD for ODD、及びＷＬ）に沿って、ロウ方向に形成し、カラム方向に沿って形成される偶数ビット線ＢＬｅ、及び奇数ビット線ＢＬｏと交差、例えば、直交させると良い。
図５には、１つのブロックＮのみを示している。ブロックを、メモリセルアレイ１中に複数設ける場合には、例えば、図６に示すように、コンタクト２３、２５を、隣接するブロックＮ−１、及びＮ＋１で共有させながら、図５に示すブロックをカラム方向に沿って繰り返していけば良い。これにより、理論上、図５に示すブロックを、メモリセルアレイ１中に無限に設けることができる。
次に、その一動作例を説明する。動作のうち、リード動作、及びイレーズ動作については、周知の動作を利用することができるので、以下の説明では、プログラム動作のみを説明する。
〔プログラム動作〕
図７は、この発明の第２実施形態に係る半導体集積回路装置の一動作例を示す動作波形図である。
このプログラム動作は、図５、及び図６に示す回路に、図２に示す回路が接続された場合である。以下、偶数ビット線ＢＬｅが選択された場合を例にとり、選択されたブロックに着目し、時刻に従って説明する。
尚、非選択のブロックにおいては、第１選択ゲート線SGD for EVEN/SGS for ODDの電位、及び第２選択ゲート線SGS for EVEN/SGD for ODDの電位は、例えば、０Ｖである。従って、選択トランジスタＳＴ１ｅ、ＳＴ１ｏ、ＳＴ２ｅ、及びＳＴ２ｏは、“オフ”である。
〔１．時刻ｔ１〕
第１選択ゲート線SGD for EVEN/SGS for ODDの電位を、例えば、０Ｖから電位Ｖｓｇに上昇させる。選択トランジスタＳＴ１ｅ、及びＳＴ１ｏは、“オン”する。
第２選択ゲート線SGS for EVEN/SGD for ODDの電位は、例えば、０Ｖを維持する。選択トランジスタＳＴ２ｅ、及びＳＴ２ｏは、“オフ”状態を維持する。
選択されたワード線ＷＬ（selected）の電位、及び非選択のワード線ＷＬ（unselect）の電位は、例えば、０Ｖを維持する。
セルソース線ＣＥＬＳＲＣの電位を、例えば、０Ｖから電位ＶＤＤ、例えば、２．５Ｖ〜３Ｖに上昇させる。ただし、本例では、偶数セルソース線CELSRC for EVEN、及び奇数セルソース線CELSRC for ODDは、セルソース線ＣＥＬＳＲＣにより一緒に駆動されるものとする。
偶数ビット線ＢＬｅの電位、及び奇数ビット線ＢＬｏの電位は、例えば、０Ｖを維持する。
ビット線バイアス電位端子ＢＬＣＲＬの電位を、０Ｖから電位ＶＤＤに上昇させる。
ビット線バイアス信号ＢＩＡＳｅ、及びＢＩＡＳｏは、一旦、０Ｖとする。選択スイッチ回路７ｅ、及び７ｏは、“オフ”状態となる。
ビット線選択信号ＢＬＳｅ、及びＢＬＳｏは、０Ｖを維持する。選択スイッチ回路５ｅ、及び５ｏは、“オフ”状態を維持する。
データキャッシュ制御信号ＢＬＣ１の電位、及びビット線クランプ信号ＢＬＣＬＡＭＰの電位を、例えば、０Ｖから電位Ｖｓｇにまで上昇させた後、さらに、高い電位、例えば、４．５Ｖまで上昇させる。ページバッファ３中のＰＤＣに保持されたプログラムデータは、ＴＤＣに転送される。
〔２．時刻ｔ２〕
時刻ｔ１に続いて、バイアス信号ＢＩＡＳｏの電位を、一旦、０Ｖから、約３Ｖの電位に上昇させた後、再び０Ｖに戻す。バイアススイッチ回路７ｏは、一時的に“オン”した後、再び“オフ”状態に戻る。
バイアススイッチ回路７ｏが、一時的に“オン”することで、非選択のビット線ＢＬｏは、バイアス電位端子ＢＬＣＲＬから、１Ｖ〜１．５Ｖに充電された後、電気的に浮遊な状態（floating）となる。
選択信号ＢＬＳｅの電位は、一旦、０Ｖから、選択スイッチ回路５ｅのしきい値Ｖｔ＋３Ｖ程度の電位（ページバッファ３側のデータ“０”は通すが、データ“１”は通さない程度が適している）に上昇させた後、７．５Ｖの電位に上昇させる。選択スイッチ回路５ｅは、“オン”する。
選択された偶数ビット線ＢＬｅには、非選択のビット線ＢＬｏが電気的に浮遊な状態で、ＴＤＣに保持されたプログラムデータ“０”、又は“１”が転送される。
プログラムデータが“０”の場合、偶数ビット線ＢＬｅの電位は、電位ＶＳＳ、例えば、０Ｖになる。
反対に、プログラムデータ“１”の場合、偶数ビット線ＢＬｅの電位は、電位ＶＤＤ、例えば、２．５Ｖ〜３Ｖになる。
図７中、奇数ビット線ＢＬｏの浮遊な状態を示す下側の点線は、隣接する選択された偶数ビット線ＢＬｅがデータ“０”の場合を示し、同じく上側の点線はデータ“１”の場合を示している（容量カップリングにより、非選択の奇数ビット線ＢＬｏの電位が上昇する）。
これらの偶数ビット線ＢＬｅの電位は、選択トランジスタＳＴ１ｅを介して、選択されたブロック中の、ＮＡＮＤストリング２１ｅのチャネル部分（例えば、図５に示すメモリセルトランジスタＭＴ０ｅのドレインまで）に転送される。
また、選択されたブロック中の、ＮＡＮＤストリング２１ｏのチャネル部分（例えば、図５に示すメモリセルトランジスタＭＴ０ｏのドレインまで）には、電位ＶＤＤ、例えば、２．５Ｖ〜３Ｖの電位が、セルソース線ＣＥＬＳＲＣから選択トランジスタＳＴ１ｏを介して転送される。２．５Ｖ〜３Ｖの電位は、プログラムを抑制する電位である。
〔３．時刻ｔ３〕
時刻ｔ２に続いて、第１選択ゲート線SGD for EVEN/SGS for ODDの電位を、一旦、電位Ｖｓｇから０Ｖに戻す。選択トランジスタＳＴ１ｅ、及びＳＴ１ｏは、“オフ”する。
選択されたブロック中の、ＮＡＮＤストリング２１ｅのチャネル部分は、データ“０”、又はデータ“１”が転送された状態で電気的に浮遊な状態となる。
同様に、選択されたブロック中の、ＮＡＮＤストリング２１ｏのチャネル部分は、１Ｖ〜１．５Ｖの電位が転送された状態で電気的に浮遊な状態となる。
〔４．時刻ｔ４〕
時刻ｔ３に続いて、第１選択ゲート線SGD for EVEN/SGS for ODDの電位を、０Ｖから、電位Ｖｓｇｄに上昇させる。電位Ｖｓｇｄは、データ“０”は通すが、データ“１”は通さない電位である。
プログラムデータ“０”の場合、選択トランジスタＳＴ１ｅが“オン”する。このため、ＮＡＮＤストリング２１ｅのチャネル部分の電位は、例えば、偶数ビット線ＢＬｅと電気的に接続され、電位ＶＳＳ、例えば、０Ｖになる。
反対に、プログラムデータ“１”の場合、選択トランジスタＳＴ１ｅが“オフ”状態を維持する。このため、ＮＡＮＤストリング２１ｅのチャネル部分の電位は、電気的に浮遊な状態のまま、データ“１”を維持する。
尚、選択トランジスタＳＴ１ｏは“オフ”状態を維持する。このため、ＮＡＮＤストリング２１ｏのチャネル部分の電位は、電気的に浮遊な状態のまま、２．５Ｖ〜３Ｖの電位を維持する。
〔５．時刻ｔ５〕
時刻ｔ４に続いて、非選択のワード線ＷＬ（ＷＬunselect）の電位を、例えば、０Ｖから電位Ｖｐａｓｓに上昇させる。電位Ｖｐａｓｓは、メモリセルトランジスタＭＴを、そのしきい値が高い状態においても、“オン”させる電位である。
選択されたブロックにおける、ＮＡＮＤストリング２１ｅ、２１ｏ中の非選択のメモリセルトランジスタＭＴは、“オン”する。
また、選択されたワード線ＷＬ（ＷＬselect）の電位を、例えば、０Ｖから、電位Ｖｐｇｍ´に上昇させる。電位Ｖｐｇｍ´は、メモリセルトランジスタＭＴを、そのしきい値が低い状態においてのみ“オン”させる電位である。
選択されたブロックにおける、ＮＡＮＤストリング２１ｅ、２１ｏ中の選択されたメモリセルトランジスタＭＴは、そのしきい値が高い場合に“オフ”する。反対に、低い場合には“オン”する。
〔６．時刻ｔ６〕
時刻ｔ５に続いて、選択されたワード線ＷＬ（ＷＬselect）の電位を、例えば、電位Ｖｐｇｍ´から電位Ｖｐｇｍに上昇させる。
プログラムデータ“０”の場合、ＮＡＮＤストリング２１ｅのチャネルは、電位ＶＳＳ、例えば、０Ｖとなっている。このため、ＮＡＮＤストリング２１ｅ中の選択されたメモリセルトランジスタＭＴのチャネルと、その制御ゲートとの間の電位差が拡大する。この結果、チャネルから、メモリセルトランジスタＭＴの浮遊ゲートへ電子が注入され、メモリセルトランジスタＭＴのしきい値は、高い状態へシフトする。
反対に、プログラムデータ“１”の場合、ＮＡＮＤストリング２１ｅのチャネルは電気的に浮遊な状態となっている。このため、ＮＡＮＤストリング２１ｅ中の選択されたメモリセルトランジスタＭＴのチャネルの電位は、容量カップリングにより上昇する。このため、ＮＡＮＤストリング２１ｅ中の選択されたメモリセルトランジスタＭＴのチャネルと、その制御ゲートとの間の電位差の拡大が抑制される。この結果、浮遊ゲートへの電子の注入が抑制され、メモリセルトランジスタＭＴのしきい値が、高い状態へシフトすることが抑制される。
ＮＡＮＤストリング２１ｏのチャネルは、電気的に浮遊な状態となっている。このため、プログラムするデータが“１”の場合と同様にして、メモリセルトランジスタＭＴのしきい値が、高い状態へシフトすることが抑制される。
〔７．時刻ｔ７〕
以下、リカバリ動作である。
まず、クランプ信号ＢＬＣＬＡＭＰの電位、及び制御信号ＢＬＣ１の電位を、４．５Ｖから、例えば、０Ｖに戻す。ページバッファ３はメモリセルアレイ１と電気的に非接続となり、ＰＤＣは、ＴＤＣから電気的に非接続となる。
〔８．時刻ｔ８〕
時刻ｔ７に続いて、ワード線ＷＬ（ＷＬselected）の電位を、電位Ｖｐｇｍから、例えば、０Ｖに戻す。
〔９．時刻ｔ９〕
時刻ｔ８に続いて、ワード線ＷＬ（unselect）の電位を、電位Ｖｐａｓｓから、例えば、０Ｖに戻す。
〔１０．時刻ｔ１０〕
時刻ｔ９に続いて、選択ゲート線SGD for EVEN/SGS for ODDの電位を、電位Ｖｓｇｄから、例えば、０Ｖに戻す。
また、セルソース線ＣＥＬＳＲＣの電位を、電位ＶＤＤから、例えば、０Ｖに戻す。
〔１１．時刻ｔ１１〕
時刻ｔ１０に続いて、選択信号ＢＬＳｅの電位を、７．５Ｖから、例えば、０Ｖに戻す。選択スイッチ回路５ｅは、“オフ”状態となる。
バイアス信号ＢＩＡＳｅ、及びＢＩＡＳｏの電位を、０Ｖから、７．５Ｖとする。スイッチ回路７ｅ、及び７ｏは“オン”する。
これらの結果、偶数ビット線ＢＬｅ、及び奇数ビット線ＢＬｏは、バイアス電位端子ＢＬＣＲＬの電位にバイアスされる。
〔１２．時刻ｔ１２〕
時刻ｔ１１に続いて、バイアス電位端子ＢＬＣＲＬの電位を、ＶＤＤから、例えば、０Ｖに戻す。
この結果、偶数ビット線ＢＬｅ、及び奇数ビット線ＢＬｏの電位は、例えば、０Ｖに戻る。
〔１３．時刻ｔ１３〕
時刻ｔ１２に続いて、バイアス信号ＢＩＡＳｅ、及びＢＩＡＳｏの電位を、７．５Ｖから、０Ｖに戻す。スイッチ回路７ｅ、及び７ｏは“オフ”状態となる。
上記動作によって、プログラム動作は完了する。
上記動作における、選択されたビット線からデータが転送される様子を、図８に示す。図８は、偶数ビット線ＢＬｅが選択された場合を示す。
図８に示すように、プログラムデータ“０”、又は“１”は、ＮＡＮＤストリング２１ｅに、選択された偶数ビット線ＢＬｅ、及び選択トランジスタＳＴ１ｅを介して与えられる。
非選択の奇数ビット線ＢＬｏは電気的に浮遊な状態である。プログラムを抑制する電位（本例では、ＶＤＤ）は、ＮＡＮＤストリング２１ｏに、奇数セルソース線CELSRC for ODD、及び選択トランジスタＳＴ１ｏを介して与えられる。
図９に比較例を示す。図９に示す比較例は、プログラムを抑制する電位（本例では、ＶＤＤ）を、ＮＡＮＤストリング２１ｏに、非選択の奇数ビット線ＢＬｏ、及び選択トランジスタＳＴ１を介して与える例である。
第２実施形態においても、図９に示す比較例に比較して、回路動作上、ビット線容量Ｃを減らすことができる。
尚、図１０に、奇数ビット線ＢＬｏが選択された場合を示し、図１１に、その比較例を示す。図１０、及び図１１は、図８、及び図９に対して、選択されたビット線が相違するのみであり、それ以外はほぼ同じである。よって、その説明は省略する。
以上、第２実施形態によれば、第１実施形態に係る半導体集積回路装置及びそのデータプログラム方法に使用可能なメモリセルアレイの新規な回路を得ることができる。
（第３実施形態）
第３実施形態は、第２実施形態に示した一例に係る回路を実現するデバイスの一例に関する。
図１２は、この発明の第３実施形態に係る半導体集積回路装置の平面パターンの一例を示す平面図である。図１３は図１２中の１３−１３線に沿う断面図、図１４は図１２中の１４−１４線に沿う断面図、図１５は図１２中の１５−１５線に沿う断面図、図１６は図１２中の１６−１６線に沿う断面図、図１７は図１２中の１７−１７線に沿う断面図、図１８は図１２中の１８−１８線に沿う断面図である。
図１２〜図１８に示すように、例えば、Ｐ型の半導体基板（P-SUBSTRATE）、例えば、Ｐ型のシリコン基板３１中には、セルＮウェル（CELL-N-WELL）３３、及びセルＰウェル（CELL-P-WELL）３５が形成される。セルＮウェル３３は、セルＰウェル３５を基板３１から電気的に分離する。
基板３１の表面領域内、本例では、セルＰウェル３５の表面領域内には、素子分離絶縁膜３７が形成される。素子分離絶縁膜の一例は、シャロートレンチアイソレーション（ＳＴＩ）である。素子分離絶縁膜は、基板３１の表面に、本例では、セルＰウェル３５の表面に、活性領域ＡＡを分離する。
活性領域ＡＡ上には、ゲート絶縁膜３９が形成される。ゲート絶縁膜３９の一例は、二酸化シリコン膜である。ゲート絶縁膜３９上には、浮遊ゲート（FG）４１が形成される。浮遊ゲート４１の一例は、導電性のポリシリコン膜である。浮遊ゲート４１上には、ゲート間絶縁膜４３が形成される。ゲート間絶縁膜４３の一例は、窒化シリコン膜／二酸化シリコン膜／窒化シリコン膜の三層構造膜（ＯＮＯ膜）である。ゲート間絶縁膜４３上には、制御ゲート４５が形成される。制御ゲート４５の一例は、導電性ポリシリコン膜／珪化金属膜の積層構造膜（ポリサイド膜）である。
メモリセルトランジスタＭＴのゲート電極は、浮遊ゲート４１、ゲート間絶縁膜４３、及び制御ゲート４５の積層構造からなる。制御ゲート４５は、ロウ方向に隣接するメモリセルトランジスタＭＴどうしで共有され、ワード線ＷＬとして機能する。
選択トランジスタＳＴのゲート電極も同様であり、浮遊ゲート４１と同じ導電体膜４１´、ゲート間絶縁膜４３と同じ絶縁膜４３´、及び制御ゲート４５と同じ導電体膜４５´が利用された積層構造からなる。本例の絶縁膜４３´は開孔４７を有し、導電体膜４５´は開孔４７を介して導電体膜４１´に電気的に接続される。導電体膜４５´、及び導電体膜４１´は、ロウ方向に隣接する選択トランジスタＳＴどうしで共有され、第１選択ゲート線SGD for EVEN/SGS for ODD、又は第２選択ゲート線SGS for EVEN/SGD for ODDとして機能する。
活性領域ＡＡの、メモリセルトランジスタＭＴのゲート電極どうしの間の下に位置した部分、及びメモリセルトランジスタＭＴのゲート電極と選択トランジスタＳＴのゲート電極との間の下に位置した部分には、Ｎ型ソース／ドレイン拡散層４９が形成される。同様に、選択トランジスタＳＴのゲート電極どうしの間の下に位置した部分には、Ｎ型ソース／ドレイン拡散層４９´が形成される。
Ｎ型ソース／ドレイン拡散層４９´は、プラグ５１に電気的に接続される。プラグ５１の一例は、金属膜である。金属膜の例は、チタン膜や、タングステン膜である。
選択トランジスタＳＴ１ｅの拡散層４９´に接続されるプラグ５１は、偶数ローカル内部配線５３ｅに電気的に接続される。配線５３ｅの一例は、金属膜である。金属膜の例は、アルミニウム膜や、銅膜である。選択トランジスタＳＴ２ｅの拡散層４９´に接続されるプラグ５１は、偶数セルソース線CELSRC for EVENに電気的に接続される。偶数セルソース線CELSRC for EVENの一例は、金属膜である。金属膜の例は、アルミニウム膜や、銅膜である。
また、選択トランジスタＳＴ１ｏの拡散層４９´に接続されるプラグ５１は、奇数セルソース線CELSRC for ODDに電気的に接続される。奇数セルソース線CELSRC for ODDの一例は、偶数セルソース線CELSRC for EVENと同様である。選択トランジスタＳＴ２ｏの拡散層４９´に接続されるプラグ５１は、奇数ローカル内部配線５３ｏに電気的に接続される。奇数ローカル内部配線５３ｏの一例は、偶数ローカル内部配線５３ｅと同様である。
本例では、セルソース線CELSRC for EVEN、及びCELSRC for ODDは、ローカル内部配線５３ｅ、及び５３ｏと同じ平面上にある。これらは、例えば、同じ導電体膜を利用して形成される。
本例では、セルソース線CELSRC for EVEN、及びCELSRC for ODDを、ローカル内部配線５３ｅ、及び５３ｏと同じ平面上に形成するために、次のようなパターン上の工夫を施している。
即ち、セルソース線CELSRCに、ビット内ローカル部分と、ビット間共通部分とを設けることである。ビット内ローカル部分は、ローカル内部配線５３に沿ってローカル内部配線５３と並行する方向に延びる。ビット間共通部分は、ローカル内部配線５３が無い部分に形成され、ローカル内部配線５３に交差する方向に延びる。一例は、図１２の平面図に示す。
一例では、例えば、ローカル内部配線５３ｅ、及び５３ｏが無い部分に、これら配線５３ｅ、及び５３ｏに交差する方向に、奇数ビット間共通部分５５ｏ、及び偶数ビット間５５ｅを形成する。奇数ビット内ローカル部分５５ｏ´は、奇数ビット間共通部分５５ｏから、配線５３ｅに並行する方向に沿って偶数ローカル内部配線５３ｅどうしの間に形成する。同様に、偶数ビット内ローカル部分５５ｅ´は、偶数ビット間共通部分５５ｅから、配線５３ｏに並行する方向に沿って奇数ローカル内部配線５３ｏどうしの間に形成する。
このようなパターンとすることにより、セルソース線CELSRC for EVEN、及びCELSRC for ODDを、ローカル内部配線５３ｅ、及び５３ｏと同じ平面上に形成できる。
偶数ローカル内部配線５３ｅは、プラグ５７に電気的に接続される。同様に、奇数ローカル内部配線５３ｏも、プラグ５７に電気的に接続される。プラグ５７の一例は、プラグ５１と同様である。
偶数ローカル内部配線５３ｅに接続されるプラグ５７は、偶数ビット線ＢＬｅに電気的に接続される。同様に、奇数ローカル内部配線５３ｏに接続されるプラグ５７は、奇数ビット線ＢＬｏに電気的に接続される。
ビット線ＢＬｅ、及びＢＬｏは、ローカル内部配線５３ｅ、５３ｏの上方に形成され、これら配線５３ｅ、及び５３ｏと同じカラム方向に延びる。
このように、ビット線ＢＬｅ、及びＢＬｏを、セルソース線CELSRC for EVEN、及びCELSRC for ODDの上方に形成する。これにより、セルソース線CELSRC for EVEN、及びCELSRC for ODDに、ロウ方向に延びるビット間共通部分５５ｅ、５５ｏを設けることができる。
ビット線ＢＬｅ、ＢＬｏ、セルソース線CELSRC for EVEN、CELSRC for ODD、ローカル内部配線５３ｅ、５３ｏ、ワード線ＷＬ、第１選択ゲート線SGD for EVEN/SGS for ODD、及び第２選択ゲート線SGS for EVEN/SGD for ODDは、層間絶縁膜（Interlevel dielectrics）によって、互いに絶縁される。
以上、第３実施形態によれば、第２実施形態に示した一例に係る回路を、実際のデバイスとして実現することができる。
（第４実施形態）
第４実施形態は、第３実施形態に示した一例に係るデバイスを用いて、メモリセルアレイを実現する場合の一例に関する。
図１９は、この発明の第４実施形態に係る半導体集積回路装置のチップレイアウト例を示す平面図である。図１９に示す半導体集積回路装置は、例えば、ＮＡＮＤ型フラッシュメモリである。
図１９に示すように、半導体チップ、例えば、シリコンチップ１００には、メモリセルアレイ１が、例えば、２つ配置される。メモリセルアレイ１のカラム方向に沿った両端部には、例えば、ローデコーダ１０２がそれぞれ配置される。メモリセルアレイ１のロウ方向に沿った両端部の一つには、例えば、ページバッファ３、メモリ周辺回路１０４、チャージポンプ回路１０６、パッド１０８が順次配置される。メモリ周辺回路１０４には、コマンドデコーダ、メモリセルアレイ制御回路等の回路が配置され、チャージポンプ回路１０６には、昇圧回路（チャージポンプ回路）に利用されるキャパシタとトランジスタが配置される。パッド１０８には、チップ１００と外部との接続点となる端子（パッド）が配置される。
メモリセルがＮＡＮＤ型である場合には、データ消去時にセルＰウェル（CELL-P-WELL）３５に高い電圧（以下消去電圧）を印加する。消去電圧は、チャージポンプ回路１０６中の昇圧回路で発生され、カラム方向に延びるセルウェル線CPWELLM1を介してメモリセルアレイ１に導かれる。セルウェル線CPWELLM1は、メモリセルアレイ１上において、例えば、図１２〜図１８に示したビット線ＢＬｅ、ＢＬｏと同じメタル層（Ｍ１）で形成され、例えば、ビット線ＢＬｅ、ＢＬｏに並行しつつ、ビット線数百〜数千バイト毎に１本設けられる。
さらに、第４実施形態では、メモリセルアレイ１上において、グローバルセルソース線CELSRCM1が形成される。グローバルセルソース線CELSRCM1は、例えば、周辺回路１０４中のセルソース線駆動回路９から、メモリセルアレイ１中のセルソース線CELSRC for EVEN、CELSRC for ODDそれぞれに対してソース電位を導くものである。グローバルセルソース線CELSRCM1は、例えば、上記メタル層（Ｍ１）で形成される。そして、セルウェル線CPWELLM1と同様に、例えば、ビット線ＢＬｅ、ＢＬｏに並行しつつ、ビット線数百〜数千バイト毎に１本設けられる。本例においては、例えば、グローバルセルソース線CELSRCM1とセルウェル線CPWELLM1とが交互に配置される。
図２０は、図１９に示すメモリセルアレイ１の回路例を示す回路図である。
図２０に示す回路例は、図１９を参照して説明した通りの回路である。
ただし、本回路例は、下記の点が、図１９を参照して説明した回路と異なる。以下、代表的な相違点の２つを上げ、それぞれ第１回路構造例、第２回路構造例として説明する。さらに、本回路例を集積回路化した場合のメモリセルアレイの一構造例を、レイアウト例として説明する。
（第１回路構造例）
第１回路構造例は、グローバルセルソース線が多層配線構造、例えば、“CELSRCM1”と“CELSRCM2”との二層構造であることである。
グローバルセルソース線を多層配線構造とすれば、グローバルセルソース線の抵抗値を減らすことができる。例えば、メモリセルアレイ１中に、ロウ方向に沿って互いに独立するグローバルセルソース線CELSRCM1を、その上層にあるグローバルセルソース線CELSRCM2を用いて、例えば、ロウ方向に沿って互いに接続する。このようにすれば、グローバルセルソース線やセルソース線の抵抗値が下がる、という利点を得ることができる。
例えば、グローバルセルソース線CELSRCM1の下層にある、セルソース線CELSRC for EVEN/CELSRC for ODDは、例えば、カラム方向に沿って互いに独立する。つまり、セルソース線CELSRC for EVEN、CELSRC for ODDは、グローバルセルソース線CELSRCM2に並列に接続される。これにより、セルソース線CELSRC for EVEN、CELSRC for ODDはグローバルセルソース線CELSRCM2によって分路（シャント：shunt）され、結果として、セルソース線CELSRC for EVEN、CELSRC for ODDの抵抗値を下げることができる。
さらに、グローバルセルソース線CELSRCM1も同様に、ロウ方向に沿って互いに独立する。従って、グローバルセルソース線CELSRCM2を用いて、グローバルセルソース線CELSRCM1を、グローバルセルソース線CELSRCM2に並列に接続する。これにより、グローバルセルソース線CELSRCM1もまた、グローバルセルソース線CELSRCM2によって分路されるので、グローバルセルソース線CELSRCM1の抵抗値を下げることができる。
（第２回路構造例）
第２回路構造例は、選択ゲート線SGD for EVEN/SGS for ODD、及びSGS for EVEN/SGD for ODDが、それぞれ選択ゲート線SGD for EVENM0/SGS for ODDM0、及びSGS for EVENM0/SGD for ODDM0によって分路されることである。
これによる利点は、選択ゲート線SGD for EVEN/SGS for ODD、及びSGS for EVEN/SGD for ODDの抵抗値が下がることにある。また、本例は、選択ゲート線SGD for EVEN/SGS for ODD、及びSGS for EVEN/SGD for ODDが、セルウェル線CPWELLM1とセルＰウェル（CELL-P-WELL）とのコンタクト箇所（セルＰウェルコンタクト）において切断される回路構造である。セルＰウェルコンタクトは、例えば、セルウェル線CPWELLM1の下にある。この場合には、切断された選択ゲート線SGD for EVEN/SGS for ODD、及びSGS for EVEN/SGD for ODDどうしが、選択ゲート線SGD for EVENM0/SGS for ODDM0、及びSGS for EVENM0/SGD for ODDM0によって接続が維持される、という利点もある。
本例では、選択ゲート線SGD for EVENM0/SGS for ODDM0、及びSGS for EVENM0/SGD for ODDM0は、セルソース線CELSRC for EVEN、CELSRC for ODDと同じメタル層（Ｍ０）で形成される。この場合、セルソース線CELSRC for EVEN、CELSRC for ODDは、例えば、選択ゲート線SGD for EVENM0/SGS for ODDM0と選択ゲート線SGD for EVEN/SGS for ODDとの接続箇所において切断される。接続箇所は、セルウェル線CPWELLM1の下、及びグローバルセルソース線CELSRCM1の下にある。上述の通り、セルソース線CELSRC for EVEN、CELSRC for ODDはグローバルセルソース線CELSRCM2によって分路される。即ち、グローバルセルソース線CELSRCM2は、切断されたセルソース線CELSRC for EVEN、CELSRC for ODDどうしを接続する役目も持つ。
（レイアウト例）
図２１〜図２３は図２０に示す回路の一構造例を示す平面図である。図２１は第１層メタルＭ０のレイアウト例を示し、同じく図２２は第２層メタルＭ１のレイアウト例を示し、図２３は第３層メタルＭ２のレイアウト例を示す。
図２１に示すように、第１層メタルＭ０は、メモリセルアレイ１上において、主に次の配線（１）〜（７）に利用される。
（１） 選択ゲート線SGD for EVENM0/SGS for ODDM0
（２） 選択ゲート線SGS for EVENM0/SGD for ODDM0
（３） 偶数セルソース線CELSRC for EVEN
（４） 奇数セルソース線CELSRC for ODD
（５） 偶数ローカル内部配線５３ｅ
（６） 奇数ローカル内部配線５３ｏ
（７） セルウェル線−セルＰウェル間中間配線６３
配線（１）、即ち、選択ゲート線SGD for EVENM0/SGS for ODDM0は、プラグ６１を介して第１選択ゲート線SGD for EVEN/SGS for ODD（詳細は図１２〜図１４参照）に接続される。
配線（２）、即ち、選択ゲート線SGS for EVENM0/SGD for ODDM0は、プラグ６１を介して第２選択ゲート線SGS for EVEN/SGD for ODD（詳細は図１２〜図１４参照）に接続される。
配線（３）〜（６）は、上述した通りである。
配線（７）、即ちセルウェル線−セルＰウェル間中間配線６３は、セルウェル線CPWELLM1（第２層メタルＭ１）を、セルＰウェル３５に接続する際に、一旦、第１層メタルで受ける部分である。セルウェル線CPWELLM1は、中間配線６３を介してセルＰウェル３５に接続される。中間配線６３とセルウェル３５との接続例は様々ある。その接続には、例えば、特許文献１（特開２０００−９１５４６号公報）に記載された例の全てを使用することができる。よって、接続の詳細は、本明細書においては割愛する。
図２２に示すように、第２層メタルＭ１は、メモリセルアレイ１上において、主に次の配線（８）〜（１１）に利用される。
（８） 偶数ビット線ＢＬｅ
（９） 奇数ビット線ＢＬｏ
（１０） セルウェル線ＣＰＷＥＬＬＭ１
（１１） グローバルセルソース線ＣＥＬＳＲＣＭ１
配線（８）、（９）は上述した通りである。
配線（１０）、即ち、セルウェル線CPWELLM１は、プラグ６５を介して中間配線６３に接続される。
配線（１１）、即ち、グローバルセルソース線CELSRCM1は、プラグ６７を介して偶数セルソース線CELSRC for EVEN、及び奇数セルソース線CELSRC for ODDに接続される。
なお、プラグ６５、及び６７はそれぞれ、プラグ５７と同じ導電体層を利用して形成することができる。
図２３に示すように、第３層メタルＭ２は、メモリセルアレイ１上において、主に次の配線（１２）に利用される。
（１２） グローバルセルソース線ＣＥＬＳＲＣＭ２
配線（１２）、即ち、グローバルセルソース線CELSRCM2は、プラグ６９を介してグローバルセルソース線CELSRCM1に接続される。
グローバルセルソース線CELSRCM2は、メモリセルアレイ１上において、例えば、一枚の板状に形成される。一枚の板状とすることで、グローバルセルソース線CELSRCM1、これに交差する偶数セルソース線CELSRC for EVEN、及び奇数セルソース線CELSRC for ODDそれぞれを、グローバルセルソース線CELSRCM2によって分路することができる。
図２４〜図２５は図２１〜図２３に示すレイアウト例の断面構造例を示す断面図である。
図２４はビット線ＢＬ（例えば、奇数ビット線ＢＬｏ）に沿った断面を示し、図２５はグローバルセルソース線CELSRCM1に沿った断面である。これらの図面には、例えば、図１４、及び図２１〜図２３に示す部分と同一の部分については同一の参照符号を付すことで、その説明は省略する。
このように、第４実施形態によれば、第３実施形態に示した一例に係るデバイスを用いたメモリセルアレイの一構造例を実現できる。
（第５実施形態）
第５実施形態は、第４実施形態により説明した一構造例の改良に関する。特に、偶数セルソース線CELSRC for EVEN、及び奇数セルソース線CELSRC for ODDそれぞれの、更なる低抵抗値化を図ることを目的とする。
第１〜第３実施形態により説明した装置は、例えば、プログラム動作時に、偶数セルソース線CELSRC for EVEN、及び奇数セルソース線CELSRC for ODDを使用して、選択されたブロック中に存在する非選択ＮＡＮＤストリング（２１ｅ、又は２１ｏのいずれか一方）に、プログラムを抑制する電位を転送する。要するに、非選択ＮＡＮＤストリングのチャネルを、偶数セルソース線CELSRC for EVEN、及び奇数セルソース線CELSRC for ODDを使用して充電する。
非選択ＮＡＮＤストリングのチャネルへの充電は、プログラム動作の高速化に重要な役割を果たす。つまり、充電がより速く完了すればするほど、プログラム動作の高速化を図り易くなる。
充電の高速化を図るには、偶数セルソース線CELSRC for EVEN、及び奇数セルソース線CELSRC for ODDを低抵抗値化すること、が良い。例えば、第４実施形態では、偶数セルソース線CELSRC for EVEN、及び奇数セルソース線CELSRC for ODDを、主にグローバルセルソース線CELSRCM2を利用して分路することにより、その低抵抗値化を図った。
第５実施形態では、更なる低抵抗値化を狙う。
第４実施形態では、グローバルセルソース線CELSRCM2と、偶数セルソース線CELSRC for EVEN、又は奇数セルソース線CELSRC for ODDとの接続箇所（例えば、プラグ６７が存在する箇所）は、グローバルセルソース線CELSRCM1と、偶数セルソース線CELSRC for EVEN、又は奇数セルソース線CELSRC for ODDとの交点である。要するに、接続箇所は、グローバルセルソース線CELSRCM1の下にある。
第５実施形態では、接続箇所を、グローバルセルソース線CELSRCM1の下だけではなく、セルウェル線CPWELLM1の下にも設定する。これにより、接続箇所が増え、偶数セルソース線CELSRC for EVEN、及び奇数セルソース線CELSRC for ODDの更なる低抵抗値化を図ることができる。
図２６、及び図２７は、第５実施形態に係る半導体集積回路装置の一構造例を示す平面図である。図２６は第２層メタルＭ１のレイアウト例を示し、同じく図２７は第３層メタルＭ２のレイアウト例を示す。
図２６に示すように、第５実施形態では、セルウェル線CPWELLM1と、偶数セルソース線CELSRC for EVEN、又は奇数セルソース線CELSRC for ODDとの交点に、グローバルセルソース線CELSRCM2と偶数セルソース線CELSRC for EVEN、又は奇数セルソース線CELSRC for ODDとの接続箇所を設ける。このために、例えば、セルウェル線CPWELLM1の一部を切り欠き、切り欠いた部分に、セルウェル線CPWELLM1からは電気的に分離された中間配線７１を設ける。中間配線７１は、例えば、セルウェル線CPWELLM1と同じ第２層メタルＭ１を用いて形成することができる。中間配線７１は、偶数セルソース線CELSRC for EVEN、又は奇数セルソース線CELSRC for ODDに、プラグ６７を介して接続される。
なお、図２６、及び図２７に示すように、プラグ６７、及び中間配線７１（以下セルソース線コンタクト）は、メモリセルアレイ１上において、例えば、千鳥状に配置される。この理由の一つは、セルウェル線CPWELLM1の下が、選択ゲート線SGD for EVENM0/SGS for ODDM0と第１選択ゲート線SGD for EVEN/SGS for ODDとの接続箇所（以下選択ゲート線コンタクト）、及び選択ゲート線SGS for EVENM0/SGD for ODDM0と第２選択ゲート線SGS for EVEN/SGD for ODDとの接続箇所（以下選択ゲート線コンタクト）として利用されるからである。セルウェル線CPWELLM1と、偶数セルソース線CELSRC for EVEN、又は奇数セルソース線CELSRC for ODDとの交点の全てに、ソース線コンタクトを形成すると、選択ゲート線コンタクトを形成する部分が無くなってしまう。そこで、セルウェル線CPWELLM1下に、例えば、ソース線コンタクト、及び選択ゲート線コンタクトを交互に配置する。これにより、選択ゲート線コンタクトも確保される。
平面パターンの一例としては、例えば、図２７に示すように、セルウェル線CPWELLM1下において、ソース線コンタクト（参照符号６９の部分に相当）、及び選択ゲート線コンタクト（参照符号６１の部分に相当）が千鳥状に配置されることとなる。
図２８は図２６、及び図２７に示すレイアウト例の断面構造例を示す断面図である。
図２８はセルウェル線CPWELLM1に沿った断面を示す。図２８には、例えば、図１４、及び図２１〜図２５に示す部分と同一の部分については同一の参照符号を付すことで、その説明は省略する。
このように、第５実施形態によれば、偶数セルソース線CELSRC for EVEN、及び奇数セルソース線CELSRC for ODDの更なる低抵抗値化を図ることができ、例えば、プログラム動作の高速化を図り易い、という利点を得ることができる。
なお、第５実施形態は、例えば、中間配線７１を形成するために、セルウェル線CPWELLM1のロウ方向に沿った幅を広くしなければならない可能性がある。
対して、第４実施形態は、中間配線７１を形成しないので、セルウェル線CPWELLM1のロウ方向に沿った幅を狭くできる、という利点がある。即ち、第４実施形態は、第５実施形態に比較して、メモリセルアレイ１を高集積化し易い。
従って、第４実施形態、及び第５実施形態は、プログラム動作の高速化を図るか、あるいはメモリセルアレイ１の高集積化を図るか等を勘案し、そのどちらかが適宜選ばれれば良い。
（第６実施形態）
第６実施形態は、第５実施形態と同様に、偶数セルソース線CELSRC for EVEN、及び奇数セルソース線CELSRC for ODDの、更なる低抵抗値化を図ろうとするものであり、更なる低抵抗値化を図れる他の例である。
第３〜第５実施形態では、図２９に示すように、偶数セルソース線CELSRC for EVEN（又は奇数セルソース線CELSRC for ODD）のカラム方向に沿った幅Ｗ１を、選択ゲート線SGS for EVENM0/SGD for ODDM0のカラム方向に沿った幅Ｗ２、及び選択ゲート線SGD for EVENM0/SGS for ODDM0のカラム方向に沿った幅Ｗ３と、例えば、同じとした（Ｗ１＝Ｗ２、Ｗ１＝Ｗ３）。
対して、第６実施形態では、図３０に示すように、幅Ｗ１を幅Ｗ２よりも広くし、かつ、幅Ｗ３よりも広くした（Ｗ１＞Ｗ２、Ｗ１＞Ｗ３）。
このように、“Ｗ１＞Ｗ２、Ｗ１＞Ｗ３”とすることで、偶数セルソース線CELSRC for EVEN（又は奇数セルソース線CELSRC for ODD）の更なる低抵抗値化を図ることができる。
（変形例）
図３１は、図３０中の３１−３１線に沿った断面を示す。
図３１に示すように、“Ｗ１＞Ｗ２、Ｗ１＞Ｗ３”とした場合において、例えば、偶数セルソース線CELSRC for EVEN（又は奇数セルソース線CELSRC for ODD）、選択ゲート線SGS for EVENM0/SGD for ODDM0、及び選択ゲート線SGD for EVENM0/SGS for ODDM0を、ダマシン（damascene）法を用いて形成したとする。この場合、図３２に示すように、偶数セルソース線CELSRC for EVEN（又は奇数セルソース線CELSRC for ODD）に、ディッシング（dishing）と呼ばれる窪みが生ずることがある。
ディッシングの発生を抑制するためには、例えば、図３３に示すように、偶数セルソース線CELSRC for EVEN（又は奇数セルソース線CELSRC for ODD）に、例えば、千鳥状に層間絶縁膜を残し（残した部分に参照符号７５を付す）、偶数セルソース線CELSRC for EVEN（又は奇数セルソース線CELSRC for ODD）を、メッシュ状パターンとすると良い。メッシュ状パターンとすれば、図３４の断面に示すように、偶数セルソース線CELSRC for EVEN（又は奇数セルソース線CELSRC for ODD）が層間絶縁膜７５によって分断されるので、事実上の幅は、幅Ｗ１よりも狭くすることができる。
このように、偶数セルソース線CELSRC for EVEN（又は奇数セルソース線CELSRC for ODD）をメッシュ状パターンとすることで、“Ｗ１＞Ｗ２、Ｗ１＞Ｗ３”とした場合においても、ディッシングの発生を抑制することができる。
以上、この発明を第１〜第６実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
また、上記実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
また、上記実施形態では、この発明を半導体集積回路装置、例えば、半導体メモリに適用した例に基づき説明したが、上述したような半導体メモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
図１はこの発明の第１実施形態に係る半導体集積回路装置のメモリセルアレイ、及びその周辺回路の一構成例を示すブロック図 図２は１カラム分の回路の一例を示す回路図 図３はこの発明の第１実施形態に係る半導体集積回路装置の動作を示す平面図 図４は比較例の動作を示す平面図 図５はこの発明の第２実施形態に係る半導体集積回路装置のメモリセルアレイの一回路例を示す回路図（１ブロック） 図６はこの発明の第２実施形態に係る半導体集積回路装置のメモリセルアレイの一回路例を示す回路図（複数ブロック） 図７はこの発明の第２実施形態に係る半導体集積回路装置の一動作例を示す動作波形図 図８はこの発明の第２実施形態に係る半導体集積回路装置のデータ転送の様子を示す図（ＢＬｅ選択） 図９は比較例を示す図（ＢＬｅ選択） 図１０はこの発明の第２実施形態に係る半導体集積回路装置のデータ転送の様子を示す図（ＢＬｏ選択） 図１１は比較例を示す図（ＢＬｏ選択） 図１２はこの発明の第３実施形態に係る半導体集積回路装置の平面パターンの一例を示す平面図 図１３は図１２中の１３−１３線に沿う断面図 図１４は図１２中の１４−１４線に沿う断面図 図１５は図１２中の１５−１５線に沿う断面図 図１６は図１２中の１６−１６線に沿う断面図 図１７は図１２中の１７−１７線に沿う断面図 図１８は図１２中の１８−１８線に沿う断面図 図１９はこの発明の第４実施形態に係る半導体集積回路装置のチップレイアウト例を示す平面図 図２０は図１９に示すメモリセルアレイの回路例を示す回路図 図２１は図２０に示す回路例のＭ０レイアウト例を示す平面図 図２２は図２０に示す回路例のＭ１レイアウト例を示す平面図 図２３は図２０に示す回路例のＭ２レイアウト例を示す平面図 図２４は図２１〜図２３に示すレイアウト例のビット線に沿う断面図 図２５は図２１〜図２３に示すレイアウト例のグローバルセルソース線に沿う断面図 図２６はこの発明の第５実施形態に係る半導体集積回路装置のＭ１レイアウト例を示す平面図 図２７はこの発明の第５実施形態に係る半導体集積回路装置のＭ２レイアウト例を示す平面図 図２８は図２６〜図２７に示すレイアウト例のセルウェル線に沿う断面図 図２９は第３〜第５実施形態に係る半導体集積回路装置のセルソース線（Ｍ０）の幅と選択ゲート線（Ｍ０）の幅との関係を示す平面図 図３０はこの発明の第６実施形態に係る半導体集積回路装置のセルソース線（Ｍ０）の幅と選択ゲート線（Ｍ０）の幅との関係を示す平面図 図３１は図３０中の３１−３１線に沿う断面図 図３２はディッシングの発生を示す断面図 図３３はこの発明の第６実施形態の変形例に係る半導体集積回路装置のセルソース線（Ｍ０）の幅と選択ゲート線（Ｍ０）の幅との関係を示す平面図 図３４は図３３中の３４−３４線に沿う断面図
符号の説明
１…メモリセルアレイ、３…ページバッファ、５ｅ、５ｏ…偶数／奇数ビット線選択スイッチ回路、７ｅ、７ｏ…偶数／奇数ビット線バイアススイッチ回路、９…ソース線駆動回路、ＢＬｅ…偶数ビット線、ＢＬｏ…奇数ビット線、ＣＥＬＳＲＣ、CELSRC for EVEN、CELSRC for ODD…セルソース線、２１ｅ、２１ｏ…ＮＡＮＤストリング。

Claims (5)

  1. 偶数ビット線と、
    奇数ビット線と、
    セルソース線と、
    前記偶数ビット線と前記セルソース線との間に電気的に接続された第１メモリ素子と、
    前記奇数ビット線と前記セルソース線との間に電気的に接続され、前記第１メモリ素子と同じ行に属する第２メモリ素子と、を備え、
    データを前記第１メモリ素子にプログラムする時、
    前記奇数ビット線を電気的に浮遊とした状態で、プログラムするデータに応じた電位を、前記偶数ビット線を介して前記第１メモリ素子に与え、
    プログラムを抑制する電位を、前記セルソース線を介して前記第２メモリ素子に与え、
    データを前記第２メモリ素子にプログラムする時、
    前記偶数ビット線を電気的に浮遊とした状態で、プログラムするデータに応じた電位を、前記奇数ビット線を介して前記第２メモリ素子に与え、
    プログラムを抑制する電位を、前記セルソース線を介して前記第１メモリ素子に与えることを特徴とする半導体集積回路装置。
  2. 偶数ビット線と、
    奇数ビット線と、
    ページバッファと、
    前記ページバッファを、前記偶数ビット線、及び前記奇数ビット線のいずれかに一方に電気的に接続する第１選択スイッチと、
    前記偶数ビット線、及び前記奇数ビット線のいずれか一方を、電気的に浮遊な状態とする第２選択スイッチと、
    セルソース線と、
    前記セルソース線を、プログラム時とリード時とで電位を変えて駆動するセルソース線駆動回路と、
    前記セルソース線と前記偶数ビット線との間に設けられた第１のメモリ素子と、
    前記セルソース線と前記奇数ビット線との間に設けられ、前記第１メモリ素子と同じ行に属する第２メモリ素子と
    を具備することを特徴とする半導体集積回路装置。
  3. 前記第１メモリ素子は第１ＮＡＮＤストリングであり、
    前記第２メモリ素子は第２ＮＡＮＤストリングであり、
    前記第１ＮＡＮＤストリングは、第１ビット線側選択トランジスタと、第１セルソース線側選択トランジスタと、前記第１ビット線側選択トランジスタの電流通路の一端と前記第１セルソース線側選択トランジスタの電流通路の一端との間に直列に接続された少なくとも１つの第１メモリセルトランジスタとを含み、
    前記第２ＮＡＮＤストリングは、第２ビット線側選択トランジスタと、第２セルソース線側選択トランジスタと、前記第２ビット線側選択トランジスタの電流通路の一端と前記第２セルソース線側選択トランジスタの電流通路の一端との間に直列に接続された少なくとも１つの第２メモリセルトランジスタとを含み、
    前記第１ビット線側選択トランジスタ、及び前記第２セルソース線側選択トランジスタは、共通の第１選択ゲート信号により駆動され、
    前記第１セルソース線側選択トランジスタ、及び前記第２ビット線側選択トランジスタは、共通の第２選択ゲート信号により駆動され、
    前記第１メモリセルトランジスタ、及び前記第２メモリセルトランジスタは、共通の行選択信号により駆動されることを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
  4. 前記セルソース線は、偶数セルソース線と、奇数セルソース線とを含み、
    前記第１ビット線側選択トランジスタは、前記第２セルソース線側選択トランジスタと同じ行にあり、
    前記第１セルソース線側選択トランジスタは、前記第２ビット線側選択トランジスタと同じ行にあり、
    前記第１メモリセルトランジスタは、前記第２メモリセルトランジスタと同じ行にあることを特徴とする請求項３に記載の半導体集積回路装置。
  5. 偶数ビット線と、
    奇数ビット線と、
    セルソース線と、
    前記偶数ビット線と前記セルソース線との間に電気的に接続された第１メモリ素子と、
    前記奇数ビット線と前記セルソース線との間に電気的に接続され、前記第１メモリ素子と同じ行に属する第２メモリ素子と、を備えた半導体集積回路装置のデータプログラム方法であって、
    データを前記第１メモリ素子にプログラムする時、
    前記奇数ビット線を電気的に浮遊とした状態で、プログラムするデータに応じた電位を、前記偶数ビット線を介して前記第１メモリ素子に与え、
    プログラムを抑制する電位を、前記セルソース線を介して前記第２メモリ素子に与え、
    データを前記第２メモリ素子にプログラムする時、
    前記偶数ビット線を電気的に浮遊とした状態で、プログラムするデータに応じた電位を、前記奇数ビット線を介して前記第２メモリ素子に与え、
    プログラムを抑制する電位を、前記セルソース線を介して前記第１メモリ素子に与えることを特徴とする半導体集積回路装置のデータプログラム方法。
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