JP7368182B2 - 複数のメモリプレーンを含む不揮発性メモリ装置及びこれを含むメモリシステム - Google Patents

複数のメモリプレーンを含む不揮発性メモリ装置及びこれを含むメモリシステム Download PDF

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Description

本発明は半導体集積回路に関し、より詳しくは、複数のメモリプレーンを含む不揮発性メモリ装置及びこれを含むメモリシステムに関する。
データを格納するための半導体メモリ装置は、揮発性（volatile）メモリ装置と不揮発性（non-volatile）メモリ装置とに大別できる。セルキャパシタの充電または放電によりデータが格納されるＤＲＡＭ（Dynamic Random Access Memory）などの揮発性メモリ装置は電源が印加される間には格納されたデータが維持されるが、電源が遮断されれば、格納されたデータが喪失される。一方、不揮発性メモリ装置は電源が遮断されてもデータを保持することができる。揮発性メモリ装置は主にコンピュータなどのメインメモリに使われ、不揮発性メモリ装置はコンピュータ、携帯用通信機器など、広い範囲の応用機器でプログラム及びデータを格納する大容量メモリに使われている。
最近、半導体メモリ装置の集積度を向上させるために垂直型（vertical）ナンドメモリ装置のようにメモリセルが３次元に積層される不揮発性メモリ装置が活発に研究されている。不揮発性メモリ装置のこのような高密度化及び大容量化によって不揮発性メモリ装置のデータ転送速度の向上が要求される。
前記のような問題点を解決するための本発明の一目的は、マルチプレーン構造に適合した不揮発性メモリ装置を提供することにある。
また、前記のような問題点を解決するための本発明の一目的は、マルチプレーン構造に適合した不揮発性メモリ装置を含むメモリシステムを提供することにある。
前記の一目的を達成するために、本発明の実施形態に従う不揮発性メモリ装置は、不揮発性メモリセルを含む複数のメモリセルアレイの各々、及びビットラインを通じて前記複数のメモリセルアレイの各々に含まれる前記不揮発性メモリセルに連結される複数のページバッファ回路の各々、を含む複数のメモリプレーンと、複数のデータ経路の各々を通じて前記複数のページバッファ回路の各々に１つずつ専属的に連結される複数のプレーン専属パッドセットとを含む。
前記の一目的を達成するために、本発明の実施形態に従うメモリシステムは、不揮発性メモリ装置及び前記不揮発性メモリ装置の動作を制御するメモリコントローラを含む。前記不揮発性メモリ装置は、揮発性メモリセルを含む複数のメモリセルアレイの各々、及びビットラインを通じて前記複数のメモリセルアレイの各々に含まれる前記不揮発性メモリセルに連結される複数のページバッファ回路の各々、を含む複数のメモリプレーンと、複数のデータ経路の各々を通じて前記複数のページバッファ回路の各々に１つずつ専属的に連結される複数のプレーン専属パッドセットとを含む。
前記の一目的を達成するために、本発明の実施形態に従う垂直型ナンドフラッシュメモリ装置は、垂直方向に積層されてセルストリングを形成するナンドフラッシュメモリセルを含む複数のメモリセルアレイの各々、及びビットラインを通じて前記複数のメモリセルアレイの各々に含まれる前記不揮発性メモリセルに連結される複数のページバッファ回路の各々、を含む複数のメモリプレーンと、複数のデータ経路の各々を通じて前記複数のページバッファ回路の各々に１つずつ専属的に連結される複数のプレーン専属パッドセットとを含む。
本発明の実施形態に従う不揮発性メモリ装置及び前記不揮発性メモリ装置を含むメモリシステムは、複数のメモリプレーンの各々に専属的に割り当てられる複数のプレーン専属パッドセットを通じてデータ転送の遅延を減少し、並列的なデータ転送を支援することによって、データ転送帯域幅を増加させることができる。
また、本発明の実施形態に従う不揮発性メモリ装置及び前記不揮発性メモリ装置を含むメモリシステムは、前記複数のプレーン専属パッドセットを通じてデータマルチプレキシング及び／又は信号ルーティングを除去して消費電力を減少させることができる。
本発明の実施形態に従う不揮発性メモリ装置を含むメモリシステムを示すブロック図である。 本発明の実施形態に従う不揮発性メモリ装置を示すブロック図である。 図３ａ及び３ｂは、本発明の実施形態に従う不揮発性メモリ装置に含まれるコマンド－アドレスデコーダの実施形態を示す図である。 図３ａ及び３ｂは、本発明の実施形態に従う不揮発性メモリ装置に含まれるコマンド－アドレスデコーダの実施形態を示す図である。 図２の不揮発性メモリ装置に含まれるメモリセルアレイを示すブロック図である。 図４のメモリセルアレイに含まれるメモリブロックの一実施形態を示す斜視図である。 図５ａを参照して説明したメモリブロックの等価回路を示す回路図である。 本発明の実施形態に従う不揮発性メモリ装置のコントロール信号の一例を示す図である。 図７から図１０は、本発明の実施形態に従う不揮発性メモリ装置の動作モードの一例を示すタイミング図である。 図７から図１０は、本発明の実施形態に従う不揮発性メモリ装置の動作モードの一例を示すタイミング図である。 図７から図１０は、本発明の実施形態に従う不揮発性メモリ装置の動作モードの一例を示すタイミング図である。 図７から図１０は、本発明の実施形態に従う不揮発性メモリ装置の動作モードの一例を示すタイミング図である。 マルチプレキシング構造の不揮発性メモリ装置を含むメモリシステムを示すブロック図である。 図１１の不揮発性メモリ装置のマルチプレーン動作を示す図である。 本発明の実施形態に従う不揮発性メモリ装置のマルチプレーン動作を示す図である。 本発明の実施形態に従う不揮発性メモリ装置のアドレスレイアウトを説明するための図である。 図１５から図２２は、本発明の実施形態に従う不揮発性メモリ装置の動作の実施形態を示す図である。 図１５から図２２は、本発明の実施形態に従う不揮発性メモリ装置の動作の実施形態を示す図である。 図１５から図２２は、本発明の実施形態に従う不揮発性メモリ装置の動作の実施形態を示す図である。 図１５から図２２は、本発明の実施形態に従う不揮発性メモリ装置の動作の実施形態を示す図である。 図１５から図２２は、本発明の実施形態に従う不揮発性メモリ装置の動作の実施形態を示す図である。 図１５から図２２は、本発明の実施形態に従う不揮発性メモリ装置の動作の実施形態を示す図である。 図１５から図２２は、本発明の実施形態に従う不揮発性メモリ装置の動作の実施形態を示す図である。 図１５から図２２は、本発明の実施形態に従う不揮発性メモリ装置の動作の実施形態を示す図である。 図２３、図２４、及び図２５は、本発明の実施形態に従う不揮発性メモリ装置のレイアウトの実施形態を示す図である。 図２３、図２４、及び図２５は、本発明の実施形態に従う不揮発性メモリ装置のレイアウトの実施形態を示す図である。 図２３、図２４、及び図２５は、本発明の実施形態に従う不揮発性メモリ装置のレイアウトの実施形態を示す図である。 本発明の実施形態に従う不揮発性メモリ装置を含むモバイルシステムを示すブロック図である。
以下、添付した図面を参照して、本発明の好ましい実施形態をより詳細に説明しようとする。図面上の同一な構成要素に対しては同一な参照符号を使用し、同一な構成要素に対して重複した説明は省略する。
図１は、本発明の実施形態に従う不揮発性メモリ装置を含むメモリシステムを示すブロック図である。
図１を参照すると、メモリシステム１０はメモリコントローラ２０及び少なくとも１つのメモリ装置３０を含むことができる。
図１に図示されたメモリ装置３０は不揮発性メモリ装置でありえ、メモリシステム１０はメモリカード、ＵＳＢメモリ、ＳＳＤなどのフラッシュメモリを基盤とするデータ格納媒体を含むことができる。
不揮発性メモリ装置３０はメモリコントローラ２０の制御によって消去、書込みまたは読出し動作などを遂行することができる。このために、不揮発性メモリ装置３０はメモリコントローラ２０からコマンド（ＣＭＤ）、アドレス（ＡＤＤ）を受信し、メモリコントローラ２０とプログラム動作または読出し動作のためのデータを送受信する。また、不揮発性メモリ装置３０はメモリコントローラ２０からコントロール信号及びパワーの提供を受けることができる。
不揮発性メモリ装置３０は複数のメモリプレーン、例えば、ｎ個の（ｎは２以上の自然数）メモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）、複数のデータ経路（ＤＴＰＨ０～ＤＴＰＨｎ－１）及び複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）を含むことができる。
複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）の各々は、不揮発性メモリセルを含む複数のメモリセルアレイ（ＭＣＡ０～ＭＣＡｎ－１）の各々、及びビットラインを通じて複数のメモリセルアレイ（ＭＣＡ０～ＭＣＡｎ－１）の各々に含まれる前記不揮発性メモリセルに連結される複数のページバッファ回路（ＰＢＣ０～ＰＢＣｎ－１）の各々を含む。即ち、第１メモリプレーン（ＰＬ＿０）は第１メモリセルアレイ（ＭＣＡ０）及び第１ページバッファ回路（ＰＢＣ０）を含み、第２メモリプレーン（ＰＬ＿１）は第２メモリセルアレイ（ＭＣＡ１）及び第２ページバッファ回路（ＰＢＣ１）を含み、このように第ｎメモリプレーン（ＰＬ＿ｎ－１）は第ｎメモリセルアレイ（ＭＣＡｎ－１）及び第ｎページバッファ回路（ＰＢＣｎ－１）を含むことができる。一実施形態において、複数のページバッファ回路（ＰＢＣ０～ＰＢＣｎ－１）の各々は複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）の各々に含まれるビットラインの個数、即ちページサイズに相応することができる。
複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）は複数のデータ経路（ＤＴＰＨ０～ＤＴＰＨｎ－１）の各々を通じて複数のページバッファ回路（ＰＢＣ０～ＰＢＣｎ－１）の各々に１つずつ専属的に連結できる。複数のデータ経路（ＤＴＰＨ０～ＤＴＰＨｎ－１）の各々はデータ入出力回路を含むことができる。前記データ入出力回路に対しては図２を参照して後述する。
複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）の各々は複数のデータパッドを含むことができる。即ち、第１プレーン専属パッドセット（ＰＤＰＳＭ＿０）はデータ信号（ＤＴ［ｍ－１：０］を転送するためのｍ個のデータパッド（ＤＱ０～ＤＱｍ－１）を含み、第２プレーン専属パッドセット（ＰＤＰＳＭ＿１）はデータ信号（ＤＴ［２ｍ－１：ｍ］を転送するためのｍ個のデータパッド（ＤＱ―～ＤＱ２ｍ－１）を含み、このように第ｎプレーン専属パッドセット（ＰＤＰＳＭ＿ｎ－１）はデータ信号（ＤＴ［ｎｍ－１：ｓ］を転送するためのｍ個のデータパッド（ＤＱｓ～ＤＱｎｍ－１）を含むことができる。図１で、図示の便宜上、ｍ（ｎ－１）をｓと表現した。したがって、ｎ個の複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）の各々がｍ個のデータパッドを含むことができ、複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）に含まれるデータパッドの総個数はｎ＊ｍ個となる。一実施形態において、複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）の各々は１バイト、即ち８個のデータパッドを含むことができるが、本発明の実施形態がこれに限定されるのではない。
メモリコントローラ２０は、複数のホストパッドセット（ＰＤＰＳＣ＿０～ＰＤＰＳＣ＿ｎ－１）を含むことができる。メモリコントローラ２０の内部構成は当業者によく知られたように、多様に具現できるので、詳細な図示及び説明は省略する。複数のホストパッドセット（ＰＤＰＳＣ＿０～ＰＤＰＳＣ＿ｎ－１）の各々は不揮発性メモリ装置３０の複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）の各々に１つずつ専属的に連結される。複数のホストパッドセット（ＰＤＰＳＣ＿０～ＰＤＰＳＣ＿ｎ－１）の各々は不揮発性メモリ装置３０の複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）の各々に含まれるデータパッドに１つずつ専属的に連結される複数のデータパッドを含む。即ち、第１ホストパッドセット（ＰＤＰＳＣ＿０）及び第１プレーン専属パッドセット（ＰＤＰＳＭ＿０）は各々相応するｍ個のデータパッド（ＤＱ０～ＤＱｍ－１）を含み、第２ホストパッドセット（ＰＤＰＳＣ＿１）及び第２プレーン専属パッドセット（ＰＤＰＳＭ＿１）は各々相応するｍ個のデータパッド（ＤＱｍ～ＤＱ２ｍ－１）を含み、このように第ｎホストパッドセット（ＰＤＰＳＣ＿ｎ－１）及び第ｎプレーン専属パッドセット（ＰＤＰＳＭ＿ｎ－１）は各々相応するｍ個のデータパッド（ＤＱｓ～ＤＱｎｍ－１）を含むことができる。
後述するように、複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）に各々専属的に割り当てまたはマッピングされる複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）を用いて複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）に対する並列的及び／又は独立的なマルチプレーン動作が効率よく遂行できる。
このような複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）の各々に専属的に割り当てられる複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０~ＰＤＰＳＭ＿ｎ－１）を通じてデータ転送の遅延を減少し、並列的なデータ転送を支援することによって、データ転送帯域幅を増加させることができる。また、複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）の各々に専属的に割り当てられる複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）を通じて図１１から図１３を参照して後述するようなデータマルチプレキシング及び／又は信号ルーティングを除去して消費電力を減少させることができる。
図２は、本発明の実施形態に従う不揮発性メモリ装置を示すブロック図である。
図２を参照すると、不揮発性メモリ装置３０は、メモリセルアレイ及びページバッファ回路ＰＢＣを各々含む複数のメモリプレーン４０１、４０２、４０３、行デコーダ４３０、複数のデータ経路４１１、４１２、４１３、複数のプレーン専属パッドセット（ＰＤＰＳＭ）４２１、４２２、４２３、制御回路４５０、及び電圧生成器４６０を含むことができる。
各々のメモリセルアレイは、複数のストリング選択ライン（ＳＳＬ）、複数のワードライン（ＷＬ）、及び複数の接地選択ライン（ＧＳＬ）を通じて行デコーダ４３０と連結できる。また、各々のメモリセルアレイは複数のビットライン（図示せず）を通じて各々のページバッファ回路ＰＢＣと連結できる。
各々のメモリセルアレイは、複数のワードライン（ＷＬ）及び複数のビットラインに連結される複数のメモリセルを含むことができる。
一実施形態において、各々のメモリセルアレイは基板上に三次元構造（または垂直構造）で形成される三次元（three dimensional）メモリセルアレイでありうる。この場合、メモリセルアレイ１００は互いに積層されて形成される複数のメモリセルを含む垂直メモリナンドストリングを含むことができる。
制御回路４５０は、図１のメモリコントローラ２０からコマンド信号（ＣＭＤ）及びアドレス信号（ＡＤＤ）を受信し、コマンド信号（ＣＭＤ）及びアドレス信号（ＡＤＤ）に基づいて不揮発性メモリ装置３０の消去ループ、プログラムループ、及び読出し動作を制御することができる。ここで、プログラムループはプログラム動作とプログラム検証動作を含むことができ、消去ループは消去動作と消去検証動作を含むことができる。ここで、読出し動作はノーマル読出し動作とデータリカバリー読出し動作を含むことができる。
例えば、制御回路４５０はコマンド信号（ＣＭＤ）に基づいて電圧生成器４６０を制御するための制御信号（ＶＣＴＬ）及び各々のページバッファ回路（ＰＢＣ）を制御するための制御信号（ＰＣＴＬ）を生成し、アドレス信号（ＡＤＤ）に基づいてローアドレス（Ｒ＿ＡＤＤＲ）及びコラムアドレス（Ｃ＿ＡＤＤＲ）を生成することができる。制御回路４５０はローアドレス（Ｒ＿ＡＤＤＲ）を行デコーダ４３０に提供し、コラムアドレス（Ｃ＿ＡＤＤＲ）をデータ経路４１１、４１２、４１３に各々含まれるデータ入出力回路に提供することができる。行デコーダ４３０は、複数のストリング選択ライン（ＳＳＬ）、複数のワードライン（ＷＬ）、及び複数の接地選択ライン（ＧＳＬ）を通じてメモリセルアレイと連結できる。
プログラム動作または読出し動作時、行デコーダ４３０は制御回路４５０から提供されるローアドレス（Ｒ＿ＡＤＤＲ）に基づいて複数のワードライン（ＷＬ）のうちの１つを選択ワードラインに決定し、残りのワードラインを非選択ワードラインに決定することができる。
また、プログラム動作または読出し動作時、行デコーダ４３０は制御回路４５０から提供されるローアドレス（Ｒ＿ＡＤＤＲ）に基づいて複数のストリング選択ライン（ＳＳＬ）のうちの１つを選択ストリング選択ラインに決定し、残りのストリング選択ラインを非選択ストリング選択ラインに決定することができる。
電圧生成器４６０は制御回路４５０から提供される制御信号（ＶＣＴＬ）に基づいて不揮発性メモリ装置３０の動作に必要なワードライン電圧（ＶＷＬｓ）を生成することができる。電圧生成器４６０から生成されるワードライン電圧（ＶＷＬｓ）は行デコーダ４３０を通じて複数のワードライン（ＷＬ）に駆動電圧として印加できる。
例えば、プログラム動作時、電圧生成器４６０は選択ワードラインにプログラム電圧を印加し、非選択ワードラインにはプログラムパス電圧を印加することができる。また、プログラム検証動作時、電圧生成器４６０は選択ワードラインに検証読出し電圧を印加し、非選択ワードラインには読出しパス電圧を印加することができる。
また、通常の読出し動作時、電圧生成器４６０は選択ワードラインにノーマル読出し電圧を印加し、非選択ワードラインには読出しパス電圧を印加することができる。また、データリカバー読出し動作時、電圧生成器４６０は選択ワードラインに隣接したワードラインに読出し電圧を印加し、選択ワードラインにはリカバー読出し電圧を印加することができる。
各々のページバッファ回路（ＰＢＣ）は複数のビットラインＢＬを通じて各々のメモリセルアレイと連結できる。各々のページバッファ回路は複数のページバッファを含むことができる。一実施形態において、１つのページバッファに１つのビットラインが連結できる。他の実施形態において、１つのページバッファに２つ以上のビットラインが連結できる。
ページバッファ回路（ＰＢＣ）はプログラム動作時、選択されたページにプログラムされるデータまたは書込みデータを一時的に格納し、読出し動作時、選択されたページから読み出されたデータを一時的に格納することができる。
各々のデータ経路に含まれるデータ入出力回路はデータラインを通じてページバッファ回路（ＰＢＣ）と連結できる。プログラム動作時、データ入出力回路はメモリコントローラ２０から提供されるプログラムデータまたは書込みデータ（ＤＡＴＡ）を受信し、制御回路４５０から提供されるコラムアドレス（Ｃ＿ＡＤＤＲ）に基づいてプログラムデータ（ＤＡＴＡ）をページバッファ回路（ＰＢＣ）に提供することができる。読出し動作時、データ入出力回路は制御回路４５０から提供されるコラムアドレス（Ｃ＿ＡＤＤＲ）に基づいてページバッファ回路（ＰＢＣ）に格納された読出しデータ（ＤＡＴＡ）を前記メモリコントローラ２０に提供することができる。
また、各々のページバッファ回路（ＰＢＣ）と各々のデータ経路に含まれる入出力回路はメモリセルアレイの第１格納領域からデータを読出し、読み出されたデータをメモリセルアレイの第２格納領域に書き込むことができる。即ち、ページバッファ回路（ＰＢＣ）と入出力回路はコピー－バック（copy-back）動作を遂行することができる。ページバッファ回路（ＰＢＣ）と入出力回路は制御回路４５０により制御できる。
図３ａ及び図３ｂは、本発明の実施形態に従う不揮発性メモリ装置に含まれるコマンド－アドレスデコーダの実施形態を示す図である。
図３ａを参照すると、不揮発性メモリ装置４５５はコマンド－アドレスパッドセット（ＣＣＡＰＳ）及び共通コマンド－アドレスデコーダ（ＣＡＤＥＣ）を含むことができる。共通コマンド－アドレスデコーダ（ＣＡＤＥＣ）は、図２の制御回路４５０に含まれることができる。
コマンド－アドレスパッドセット（ＣＣＡＰＳ）は、メモリコントローラ２０から転送されるコマンド（ＣＭＤ）及びアドレス（ＡＤＤ）を受信するパッド（図示せず）を含むことができる。共通コマンド－アドレスデコーダ（ＣＡＤＥＣ）は、コマンド－アドレスパッドセット（ＣＣＡＰＳ）を通じて受信されるコマンド（ＣＭＤ）及びアドレス（ＡＤＤ）に基づいて複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）に対して共通に適用される制御信号（ＶＣＴＬ、ＰＣＴＬ）、ローアドレス（Ｒ＿ＡＤＤＲ）、及びコラムアドレス（Ｃ＿ＡＤＤＲ）を発生することができる。このようなコマンド－アドレスパッドセット（ＣＣＡＰＳ）及び共通コマンド－アドレスデコーダ（ＣＡＤＥＣ）を用いて複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）に対して同一な動作を並列的に同時に遂行することができる。
一実施形態において、不揮発性メモリ装置は複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）に各々含まれる複数のデータパッドを通じてメモリコントローラ２０から複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）の各々に相応する各々のコマンド（ＣＭＤ０～ＣＭＤｎ－１）及び各々のアドレス（ＡＤＤ０～ＡＤＤｎ－１）をメモリプレーン毎に独立的に受信することができる。
この場合、図３ｂに図示したように、不揮発性メモリ装置４５７は複数のプレーン専属コマンド－アドレスデコーダ（ＣＡＤＥＣ＿０～ＣＡＤＥＣ＿ｎ－１）を含むことができる。
複数のプレーン専属コマンド－アドレスデコーダ（ＣＡＤＥＣ＿０～ＣＡＤＥＣ＿ｎ－１）の各々は複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）の各々に含まれる複数のデータパッドを通じて受信される各々のコマンド（ＣＭＤ０～ＣＭＤｎ－１）及び各々のアドレス（ＡＤＤ０～ＡＤＤｎ－１）に基づいて複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）の各々に対して独立的に適用される各々の制御信号（ＶＣＴＬ０～ＶＣＴＬｎ－１、ＰＣＴＬ０～ＰＣＴＬｎ－１）、各々のローアドレス（Ｒ＿ＡＤＤＲ０～Ｒ＿ＡＤＤＲｎ－１）及び各々のコラムアドレス（Ｃ＿ＡＤＤＲ０～Ｃ＿ＡＤＤＲｎ－１）を発生することができる。このような複数のプレーン専属コマンド－アドレスデコーダ（ＣＡＤＥＣ＿０～ＣＡＤＥＣ＿ｎ－１）を用いて複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）に対して同一な動作を並列的に同時に遂行するか、または互いに異なる動作を独立的に遂行することができる。
以下、図４、図５ａ、及び図５ｂを参照して、本発明の実施形態に従う垂直型ナンドフラッシュメモリ装置について説明する。基板の上面に実質的に垂直な方向を第１方向（Ｄ１）、前記基板の上面に平行しながら互いに交差する２方向を各々第２方向（Ｄ２）及び第３方向（Ｄ３）と定義する。例えば、第２方向（Ｄ２）及び第３方向（Ｄ３）は実質的に互いに垂直に交差することができる。第１方向（Ｄ１）は垂直方向、第２方向（Ｄ２）は行方向、第３方向（Ｄ３）は列方向と称することもできる。図面上に矢印で表示された方向とその反対方向は同一方向として説明する。
図４は図２の不揮発性メモリ装置に含まれるメモリセルアレイを示すブロック図であり、図５ａは図４のメモリセルアレイに含まれるメモリブロックの一実施形態を示す斜視図である。
図４に図示したように、メモリセルアレイ（ＭＣＡ）は複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）を含むことができる。メモリブロック（ＢＬＫ１～ＢＬＫｚ）は行デコーダ４３０により選択される。例えば、行デコーダ４３０はメモリブロック（ＢＬＫ１～ＢＬＫｚ）のうち、ブロックアドレスに対応するメモリブロックを選択することができる。
図５ａを参照すると、メモリブロック（ＢＬＫｉ）は３次元構造または垂直構造で形成されるナンドストリングまたはセルストリングを含む。メモリブロック（ＢＬＫｉ）は複数の方向（Ｄ１、Ｄ２、Ｄ３）に沿って延在された構造物を含む。
メモリブロック（ＢＬＫｉ）を形成するためには、まず基板１１１が提供される。例えば、基板１１１はホウ素（Ｂ、Boron）のようなＩＩＩ族元素が注入されて形成されたＰ－ウェルで形成できる。または、基板１１１はＮ－ウェル内に提供されるポケットＰ－ウェルで形成できる。以下、基板１１１はＰ－ウェルと仮定することにする。しかしながら、基板１１１はＰ－ウェルのみに限定されない。
基板１１１上に、各々がＤ２方向に延在される複数のドーピング領域（３１１～３１４）が形成される。例えば、複数のドーピング領域（３１１～３１４）は基板１１１と相異するｎ型の導電体で形成できる。以下、第１乃至第４ドーピング領域（３１１～３１４）はｎ型を有すると仮定する。しかしながら、第１乃至第４ドーピング領域（３１１～３１４）はｎ型を有することに限定されない。
第１及び第２ドーピング領域３１１、３１２の間の基板１１１の領域上に、Ｄ２方向に沿って延在される複数の絶縁物質１１２がＤ１方向に沿って順次に提供される。例えば、複数の絶縁物質１１２はＤ１方向に沿って特定距離だけ離隔して形成できる。例示的に、絶縁物質１１２はシリコン酸化物（Silicon Oxide）のような絶縁物質を含むことができる。
第１及び第２ドーピング領域３１１、３１２の間の基板１１１の上に、Ｄ２方向に沿って順次に配置され、Ｄ１方向に沿って絶縁物質１１２を貫通するピラー１１３が形成される。例示的に、チャンネルホールまたはピラー１１３は絶縁物質１１２を貫通して基板１１１と連結できる。ここで、ピラー１１３は第２及び第３ドーピング領域３１２、３１３の間の基板の上と、第３及び第４ドーピング領域３１３、３１４の間の基板の上にも形成される。
例示的に、各ピラー１１３は複数の物質で構成できる。例えば、各ピラー１１３の表面層１１４は第１導電型を有するシリコン物質を含むことができ、ナンドストリングのチャンネルが形成される領域として機能することができる。例えば、各ピラー１１３の表面層１１４は基板１１１と同一な導電型を有するシリコン物質を含むことができる。以下、各ピラー１１３の表面層１１４はｐ型シリコンを含むと仮定する。しかしながら、各ピラー１１３の表面層１１４はｐ型シリコンを含むものに限定されない。
各ピラー１１３の内部層１１５は絶縁物質で構成される。例えば、各ピラー１１３の内部層１１５はシリコン酸化物（Silicon Oxide）のような絶縁物質を含むことができる。例えば、各ピラー１１３の内部層１１５はエアーギャップ（Air gap）を含むことができる。
第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁物質１１２、ピラー１１３、そして基板１１１の露出した表面に沿って絶縁膜１１６が提供される。
第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁膜１１６の露出した表面上に第１導電物質２１１～２９１が提供される。例えば、基板１１１に隣接した絶縁物質１１２及び基板１１１の間にＤ２方向に沿って延在される第１導電物質２１１が提供される。より詳しくは、基板１１１に隣接した絶縁物質１１２の下面の絶縁膜１１６及び基板１１１の間に、Ｄ２方向に延在される第１導電物質２１１が提供される。
絶縁物質１１２のうち、特定絶縁物質の上面の絶縁膜１１６及び特定絶縁物質の上に配置された絶縁物質の下面の絶縁膜１１６の間に、Ｄ２方向に沿って延在される第１導電物質が提供される。例示的に、絶縁物質１１２の間に、Ｄ２方向に延在される複数の第１導電物質２２１～２９１が提供される。例示的に、第１導電物質２１１～２９１は金属物質でありうる。例示的に、第１導電物質２１１～２９１はポリシリコンなどの導電物質でありうる。
第２及び第３ドーピング領域３１２、３１３の間の領域で、第１及び第２ドーピング領域３１１、３１２上の構造物と同じ構造物が提供できる。第３及び第４ドーピング領域３１３、３１４の間の領域で、第１及び第２ドーピング領域３１１、３１２上の構造物と同じ構造物が提供できる。例示的に、第３及び第４ドーピング領域３１３、３１４の間の領域で、Ｄ２方向に延在される複数の絶縁物質１１２と、Ｄ２方向に沿って順次に配置され、Ｄ１方向に沿って複数の絶縁物質１１２を貫通する複数のピラー１１３と、複数の絶縁物質１１２及び複数のピラー１１３の露出した表面に提供される絶縁膜１１６と、Ｄ２方向に沿って延在される複数の第１導電物質２１３～２９３とが提供される。
複数のピラー１１３上にドレイン３２０が各々提供される。ドレイン３２０上に、Ｄ３方向に延在された第２導電物質３３１～３３３が提供される。第２導電物質３３１～３３３はＤ２方向に沿って順次に配置される。第２導電物質３３１～３３３の各々は対応する領域のドレイン３２０と連結される。例示的に、ドレイン３２０及びＤ３方向に延在された第２導電物質３３３は各々コンタクトプラグ（Contact plug）を通じて連結できる。例示的に、第２導電物質３３１～３３３は金属物質でありうる。例示的に、第２導電物質３３１～３３３はポリシリコンなどの導電物質でありうる。
前記第１導電物質が形成される層はゲート層に該当し、前記第１導電物質はストリング選択ライン（ＳＳＬ）、ワードライン（ＷＬ）、中間スイッチングライン（ＭＳＬ、ＵＳＬ、ＢＳＬ）、接地選択ライン（ＧＳＬ）のようなゲートラインを形成することができる。前記第２導電物質はビットラインを形成することができる。
図５ｂは、図５ａを参照して説明したメモリブロックの等価回路を示す回路図である。
図５ｂに図示されたメモリブロック（ＢＬＫｉ）は基板上に三次元構造で形成される三次元メモリブロックを示す。例えば、メモリブロック（ＢＬＫｉ）に含まれる複数のメモリナンドストリングは前記基板と垂直な方向（Ｄ１）に形成できる。
図５ｂを参照すると、メモリブロック（ＢＬＫｉ）はビットライン（ＢＬ１、ＢＬ２、ＢＬ３）と共通ソースライン（ＣＳＬ）との間に連結される複数のセルストリング、即ち複数のメモリナンドストリング（ＮＳ１１～ＮＳ３３）を含むことができる。複数のメモリナンドストリング（ＮＳ１１～ＮＳ３３）の各々はストリング選択トランジスタ（ＳＳＴ）、複数のメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣ８）、及び接地選択トランジスタ（ＧＳＴ）を含むことができる。図５ｂには複数のメモリナンドストリング（ＮＳ１１～ＮＳ３３）の各々が８個のメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣ８）を含むものとして図示されているが、本発明はこれに限定されない。
ストリング選択トランジスタ（ＳＳＴ）は相応するストリング選択ライン（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）に連結できる。複数のメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣ８）は各々相応するゲートライン（ＧＴＬ１、ＧＴＬ２、．．．、ＧＴＬ８）に連結できる。ゲートライン（ＧＴＬ１、ＧＴＬ２、．．．、ＧＴＬ８）はワードラインに該当することができ、ゲートライン（ＧＴＬ１、ＧＴＬ２、．．．、ＧＴＬ８）の一部はダミーワードラインに該当することができる。接地選択トランジスタ（ＧＳＴ）は相応する接地選択ライン（ＧＳＬ１、ＧＳＬ２、ＧＳＬ３）に連結できる。ストリング選択トランジスタ（ＳＳＴ）は相応するビットライン（ＢＬ１、ＢＬ２、ＢＬ３）に連結され、接地選択トランジスタ（ＧＳＴ）は共通ソースライン（ＣＳＬ）に連結できる。
同一高さのワードライン（例えば、ＧＴＬ１）は共通に連結され、接地選択ライン（ＧＳＬ１、ＧＳＬ２、ＧＳＬ３）及びストリング選択ライン（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）は各々分離できる。図５ｂにはメモリブロック（ＢＬＫ）が８個のゲートライン（ＧＴＬ１、ＧＴＬ２、．．．、ＧＴＬ８）及び３個のビットライン（ＢＬ１、ＢＬ２、ＢＬ３）に連結されるものとして図示されているが、本発明はこれに限定されない。
図６は本発明の実施形態に従う不揮発性メモリ装置のコントロール信号の一例を示す図であり、図７から図１０は本発明の実施形態に従う不揮発性メモリ装置の動作モードの一例を示すタイミング図である。
図７は読出し動作の一例を示し、図８は書込み（write）動作またはプログラム（program）動作の一例を示し、図９はセットフィーチャー（set feature）動作の一例を示し、図１０はゲットフィーチャー（get feature）動作の一例を示す。
図６から図１０にはチップイネーブル信号（／ＣＥ）、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、書込みイネーブル信号（／ＷＥ）、読出しイネーブル信号（／ＲＥ）、データストローブ信号（ＤＱＳ、／ＤＱＳ）、データ信号（ＤＱｘ）、レディー／ビジ信号（Ｒ／Ｂ）の論理レベル及び波形が図示されている。図６から図１０で、Ｈは論理ハイレベルを示し、Ｌは論理ローレベルを示し、Ｈｉ－Ｚはハイインピーダンス状態を示し、ｔＷＣは書込みサイクル時間を示し、ｔＲＣは読出しサイクル時間を示し、ｔＲはメモリセルアレイからページバッファまでのデータ伝達時間を示し、ｔＰＲＯＧはプログラム時間を示し、ｔＦＥＡＴはセットフィーチャー動作またはゲットフィーチャー動作のビジタイム（busy time）を示し、００ｈ、３０ｈ、８０ｈ、１０ｈ、ＥＥｈ、ＥＦｈは各々相応する動作またはモードのコマンドを示し、ＸＸｈはフィーチャー情報またはフィーチャーデータと関連したレジスタアドレスを示す。Ｄ０～Ｄｎは読出しデータまたは書込みデータを示し、Ｒ－Ｂ０～Ｒ－Ｂ３は読出しフィーチャーデータを示し、Ｒ－Ｗ０～Ｒ－Ｗ３は書込みフィーチャーデータを示す。
図６から図１０を参照すると、本発明の実施形態に従う不揮発性メモリ装置は読出しイネーブル信号（／ＲＥ）の遷移に同期して各々のプレーン専属パッドセットに共に含まれる複数のデータパッドを通じて前記読出しデータを出力することができる。
また、本発明の実施形態に従う不揮発性メモリ装置は書込みイネーブル信号（／ＷＥ）の遷移に同期して各々のプレーン専属パッドセットに共に含まれる複数のデータパッドを通じて受信されるコマンド及びアドレスをラッチし、書込みイネーブル信号が活性化されている間に各々のプレーン専属パッドセットに共に含まれる複数のデータパッドを通じて書込みデータを受信するか、または読出しデータを出力することができる。
また、本発明の実施形態に従う不揮発性メモリ装置はコマンドラッチイネーブル信号（ＣＬＥ）及びアドレスラッチイネーブル信号（ＡＬＥ）に基づいて各々のプレーン専属パッドセットに共に含まれる複数のデータパッドを通じて受信されるコマンドまたはアドレスを選択的にラッチすることができる。
図１１は、マルチプレキシング構造の不揮発性メモリ装置を含むメモリシステムを示すブロック図である。
図１１を参照すると、メモリシステム５０はメモリコントローラ６０及びメモリ装置７０を含むことができる。
図１１に図示されたメモリ装置７０は不揮発性メモリ装置でありえ、メモリシステム５０はメモリカード、ＵＳＢメモリ、ＳＳＤなどのフラッシュメモリを基盤とするデータ格納媒体を含むことができる。
データ信号のルーティングを伴う不揮発性メモリ装置７０は複数のメモリプレーン、例えば、ｎ個の（ｎは２以上の自然数）メモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）、複数のデータ経路（ＤＴＰＨ０～ＤＴＰＨｎ－１）、マルチプレクサ（ＭＵＸ）及び共通パッドセット（ＣＰＳＭ）を含むことができる。
複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）の各々は、不揮発性メモリセルを含む複数のメモリセルアレイ（ＭＣＡ０～ＭＣＡｎ－１）の各々、及びビットラインを通じて複数のメモリセルアレイ（ＭＣＡ０～ＭＣＡｎ－１）の各々に含まれる前記不揮発性メモリセルに連結される複数のページバッファ回路（ＰＢＣ０～ＰＢＣｎ－１）の各々を含む。即ち、第１メモリプレーン（ＰＬ＿０）は第１メモリセルアレイ（ＭＣＡ０）及び第１ページバッファ回路（ＰＢＣ０）を含み、第２メモリプレーン（ＰＬ＿１）は第２メモリセルアレイ（ＭＣＡ１）及び第２ページバッファ回路（ＰＢＣ１）を含み、このように第ｎメモリプレーン（ＰＬ＿ｎ－１）は第ｎメモリセルアレイ（ＭＣＡｎ－１）及び第ｎページバッファ回路（ＰＢＣｎ－１）を含むことができる。
複数のデータ経路（ＤＴＰＨ０～ＤＴＰＨｎ－１）の各々は図２を参照して前述したようなデータ入出力回路を含むことができる。
マルチプレクサ（ＭＵＸ）はプレーン選択信号（ＰＳＥＬ）に応答して共通パッドセット（ＣＰＳＭ）を複数のデータ経路（ＤＴＰＨ０～ＤＴＰＨｎ－１）のうちの１つに選択的に連結する。
共通パッドセット（ＣＰＳＭ）は複数のデータパッド（ＤＱ０～ＤＱｍ－１）を含むことができる。メモリコントローラ６０は共通パッドセット（ＣＰＳＭ）に相応するホストパッドセット（ＣＰＳＣ）を含む。ホストパッドセット（ＣＰＳＣ）は不揮発性メモリ装置７０の共通パッドセット（ＣＰＳＭ）に含まれるデータパッドに１つずつ専属的に連結される複数のデータパッドを含む。即ち、ホストパッドセット（ＣＰＳＣ）及び共通パッドセット（ＣＰＳＭ）は各々相応するｍ個のデータパッド（ＤＱ０～ＤＱｍ－１）を含む。
このようなマルチプレキシング構造の不揮発性メモリ装置７０は複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）を有する場合、プレーン情報を受けてどのメモリプレーンのデータを選択するかを示すプレーン選択信号（ＰＳＥＬ）を発生する回路とプレーン選択信号（ＰＳＥＬ）に応答して各プレーンのデータをマルチプレキシングするマルチプレクサの構造が含まれ、メモリプレーン間のデータマルチプレキシングとデータルーティング構造によって電力消費が大きい。特に、高帯域幅（high bandwidth）のために既存のｘ８ ＩＯでｘ３２、ｘ６４、ｘ１２８に拡張時、その電力消費はより大きくなる。
図１２は、図１１の不揮発性メモリ装置のマルチプレーン動作を示す図である。
図１２を参照すると、マルチプレキシング構造の不揮発性メモリ装置７０は共通パッドセット（ＣＰＳＭ）に含まれるｍ個のデータパッド（ＤＱ０～ＤＱｍ－１）を通じて複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）に対する読出し動作のためのアドレスをメモリコントローラ６０から順次に受信する。図１２に図示されたコマンド（００ｈ、３０ｈ）は図６から図１０を参照して前述した通りである。ｔＷＣは書込みイネーブル信号（／ＷＥ）のサイクル周期、即ち書込みサイクル時間（write cycle time）に該当し、１つのアドレスを転送するためにｋ＊ｔＷＣの時間が要求される。ここで、ｋはアドレスのサイクル数に関連する自然数値である。結果的に、メモリコントローラ６０から不揮発性メモリ装置７０にｎ個のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）に対するアドレスを転送するためにｎ＊ｋ＊ｔＷＣの時間が要求される。図１２で、ｔＲは不揮発性メモリ装置７０が内部的にメモリセルアレイからデータを読み出してページバッファ回路にデータを格納することにかかる時間である。ｔＲが経過した後に複数のデータパッド（ＤＱ０～ＤＱｍ－１）を通じて複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）からの読出しデータ（DOUT）が順次に出力される。１つのメモリプレーンに対する読出しデータ（ＤＯＵＴ）に対する転送時間をｔＤＭＡとすると、ｎ個のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）に対するデータ転送のためにｎ＊ｔＤＭＡの時間がかかる。
図１３は、本発明の実施形態に従う不揮発性メモリ装置のマルチプレーン動作を示す図である。
図１、図２、及び図１３を参照すると、本発明の実施形態に従う不揮発性メモリ装置３０は前述した複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）に含まれるｎ＊ｍ個のデータパッド（ＤＱ［ｎｍ－１：０］）を通じてメモリコントローラ２０から複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）に対する読出し動作のためのアドレスを同時に受信することができる。また、複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）に含まれるｎ＊ｍ個のデータパッド（ＤＱ［ｎｍ－１：０］）を通じて複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）からの読出しデータ（ＤＯＵＴ）を並列的に同時に転送することができる。
結果的に、図１２及び図１３の比較から分かるように、本発明の実施形態に従う不揮発性メモリ装置３０のデータ読出し時間はマルチプレキシング構造の不揮発性メモリ装置７０のデータ読出し時間より格段に減少することが分かる。
このように、不揮発性メモリ装置３０は複数のページバッファ回路（ＰＢＣ０～ＰＢＣｎ－１）から提供される複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）に相応する読出しデータを複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）に各々含まれる複数のデータパッドを通じてメモリコントローラ２０に同時に出力することができる。
一方、図面に図示してはいないが、読出し動作と同様に書込み動作で不揮発性メモリ装置３０はメモリコントローラ２０から提供される複数のメモリプレーン（ＰＬ＿０～ＰＬ＿ｎ－１）に相応する書込みデータを複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）に各々含まれる複数のデータパッドを通じて同時に受信して複数のページバッファ回路（ＰＢＣ０～ＰＢＣｎ－１）に各々提供することができる。
一方、マルチプレキシング構造の不揮発性メモリ装置７０と比較して、本発明の実施形態に従う不揮発性メモリ装置３０は各々のプレーン専属パッドセットに含まれる複数のデータパッドは各々のページバッファ回路のみに連結され、図１１に図示したようなマルチプレクサ（ＭＵＸ）を通じて他のページバッファ回路に連結されない。
このように、本発明の実施形態に従う不揮発性メモリ装置及び前記不揮発性メモリ装置を含むメモリシステムは前記複数のプレーン専属パッドセットを通じてデータマルチプレキシング及び／又は信号ルーティングを除去して消費電力を減少させることができる。
図１４は、本発明の実施形態に従う不揮発性メモリ装置のアドレスレイアウトを説明するための図である。
図１４を参照すると、第１アドレスレイアウト（ＡＤＤＬＯ１）は図１１及び１２を参照して説明したマルチプレキシング構造の不揮発性メモリ装置７０に相応し、第２アドレスレイアウト（ＡＤＤＬＯ２）は図１、図２、及び図１３を参照して説明した本発明の実施形態に従う不揮発性メモリ装置３０に相応する。
マルチプレキシング構造の不揮発性メモリ装置７０は、データマルチプレキシングのためにプレーンアドレスをメモリコントローラ６０から受信する。一方、本発明の実施形態に従う不揮発性メモリ装置３０はコマンド及びアドレスが各々のメモリプレーンに専属されるプレーン専属パッドセットを通じて提供されるので、プレーンアドレスが要求されない。結果的に、本発明の実施形態に従う不揮発性メモリ装置３０はプレーンアドレスの転送のための時間（ｔｓ）だけアドレス転送時間を減少することができる。即ち、図１３のｑ＊ｔＷＣは図１２のｋ＊ｔＷＣより小さいことが分かる。
図１５から図２２は、本発明の実施形態に従う不揮発性メモリ装置の動作の実施形態を示す図である。以下、説明及び図示の便宜のために図１５から図２２を参照して不揮発性メモリ装置が８個のメモリプレーンを含み、各々のプレーン専属パッドセットが８個のデータパッドを含む実施形態を説明するが、本発明の実施形態がこのような特定の個数に限定されるのではない。
図１５、図１６、及び図１７を参照すると、メモリシステム１１はメモリコントローラ２１、及び少なくとも１つのメモリ装置３１を含むことができる。
図１１に図示されたメモリ装置３１は不揮発性メモリ装置でありえ、メモリシステム１１はメモリカード、ＵＳＢメモリ、ＳＳＤなどのフラッシュメモリを基盤とするデータ格納媒体を含むことができる。
不揮発性メモリ装置３１はメモリコントローラ２１の制御によって消去、書込みまたは読出し動作などを遂行することができる。このために、不揮発性メモリ装置３１はメモリコントローラ２１からコマンド（ＣＭＤ）、アドレス（ＡＤＤＲ）を受信し、メモリコントローラ２１とプログラム動作または読出し動作のためのデータ（ＤＡＴＡ）を送受信する。また、不揮発性メモリ装置３１はメモリコントローラ２１からコントロール信号及びパワーの提供を受けることができる。
不揮発性メモリ装置３１は複数のメモリプレーン、例えば、８個のメモリプレーン（ＰＬ＿０～ＰＬ＿７）、前述したような８個のデータ経路（図示せず）及び８個のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）を含むことができる。
８個のメモリプレーン（ＰＬ＿０～ＰＬ＿７）の各々は、不揮発性メモリセルを含む８個のメモリセルアレイ（ＭＣＡ０～ＭＣＡ７）の各々、及びビットラインを通じて８個のメモリセルアレイ（ＭＣＡ０～ＭＣＡ７）の各々に含まれる前記不揮発性メモリセルに連結される８個のページバッファ回路（ＰＢＣ０～ＰＢＣ７）の各々を含む。即ち、第１メモリプレーン（ＰＬ＿０）は第１メモリセルアレイ（ＭＣＡ０）及び第１ページバッファ回路（ＰＢＣ０）を含み、第２メモリプレーン（ＰＬ＿１）は第２メモリセルアレイ（ＭＣＡ１）及び第２ページバッファ回路（ＰＢＣ１）を含み、このように第８メモリプレーン（ＰＬ＿７）は第８メモリセルアレイ（ＭＣＡ７）及び第８ページバッファ回路（ＰＢＣ７）を含むことができる。一実施形態において、８個のページバッファ回路（ＰＢＣ０～ＰＢＣ７）の各々は８個のメモリプレーン（ＰＬ＿０～ＰＬ＿７）の各々に含まれるビットラインの個数、即ちページサイズに相応することができる。
８個のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）の各々は８データパッドを含むことができる。即ち、第１プレーン専属パッドセット（ＰＤＰＳＭ＿０）は８個のデータパッド（ＤＱ０～ＤＱ７）を含み、第２プレーン専属パッドセット（ＰＤＰＳＭ＿１）は８個のデータパッド（ＤＱ８～ＤＱ１５）を含み、このように第８プレーン専属パッドセット（ＰＤＰＳＭ＿７）は８個のデータパッド（ＤＱ５６～ＤＱ６３）を含むことができる。したがって、８個の複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）の各々が８個のデータパッドを含むことができ、８個のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）に含まれるデータパッドの総個数は６４個となる。
メモリコントローラ２１は８個のホストパッドセット（ＰＤＰＳＣ＿０～ＰＤＰＳＣ＿７）を含むことができる。８個のホストパッドセット（ＰＤＰＳＣ＿０～ＰＤＰＳＣ＿７）の各々は不揮発性メモリ装置３１の複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）の各々に１つずつ専属的に連結される。８個のホストパッドセット（ＰＤＰＳＣ＿０～ＰＤＰＳＣ＿７）の各々は不揮発性メモリ装置３１の８個のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）の各々に含まれるデータパッドに１つずつ専属的に連結される複数のデータパッドを含む。即ち、第１ホストパッドセット（ＰＤＰＳＣ＿０）及び第１プレーン専属パッドセット（ＰＤＰＳＭ＿０）は各々相応する８個のデータパッド（ＤＱ０～ＤＱ７）を含み、第２ホストパッドセット（ＰＤＰＳＣ＿１）及び第２プレーン専属パッドセット（ＰＤＰＳＭ＿１）は各々相応する８個のデータパッド（ＤＱ８～ＤＱ１５）を含み、このように第８ホストパッドセット（ＰＤＰＳＣ＿７）及び第８プレーン専属パッドセット（ＰＤＰＳＭ＿７）は各々相応する８個のデータパッド（ＤＱ５６～ＤＱ６３）を含むことができる。
図１５、図１６、及び図１７は、本発明の実施形態に従う入出力マッピング構造を示す。図１５に図示したように、８メモリプレーン、４ＫＢのページサイズ構造で高性能直列（sequential）書込み及び読出しのためにＤＱ［６３：０］を使用して３２ＫＢ単位でデータ書込み及び読出しを行うことができる。４ＫＢデータのみ読出しまたは書き込む場合には、２つの場合が可能である。第１は、図１６に図示したように、８メモリプレーンに対するマルチプレーン動作を通じて５１２Ｂデータサイズに動作することができる。この場合は、各メモリプレーン別に４ＫＢ読み出して、５１２Ｂ単位でランダム読出しを連続して遂行する場合に該当する。第２は、図１７に図示したように、特定メモリプレーンで４ＫＢランダム読出しが必要な場合に該当する。この場合には、該当メモリプレーンのみイネーブルし、他のメモリプレーンはディスエーブルさせることができる。
このように、複数のプレーン専属パッドセットのうち、一部のプレーン専属パッドセットに含まれる複数のデータパッドを通じてコマンド及びアドレスを受信して前記一部のプレーン専属パッドセットに相応する一部のメモリプレーンに対してのみ読出し動作または書込み動作を遂行することができる。システム応用に従って高帯域幅直列（high bandwidth sequential）読出し動作か、ランダム読出し動作かによって不揮発性メモリ装置の内部構成を異なるようにすることができる。
図１８を参照すると、本発明の実施形態に従う複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）を含む不揮発性メモリ装置３１は、複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）のうち、１つのプレーン専属パッドセット（ＰＤＳＭ＿０）に含まれる複数のデータパッド（ＤＱ［７：０］）を通じて読出し動作または書込み動作のための開始アドレスを受信し、他の１つのプレーン専属パッドセット（ＰＤＳＭ＿１）に含まれる複数のデータパッド（ＤＱ［１５：８］）を通じて読出し動作（または、書込み動作）のための終了アドレスを受信することができる。図１８には読出し動作の場合を図示したが、書込み動作の場合にも同一な方法が適用できる。
図１９及び図２０を参照すると、本発明の実施形態に従う複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）を含む不揮発性メモリ装置３１は、複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿ｎ－１）のうち、１つのプレーン専属パッドセット（ＰＤＳＭ＿０）に含まれる複数のデータパッド（ＤＱ［７：０］）を通じて読出しデータ（ＤＯＵＴ）を出力するか、または書込みデータを受信し、他の１つのプレーン専属パッドセット（ＰＤＳＭ＿１）に含まれる複数のデータパッド（ＤＱ［１５：８］）を通じて図１９のように不揮発性メモリ装置３１の動作条件を示すフィーチャー情報（ＦＩＯＵＴ）をメモリコントローラ２１に出力するか、または図２０のようにフィーチャー情報（ＦＩＩＮ）をメモリコントローラ２１から受信することができる。前記フィーチャー情報は不揮発性メモリ装置３１の温度情報、防御コード、ＥＣＣ（error correction code）情報などを含むことができる。
図２１を参照すると、本発明の実施形態に従う複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）を含む不揮発性メモリ装置３１はコマンド（００ｈ、３０ｈ）及びアドレス（Ｃ１、Ｃ２、Ｒ１）を互いに異なるプレーン専属パッドセットに含まれる複数のデータパッド（ＤＱ［７：０］～ＤＱ［６３：５６］）を通じて並列的に同時に受信することができる。したがって、コマンド及びアドレスの受信時間をより減少することができる。
図２２を参照すると、本発明の実施形態に従う複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）を含む不揮発性メモリ装置３１は、全てのメモリプレーン（ＰＬ＿０～ＰＬ＿７）に対して読出し動作（ＲＤ）を遂行する第１マルチプレーン動作（ＭＰＯＰ１）を遂行するか、またはメモリプレーン（ＰＬ＿０～ＰＬ＿７）に対して書込み動作（ＰＧＭ）を遂行する第２マルチプレーン動作（ＭＰＯＰ２）を遂行することができる。一方、不揮発性メモリ装置３１はプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）のうち、一部のプレーン専属パッドセット（ＰＤＰＳＭ＿１、ＰＤＰＳＭ＿７）に含まれる複数のデータパッドを用いて一部のプレーン専属パッドセット（ＰＤＰＳＭ＿１、ＰＤＰＳＭ＿７）に相応する一部のメモリプレーン（ＰＬ＿１、ＰＬ＿７）に対して読出し動作（ＲＤ）を遂行する間に他の一部のプレーン専属パッドセット（ＰＤＰＳＭ＿０）に含まれる複数のデータパッドを用いて他の一部のプレーン専属パッドセット（ＰＤＰＳＭ＿０）に相応する他の一部のメモリプレーン（ＰＬ＿０）に対して書込み動作（ＰＧＭ）を遂行する第３マルチプレーン動作（ＭＰＯＰ３）を遂行することができる。
このような多様なマルチプレーン動作のために、不揮発性メモリ装置３１は複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）に各々含まれる複数のデータパッドを通じてメモリコントローラ２１から複数のメモリプレーン（ＰＬ＿０～ＰＬ＿７）の各々に相応するコマンド（ＣＭＤ０～ＣＭＤ７）及びアドレス（ＡＤＤ０～ＡＤＤ７）をメモリプレーン毎に独立的に受信することができる。複数のメモリプレーン（ＰＬ＿０～ＰＬ＿７）の各々に相応するアドレス（ＡＤＤ０～ＡＤＤ７）は互いに独立的に決定されることができ、図２２に図示したように、プレーン別に互いに異なるメモリブロック及び／又は互いに異なるページ（ＰＧａ、ＰＧｂ、ＰＧｃ）に対する動作が独立的に遂行できる。
図２３、図２４、図及び２５は、本発明の実施形態に従う不揮発性メモリ装置のレイアウトの実施形態を示す図である。図２３、図２４、及び図２５のパッドに対する参照符号は図６から図１０の信号の参照符号と同一である。
図２３、図２４、及び図２５を参照すると、複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）の各々は、メモリコントローラから提供されるデータストローブ信号（ＤＱＳ０～ＤＱＳ７）を受信するパッドをさらに含むことができる。図６から図１０に図示したように、不揮発性メモリ装置はデータストローブ信号（ＤＱＳ）の遷移に同期して各々のプレーン専属パッドセットに共に含まれる複数のデータパッドを通じて書込みデータを受信することができる。
図２３、図２４、及び図２５に図示したように、複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）の各々は、各々のプレーン専属パッドセットに相応する各々のメモリプレーンに対する動作を専属的に制御するためにメモリコントローラから提供されるコントロール信号を受信する少なくとも１つのコントロールパッドをさらに含むことができる。
図２３の不揮発性メモリ装置３３はコントロールパッド（／ＣＥ、Ｒ／Ｂ、／ＲＥ、／ＷＥ、ＣＬＥ、ＡＬＥ）が全て共通パッドセット（ＣＰＳＭａ）に含まれた実施形態を示す。図２４の不揮発性メモリ装置３５は、コントロールパッド（／ＣＥ、Ｒ／Ｂ、ＣＬＥ、ＡＬＥ）が共通パッドセット（ＣＰＳＭｂ）に含まれ、コントロールパッド（／ＲＥ０～／ＲＥ７、／ＷＥ０～／ＷＥ７）の各々は複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）の各々に含まれた実施形態を示す。図２５の不揮発性メモリ装置３７は、コントロールパッド（／ＣＥ、Ｒ／Ｂ）が共通パッドセット（ＣＰＳＭｃ）に含まれ、コントロールパッド（／ＲＥ０～／ＲＥ７、／ＷＥ０～／ＷＥ７、ＣＬＥ０～ＣＬＥ７、ＡＬＥ０～ＡＬＥ７）の各々は複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）の各々に含まれた実施形態を示す。
一方、図２３、図２４、及び図２５に図示したように、複数のプレーン専属パッドセット（ＰＤＰＳＭ＿０～ＰＤＰＳＭ＿７）の各々は不揮発性メモリ装置が形成される半導体ダイまたは半導体チップの中央部分で相応するメモリプレーンに隣接して配置できる。このような構造をセンターパッド構造またはワイド入出力構造と称することができる。このようなセンターパッド構造ではページバッファからデータパッドまで最短連結が可能で、電流消費及び信号ルーティングによるオーバーヘッド（overhead）を最小化することができる。センターパッド構造の場合、パッドからパッケージボールまでの連結は再配線層（redistribution layer；ＲＤＬ）を用いて具現できる。
図２６は、本発明の実施形態に従う不揮発性メモリ装置を含むモバイルシステムを示すブロック図である。
図２６を参照すると、モバイルシステム３０００は、アプリケーションプロセッサ（ＡＰ）３１００、通信（Connectivity）部３２００、揮発性メモリ装置（ＶＭ）３３００、不揮発性メモリ装置（ＮＶＭ）３４００、ユーザインターフェース３５００、及びパワーサプライ３６００を含む。
アプリケーションプロセッサ３１００は、インターネットブラウザー、ゲーム、動映像などを提供するアプリケーションを実行することができる。通信部３２００は外部装置と無線通信または有線通信を遂行することができる。揮発性メモリ装置３３００は、アプリケーションプロセッサ３１００により処理されるデータを格納するか、または動作メモリ（Working Memory）として作動することができる。例えば、揮発性メモリ装置３３００はＤＤＲ ＳＤＲＡＭ、ＬＰＤＤＲ ＳＤＲＡＭ、ＧＤＤＲ ＳＤＲＡＭ、ＲＤＲＡＭなどの動的ランダムアクセスメモリでありうる。不揮発性メモリ装置３４００は、モバイルシステム３０００をブーティングするためのブートイメージを格納することができる。ユーザインターフェース３５００は、キーパッド、タッチスクリーンのような１つ以上の入力装置、及び／又はスピーカー、ディスプレイ装置のような１つ以上の出力装置を含むことができる。パワーサプライ３６００は、モバイルシステム３０００の動作電圧を供給することができる。また、実施形態によって、モバイルシステム３０００はカメライメージプロセッサ（Camera Image Processor；ＣＩＳ）をさらに含むことができ、メモリカード（Memory Card）、ソリッドステートドライブ（Solid State Drive；ＳＳＤ）、ハードディスクドライブ（Hard Disk Drive；ＨＤＤ）、ＣＤ－ＲＯＭなどの格納装置をさらに含むことができる。
不揮発性メモリ装置３４００は、図１から図２５を参照して前述したような複数のプレーン専属パッドセットを含むことができる。前述したように、前記複数のプレーン専属パッドセットの各々は、メモリコントローラから提供される書込みデータを受信して前記各々のページバッファ回路に提供し、前記各々のページバッファ回路から提供される読出しデータを前記メモリコントローラに出力するように前記各々のデータ経路を通じて前記各々のページバッファ回路に専属的に連結される複数のデータパッドを含むことができる。
以上、説明したように、本発明の実施形態に従う不揮発性メモリ装置及び前記不揮発性メモリ装置を含むメモリシステムは、複数のメモリプレーンの各々に専属的に割り当てられる複数のプレーン専属パッドセットを通じてデータ転送の遅延を減少し、並列的なデータ転送を支援することによって、データ転送帯域幅を増加させることができる。
また、本発明の実施形態に従う不揮発性メモリ装置及び前記不揮発性メモリ装置を含むメモリシステムは、前記複数のプレーン専属パッドセットを通じてデータマルチプレキシング及び／又は信号ルーティングを除去して消費電力を減少させることができる。
本発明の実施形態は、不揮発性メモリ装置及びこれを含むシステムに有用に利用できる。特に、本発明の実施形態はメモリカード、ソリッドステートドライブ（Solid State Drive；ＳＳＤ）、エンベデッドマルチメディアカード（ｅＭＭＣ、embedded multimedia card）、コンピュータ（computer）、ノートブック（laptop）、携帯電話（cellular phone）、スマートフォン（smart phone）、ＭＰ３プレーヤー、ＰＤＡ（Personal Digital Assistants）、ＰＭＰ（Portable Multimedia Player）、デジタルＴＶ、デジタルカメラ、ポータブルゲームコンソール（portable game console）、ナビゲーション（navigation）機器、ウェアラブル（wearable）機器、ＩｏＴ（internet of things；）機器、ＩｏＥ（internet of everything：）機器、ｅ－ブック（e-booｋ）、ＶＲ（virtual reality）機器、ＡＲ（augmented reality）機器などの電子機器に一層有用に適用できる。
前記では本発明の好ましい実施形態を参照して説明したが、該当技術分野の熟練した当業者は以下の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解することができる。
１０、１１ メモリシステム
２０、２１ メモリコントローラ
３０、３１、３３、３５、３７ 不揮発性メモリ装置
４０１、４０２、４０３ メモリプレーン
４１１、４１２、４１３ データ経路
４２１、４２２、４２３ プレーン専属パッドセット（ＰＤＰＳＭ）
４３０ 行デコーダ
４５０ 制御回路
４６０ 電圧生成器

Claims (20)

  1. １つの半導体チップ上の不揮発性メモリ装置であって、
    不揮発性メモリセルを含む複数のメモリセルアレイの各々、及びビットラインを通じて前記複数のメモリセルアレイの各々に含まれる前記不揮発性メモリセルに連結される複数のページバッファ回路の各々、を含む複数のメモリプレーンと、
    複数のデータ経路の各々を通じて前記複数のページバッファ回路の各々に１つずつ専属的に連結される複数のプレーン専属パッドセットとを含む、不揮発性メモリ装置。
  2. 前記複数のプレーン専属パッドセットの各々は、
    メモリコントローラから提供される書込みデータを受信して前記各々のページバッファ回路に提供し、前記各々のページバッファ回路から提供される読出しデータを前記メモリコントローラに出力するように前記各々のデータ経路を通じて前記各々のページバッファ回路に専属的に連結される複数のデータパッドを含むことを特徴とする、請求項１に記載の不揮発性メモリ装置。
  3. 前記不揮発性メモリ装置は、
    前記メモリコントローラから提供される前記複数のメモリプレーンに相応する前記書込みデータを前記複数のプレーン専属パッドセットに各々含まれる前記複数のデータパッドを通じて同時に受信して前記複数のページバッファ回路に各々提供し、
    前記複数のページバッファ回路から提供される前記複数のメモリプレーンに相応する前記読出しデータを前記複数のプレーン専属パッドセットに各々含まれる前記複数のデータパッドを通じて前記メモリコントローラに同時に出力することを特徴とする、請求項２に記載の不揮発性メモリ装置。
  4. 前記各々のプレーン専属パッドセットに含まれる前記複数のデータパッドは前記各々のページバッファ回路のみに連結され、マルチプレクサを通じて他のページバッファ回路に連結されないことを特徴とする、請求項２に記載の不揮発性メモリ装置。
  5. 前記不揮発性メモリ装置は、
    前記メモリコントローラから転送されるコマンド及びアドレスを前記複数のデータパッドを通じて受信することを特徴とする、請求項２に記載の不揮発性メモリ装置。
  6. 前記不揮発性メモリ装置は、
    前記複数のプレーン専属パッドセットに各々含まれる前記複数のデータパッドを通じて前記メモリコントローラから前記複数のメモリプレーンの各々に相応する前記コマンド及び前記アドレスをメモリプレーン毎に独立的に受信することを特徴とする、請求項５に記載の不揮発性メモリ装置。
  7. 前記不揮発性メモリ装置は、
    前記複数のプレーン専属パッドセットのうち、一部のプレーン専属パッドセットに含まれる前記複数のデータパッドを通じて前記コマンド及び前記アドレスを受信して前記一部のプレーン専属パッドセットに相応する一部のメモリプレーンに対してのみ読出し動作または書込み動作を遂行することを特徴とする、請求項５に記載の不揮発性メモリ装置。
  8. 前記不揮発性メモリ装置は、
    前記複数のプレーン専属パッドセットのうち、１つのプレーン専属パッドセットに含まれる前記複数のデータパッドを通じて読出し動作または書込み動作のための開始アドレスを受信し、他の１つのプレーン専属パッドセットに含まれる前記複数のデータパッドを通じて前記読出し動作または前記書込み動作のための終了アドレスを受信することを特徴とする、請求項５に記載の不揮発性メモリ装置。
  9. 前記不揮発性メモリ装置は、
    前記複数のプレーン専属パッドセットのうち、１つのプレーン専属パッドセットに含まれる前記複数のデータパッドを通じて前記読出しデータを出力するか、または前記書込みデータを受信し、他の１つのプレーン専属パッドセットに含まれる前記複数のデータパッドを通じて前記不揮発性メモリ装置の動作条件を示すフィーチャー情報を出力または受信することを特徴とする、請求項５に記載の不揮発性メモリ装置。
  10. 前記不揮発性メモリ装置は、
    前記複数のプレーン専属パッドセットのうち、一部のプレーン専属パッドセットに含まれる前記複数のデータパッドを用いて前記一部のプレーン専属パッドセットに相応する一部のメモリプレーンに対して読出し動作を遂行する間に他の一部のプレーン専属パッドセットに含まれる前記複数のデータパッドを用いて前記他の一部のプレーン専属パッドセットに相応する他の一部のメモリプレーンに対して書込み動作を遂行することを特徴とする、請求項５に記載の不揮発性メモリ装置。
  11. 前記複数のプレーン専属パッドセットの各々は、
    前記各々のプレーン専属パッドセットに相応する各々のメモリプレーンに対する動作を専属的に制御するために前記メモリコントローラから提供されるコントロール信号を受信する少なくとも１つのコントロールパッドをさらに含むことを特徴とする、請求項２に記載の不揮発性メモリ装置。
  12. 前記複数のプレーン専属パッドセットの各々は、
    前記メモリコントローラから提供されるデータストローブ信号を受信するパッドをさらに含み、
    前記不揮発性メモリ装置は前記データストローブ信号の遷移に同期して前記各々のプレーン専属パッドセットに共に含まれる前記複数のデータパッドを通じて前記書込みデータを受信することを特徴とする、請求項２に記載の不揮発性メモリ装置。
  13. 前記複数のプレーン専属パッドセットの各々は、
    前記メモリコントローラから提供される読出しイネーブル信号を受信するパッドをさらに含み、
    前記不揮発性メモリ装置は前記読出しイネーブル信号の遷移に同期して前記各々のプレーン専属パッドセットに共に含まれる前記複数のデータパッドを通じて前記読出しデータを出力することを特徴とする、請求項２に記載の不揮発性メモリ装置。
  14. 前記複数のプレーン専属パッドセットの各々は、
    前記メモリコントローラから提供される書込みイネーブル信号を受信するパッドをさらに含み、
    前記不揮発性メモリ装置は前記書込みイネーブル信号の遷移に同期して前記各々のプレーン専属パッドセットに共に含まれる前記複数のデータパッドを通じて受信されるコマンド及びアドレスをラッチし、前記書込みイネーブル信号が活性化されている間に前記各々のプレーン専属パッドセットに共に含まれる前記複数のデータパッドを通じて前記書込みデータを受信するか、または前記読出しデータを出力することを特徴とする、請求項２に記載の不揮発性メモリ装置。
  15. 前記複数のプレーン専属パッドセットの各々は、
    前記メモリコントローラから提供されるコマンドラッチイネーブル信号を受信するパッド及びアドレスラッチイネーブル信号を受信するパッドをさらに含み、
    前記不揮発性メモリ装置は前記コマンドラッチイネーブル信号及び前記アドレスラッチイネーブル信号に基づいて前記各々のプレーン専属パッドセットに共に含まれる前記複数のデータパッドを通じて受信されるコマンドまたはアドレスを選択的にラッチすることを特徴とする、請求項２に記載の不揮発性メモリ装置。
  16. メモリコントローラから転送されるコマンド及びアドレスを受信するパッドを含むコマンド－アドレスパッドセットと、
    前記コマンド－アドレスパッドセットを通じて受信される前記コマンド及び前記アドレスに基づいて前記複数のメモリプレーンに対して共通に適用される制御信号、ローアドレス、及びコラムアドレスを発生する共通コマンド－アドレスデコーダをさらに含むことを特徴とする、請求項１に記載の不揮発性メモリ装置。
  17. １つの半導体チップ上の不揮発性メモリ装置と、
    前記不揮発性メモリ装置の動作を制御するメモリコントローラを含み、
    前記不揮発性メモリ装置は、
    不揮発性メモリセルを含む複数のメモリセルアレイの各々、及びビットラインを通じて前記複数のメモリセルアレイの各々に含まれる前記不揮発性メモリセルに連結される複数のページバッファ回路の各々、を含む複数のメモリプレーンと、
    複数のデータ経路の各々を通じて前記複数のページバッファ回路の各々に１つずつ専属的に連結される複数のプレーン専属パッドセットとを含む、メモリシステム。
  18. 前記メモリコントローラは、
    前記複数のプレーン専属パッドセットの各々に１つずつ専属的に連結される複数のホストパッドセットを含むことを特徴とする、請求項１７に記載のメモリシステム。
  19. 前記複数のプレーン専属パッドセットの各々は、
    前記メモリコントローラから提供される書込みデータを受信して前記各々のページバッファ回路に提供し、前記各々のページバッファ回路から提供される読出しデータを前記メモリコントローラに出力するように前記各々のデータ経路を通じて前記各々のページバッファ回路に専属的に連結される複数のデータパッドを含み、
    前記複数のホストパッドセットの各々は、
    前記複数のデータパッドに１つずつ専属的に連結される複数のホストデータパッドを含むことを特徴とする、請求項１８に記載のメモリシステム。
  20. １つの半導体チップ上の垂直型ナンドフラッシュメモリ装置であって、
    垂直方向に積層されてセルストリングを形成するナンドフラッシュメモリセルを含む複数のメモリセルアレイの各々、及びビットラインを通じて前記複数のメモリセルアレイの各々に含まれる前記セルストリングに連結される複数のページバッファ回路の各々、を含む複数のメモリプレーンと、
    複数のデータ経路の各々を通じて前記複数のページバッファ回路の各々に１つずつ専属的に連結される複数のプレーン専属パッドセットとを含む、垂直型ナンドフラッシュメモリ装置。
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