KR20230106920A - 스토리지 시스템 및 이를 포함하는 컴퓨팅 시스템 - Google Patents
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Abstract
스토리지 시스템은 제1 라이트 버퍼 및 제1 비휘발성 메모리 장치를 포함하는 제1 스토리지 장치, 및 제2 라이트 버퍼 및 제2 비휘발성 메모리 장치를 포함하는 제2 스토리지 장치를 포함한다. 제1 스토리지 장치가 호스트로부터 라이트 데이터를 수신할 때 제1 라이트 버퍼의 사용 버퍼 사이즈가 제1 기준 버퍼 사이즈를 초과하는 경우, 제1 스토리지 장치는 제2 스토리지 장치에 라이트 데이터를 전송하고, 제2 스토리지 장치는 라이트 데이터를 저장한다. 이에 따라, 스토리지 시스템의 라이트 속도 및 라이트 성능이 향상될 수 있다.
Description
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 스토리지 시스템, 및 상기 스토리지 시스템을 포함하는 컴퓨팅 시스템에 관한 것이다.
비휘발성 메모리 장치를 포함하는 스토리지 장치는 호스트로부터 수신된 라이트 데이터를 라이트 버퍼에 우선 라이트하고, 이후에 상기 비휘발성 메모리 장치에 상기 라이트 버퍼에 저장된 상기 라이트 데이터를 라이트하는 레이지 라이트(Lazy Write) 동작을 수행할 수 있다. 상기 라이트 버퍼에 대한 데이터 라이트 동작의 속도가 상기 비휘발성 메모리 장치에 대한 데이터 라이트 동작의 속도보다 빠르므로, 상기 스토리지 장치는 이러한 레이지 라이트 동작에 의해 상기 호스트로부터의 라이트 커맨드에 신속하게 응답할 수 있다.
다만, 스토리지 장치의 라이트 버퍼의 모든 저장 공간에 라이트 데이터가 저장된 경우, 즉 상기 라이트 버퍼가 프리 버퍼를 가지지 않는 경우, 상기 라이트 버퍼에 새로운 라이트 데이터를 라이트하는 데이터 라이트 동작은 상기 라이트 버퍼가 상기 프리 버퍼를 확보하도록 상기 라이트 버퍼에 저장된 라이트 데이터가 비휘발성 메모리 장치에 라이트될 때까지 대기하여야 한다.
본 발명의 일 목적은 향상된 라이트 성능을 가지는 스토리지 시스템을 제공하는 것이다.
본 발명의 다른 목적은 향상된 라이트 성능을 가지는 스토리지 시스템을 포함하는 컴퓨팅 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 스토리지 시스템은, 제1 라이트 버퍼 및 제1 비휘발성 메모리 장치를 포함하는 제1 스토리지 장치, 및 제2 라이트 버퍼 및 제2 비휘발성 메모리 장치를 포함하는 제2 스토리지 장치를 포함한다. 상기 제1 스토리지 장치가 호스트로부터 라이트 데이터를 수신할 때 상기 제1 라이트 버퍼의 사용 버퍼 사이즈가 제1 기준 버퍼 사이즈를 초과하는 경우, 상기 제1 스토리지 장치는 상기 제2 스토리지 장치에 상기 라이트 데이터를 전송하고, 상기 제2 스토리지 장치는 상기 라이트 데이터를 저장한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 컴퓨팅 시스템은 스토리지 시스템, 및 상기 스토리지 시스템에 데이터를 저장하는 호스트를 포함한다. 상기 스토리지 시스템은, 제1 라이트 버퍼 및 제1 비휘발성 메모리 장치를 포함하는 제1 스토리지 장치, 및 제2 라이트 버퍼 및 제2 비휘발성 메모리 장치를 포함하는 제2 스토리지 장치를 포함한다. 상기 제1 스토리지 장치가 상기 호스트로부터 라이트 데이터를 수신할 때 상기 제1 라이트 버퍼의 사용 버퍼 사이즈가 기준 버퍼 사이즈를 초과하는 경우, 상기 제1 스토리지 장치는 상기 제2 스토리지 장치에 상기 라이트 데이터를 전송하고, 상기 제2 스토리지 장치는 상기 라이트 데이터를 저장한다.
상기와 같은 본 발명의 실시예들에 따른 스토리지 시스템 및 컴퓨팅 시스템에서, 제1 스토리지 장치가 호스트로부터 라이트 데이터를 수신할 때 상기 제1 스토리지 장치의 제1 라이트 버퍼의 사용 버퍼 사이즈가 기준 버퍼 사이즈를 초과하는 경우, 상기 제1 스토리지 장치는 제2 스토리지 장치에 상기 라이트 데이터를 전송하고, 상기 제2 스토리지 장치는 상기 라이트 데이터를 저장할 수 있다. 이에 따라, 상기 제1 스토리지 장치는 상기 제1 라이트 버퍼가 비워질 때까지 대기하지 않고 상기 호스트로부터의 라이트 커맨드에 신속하게 응답할 수 있고, 상기 스토리지 시스템의 라이트 속도 및 라이트 성능이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 스토리지 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 스토리지 시스템의 동작의 일 예를 설명하기 위한 순서도이다.
도 3은 제1 라이트 버퍼의 사용 버퍼 사이즈가 제1 기준 버퍼 사이즈를 초과하는 일 예를 설명하기 위한 블록도이다.
도 4a 내지 도 4c는 다른 스토리지 버퍼들의 라이트 버퍼들의 잔여 버퍼 사이즈들이 확인되는 일 예를 설명하기 위한 도면들이다.
도 5는 제1 스토리지 장치가 라이트 데이터를 제2 스토리지 장치에 전송하는 일 예를 설명하기 위한 도면이다.
도 6은 제1 스토리지 장치가 제2 스토리지 장치에 일시적으로 저장된 라이트 데이터를 수신하는 일 예를 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 스토리지 시스템의 동작의 일 예를 설명하기 위한 순서도이다.
도 8은 제2 스토리지 장치가 제2 비휘발성 메모리 장치에 라이트 데이터를 일시적으로 저장하는 일 예를 설명하기 위한 도면이다.
도 9는 제1 스토리지 장치의 제1 맵핑 테이블의 일 예를 나타내는 도면이다.
도 10은 제1 스토리지 장치가 제2 스토리지 장치의 제2 비휘발성 메모리 장치에 일시적으로 저장된 라이트 데이터를 수신하는 일 예를 설명하기 위한 도면이다.
도 11a 및 도 11b는 본 발명의 또 다른 실시예에 따른 스토리지 시스템의 동작의 일 예를 설명하기 위한 순서도이다.
도 12는 제2 스토리지 장치가 제2 비휘발성 메모리 장치의 오버-프로비저닝 영역에 라이트 데이터를 일시적으로 저장하는 일 예를 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 스토리지 장치에 포함된 비휘발성 메모리 장치의 일 예를 나타내는 블록도이다.
도 15는 도 14의 비휘발성 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 16은 도 15를 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 17는 본 발명의 실시예들에 따른 스토리지 장치에 포함된 비휘발성 메모리 장치의 일 예를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 스토리지 시스템의 동작의 일 예를 설명하기 위한 순서도이다.
도 3은 제1 라이트 버퍼의 사용 버퍼 사이즈가 제1 기준 버퍼 사이즈를 초과하는 일 예를 설명하기 위한 블록도이다.
도 4a 내지 도 4c는 다른 스토리지 버퍼들의 라이트 버퍼들의 잔여 버퍼 사이즈들이 확인되는 일 예를 설명하기 위한 도면들이다.
도 5는 제1 스토리지 장치가 라이트 데이터를 제2 스토리지 장치에 전송하는 일 예를 설명하기 위한 도면이다.
도 6은 제1 스토리지 장치가 제2 스토리지 장치에 일시적으로 저장된 라이트 데이터를 수신하는 일 예를 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 스토리지 시스템의 동작의 일 예를 설명하기 위한 순서도이다.
도 8은 제2 스토리지 장치가 제2 비휘발성 메모리 장치에 라이트 데이터를 일시적으로 저장하는 일 예를 설명하기 위한 도면이다.
도 9는 제1 스토리지 장치의 제1 맵핑 테이블의 일 예를 나타내는 도면이다.
도 10은 제1 스토리지 장치가 제2 스토리지 장치의 제2 비휘발성 메모리 장치에 일시적으로 저장된 라이트 데이터를 수신하는 일 예를 설명하기 위한 도면이다.
도 11a 및 도 11b는 본 발명의 또 다른 실시예에 따른 스토리지 시스템의 동작의 일 예를 설명하기 위한 순서도이다.
도 12는 제2 스토리지 장치가 제2 비휘발성 메모리 장치의 오버-프로비저닝 영역에 라이트 데이터를 일시적으로 저장하는 일 예를 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 스토리지 장치에 포함된 비휘발성 메모리 장치의 일 예를 나타내는 블록도이다.
도 15는 도 14의 비휘발성 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 16은 도 15를 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 17는 본 발명의 실시예들에 따른 스토리지 장치에 포함된 비휘발성 메모리 장치의 일 예를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 스토리지 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 1을 참조하면, 컴퓨팅 시스템(100)은 복수의 스토리지 장치들(220, 240, 260)을 포함하는 스토리지 시스템(200), 및 스토리지 시스템(200)에 데이터를 저장하는 호스트(120)를 포함한다.
일 실시예에서, 컴퓨팅 시스템(100)은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 디지털 TV(digital television), 셋-탑 박스(set-top box) 등의 임의의 컴퓨팅 시스템일 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 컴퓨팅 시스템(100)은 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC(Personal Computer), 노트북(laptop computer), PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 카메라(digital camera), 캠코더(camcorder), 휴대용 게임 콘솔(portable game console), 음악 재생기(music player), 동영상 재생기(video player), 내비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등의 임의의 모바일 컴퓨팅 시스템일 수 있다.
호스트(120)는 호스트 프로세서(140) 및 호스트 메모리(160)를 포함할 수 있다. 호스트 프로세서(140)는 호스트 메모리(160)에 저장된 데이터를 스토리지 시스템(200)에 라이트 데이터로서 전송하거나, 스토리지 시스템(200)으로부터 리드된 리드 데이터를 호스트 메모리(160)에 저장할 수 있다.
일 실시예에서, 호스트 프로세서(140)와 호스트 메모리(160)는 별도의 반도체 칩들로 구현될 수 있다. 다른 실시예에서, 호스트 프로세서(140)와 호스트 메모리(160)는 동일한 반도체 칩에 집적될 수 있다. 일 예로서, 호스트 프로세서(140)는 애플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 상기 애플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한 호스트 메모리(160)는 상기 애플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 상기 애플리케이션 프로세서의 외부에 배치되는 비휘발성 메모리 또는 메모리 모듈일 수 있다.
스토리지 시스템(200)은 인터페이스 버스(180)를 통하여 호스트(120)에 연결될 수 있다. 일 실시예에서, 인터페이스 버스(180)는 PCIe(Peripheral Component Interconnection express) 버스 또는 NVMe(Non-Volatile Memory express) 버스일 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 인터페이스 버스(180)는 ATA(Advanced Technology Attachment) 버스, SATA(Serial ATA) 버스, e-SATA(external SATA) 버스, SCSI(Small Computer Small Interface) 버스, SAS(Serial Attached SCSI) 버스, PCI 버스, IEEE 1394 버스, USB(Universal Serial Bus), SD(Secure Digital) 카드 버스, MMC(Multi-Media Card) 버스, UFS(Universal Flash Storage) 버스, eMMC(embedded MMC) 버스, eUFS(embedded UFS) 버스, CF(Compact Flash) 카드 버스 등일 수 있으나, 이에 한정되지 않는다.
스토리지 시스템(200)은 N개(N은 2 이상의 정수)의 스토리지 장치들(220, 240, 260)을 포함할 수 있다. 일 실시예에서, 각 스토리지 장치(220, 240, 260)는 SSD(Solid State Drive) 장치일 수 있다. 이 경우, 각 스토리지 장치(220, 240, 260)는 NVMe 표준을 따르는 SSD 장치일 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 각 스토리지 장치(220, 240, 260)는 UFS 장치, MMC 장치 또는 eMMC 장치일 수 있다. 또 다른 실시예에서, 각 스토리지 장치(220, 240, 260)는 SD 카드, 마이크로 SD 카드, 메모리 스틱(Memory Stick), 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드 또는 이와 유사한 형태로 구현될 수 있다.
각 스토리지 장치(220, 240, 260)는 라이트 버퍼(222, 242) 및 비휘발성 메모리 장치(224, 244)를 포함할 수 있다. 예를 들어, 제1 스토리지 장치(220)는 제1 라이트 버퍼(222) 및 제1 비휘발성 메모리 장치(224)를 포함하고, 제2 스토리지 장치(240)는 제2 라이트 버퍼(242) 및 제2 비휘발성 메모리 장치(244)를 포함할 수 있다.
각 라이트 버퍼(222, 242)는 상응하는 비휘발성 메모리 장치(224, 244)에 라이트될 데이터를 일시적으로 저장할 수 있다. 예를 들어, 호스트(120)로부터 라이트 데이터를 라이트할 것을 요청하는 라이트 커맨드를 수신하면, 제1 스토리지 장치(220)는 호스트(120)로부터 수신된 상기 라이트 데이터를 제1 라이트 버퍼(222)에 일시적으로 저장하고, 제1 비휘발성 메모리 장치(224)에 제1 라이트 버퍼(222)에 저장된 상기 라이트 데이터를 라이트할 수 있다. 한편, 각 라이트 버퍼(222, 242)에 대한 데이터 라이트 동작의 속도는 각 비휘발성 메모리 장치(224, 244)에 대한 데이터 라이트 동작의 속도보다 빠를 수 있고, 따라서 각 스토리지 장치(220, 240, 260)는 라이트 버퍼(222, 242)를 이용하여 상기 라이트 커맨드에 신속하게 응답할 수 있다.
일 실시예에서, 도 13을 참조하여 후술되는 바와 같이, 각 라이트 버퍼(222, 242)는 버퍼 메모리에 포함될 수 있다. 상기 버퍼 메모리는 상기 라이트 데이터를 일시적으로 저장하기 위한 라이트 버퍼(222, 242), 리드 데이터를 일시적으로 저장하기 위한 리드 버퍼, 및 스토리지 장치(220, 240, 260) 내의 내부 동작을 위한 내부 버퍼를 포함할 수 있다. 예를 들어, 제1 스토리지 장치(220)의 제1 메모리 버퍼는 제1 라이트 버퍼(222), 제1 리드 버퍼 및 제1 내부 버퍼를 포함하고, 제2 스토리지 장치(240의 제2 메모리 버퍼는 제2 라이트 버퍼(242), 제2 리드 버퍼 및 제2 내부 버퍼를 포함할 수 있다. 일 실시예에서, 상기 버퍼 메모리는 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 장치로 구현될 수 있다. 다른 실시에에서, 상기 버퍼 메모리는 플래시 메모리와 같은 비휘발성 메모리 장치로 구현될 수 있다. 이 경우, 각 비휘발성 메모리 장치(224, 244)는 MLC(Multi-Level Cell) 메모리로 구현되고, 상기 버퍼 메모리는 상기 MLC 메모리보다 신속한 SLC(Single Level Cell) 메모리로 구현될 수 있다. 또한, 일 실시예에서, 도 13에 도시된 바와 같이, 상기 버퍼 메모리는 각 스토리지 장치(220, 240, 260)의 스토리지 컨트롤러의 내부에 위치할 수 있다. 다른 실시예에서, 상기 버퍼 메모리는 상기 스토리지 컨트롤러의 외부에 위치한 별도의 반도체 칩으로 구현될 수 있다. 또 다른 실시예에서, 각 비휘발성 메모리 장치(224, 244)의 일부 영역(예를 들어, SLC 영역)이 상기 버퍼 메모리로 이용될 수 있다.
각 비휘발성 메모리 장치(224, 244)는 호스트(120)로부터 상응하는 라이트 버퍼(222, 242)를 통하여 수신된 상기 라이트 데이터를 저장할 수 있다. 또한, 각 비휘발성 메모리 장치(224, 244)에 저장된 데이터는 리드 데이터로서 상기 리드 버퍼를 통하여 호스트(120)에 제공될 수 있다. 일 실시예에서, 각 비휘발성 메모리 장치(224, 244)는 NAND 플래시 메모리(Flash Memory)로 구현될 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 각 비휘발성 메모리 장치(224, 244)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리를 포함할 수 있다.
본 발명의 실시예들에 따른 스토리지 시스템(200)에서, 각 스토리지 장치(예를 들어, 220)는 자신의 라이트 버퍼(예를 들어, 222)가 풀(Full)이거나 임계치(Threshold) 이상 사용 중일 때, 다른 스토리지 장치들(예를 들어, 240, 260)의 라이트 버퍼들(예를 들어, 242)를 활용할 수 있다. 예를 들어, 제1 스토리지 장치(220)가 호스트(120)로부터 상기 라이트 데이터를 수신하면, 제1 스토리지 장치(220)는 제1 라이트 버퍼(222)의 사용 버퍼 사이즈를 제1 기준 버퍼 사이즈와 비교할 수 있다. 여기서, 각 라이트 버퍼(222, 242)는 복수의 버퍼들을 포함하고, 상기 사용 버퍼 사이즈는 상기 복수의 버퍼들 중 데이터가 저장된 버퍼들의 사이즈를 나타내고, 상기 복수의 버퍼들의 전체 사이즈로부터 프리 버퍼들의 사이즈가 감산된 값을 가질 수 있다. 또한, 상기 제1 기준 버퍼 사이즈는 각 라이트 버퍼(222, 242)의 최대 버퍼 사이즈(즉, 상기 복수의 버퍼들의 상기 전체 사이즈)이거나, 상기 최대 버퍼 사이즈보다 낮은 값을 가질 수 있다. 제1 라이트 버퍼(222)의 상기 사용 버퍼 사이즈가 상기 제1 기준 버퍼 사이즈를 초과하는 경우, 제1 스토리지 장치(220)는 다른 스토리지 장치들(240, 260)의 라이트 버퍼들(242)의 잔여 버퍼 사이즈들 또는 프리 버퍼 사이즈들을 확인할 수 있다.
일 실시예에서, 다른 스토리지 장치들(240, 260) 중 하나, 예를 들어 제2 스토리지 장치(240)에 상기 라이트 데이터를 전송하기 전에, 제2 스토리지 장치(240)의 제2 라이트 버퍼(242)의 잔여 버퍼 사이즈를 확인하도록, 제1 스토리지 장치(220)는 제2 스토리지 장치(240)에 버퍼 상황 요청 신호를 전송하고, 제2 스토리지 장치(240)는 상기 버퍼 상황 요청 신호에 응답하여 제1 스토리지 장치(220)에 제2 라이트 버퍼(242)의 상기 잔여 버퍼 사이즈를 포함하는 버퍼 상황 응답을 전송할 수 있다. 제2 스토리지 장치(240)의 제2 라이트 버퍼(242)가 여유 공간, 즉 프리 버퍼들을 가지는 경우, 제1 스토리지 장치(220)는 제2 스토리지 장치(240)에 상기 라이트 데이터를 전송할 수 있다.
일 실시예에서, 제1 스토리지 장치(220)는 P2P(Pier-to-Pier) 통신을 통하여 상기 라이트 데이터를 제2 스토리지 장치(240)에 직접 전송할 수 있다. 일반적으로, 제1 스토리지 장치(220)의 데이터가 제2 스토리지 장치(240)로 전송되는 경우, 제1 스토리지 장치(220)의 상기 데이터가 호스트 프로세서(140)를 통하여 호스트 메모리(160)에 저장되고, 호스트 메모리(160)에 저장된 상기 데이터가 호스트 프로세서(140)를 통하여 제2 스토리지 장치(240)로 전송될 수 있다. 그러나, 본 발명의 실시예들에 따른 스토리지 시스템(200)에서는, 상기 라이트 데이터가, 호스트(120)의 관여 없이 또는 호스트 메모리(160)에 저장되지 않고, 제1 스토리지 장치(220)로부터 인터페이스 버스(180)를 통하여 제2 스토리지 장치(240)에 직접 전송될 수 있다. 일 실시예에서, 각 스토리지 장치(220, 240, 260)는 상기 NVMe 표준을 따르는 SSD 장치이고, 제1 스토리지 장치(220)는 CMB(Controller Memory Buffer) 및/또는 PMR(Persistent Memory Region)을 이용한 P2P 통신을 통하여 상기 라이트 데이터를 제2 스토리지 장치(240)에 직접 전송할 수 있다. 다른 실시예에서, 제1 스토리지 장치(220)는 CXL(Compute eXpress Link)의 P2P 통신을 통하여 상기 라이트 데이터를 제2 스토리지 장치(240)에 직접 전송할 수 있다. 또 다른 실시예에서, 제1 스토리지 장치(220)는 CCIX(Cache Coherent Interconnect for Accelerators)의 P2P 통신을 통하여 상기 라이트 데이터를 제2 스토리지 장치(240)에 직접 전송할 수 있다.
제2 스토리지 장치(240)는 상기 P2P 통신을 통하여 전송된 상기 라이트 데이터를 제2 라이트 버퍼(242)에 저장할 수 있다. 일 실시예에서, 제1 스토리지 장치(220)에 상기 라이트 데이터를 전송할 때까지, 제2 스토리지 장치(240)는 제2 라이트 버퍼(242)에 상기 라이트 데이터를 저장할 수 있다. 다른 실시예에서, 제2 스토리지 장치(240)는 제2 라이트 버퍼(242)에 저장된 상기 라이트 데이터를 제2 비휘발성 메모리 장치(244)(의 일반 영역)에 저장할 수 있다. 또 다른 실시예에서, 제2 비휘발성 메모리 장치(244)는 호스트(120)에 의해 액세스되는 일반 영역뿐만 아니라, 호스트(120)에 의해 액세스되지 않는 오버-프로비저닝 영역을 포함하고, 제2 스토리지 장치(240)는 제2 라이트 버퍼(242)에 저장된 상기 라이트 데이터를 제2 비휘발성 메모리 장치(244)의 상기 오버-프로비저닝 영역에 저장할 수 있다.
제1 스토리지 장치(220)가 호스트(120)로부터 상기 라이트 데이터에 대한 리드 커맨드를 수신하거나, 제1 라이트 버퍼(222)의 상기 사용 버퍼 사이즈가 제2 기준 버퍼 사이즈 이하로 감소된 경우, 제1 스토리지 장치(220)는 제2 스토리지 장치(240)로부터 상기 라이트 데이터를 수신할 수 있다.
예를 들어, 상기 라이트 데이터가 제2 스토리지 장치(240)에 저장되어 있는 동안 제1 스토리지 장치(220)가 호스트(120)로부터 상기 라이트 데이터에 대한 상기 리드 커맨드를 수신하는 경우, 제1 스토리지 장치(220)는 (예를 들어, CMR/PMR, CXL 또는 CCIX의) 상기 P2P 통신을 통하여 제2 스토리지 장치(240)에 상기 라이트 데이터를 요청하고, 제2 스토리지 장치(240)는 (예를 들어, CMR/PMR, CXL 또는 CCIX의) 상기 P2P 통신을 통하여 상기 라이트 데이터를 제1 스토리지 장치(220)에 직접 전송할 수 있다. 제1 스토리지 장치(220)는 상기 P2P 통신을 통하여 전송된 상기 라이트 데이터를 상기 제1 리드 버퍼에 저장하고, 호스트(120)에 상기 제1 리드 버퍼에 저장된 상기 라이트 데이터를 출력할 수 있다.
또한, 예를 들어, 제1 라이트 버퍼(222)의 상기 사용 버퍼 사이즈가 상기 제2 기준 버퍼 사이즈 이하로 감소되고, 그리고/또는 제1 스토리지 장치(220)가 유휴(Idle) 상태인 경우(예를 들어, 제1 스토리지 장치(220)가 처리할 커맨드가 없거나 적은 경우), 제1 스토리지 장치(220)는 상기 P2P 통신을 통하여 제2 스토리지 장치(240)에 상기 라이트 데이터를 요청할 수 있다. 일 실시예에서, 상기 제2 기준 버퍼 사이즈는 상기 제1 기준 버퍼 사이즈와 같거나, 상기 제1 기준 버퍼 사이즈보다 작을 수 있다. 제2 스토리지 장치(240)는 상기 P2P 통신을 통하여 상기 라이트 데이터를 제1 스토리지 장치(220)에 직접 전송할 수 있다. 제1 스토리지 장치(220)는 상기 P2P 통신을 통하여 전송된 상기 라이트 데이터를 제1 라이트 버퍼(222)에 저장하고, 제1 비휘발성 메모리 장치(224)에 제1 라이트 버퍼(222)에 저장된 상기 라이트 데이터를 라이트할 수 있다.
한편, 종래의 스토리지 시스템에서는, 각 스토리지 장치의 라이트 버퍼가 풀이거나 임계치 이상 사용 중인 경우, 상기 라이트 버퍼에 새로운 라이트 데이터를 라이트하는 데이터 라이트 동작은 상기 라이트 버퍼가 상기 프리 버퍼를 확보하도록 상기 라이트 버퍼에 저장된 라이트 데이터가 비휘발성 메모리 장치에 라이트될 때까지 대기하여야 한다. 그러나, 본 발명의 실시예들에 따른 스토리지 시스템(200) 및 이를 포함하는 컴퓨팅 시스템(100)에서, 제1 라이트 버퍼(222)가 풀이거나 임계치 이상 사용 중이더라도, 제1 스토리지 장치(220)는 호스트(120)로부터 수신된 상기 라이트 데이터를 제2 스토리지 장치(240)에 전송하고, 제2 스토리지 장치(240)가 상기 라이트 데이터를 저장할 수 있다. 이에 따라, 제1 스토리지 장치(220)는 제1 라이트 버퍼(222)가 비워질 때까지 대기하지 않고 호스트(120)로부터의 상기 라이트 커맨드에 신속하게 응답할 수 있고, 스토리지 시스템(200)의 라이트 속도 및 라이트 성능이 향상될 수 있다.
도 2는 본 발명의 일 실시예에 따른 스토리지 시스템의 동작의 일 예를 설명하기 위한 순서도이고, 도 3은 제1 라이트 버퍼의 사용 버퍼 사이즈가 제1 기준 버퍼 사이즈를 초과하는 일 예를 설명하기 위한 블록도이고, 도 4a 내지 도 4c는 다른 스토리지 버퍼들의 라이트 버퍼들의 잔여 버퍼 사이즈들이 확인되는 일 예를 설명하기 위한 도면들이고, 도 5는 제1 스토리지 장치가 라이트 데이터를 제2 스토리지 장치에 전송하는 일 예를 설명하기 위한 도면이고, 도 6은 제1 스토리지 장치가 제2 스토리지 장치에 일시적으로 저장된 라이트 데이터를 수신하는 일 예를 설명하기 위한 도면이다.
도 2 및 도 3을 참조하면, 제1 스토리지 장치(220a)가 호스트(120a)로부터 제1 라이트 데이터(WD1)를 수신할 때(S300), 제1 스토리지 장치(220a)는 제1 라이트 버퍼(222a)의 사용 버퍼 사이즈(UBS)를 제1 기준 버퍼 사이즈(RBS1)와 비교할 수 있다(S310). 예를 들어, 호스트(120a)는 제1 가상 머신(VM1) 및 제2 가상 머신(VM2)을 실행하고, 제1 및 제2 가상 머신들(VM1, VM2)을 운용 또는 제어하는 하이퍼바이저(130a)를 실행할 수 있다. 도 3의 예에서, 제1 스토리지 장치(220a)는 제1 가상 머신(VM1)에 할당되고, 제2 스토리지 장치(240a)는 제2 가상 머신(VM2)에 할당될 수 있다. 이 경우, 제1 가상 머신(VM1)은 하이퍼바이저(130a)를 통하여 또는 직접 제1 스토리지 장치(220a)에 제1 라이트 데이터(WD1)를 전송 또는 라이트하고, 제2 가상 머신(VM2)은 하이퍼바이저(130a)를 통하여 또는 직접 제2 스토리지 장치(240a)에 제2 라이트 데이터(WD2)를 전송 또는 라이트할 수 있다.
제1 라이트 버퍼(222a)의 사용 버퍼 사이즈(UBS)가 제1 기준 버퍼 사이즈(RBS1) 이하인 경우(S310: NO), 제1 스토리지 장치(220a)는 제1 라이트 버퍼(222a)에 제1 라이트 데이터(WD1)를 저장하고(S380), 제1 맵핑 테이블(226a)에서 제1 라이트 데이터(WD1)에 대한 제1 논리 주소에 상응하는 제1 물리 주소를 확인하고, 제1 비휘발성 메모리 장치(이하, 'NVM1')(224a) 내에 상기 제1 물리 주소를 가지는 제1 메모리 블록에 제1 라이트 버퍼(222a)에 저장된 제1 라이트 데이터(WD1)를 라이트할 수 있다(S390). 한편, 각 스토리지 장치(220a, 240a)는, 도 13을 참조하여 후술되는 바와 같이, 호스트(120)로부터 수신된 논리 주소들에 상응하는 비휘발성 메모리 장치(224a, 244a)의 물리 주소들을 저장하는 맵핑 테이블(226a, 246a)을 포함할 수 있다. 또한, 제2 라이트 버퍼(242a)의 사용 버퍼 사이즈가 제1 기준 버퍼 사이즈(RBS1) 이하인 경우, 제2 스토리지 장치(240a)는 제2 라이트 버퍼(242a)에 제2 라이트 데이터(WD2)를 저장하고, 제2 맵핑 테이블(246a)에서 제2 라이트 데이터(WD2)에 대한 제2 논리 주소에 상응하는 제2 물리 주소를 확인하고, 제2 비휘발성 메모리 장치(이하, 'NVM2')(244a) 내에 상기 제2 물리 주소를 가지는 제2 메모리 블록에 제2 라이트 버퍼(242a)에 저장된 제2 라이트 데이터(WD2)를 라이트할 수 있다.
이와 달리, 제1 라이트 버퍼(222a)의 사용 버퍼 사이즈(UBS)가 제1 기준 버퍼 사이즈(RBS1)를 초과하는 경우(S310: YES), 제1 스토리지 장치(220a)는 다른 스토리지 장치들(240a)의 라이트 버퍼들(242a)의 잔여 버퍼 사이즈들을 확인할 수 있다(S320, S325). 일 실시예에서, 도 4a에 도시된 바와 같이, 제1 스토리지 장치(220a)는 인터페이스 버스(180a)를 통하여 다른 스토리지 장치들(240a, 260a)에 버퍼 상황 요청 신호(BSRS)를 브로드캐스팅할 수 있다(S320). 다른 스토리지 장치들(240a, 260a)은, 도 4b에 도시된 바와 같이, 버퍼 상황 요청 신호(BSRS)에 응답하여 인터페이스 버스(180a)를 통하여 자신의 라이트 버퍼들(242a)의 잔여 버퍼 사이즈들을 포함하는 버퍼 상황 응답들(RES2, RESN)을 각각 전송할 수 있다(S325). 예를 들어, 도 4c에 도시된 바와 같이, 제2 스토리지 장치(240a)의 버퍼 상황 응답(RES2)은 제2 라이트 버퍼(242a)의 전체 버퍼 사이즈, 제2 라이트 버퍼(242a)의 상기 잔여 버퍼 사이즈, 및 다른 스토리지 장치, 즉 제1 스토리지 장치(220a)에 의한 제2 라이트 버퍼(242a)의 사용이 허용되는지 여부를 포함할 수 있다. 한편, 도 4c에는, 제N 스토리지 장치(260a)는 제1 스토리지 장치(220a)에 의한 자신의 라이트 버퍼의 사용을 허용하지 않으나, 제2 스토리지 장치(240a)는 제1 스토리지 장치(220a)에 의한 제2 라이트 버퍼(242a)의 사용을 허용한 예가 도시되어 있다. 또한, 일 실시예에서, 다른 스토리지 장치들(240a, 260a)가 제1 스토리지 장치(220a)와 호환되지 않는 경우, 다른 스토리지 장치들(240a, 260a)이 버퍼 상황 요청 신호(BSRS)에 응답하지 않을 수 있다. 제1 스토리지 장치(220a)는 버퍼 상황 응답들(RES2, RESN)에 기초하여 다른 스토리지 장치들(240a, 260a) 중 제1 라이트 데이터(WD1)를 전송할 스토리지 장치를 선택할 수 있다. 일 실시예에서, 제1 스토리지 장치(220a)는 가장 큰 잔여 버퍼 사이즈를 가지는 스토리지 장치를 선택할 수 있으나, 이에 한정되지 않는다.
버퍼 상황 응답들(RES2, RESN)에 기초하여 제2 스토리지 장치(240a)가 선택된 경우, 도 5에 도시된 바와 같이, 제1 스토리지 장치(220a)는 P2P 통신을 통하여 호스트(120a)의 관여 없이 제1 라이트 데이터(WD1)를 제2 스토리지 장치(240a)에 직접 전송할 수 있다(S330). 상기 P2P 통신을 통하여 제1 라이트 데이터(WD1)를 수신하면, 제2 스토리지 장치(240a)는 제2 라이트 버퍼(242a)에 제2 라이트 데이터(WD2)를 저장할 뿐만 아니라, 제2 라이트 버퍼(242a)에 상기 P2P 통신을 통하여 수신된 제1 라이트 데이터(WD1)를 저장할 수 있다(S410). 한편, 일 실시예에서, 제2 라이트 버퍼(242a)에 저장된 제2 라이트 데이터(WD2)는 NVM2(244a)에 라이트되나, 제2 라이트 버퍼(242a)는, 제1 스토리지 장치(220a)에 제1 라이트 데이터(WD1)를 전송 또는 반환할 때까지, 제1 라이트 데이터(WD1)를 저장할 수 있다. 제2 스토리지 장치(240a)에 제1 라이트 데이터(WD1)가 저장되면, 제1 스토리지 장치(220a)는 제1 맵핑 테이블(226a) 내에서 제1 라이트 데이터(WD1)에 대한 상기 제1 논리 주소에 상응하는 상기 제1 물리 주소를 원본 물리 주소(즉, NVM1(224a) 내의 메모리 블록의 주소)로부터 제2 스토리지 장치(240a)의 주소로 변경 또는 업데이트할 수 있다(S340). 예를 들어, 제2 스토리지 장치(240a)가 제2 라이트 버퍼(242a)에 제1 라이트 데이터(WD1)를 저장하면, 제2 스토리지 장치(240a)는 제1 스토리지 장치(220a)에 제2 스토리지 장치(240a) 내의 논리 주소를 포함하는 성공 응답을 전송하고, 제1 스토리지 장치(220a)는 제1 맵핑 테이블(226a) 내의 제1 라이트 데이터(WD1)에 대한 상기 제1 물리 주소를 제2 스토리지 장치(240a)로부터 수신된 상기 논리 주소로 변경 또는 업데이트할 수 있다.
제1 라이트 버퍼(222a)의 사용 버퍼 사이즈(UBS)가 제2 기준 버퍼 사이즈를 초과하는 경우(S350: NO), 제1 라이트 데이터(WD1)는 제2 스토리지 장치(240a)에 유지될 수 있다. 제1 라이트 데이터(WD1)가 제2 스토리지 장치(240a)에 저장되어 있는 동안 제1 스토리지 장치(220a)가 호스트(120a)로부터 제1 라이트 데이터(WD1)에 대한 리드 커맨드를 수신하는 경우, 제1 스토리지 장치(220a)는 제2 스토리지 장치(240a)로부터 제1 라이트 데이터(WD1)를 수신 또는 반환 받고, 제1 스토리지 장치(220a)의 제1 리드 버퍼에 제1 라이트 데이터(WD1)를 저장하고, 호스트(120a)에 상기 제1 리드 버퍼에 저장된 제1 라이트 데이터(WD1)를 출력할 수 있다.
이와 달리, 도 6에 도시된 바와 같이, 제1 라이트 버퍼(222a)의 사용 버퍼 사이즈(UBS)가 제2 기준 버퍼 사이즈(RBS2) 이하로 감소되고(S350: YES), 그리고/또는 제1 스토리지 장치(220a)가 유휴 상태인 경우, 제1 스토리지 장치(220a)는 제2 스토리지 장치(240a)로부터 제1 라이트 데이터(WD1)를 수신 또는 반환 받을 수 있다(S360, S420). 일 실시예에서, 제1 스토리지 장치(220a)는 제1 맵핑 테이블(226a) 내의 제1 라이트 데이터(WD1)에 대한 제2 스토리지 장치(240a)의 상기 주소에 기초하여 제2 스토리지 장치(240a)에 제1 라이트 데이터(WD1)를 요청할 수 있다(S360). 제2 스토리지 장치(240a)는 상기 P2P 통신을 통하여 호스트(120a)의 관여 없이 제2 라이트 버퍼(242a)에 저장된 제1 라이트 데이터(WD1)를 제1 스토리지 장치(220a)에 직접 전송할 수 있다(S420).
상기 P2P 통신을 통하여 제1 라이트 데이터(WD1)를 수신 또는 반환 받으면, 제1 스토리지 장치(220a)는 제1 맵핑 테이블(226a) 내에서 제1 라이트 데이터(WD1)에 대한 상기 제1 논리 주소에 상응하는 상기 제1 물리 주소를 제2 스토리지 장치(240a)의 상기 주소로부터 상기 원본 물리 주소, 즉 NVM1(224a)의 메모리 블록의 주소로 변경 또는 업데이트할 수 있다(S370). 또한, 제1 스토리지 장치(220a)는 제1 라이트 버퍼(222a)에 상기 P2P 통신을 통하여 수신된 제1 라이트 데이터(WD1)를 저장하고(S380), 제1 맵핑 테이블(226a) 내의 제1 라이트 데이터(WD1)에 대한 상기 제1 물리 주소에 기초하여 NVM1(224a)의 상기 메모리 블록에 제1 라이트 데이터(WD1)를 라이트할 수 있다(S390).
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 스토리지 시스템의 동작의 일 예를 설명하기 위한 순서도이고, 도 8은 제2 스토리지 장치가 제2 비휘발성 메모리 장치에 라이트 데이터를 일시적으로 저장하는 일 예를 설명하기 위한 도면이고, 도 9는 제1 스토리지 장치의 제1 맵핑 테이블의 일 예를 나타내는 도면이고, 도 10은 제1 스토리지 장치가 제2 스토리지 장치의 제2 비휘발성 메모리 장치에 일시적으로 저장된 라이트 데이터를 수신하는 일 예를 설명하기 위한 도면이다.
도 7a 및 도 7b에 도시된 스토리지 시스템의 동작은, 제2 스토리지 장치(240b)가 제1 스토리지 장치(220b)로부터 P2P 통신을 통하여 수신된 라이트 데이터를 NVM2에 저장하는 것을 제외하고, 도 2에 도시된 스토리지 시스템의 동작과 유사할 수 있다.
도 7a 및 도 7b를 참조하면, 제1 스토리지 장치(220b)가 호스트로부터 라이트 데이터를 수신할 때(S500), 제1 스토리지 장치(220b)는 제1 라이트 버퍼의 사용 버퍼 사이즈를 제1 기준 버퍼 사이즈와 비교할 수 있다(S510). 상기 제1 라이트 버퍼의 상기 사용 버퍼 사이즈가 상기 제1 기준 버퍼 사이즈 이하인 경우(S510: NO), 제1 스토리지 장치(220b)는 상기 제1 라이트 버퍼에 상기 라이트 데이터를 저장하고(S580), NVM1에 상기 제1 라이트 버퍼에 저장된 상기 라이트 데이터를 라이트할 수 있다(S590). 이와 달리, 상기 제1 라이트 버퍼의 상기 사용 버퍼 사이즈가 상기 제1 기준 버퍼 사이즈를 초과하는 경우(S510: YES), 제1 스토리지 장치(220b)는 다른 스토리지 장치들(240b)에 버퍼 상황 요청 신호를 브로드캐스팅하고(S520), 다른 스토리지 장치들(240b)로부터 자신의 라이트 버퍼들의 잔여 버퍼 사이즈들을 포함하는 버퍼 상황 응답들을 수신할 수 있다(S525).
상기 버퍼 상황 응답들에 기초하여 제2 스토리지 장치(240b)가 선택된 경우, 도 8에 도시된 바와 같이, 제1 스토리지 장치(220b)는 P2P 통신을 통하여 상기 호스트의 관여 없이 라이트 데이터(WD)를 제2 스토리지 장치(240b)에 직접 전송할 수 있다(S530). 상기 P2P 통신을 통하여 라이트 데이터(WD)를 수신하면, 제2 스토리지 장치(240b)는 제2 라이트 버퍼(242b)에 라이트 데이터(WD)를 저장하고(S610), 이후, NVM2(244b)의 메모리 블록(MB)에 제2 라이트 버퍼(242b)에 저장된 라이트 데이터(WD)를 라이트할 수 있다(S630).
또한, 제2 스토리지 장치(240b)가 제2 라이트 버퍼(242b)에 라이트 데이터(WD)를 저장하면(S610), 제2 스토리지 장치(240b)는 제2 맵핑 테이블(246b)에서 메모리 블록(MB)의 주소(즉, 물리 주소)에 상응하는 논리 주소(LA)를 확인하고, 제1 스토리지 장치(220b)에 논리 주소(LA)를 전송할 수 있다(S620). 제1 스토리지 장치(220b)는 제1 맵핑 테이블(226b) 내에서 라이트 데이터(WD)에 대한 물리 주소를 NVM1(224b)의 메모리 블록의 주소로부터 제2 스토리지 장치(240b)로부터 수신된 논리 주소(LA)로 변경할 수 있다.
예를 들어, 도 9에 도시된 바와 같이, 제1 맵핑 테이블(226b)은 복수의 논리 주소들(또는 논리 블록 주소들)과 이들에 상응하는 물리 주소들(또는 물리 블록 주소들)을 저장하고, 상기 논리 및 물리 주소들에 상응하는 데이터가 복수의 스토리지 장치들(220b, 240b) 중 어느 스토리지 장치에 저장되는지를 나타내는 위치(LOCATION) 정보를 더욱 저장할 수 있다. 도 9의 예에서, SSD1은 제1 스토리지 장치(220b)를 나타내고, SSD2는 제2 스토리지 장치(240b)를 나타낼 수 있다. 또한, 도 9에는, '0x10'의 논리 주소를 가지는 라이트 데이터(WD)가 제2 스토리지 장치(240b)에 저장된 예가 도시되어 있다. 라이트 데이터(WD)가 제2 스토리지 장치(240b)에 저장되면, 제1 스토리지 장치(220b)는 '0x10'의 논리 주소에 상응하는 물리 주소를 제2 스토리지 장치(240b) 내의 '0x99'의 논리 주소(LA)로 변경할 수 있다.
제1 라이트 버퍼(222b)의 상기 사용 버퍼 사이즈가 제2 기준 버퍼 사이즈를 초과하는 경우(S550: NO), 라이트 데이터(WD)는 제2 스토리지 장치(240b)의 NVM2(244b)의 메모리 블록(MB)에 에 유지될 수 있다. 제1 라이트 버퍼(222b)의 상기 사용 버퍼 사이즈가 상기 제2 기준 버퍼 사이즈 이하로 감소된 경우, 도 10에 도시된 바와 같이, 제1 스토리지 장치(220b)는 제2 스토리지 장치(240b)로부터 라이트 데이터(WD)를 수신 또는 반환 받을 수 있다(S560, S640, S650). 일 실시예에서, 제1 스토리지 장치(220b)는 제1 맵핑 테이블(226b)에 저장된 제2 스토리지 장치(240b)의 논리 주소(LA)와 함께 라이트 데이터(WD)를 요청할 수 있다(S560). 제2 스토리지 장치(240b)는 논리 주소(LA)에 상응하는 NVM2(224b)의 메모리 블록(MB)의 상기 주소에 기초하여 NVM2(224b)의 메모리 블록(MB)으로부터 라이트 데이터(WD)를 리드하여 제2 리드 버퍼(248b)에 라이트 데이터(WD)를 저장하고(S640), 제1 스토리지 장치(220b)에 상기 P2P 통신을 통하여 제2 리드 버퍼(248b)에 저장된 라이트 데이터(WD)를 전송할 수 있다(S650).
제1 스토리지 장치(220b)는 제1 맵핑 테이블(226b) 내에서 라이트 데이터(WD)에 대한 물리 주소를 NVM1(224b)의 메모리 블록의 주소로 원복 또는 업데이트하고(S570), 제1 라이트 버퍼(222b)에 상기 P2P 통신을 통하여 수신된 라이트 데이터(WD)를 저장하며(S580), NVM1(224b)의 상기 메모리 블록에 라이트 데이터(WD)를 라이트할 수 있다(S590). 이후, 상기 호스트가 라이트 데이터(WD)를 요청하는 리드 커맨드를 전송하면, 제1 스토리지 장치(220b)는 NVM1(224b)의 상기 메모리 블록으로부터 라이트 데이터(WD)를 리드하여 제1 리드 버퍼(228b)에 저장하고, 상기 호스트에 제1 리드 버퍼(228b)에 저장된 라이트 데이터(WD)를 리드 데이터로서 제공할 수 있다.
도 11a 및 도 11b는 본 발명의 또 다른 실시예에 따른 스토리지 시스템의 동작의 일 예를 설명하기 위한 순서도이고, 도 12는 제2 스토리지 장치가 제2 비휘발성 메모리 장치의 오버-프로비저닝 영역에 라이트 데이터를 일시적으로 저장하는 일 예를 설명하기 위한 도면이다.
도 11a 및 도 11b에 도시된 스토리지 시스템의 동작은, 제2 스토리지 장치(240c)가 제1 스토리지 장치(220c)로부터 P2P 통신을 통하여 수신된 라이트 데이터를 NVM2의 오버-프로비저닝 영역에 저장하는 것을 제외하고, 도 7a 및 도 7b에 도시된 스토리지 시스템의 동작과 유사할 수 있다.
도 11a, 도 11b 및 도 12를 참조하면, 각 비휘발성 메모리 장치(244c)는 호스트에 의해 액세스되는 일반 영역(NR), 및 상기 호스트에 의해 액세스되지 않는 오버-프로비저닝 영역(OPR)을 포함할 수 있다. 예를 들어, 맵핑 테이블(246c)은 일반 영역(NR) 내의 메모리 블록의 물리 주소에 상응하는 논리 주소를 저장하나, 오버-프로비저닝 영역(OPR) 내의 메모리 블록의 물리 주소에 상응하는 논리 주소를 저장하지 않을 수 있다. 따라서, 각 비휘발성 메모리 장치(244c)는 상기 호스트에 오버-프로비저닝 영역(OPR)에 대한 논리 주소를 제공하지 않고, 상기 호스트는 오버-프로비저닝 영역(OPR)에 액세스하지 못할 수 있다. 일 실시예에서, 오버-프로비저닝 영역(OPR)은 각 스토리지 장치(220c, 240c)의 내부 동작(예를 들어, 웨어-레벨링(Wear-Leveling), 가비지 콜렉션(Garbage Collection))을 위한 영역일 수 있다.
제2 스토리지 장치(240c)가 제1 스토리지 장치(220c)로부터 P2P 통신을 통하여 라이트 데이터(WD)를 수신하면(S530), 제2 스토리지 장치(240c)는 제2 라이트 버퍼(242c)에 라이트 데이터(WD)를 저장하고(S810), NVM2(244c)의 오버-프로비저닝 영역(OPR) 내의 메모리 블록에 제2 라이트 버퍼(242c)에 저장된 라이트 데이터(WD)를 라이트할 수 있다(S840). 또한, 제2 스토리지 장치(240c)는 제2 맵핑 테이블(246c) 내에서 오버-프로비저닝 영역(OPR) 내의 상기 메모리 블록의 주소에 상응하는 논리 주소(LA)를 생성하고(S820), 제1 스토리지 장치(220c)에 논리 주소(LA)를 전송할 수 있다(S830). 제1 스토리지 장치(220c)는 제1 맵핑 테이블 내에서 라이트 데이터(WD)에 대한 물리 주소를 제2 스토리지 장치(240c)로부터 수신된 논리 주소(LA)로 변경 또는 업데이트할 수 있다(S540).
이후, 제1 스토리지 장치(220c)는 제2 스토리지 장치(240c)에 논리 주소(LA)와 함께 라이트 데이터(WD)를 요청하고(S560), 제2 스토리지 장치(240c)는 제2 맵핑 테이블(246c) 내에서 논리 주소(LA)에 상응하는 오버-프로비저닝 영역(OPR) 내의 상기 메모리 블록의 상기 주소에 기초하여 오버-프로비저닝 영역(OPR) 내의 상기 메모리 블록으로부터 라이트 데이터(WD)를 리드하여 제2 리드 버퍼(248c)에 라이트 데이터(WD)를 저장하고(S850), 상기 P2P 통신을 통하여 제1 스토리지 장치(220c)에 제2 리드 버퍼(248c)에 저장된 라이트 데이터(WD)를 전송할 수 있다(S860).
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(100)은 복수의 스토리지 장치들(220, 240, …)을 포함하는 스토리지 시스템(200), 및 스토리지 시스템(200)에 데이터를 저장하는 호스트(120)를 포함할 수 있다. 호스트(120)는 호스트 프로세서(140) 및 호스트 메모리(160)를 포함할 수 있다. 각 스토리지 장치(220)는 스토리지 컨트롤러(223) 및 비휘발성 메모리 장치(이하, 'NVM')(224)를 포함할 수 있다. 일 실시예에서, NVM(224)은 플래시 메모리를 포함하고, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 실시예에서, NVM(224)은 다른 다양한 종류의 비휘발성 메모리들, 예를 들어, MRAM, 스핀전달토크(Spin-Transfer Torque) MRAM, CBRAM(Conductive bridging RAM), FeRAM, PRAM, 저항 메모리(Resistive RAM) 등을 포함할 수 있다.
스토리지 컨트롤러(223)는 호스트 인터페이스(230), 메모리 인터페이스(232), CPU(Central Processing Unit)(233) 및 버퍼 메모리(236)를 포함할 수 있다. 또한, 스토리지 컨트롤러(223)는 플래시 변환 레이어(Flash Translation Layer; FTL)(234), 패킷 매니저(235), ECC(Error Correction Code)(237) 엔진 및 AES(Advanced Encryption Standard) 엔진(238)을 더 포함할 수 있다. 스토리지 컨트롤러(223)는 플래시 변환 레이어(234)가 로딩되는 워킹 메모리(미도시)를 더 포함할 수 있으며, CPU(233)가 플래시 변환 레이어(234)를 실행하는 것에 의해 NVM(224)에 대한 데이터 라이트 및 리드 동작이 제어될 수 있다.
호스트 인터페이스(230)는 호스트(120)와 패킷(packet)을 송수신할 수 있다. 호스트(120)로부터 호스트 인터페이스(230)로 전송되는 패킷은 커맨드(Command) 혹은 NVM(224)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(230)로부터 호스트(120)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 NVM(224)로부터 독출된 데이터 등을 포함할 수 있다. 메모리 인터페이스(232)는 NVM(224)에 기록될 데이터를 NVM(224)로 송신하거나, NVM(224)로부터 독출된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(232)는 토글(Toggle) 혹은 온파이(Open NAND Flash Interface; ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
플래시 변환 레이어(234)는 어드레스 맵핑, 웨어-레벨링, 가비지 콜렉션과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트(120)로부터 수신한 논리 어드레스를, NVM(224) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스로 바꾸는 동작이다. 웨어-레벨링은 NVM(224) 내의 블록들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 NVM(224) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
패킷 매니저(235)는 호스트(120)와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트(120)로부터 수신된 패킷으로부터 각종 정보를 파싱할 수 있다. 또한, 버퍼 메모리(236)는 NVM(224)에 기록될 라이트 데이터를 저장하기 위한 라이트 버퍼(WB), NVM(224)로부터 독출된 리드 데이터를 저장하기 위한 리드 버퍼(RB), 및 내부 동작을 위한 내부 버퍼를 포함할 수 있다. 버퍼 메모리(236)는 스토리지 컨트롤러(223) 내에 구비되는 구성일 수 있으나, 스토리지 컨트롤러(223)의 외부에 배치되어도 무방하다.
ECC 엔진(237)은 NVM(224)로부터 독출되는 리드 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 엔진(237)은 NVM(224)에 기입될 라이트 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 라이트 데이터와 함께 NVM(224) 내에 저장될 수 있다. NVM(224)로부터의 데이터 독출 시, ECC 엔진(237)은 리드 데이터와 함께 NVM(224)로부터 독출되는 패리티 비트들을 이용하여 리드 데이터의 에러를 정정하고, 에러가 정정된 리드 데이터를 출력할 수 있다.
AES 엔진(238)은, 스토리지 컨트롤러(223)로 입력되는 데이터에 대한 암호화(Encryption) 동작과 복호화(Decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(Symmetric-Key Algorithm)를 이용하여 수행할 수 있다.
도 14는 본 발명의 실시예들에 따른 스토리지 장치에 포함된 비휘발성 메모리 장치의 일 예를 나타내는 블록도이다.
도 14를 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(330), 및 메모리 셀 어레이(330)에 대한 동작을 수행하는 제어 회로를 포함할 수 있다. 상기 제어 회로는 제어 로직 회로(320), 페이지 버퍼 회로(340), 전압 생성기(350) 및 로우 디코더(360)를 포함할 수 있다. 도 14에는 도시되지 않았으나, 비휘발성 메모리 장치(300)는 인터페이스 회로(310)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(320)는 비휘발성 메모리 장치(300) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(320)는 인터페이스 회로(310)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(320)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(330)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(330)는 비트 라인들(BL)을 통해 페이지 버퍼 회로(340)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(360)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(330)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼 회로(340)는 복수의 페이지 버퍼들(PB1 내지 PBm)을 포함할 수 있고(m은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBm)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼 회로(340)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼 회로(340)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼 회로(340)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼 회로(340)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(350)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(350)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(360)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(360)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
도 15는 도 14의 비휘발성 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 15를 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 낸드 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들어, 기판(111)은 붕소(B, boron)와 같은 3족 원소가 주입되어 형성된 P-웰로 형성될 수 있다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있다. 이하에서, 기판(111)은 P-웰인 것으로 가정한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, 제2 방향(D2)을 따라 복수의 도핑 영역들(311, 312, 313, 314)이 형성된다. 예를 들어, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 N-타입의 도전체로 형성될 수 있다. 이하에서, 복수의 도핑 영역들(311~314)은 N-타입을 갖는 것으로 가정한다. 그러나 복수의 도핑 영역들(311~314)은 N-타입을 갖는 것으로만 한정되지 않는다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제1 방향(D1)을 따라 신장되는 복수의 절연 물질들(112)이 제3 방향(D3)을 따라 순차적으로 제공된다. 예를 들어, 복수의 절연 물질들(112)은 제3 방향(D3)을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예를 들어, 복수의 절연 물질들(112)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제1 방향(D1)을 따라 순차적으로 배치되며 제3 방향(D3)을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113)이 형성된다. 예를 들어, 복수의 필라들(113)은 복수의 절연 물질들(112)을 관통하여 기판(111)과 연결될 수 있다. 또한, 복수의 필라들(113)은 도핑 영역들(312, 313) 사이의 기판 상에, 및 도핑 영역들(313, 314) 사이의 기판 상에도 형성된다.
일 실시예에서, 각 필라(113)는 복수의 물질들로 구성될 수 있다. 예를 들어, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 낸드 스트링의 채널이 형성되는 영역으로 기능할 수 있다. 예를 들어, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 P-타입 실리콘을 포함하는 것으로 가정한다. 그러나 각 필라(113)의 표면층(114)은 P-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들어, 각 필라(113)의 내부층(115)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들어, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.
도핑 영역들(311, 312) 사이의 영역에서, 복수의 절연 물질들(112), 복수의 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예를 들어, 제3 방향(D3)을 따라 제공되는 마지막 절연 물질(112)의 제3 방향(D3) 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 복수의 제1 도전 물질들(211, 221, 231, 241, 251, 261, 271, 281, 291)이 제공된다. 예를 들어, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제1 방향(D1)을 따라 신장되는 제1 도전 물질(211)이 제공될 수 있다. 구체적으로, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제1 방향(D1)으로 신장되는 제1 도전 물질(211)이 제공될 수 있다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제1 방향(D1)을 따라 신장되는 제1 도전 물질이 제공된다. 예를 들어, 절연 물질들(112) 사이에, 제1 방향(D1)으로 신장되는 제1 도전 물질들(221~281)이 제공될 수 있다. 예를 들어, 제1 도전 물질들(211~291)은 금속 물질일 수 있다. 예를 들어, 제1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도핑 영역들(312, 313) 사이의 영역에서, 그리고 도핑 영역들(313, 314) 사이의 영역에서, 도핑 영역들(311, 312) 사이의 영역 상의 구조물과 동일한 구조물이 제공될 수 있다.
복수의 필라들(113) 상에 복수의 드레인들(321)이 각각 제공된다. 드레인들(321) 상에, 제2 방향(D2)으로 신장된 복수의 제2 도전 물질들(331, 332, 333)이 제공된다. 제2 도전 물질들(331~333)은 제1 방향(D1)을 따라 순차적으로 배치된다. 제2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인(321)과 연결된다. 예를 들어, 드레인들(321) 및 제2 방향(D2)으로 신장된 제2 도전 물질들(331~333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예를 들어, 제2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예를 들어, 제2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도 15의 예에서, 제1 도전 물질들(211~291)은 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 형성할 수 있다. 제2 도전 물질들(331~333)은 비트 라인들(BL)을 형성할 수 있다. 또한, 도 15의 예에서, 제1 도전 물질들(211~291)의 층수는 예시적인 것에 불과하다.
도 16은 도 15를 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 16에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 16을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11, NS12, NS13, NS21, NS22, NS23, NS31, NS32, NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 비트 라인들(BL1~BL3)은 도 15의 제2 도전 물질들(331~333)에 대응할 수 있고, 도 15의 도핑 영역들(311~314)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MC8)은 각각 상응하는 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 열을 형성하고, 하나의 스트링 선택 라인에 연결되는 셀 스트링들은 하나의 행을 형성한다. 예를 들어, 제1 비트 라인(BL1)에 연결된 셀 스트링들(NS11, NS21, NS31)은 제1 열을 형성하고, 제1 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(NS11, NS12, NS13)은 제1 행을 형성할 수 있다.
동일한 층의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1~GSL3) 및 스트링 선택 라인(SSL1~SSL3)은 각각 분리될 수 있다. 동일한 반도체 층의 메모리 셀들은 워드 라인을 공유하고, 동일한 행의 셀 스트링들은 스트링 선택 라인을 공유하며, 공통 소스 라인(CSL)은 모든 셀 스트링들에 공통으로 연결될 수 있다.
도 16의 예에서, 워드 라인들(WL1~WL8), 비트 라인들(BL1~BL3) 및 메모리 셀들(MC1~MC8)의 개수는 예시적인 것에 불과하다.
도 17는 본 발명의 실시예들에 따른 스토리지 장치에 포함된 비휘발성 메모리 장치의 일 예를 나타내는 단면도이다.
도 17을 참조하면, 비휘발성 메모리 장치(2000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
비휘발성 메모리 장치(2000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 제3 방향(D3)을 따라 복수의 워드라인들(2331, 2332, 2333, 2334, 2335, 2336, 2337, 2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 제3 방향(D3)(즉, Z축 방향)으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제2 방향(D2)(즉, Y축 방향)을 따라 연장될 수 있다.
도 17의 예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제2 방향(D2)에 수직하면서 제2 기판(2310)의 상면에 평행한 제1 방향(D1)(즉, X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341, 2342, 2343, 2344, 2345, 2346, 3347; 3340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제1 방향(D1)을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 어드레스 디코더 또는 로우 디코더(2394)를 형성하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(2305)는 회로 소자(2220a)와 전기적으로 연결될 수 있다.
실시예에 따라서, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(D3)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예에 따라서, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 비휘발성 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 비휘발성 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
비휘발성 메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2273a)과 동일한 형태의 상부 메탈 패턴(2372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
본 발명의 실시예들은 스토리지 시스템, 및 상기 스토리지 시스템을 포함하는 임의의 전자 장치 및 컴퓨팅 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC, 서버 컴퓨터, 데이터 센터, 워크스테이션, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔, 네비게이션 기기, 웨어러블 기기, IoT 기기, IoE 기기, e-북, VR 기기, AR 기기, 드론 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
Claims (10)
- 제1 라이트 버퍼 및 제1 비휘발성 메모리 장치를 포함하는 제1 스토리지 장치; 및
제2 라이트 버퍼 및 제2 비휘발성 메모리 장치를 포함하는 제2 스토리지 장치를 포함하고,
상기 제1 스토리지 장치가 호스트로부터 라이트 데이터를 수신할 때 상기 제1 라이트 버퍼의 사용 버퍼 사이즈가 제1 기준 버퍼 사이즈를 초과하는 경우, 상기 제1 스토리지 장치는 상기 제2 스토리지 장치에 상기 라이트 데이터를 전송하고, 상기 제2 스토리지 장치는 상기 라이트 데이터를 저장하는 것을 특징으로 하는 스토리지 시스템. - 제1 항에 있어서, 상기 제1 스토리지 장치는 P2P(Pier-to-Pier) 통신을 통하여 상기 라이트 데이터를 상기 제2 스토리지 장치에 직접 전송하는 것을 특징으로 하는 스토리지 시스템.
- 제1 항에 있어서, 상기 제1 라이트 버퍼의 상기 사용 버퍼 사이즈가 제2 기준 버퍼 사이즈 이하로 감소된 경우, 상기 제1 스토리지 장치는,
상기 제2 스토리지 장치로부터 상기 라이트 데이터를 수신하고,
상기 제1 라이트 버퍼에 상기 라이트 데이터를 저장하고,
상기 제1 비휘발성 메모리 장치에 상기 제1 라이트 버퍼에 저장된 상기 라이트 데이터를 라이트하는 것을 특징으로 하는 스토리지 시스템. - 제1 항에 있어서, 상기 제1 스토리지 장치는, 상기 제2 스토리지 장치에 상기 라이트 데이터를 전송하기 전에, 상기 제2 스토리지 장치의 상기 제2 라이트 버퍼의 잔여 버퍼 사이즈를 확인하는 것을 특징으로 하는 스토리지 시스템.
- 제1 항에 있어서,
제3 라이트 버퍼를 포함하는 적어도 하나의 제3 스토리지 장치를 더 포함하고,
상기 제1 스토리지 장치는 인터페이스 버스를 통하여 상기 제2 스토리지 장치 및 상기 제3 스토리지 장치에 버퍼 상황 요청 신호를 브로드캐스팅하고,
상기 제2 및 제3 스토리지 장치들은 상기 버퍼 상황 요청 신호에 응답하여 상기 인터페이스 버스를 통하여 상기 제2 및 제3 라이트 버퍼들에 대한 버퍼 상황 응답들을 각각 전송하는 것을 특징으로 하는 스토리지 시스템. - 제1 항에 있어서, 상기 제1 스토리지 장치는 맵핑 테이블을 더 포함하고,
상기 제2 스토리지 장치에 상기 라이트 데이터가 저장되면, 상기 제1 스토리지 장치는 상기 맵핑 테이블 내에서 상기 라이트 데이터에 대한 물리 주소를 상기 제2 스토리지 장치의 주소로 변경하는 것을 특징으로 하는 스토리지 시스템. - 제1 항에 있어서, 상기 제2 스토리지 장치가 상기 제1 스토리지 장치로부터 상기 라이트 데이터를 수신하면, 상기 제2 스토리지 장치는, 상기 제1 스토리지 장치에 상기 라이트 데이터를 전송할 때까지, 상기 제2 라이트 버퍼에 상기 라이트 데이터를 저장하는 것을 특징으로 하는 스토리지 시스템.
- 제1 항에 있어서, 상기 제1 스토리지 장치는 맵핑 테이블을 더 포함하고, 상기 제2 스토리지 장치는 제2 리드 버퍼를 더 포함하고,
상기 제2 스토리지 장치가 상기 제1 스토리지 장치로부터 상기 라이트 데이터를 수신하면, 상기 제2 스토리지 장치는, 상기 제2 라이트 버퍼에 상기 라이트 데이터를 저장하고, 상기 제2 비휘발성 메모리 장치의 메모리 블록에 상기 제2 라이트 버퍼에 저장된 상기 라이트 데이터를 라이트하고,
상기 제2 스토리지 장치는 상기 제1 스토리지 장치에 상기 제2 비휘발성 메모리 장치의 상기 메모리 블록의 주소에 상응하는 논리 주소를 전송하고, 상기 제1 스토리지 장치는 상기 맵핑 테이블 내에서 상기 라이트 데이터에 대한 물리 주소를 상기 제2 스토리지 장치로부터 수신된 상기 논리 주소로 변경하고,
상기 제1 스토리지 장치는 상기 제2 스토리지 장치에 상기 논리 주소와 함께 상기 라이트 데이터를 요청하고, 상기 제2 스토리지 장치는 상기 논리 주소에 상응하는 상기 제2 비휘발성 메모리 장치의 상기 메모리 블록의 상기 주소에 기초하여 상기 제2 비휘발성 메모리 장치의 상기 메모리 블록으로부터 상기 라이트 데이터를 리드하여 상기 제2 리드 버퍼에 상기 라이트 데이터를 저장하고, 상기 제1 스토리지 장치에 상기 제2 리드 버퍼에 저장된 상기 라이트 데이터를 전송하는 것을 특징으로 하는 스토리지 시스템. - 제1 항에 있어서, 상기 제1 스토리지 장치는 맵핑 테이블을 더 포함하고, 상기 제2 스토리지 장치는 제2 리드 버퍼를 더 포함하고,
상기 제2 비휘발성 메모리 장치는,
상기 호스트에 의해 액세스되는 일반 영역; 및
상기 호스트에 의해 액세스되지 않는 오버-프로비저닝 영역을 포함하고,
상기 제2 스토리지 장치가 상기 제1 스토리지 장치로부터 상기 라이트 데이터를 수신하면, 상기 제2 스토리지 장치는, 상기 제2 라이트 버퍼에 상기 라이트 데이터를 저장하고, 상기 오버-프로비저닝 영역 내의 메모리 블록에 상기 제2 라이트 버퍼에 저장된 상기 라이트 데이터를 라이트하고,
상기 제2 스토리지 장치는 상기 오버-프로비저닝 영역 내의 상기 메모리 블록의 주소에 상응하는 논리 주소를 생성하고, 상기 제1 스토리지 장치에 상기 논리 주소를 전송하고, 상기 제1 스토리지 장치는 상기 맵핑 테이블 내에서 상기 라이트 데이터에 대한 물리 주소를 상기 제2 스토리지 장치로부터 수신된 상기 논리 주소로 변경하고,
상기 제1 스토리지 장치는 상기 제2 스토리지 장치에 상기 논리 주소와 함께 상기 라이트 데이터를 요청하고, 상기 제2 스토리지 장치는, 상기 논리 주소에 상응하는 상기 오버-프로비저닝 영역 내의 상기 메모리 블록의 상기 주소에 기초하여 상기 오버-프로비저닝 영역 내의 상기 메모리 블록으로부터 상기 라이트 데이터를 리드하여 상기 제2 리드 버퍼에 상기 라이트 데이터를 저장하고, 상기 제1 스토리지 장치에 상기 제2 리드 버퍼에 저장된 상기 라이트 데이터를 전송하는 것을 특징으로 하는 스토리지 시스템. - 스토리지 시스템, 및 상기 스토리지 시스템에 데이터를 저장하는 호스트를 포함하는 컴퓨팅 시스템에 있어서,
상기 스토리지 시스템은,
제1 라이트 버퍼 및 제1 비휘발성 메모리 장치를 포함하는 제1 스토리지 장치; 및
제2 라이트 버퍼 및 제2 비휘발성 메모리 장치를 포함하는 제2 스토리지 장치를 포함하고,
상기 제1 스토리지 장치가 상기 호스트로부터 라이트 데이터를 수신할 때 상기 제1 라이트 버퍼의 사용 버퍼 사이즈가 기준 버퍼 사이즈를 초과하는 경우, 상기 제1 스토리지 장치는 상기 제2 스토리지 장치에 상기 라이트 데이터를 전송하고, 상기 제2 스토리지 장치는 상기 라이트 데이터를 저장하는 것을 특징으로 하는 컴퓨팅 시스템.
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