JP2010277620A - 半導体記憶装置及びこれを備える情報処理システム並びにコントローラ - Google Patents
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Abstract
【解決手段】メモリ回路部110A,110Bに対してそれぞれ割り当てられたデータ入出力端子LDQ,UDQと、メモリ回路部110A,110Bに対して共通に割り当てられたアドレス端子131と、を備える。メモリ回路部110Aは、チップ選択信号CS1Bが活性化されると、メモリ回路部110Bの動作とは無関係にアドレス信号ADDに基づいてデータ入出力端子LDQを介したリード動作又はライト動作を行う。メモリ回路部110Bは、チップ選択信号CS2Bが活性化されると、メモリ回路部110Aの動作とは無関係にアドレス信号ADDに基づいてデータ入出力端子UDQを介したリード動作又はライト動作を行う。これにより、無駄なデータ転送が防止され、実効的なデータ転送レートが高められる。
【選択図】図1
Description
110A,110B メモリ回路部
111A,111B メモリセルアレイ
112A,112B ロウデコーダ
112RAA,112RAB,112CAA,112CAB アドレスラッチ回路
112CMA,112CMB コマンドラッチ回路
113A,113B カラムデコーダ
114A,114B 入出力回路
115A,115B ロウ制御バッファ
116A,116B カラム制御バッファ
117A,117B コマンド制御回路
118A,118B データ制御回路
119A,119B データラッチ回路
120 共通回路部
121 アドレス入力回路
122 コマンド入力回路
123 選択回路
123A,123B クロック制御回路
124 コマンドデコーダ
125,125A,125B モードレジスタ
126 クロック生成回路
127 DLL回路
128 OR回路
131 アドレス端子群
132 コマンド端子群
141,142 チップ選択信号入力端子
200 情報処理システム
210 コントローラ
220 コマンド/アドレスバス
230L,230U データバス
240L,240U 選択バス
ADD アドレス信号
CMD コマンド信号
CS1B,CS2B チップ選択信号
DQ0〜DQ15 データ入出力端子(LDQ)
DQ16〜DQ31 データ入出力端子(UDQ)
Claims (14)
- それぞれ第1及び第2の選択信号に応答して活性化される第1及び第2のメモリ回路部と、
前記第1及び第2のメモリ回路部に対してそれぞれ割り当てられた第1及び第2のデータ入出力端子と、
前記第1及び第2のメモリ回路部に対して共通に割り当てられたアドレス端子と、を備え、
前記第1のメモリ回路部は、前記第1の選択信号が活性化されると、前記第2のメモリ回路部の動作とは無関係に、前記アドレス端子を介して入力されたアドレス信号に基づいて前記第1のデータ入出力端子を介したリード動作又はライト動作を行い、
前記第2のメモリ回路部は、前記第2の選択信号が活性化されると、前記第1のメモリ回路部の動作とは無関係に、前記アドレス信号に基づいて前記第2のデータ入出力端子を介したリード動作又はライト動作を行うことを特徴とする半導体記憶装置。 - 前記第1及び第2の選択信号がそれぞれ入力される第1及び第2の選択信号入力端子をさらに備えることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1及び第2のメモリ回路部の動作モードを共通に設定するモードレジスタをさらに備えることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記第1のメモリ回路部の動作モードを設定する第1のモードレジスタと、前記第2のメモリ回路部の動作モードを設定する第2のモードレジスタとをさらに備えることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記第1及び第2のメモリ回路部は、前記アドレス信号又はこれをデコードして得られる信号をラッチする第1及び第2のアドレスラッチ回路をそれぞれ含み、
前記第1のアドレスラッチ回路によるラッチ動作は、前記第1の選択信号が活性化されると許可され、
前記第2のアドレスラッチ回路によるラッチ動作は、前記第2の選択信号が活性化されると許可されることを特徴とする請求項1乃至4のいずれか一項に記載の半導体記憶装置。 - 前記第1及び第2のメモリ回路部に対して共通に設けられたコマンド端子をさらに備え、
前記第1及び第2のメモリ回路部は、前記コマンド端子を介して入力されたコマンド信号又はこれをデコードして得られる信号をラッチする第1及び第2のコマンドラッチ回路をそれぞれ含み、
前記第1のコマンドラッチ回路によるラッチ動作は、前記第1の選択信号が活性化されると許可され、
前記第2のコマンドラッチ回路によるラッチ動作は、前記第2の選択信号が活性化されると許可されることを特徴とする請求項1乃至5のいずれか一項に記載の半導体記憶装置。 - 前記第1のメモリ回路部は、前記第1の選択信号が活性化された状態で前記コマンド端子を介してリフレッシュコマンドが入力されると、前記第2のメモリ回路部の動作とは無関係にリフレッシュ動作を行い、
前記第2のメモリ回路部は、前記第2の選択信号が活性化された状態で前記リフレッシュコマンドが入力されると、前記第1のメモリ回路部の動作とは無関係にリフレッシュ動作を行うことを特徴とする請求項6に記載の半導体記憶装置。 - 前記第1及び第2のメモリ回路部に対して共通に設けられたDLL回路をさらに備え、
前記第1のメモリ回路部による前記第1のデータ入出力端子を介したリードデータの出力タイミング及び前記第2のメモリ回路部による前記第2のデータ入出力端子を介したリードデータの出力タイミングは、いずれも前記DLL回路によって制御されることを特徴とする請求項1乃至7のいずれか一項に記載の半導体記憶装置。 - 前記第1の選択信号が活性化された状態で第1のアドレス信号が入力された後、第1の期間後に、前記第2の選択信号が活性化された状態で第2のアドレス信号が入力されたことに応答して、
前記第1のメモリ回路部は、前記第1のデータ入出力端子を介して、前記第1のアドレス信号に対応する前記リード動作又はライト動作を開始し、
前記第2のメモリ回路部は、前記第1のメモリ回路部が前記リード動作又はライト動作を開始した後、前記第1の期間後に、前記第2のデータ入出力端子を介して、前記第2のアドレス信号に対応するリード動作又はライト動作を開始することを特徴とする請求項1乃至8のいずれか一項に記載の半導体記憶装置。 - 前記第1の選択信号が活性化された状態で第1のアドレス信号が入力された後、第1の期間後に、前記第2の選択信号が活性化された状態で第2のアドレス信号が入力されたことに応答して、
前記第1のメモリ回路部は、前記第1のデータ入出力端子を介して、前記第1のアドレス信号に対応するリード動作又はライト動作を開始し、
前記第2のメモリ回路部は、前記第1のメモリ回路部による前記リード動作又はライト動作の開始と実質的に同じタイミングで、前記第2のデータ入出力端子を介して、前記第2のアドレス信号に対応するリード動作又はライト動作を開始することを特徴とする請求項1乃至8のいずれか一項に記載の半導体記憶装置。 - 複数のメモリセルを備えるメモリセルアレイと、
複数のデータ入出力端子と、
複数のアドレス端子と、
を備えた半導体記憶装置であって、
前記アドレス端子から供給された第1のアドレス情報に対応する一群のデータの送信又は受信を前記複数のデータ入出力端子よりも少ない数のデータ入出力端子を用いて行っている最中に、前記アドレス端子から供給された第2のアドレス情報に対応する一群のデータの送信又は受信を残りのデータ入出力端子を用いて行うことを特徴とする半導体記憶装置。 - 単一の半導体基板上に、
アドレス情報及びコマンド情報を受けるアドレス/コマンド端子群と、
第1及び第2のメモリ回路部と、
前記第1及び第2のメモリ回路部にそれぞれ対応して設けられた第1及び第2のデータ入出力端子群と、
選択情報入力端子群と、
前記アドレス/コマンド端子群及び前記選択情報入力端子群に接続され、前記選択情報入力端子群からの情報が前記第1のメモリ回路部を選択しているときは、前記アドレス情報及びコマンド情報に基づき前記第1のメモリ回路部と前記第1のデータ入出力端子群との間で第1のデータ転送を実行し、前記選択情報入力端子群からの前記情報が前記第2のメモリ回路部を選択しているときは、前記アドレス情報及びコマンド情報に基づき前記第2のメモリ回路部と前記第2のデータ入出力端子群との間で第2のデータ転送を実行し、前記選択情報入力端子群からの前記情報が前記第1及び第2のメモリ回路部を共に選択しているときは、前記第1及び第2のデータ転送を実行する制御回路と、
を備えることを特徴とする半導体記憶装置。 - 請求項1乃至12のいずれか一項に記載の半導体記憶装置と、前記半導体記憶装置に少なくとも前記アドレス信号と前記第1及び第2の選択信号を供給するコントローラとを備えることを特徴とする情報処理システム。
- 半導体記憶装置に対してアドレス信号を供給することにより、前記半導体記憶装置からリードデータを取得し或いは前記半導体記憶装置にライトデータを書き込むコントローラであって、
一つの半導体記憶装置に対して複数のチップ選択信号を供給することにより、前記一つの半導体記憶装置に含まれる複数のメモリ回路部に対して個別にアクセスすることを特徴とするコントローラ。
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