JP2539012B2 - メモリカ―ド - Google Patents
メモリカ―ドInfo
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- JP2539012B2 JP2539012B2 JP63242950A JP24295088A JP2539012B2 JP 2539012 B2 JP2539012 B2 JP 2539012B2 JP 63242950 A JP63242950 A JP 63242950A JP 24295088 A JP24295088 A JP 24295088A JP 2539012 B2 JP2539012 B2 JP 2539012B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
- G06K7/0008—General problems related to the reading of electronic memory record carriers, independent of its reading method, e.g. power transfer
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Description
【発明の詳細な説明】 〔概要〕 メモリ機能を有し例えばクレジットカードの如き形状
のメモリカードに関し、 メモリカードを異なるデータバス幅のカード記録/再
生装置にて使用可能とすることを目的とし、 少なくともnビット幅のメモリ手段と、アドレスを入
力するアドレス入力端子と、メモリ手段に対する読出し
データを出力するnビット分のデータ出力端子とを有す
るメモリカードにおいて、第1バイト選択用の第1のチ
ップセレクト信号を入力する第1の入力端子と、第2バ
イト選択用の第2のチップセレクト信号を入力する第2
の入力端子と、第1及び第2の入力端子からの第1及び
第2のチップセレクト信号とアドレスの所定ビットに基
づいてメモリ手段のビット幅をカード記録/再生装置の
データバス幅に応じてnビット又はn/N(Nは整数)ビ
ットに切替える制御信号を生成出力するデコーダ回路と
を備えるように構成する。
のメモリカードに関し、 メモリカードを異なるデータバス幅のカード記録/再
生装置にて使用可能とすることを目的とし、 少なくともnビット幅のメモリ手段と、アドレスを入
力するアドレス入力端子と、メモリ手段に対する読出し
データを出力するnビット分のデータ出力端子とを有す
るメモリカードにおいて、第1バイト選択用の第1のチ
ップセレクト信号を入力する第1の入力端子と、第2バ
イト選択用の第2のチップセレクト信号を入力する第2
の入力端子と、第1及び第2の入力端子からの第1及び
第2のチップセレクト信号とアドレスの所定ビットに基
づいてメモリ手段のビット幅をカード記録/再生装置の
データバス幅に応じてnビット又はn/N(Nは整数)ビ
ットに切替える制御信号を生成出力するデコーダ回路と
を備えるように構成する。
本発明はメモリカード、特にメモリ機能を有し例えば
クレジットカードの如き形状のメモリカードに関する。
クレジットカードの如き形状のメモリカードに関する。
中央処理装置(CPU)は有さずRAMやROM等のメモリが
組込まれているメモリカードとしては、例えば8ビット
及び16ビットもしくは8の倍数ビット(32,64,…)のデ
ータバスを使用するものが提案されている。この様なメ
モリカードをカード記録/再生装置にロードすることに
より、メモリカードに任意の情報を書込むと共にメモリ
カードに予め記録されている情報を読取ることができ
る。
組込まれているメモリカードとしては、例えば8ビット
及び16ビットもしくは8の倍数ビット(32,64,…)のデ
ータバスを使用するものが提案されている。この様なメ
モリカードをカード記録/再生装置にロードすることに
より、メモリカードに任意の情報を書込むと共にメモリ
カードに予め記録されている情報を読取ることができ
る。
第6図は、従来のメモリカードの一例を示す。同図
中、100は入力バッファ、101はメモリ、 102は入出力バッファ、103〜107は端子である。端子103
にはアドレスADR、端子104には書込み許可信号WE、端子
105にはチップセレクト信号CS、端子106には出力許可信
号OEが夫々供給される。端子107はメモリ101に対する書
込みデータを入力すると共にメモリ101からの読出しデ
ータを出力するためのデータ入出力端子であり、データ
の入出力は書込み許可信号WE及び出力許可信号OEに応答
して入出力バッファ102により制御される。
中、100は入力バッファ、101はメモリ、 102は入出力バッファ、103〜107は端子である。端子103
にはアドレスADR、端子104には書込み許可信号WE、端子
105にはチップセレクト信号CS、端子106には出力許可信
号OEが夫々供給される。端子107はメモリ101に対する書
込みデータを入力すると共にメモリ101からの読出しデ
ータを出力するためのデータ入出力端子であり、データ
の入出力は書込み許可信号WE及び出力許可信号OEに応答
して入出力バッファ102により制御される。
従来のメモリカードの場合、データ入出力端子107
(即ち、データバス)が8ビット幅であるメモリカード
はデータバス幅が8ビットのカード記録/再生装置に専
用に使用され、データ入出力端子107(即ち、データバ
ス)が16ビット幅であるメモリカードはデータバス幅が
16ビットのカード記録/再生装置に専用に使用される。
このため、カード記録/再生装置がデータバス幅8ビッ
トのものから16ビットのものへ変更されると、データバ
ス幅8ビットのメモリカードは使用不可能となり、メモ
リカードは全てデータバス幅16ビットのものを使用しな
ければならない。この結果、カード記録/再生装置の機
能の拡張は、使用するメモリカードを全て変更しなけれ
ばならないため、非常に大がかりなものとなってしま
う。
(即ち、データバス)が8ビット幅であるメモリカード
はデータバス幅が8ビットのカード記録/再生装置に専
用に使用され、データ入出力端子107(即ち、データバ
ス)が16ビット幅であるメモリカードはデータバス幅が
16ビットのカード記録/再生装置に専用に使用される。
このため、カード記録/再生装置がデータバス幅8ビッ
トのものから16ビットのものへ変更されると、データバ
ス幅8ビットのメモリカードは使用不可能となり、メモ
リカードは全てデータバス幅16ビットのものを使用しな
ければならない。この結果、カード記録/再生装置の機
能の拡張は、使用するメモリカードを全て変更しなけれ
ばならないため、非常に大がかりなものとなってしま
う。
従来は、カード記録/再生装置のデータバス幅によっ
てその装置で使えるメモリカードが決定されてしまい、
メモリカードを異なるデータバス幅のカード記録/再生
装置で使用することはできないという問題が生じてい
た。
てその装置で使えるメモリカードが決定されてしまい、
メモリカードを異なるデータバス幅のカード記録/再生
装置で使用することはできないという問題が生じてい
た。
本発明は、異なるデータバス幅のカード記録/再生装
置にて使用可能とすることのできるメモリカードを提供
すことを目的とする (課題を解決するための手段) 第1図は、本発明の原理図である。同図中、n,Nを夫
々整数とすると、1は少なくともn/Nビット幅の第1及
び第2のメモリを有するnビット幅のメモリ手段、2は
アドレスADRを入力するアドレス入力端子、5はメモリ
手段1に対するデータを入出力するnビット幅のデータ
入力端子である。
置にて使用可能とすることのできるメモリカードを提供
すことを目的とする (課題を解決するための手段) 第1図は、本発明の原理図である。同図中、n,Nを夫
々整数とすると、1は少なくともn/Nビット幅の第1及
び第2のメモリを有するnビット幅のメモリ手段、2は
アドレスADRを入力するアドレス入力端子、5はメモリ
手段1に対するデータを入出力するnビット幅のデータ
入力端子である。
本発明では、更に、第1のチップセレクト信号CS0を
入力する第1の入力端子7と、第2のチップセレクト信
号CSNを入力する第2の入力端子8と、デコーダ回路9
とが設けられている。
入力する第1の入力端子7と、第2のチップセレクト信
号CSNを入力する第2の入力端子8と、デコーダ回路9
とが設けられている。
デコーダ回路9は、第1及び第2のチップセレクト信
号CS0,CSNの値が第1の組み合わせ(CS0=H,CSN=H)
をとる場合には第1及び第2のメモリを非選択とし、第
1及び第2のチップセレクト信号CS0,CSNの値が第2の
組み合わせ(CS0=L,CNS=L)をとる場合には第1及び
第2のメモリを共に選択してメモリ手段1のビット幅を
nビットとし、第1及び第2のチップセレクト信号CS0,
CSNの値が第3の組み合わせ(CS0=L,CSN=H)をとる
場合にはアドレスADRの所定ビットの値に応じて第1及
び第2のメモリのうち一方を選択してメモリ手段1のビ
ット幅をn/Nビットとし、第1及び第2のチップセレク
ト信号CS0,CSNの値が第4の組み合わせ(CS0=H,CSN=
L)をとる場合には第1及び第2のメモリのうち一方を
選択してメモリ手段1のビット幅をn/Nビットとする制
御信号CE0,CENを生成出力する。
号CS0,CSNの値が第1の組み合わせ(CS0=H,CSN=H)
をとる場合には第1及び第2のメモリを非選択とし、第
1及び第2のチップセレクト信号CS0,CSNの値が第2の
組み合わせ(CS0=L,CNS=L)をとる場合には第1及び
第2のメモリを共に選択してメモリ手段1のビット幅を
nビットとし、第1及び第2のチップセレクト信号CS0,
CSNの値が第3の組み合わせ(CS0=L,CSN=H)をとる
場合にはアドレスADRの所定ビットの値に応じて第1及
び第2のメモリのうち一方を選択してメモリ手段1のビ
ット幅をn/Nビットとし、第1及び第2のチップセレク
ト信号CS0,CSNの値が第4の組み合わせ(CS0=H,CSN=
L)をとる場合には第1及び第2のメモリのうち一方を
選択してメモリ手段1のビット幅をn/Nビットとする制
御信号CE0,CENを生成出力する。
従って、メモリカードはデータバス幅がnビット及び
n/Nビットのカード記録/再生装置にて使用可能とな
る。
n/Nビットのカード記録/再生装置にて使用可能とな
る。
先ず、本発明の実施例を説明する前に、考えられるカ
ード記録/再生装置及びその問題点について説明する。
先に述べた如く、従来のメモリカードでは、例えばカー
ド記録/再生装置がデータバス幅8ビットのものから16
ビットのものへ変更されると、それまでに使用していた
データバス幅8ビットのメモリカードは使用不可能とな
り、メモリカードは全てデータバス幅16ビットのものを
使用しなければならない。
ード記録/再生装置及びその問題点について説明する。
先に述べた如く、従来のメモリカードでは、例えばカー
ド記録/再生装置がデータバス幅8ビットのものから16
ビットのものへ変更されると、それまでに使用していた
データバス幅8ビットのメモリカードは使用不可能とな
り、メモリカードは全てデータバス幅16ビットのものを
使用しなければならない。
そこで、データバス幅16ビットのメモリカードをデー
タバス幅8ビット及び16ビットのカード記録/再生装置
で互換性を持って使用可能とすることが考えられる。こ
の場合、初めからデータバス幅16ビットのメモリカード
を使用すれば、たとえカード記録/再生装置がデータバ
ス幅8ビットのものから16ビットのものへ機能拡張され
ても、今まで使用していたメモリカードがそのまま使用
可能となる。
タバス幅8ビット及び16ビットのカード記録/再生装置
で互換性を持って使用可能とすることが考えられる。こ
の場合、初めからデータバス幅16ビットのメモリカード
を使用すれば、たとえカード記録/再生装置がデータバ
ス幅8ビットのものから16ビットのものへ機能拡張され
ても、今まで使用していたメモリカードがそのまま使用
可能となる。
第7図は、従来のメモリカードの他の例を示す。同図
中、第6図と実質的に同じ部分には同一符号を付し、そ
の説明は省略する。この例では、データバス幅は16ビッ
トであり、101L及び101Hは夫々256k×8ビットのランダ
ムアクセスメモリ(RAM)、105L及び105Hは夫々下位バ
イト(即ち、RAM101L)選択用のチップセレクト信号CSO
及び上位バイト(即ち、RAM101H)選択用のチップセレ
クト信号CS1が供給される端子である。表1は、チップ
セレクト信号CS1,CSOにより決定されるメモリカードの
動作モードを示し、Hはハイレベルで,Lはローレベルを
表わす。
中、第6図と実質的に同じ部分には同一符号を付し、そ
の説明は省略する。この例では、データバス幅は16ビッ
トであり、101L及び101Hは夫々256k×8ビットのランダ
ムアクセスメモリ(RAM)、105L及び105Hは夫々下位バ
イト(即ち、RAM101L)選択用のチップセレクト信号CSO
及び上位バイト(即ち、RAM101H)選択用のチップセレ
クト信号CS1が供給される端子である。表1は、チップ
セレクト信号CS1,CSOにより決定されるメモリカードの
動作モードを示し、Hはハイレベルで,Lはローレベルを
表わす。
第7図のメモリカードをデータバス幅8ビットのカー
ド記録/再生装置で使用する場合、データバス幅8ビッ
トのカード記録/再生装置には本来チップセレクト信号
CSO,CS1を出力する機能がないので、カード記録/再生
装置側にデコーダ回路を設けてチップセレクト信号CSO,
CS1を生成出力する必要がある。
ド記録/再生装置で使用する場合、データバス幅8ビッ
トのカード記録/再生装置には本来チップセレクト信号
CSO,CS1を出力する機能がないので、カード記録/再生
装置側にデコーダ回路を設けてチップセレクト信号CSO,
CS1を生成出力する必要がある。
第8図は、デコーダ回路を備えた考えられるカード記
録/再生装置及びメモリカードの要部を示す。メモリカ
ード118のデータバス幅は16ビットであるが、カード記
録/再生装置119のデータバス幅は8ビットである。こ
のため、カード記録/再生装置119のデータバス幅は図
示の如く見掛け上16ビット幅とされてメモリカード118
の16ビット幅のデータバスと接続される。デコーダ回路
120は、チップセレクト信号CS及びアドレスADRの1ビッ
トAOからチップセレクト信号CS1,CSOを生成出力する。
しかし、この様にカード記録/再生装置側にデコーダ回
路120を設けると、デコーダ回路120内での信号遅延等を
考慮してカード記録/再生装置119を設計しなければな
らない。つまり、第8図の構成では、カード記録/再生
装置119にてデータバス幅8ビットのメモリカードに加
えてデータバス幅16ビットのメモリカードをも使用可能
とするために、これらのメモリカードの互換性を考慮し
て装置を大幅に再設計する必要がある。
録/再生装置及びメモリカードの要部を示す。メモリカ
ード118のデータバス幅は16ビットであるが、カード記
録/再生装置119のデータバス幅は8ビットである。こ
のため、カード記録/再生装置119のデータバス幅は図
示の如く見掛け上16ビット幅とされてメモリカード118
の16ビット幅のデータバスと接続される。デコーダ回路
120は、チップセレクト信号CS及びアドレスADRの1ビッ
トAOからチップセレクト信号CS1,CSOを生成出力する。
しかし、この様にカード記録/再生装置側にデコーダ回
路120を設けると、デコーダ回路120内での信号遅延等を
考慮してカード記録/再生装置119を設計しなければな
らない。つまり、第8図の構成では、カード記録/再生
装置119にてデータバス幅8ビットのメモリカードに加
えてデータバス幅16ビットのメモリカードをも使用可能
とするために、これらのメモリカードの互換性を考慮し
て装置を大幅に再設計する必要がある。
そこで、本発明では、カード記録/再生装置を再設計
することなくメモリカードをデータバス幅8ビット及び
16ビットのカード記録/再生装置で互換性を持って使用
可能とするものである。
することなくメモリカードをデータバス幅8ビット及び
16ビットのカード記録/再生装置で互換性を持って使用
可能とするものである。
第2図は、本発明の第1実施例を示す。同図中、11は
入力バッファ、12,13は256k×8ビットのRAM、14は入出
力バッファ、15はデコーダ回路、16〜21は端子である。
端子16にはアドレスADRのビットA0〜A18が印加され、そ
のうちビットA0はデコーダ回路15に供給され、残りのビ
ットA1〜A18は入力バッファ11に供給される。端子17に
は書込み許可信号WEが印加され、入力バッファ11とRAM1
2,13と入出力バッファ14とに供給される。端子18に印加
される出力許可信号OEは入出力バッファ14に供給され
る。端子19,20には夫々上位バイト(即ち、RAM12)選択
用のチップセレクト信号CS1及び下位バイト(即ち、RAM
13)選択用のチップセレクト信号CSOが印加されてデコ
ーダ回路15に供給される。
入力バッファ、12,13は256k×8ビットのRAM、14は入出
力バッファ、15はデコーダ回路、16〜21は端子である。
端子16にはアドレスADRのビットA0〜A18が印加され、そ
のうちビットA0はデコーダ回路15に供給され、残りのビ
ットA1〜A18は入力バッファ11に供給される。端子17に
は書込み許可信号WEが印加され、入力バッファ11とRAM1
2,13と入出力バッファ14とに供給される。端子18に印加
される出力許可信号OEは入出力バッファ14に供給され
る。端子19,20には夫々上位バイト(即ち、RAM12)選択
用のチップセレクト信号CS1及び下位バイト(即ち、RAM
13)選択用のチップセレクト信号CSOが印加されてデコ
ーダ回路15に供給される。
デコーダ回路15は、ビットA0及びチップセレクト信号
CSO,CS1に基づいて、RAM12,13に対する制御信号CEO,CE1
を表2に従って生成出力する。本実施例では、ビットA0
の論理値にかかわらずチップセレクト信号CSO,CS1が同
じ論理値の場合には制御信号CEO,CE1によりメモリビッ
ト幅が16ビットに設定され、互いに異なる論理値の場合
にはメモリビット幅が8ビットに設定される。又、メモ
リビット幅が8ビットに設定される場合、使用されるRA
M(12又は13)はビットA0の論理値により決定される。
本実施例では、ビットA0がローレベル(L)の場合にRA
M12が選択使用される。
CSO,CS1に基づいて、RAM12,13に対する制御信号CEO,CE1
を表2に従って生成出力する。本実施例では、ビットA0
の論理値にかかわらずチップセレクト信号CSO,CS1が同
じ論理値の場合には制御信号CEO,CE1によりメモリビッ
ト幅が16ビットに設定され、互いに異なる論理値の場合
にはメモリビット幅が8ビットに設定される。又、メモ
リビット幅が8ビットに設定される場合、使用されるRA
M(12又は13)はビットA0の論理値により決定される。
本実施例では、ビットA0がローレベル(L)の場合にRA
M12が選択使用される。
第3図は、本実施例のメモリカードをデータバス幅8
ビットのカード記録/再生装置で使用する場合を示す。
同図中、便宜上カード記録/再生装置40及びメモリカー
ド41の要部のみを示す。カード記録/再生装置40の8ビ
ット幅のデータバスは図示の如く見掛け上16ビット幅と
されて端子30に接続されている。これら端子30はメモリ
カード41のデータ入出力端子21と接続される。又、カー
ド記録/再生装置40の端子31,32,33はメモリカード41の
対応する端子19,160,20と接続される。端子31は電源電
圧Vccに接続されることにより常時ハイレベル(H)に
固定されている。端子32にはアドレスADRのうちビットA
0が供給され、端子33にはチップセレクト信号CSが供給
されている。
ビットのカード記録/再生装置で使用する場合を示す。
同図中、便宜上カード記録/再生装置40及びメモリカー
ド41の要部のみを示す。カード記録/再生装置40の8ビ
ット幅のデータバスは図示の如く見掛け上16ビット幅と
されて端子30に接続されている。これら端子30はメモリ
カード41のデータ入出力端子21と接続される。又、カー
ド記録/再生装置40の端子31,32,33はメモリカード41の
対応する端子19,160,20と接続される。端子31は電源電
圧Vccに接続されることにより常時ハイレベル(H)に
固定されている。端子32にはアドレスADRのうちビットA
0が供給され、端子33にはチップセレクト信号CSが供給
されている。
これにより、第3図ではメモリカード41が実質的にデ
ータバス幅8ビットのメモリカードとしてカード記録/
再生装置40で使用される。又、カード記録/再生装置40
側にはデコーダ回路等を設ける必要がなく、メモリカー
ドのデータバス幅に応じてカード記録/再生装置40の設
計変更をする必要もない。
ータバス幅8ビットのメモリカードとしてカード記録/
再生装置40で使用される。又、カード記録/再生装置40
側にはデコーダ回路等を設ける必要がなく、メモリカー
ドのデータバス幅に応じてカード記録/再生装置40の設
計変更をする必要もない。
従って、メモリカード41は、データバス幅8ビット及
び16ビットのカード記録/再生装置夫々において装置側
の設計変更をすることなく使用可能である。このため、
データバス幅8ビット及び16ビットのカード記録/再生
装置では夫々今まで通りにデータバス幅8ビット及び16
ビットのメモリカードも使用することができる。
び16ビットのカード記録/再生装置夫々において装置側
の設計変更をすることなく使用可能である。このため、
データバス幅8ビット及び16ビットのカード記録/再生
装置では夫々今まで通りにデータバス幅8ビット及び16
ビットのメモリカードも使用することができる。
本実施例における、信号CSO,CH1,A0,OE,WEにより決定
されるメモリカードの動作モードとデータ入出力端子21
の状態と電源電流状態とを表3に示す。
されるメモリカードの動作モードとデータ入出力端子21
の状態と電源電流状態とを表3に示す。
第4図は、本実施例のメモリカードの使用例を示す。
同図(a)はカード記録/再生装置のデータバス幅が8
ビットの場合、同図(b)はカード記録/再生装置のデ
ータバス幅が16ビットの場合を示す。第4図中、50a,50
bは装置内の中央処理装置(CPU)、51a,51bは装置内の
主記憶装置である。
同図(a)はカード記録/再生装置のデータバス幅が8
ビットの場合、同図(b)はカード記録/再生装置のデ
ータバス幅が16ビットの場合を示す。第4図中、50a,50
bは装置内の中央処理装置(CPU)、51a,51bは装置内の
主記憶装置である。
第5図は、本発明の第2実施例を示す。本実施例で
は、メモリカードは8ビット幅のメモリM0〜M7とデコー
ダ61とからなる。62a,62bは上位バイト及び下位バイト
データ入出力端子であり、入出力データI/o0〜I/o15
は、これらデータ入出力端子62a,62bより入出力され
る。端子63,64には夫々書込み許可信号WE及び出力許可
信号OEが供給される。端子65,66には夫々チップセレク
ト信号CS1,CSOが供給される。ビットA0〜AN+3からなる
アドレスADRのうち、ビットA0,AN+2,AN+3は対応する
端子67,68,69に供給され、残りのビットA1〜AN+1は端子
70に供給される。本実施例では、第1実施例の如き入力
バッファ及び入出力バッファは特別設けていないが、第
1実施例と同様の効果を得ることができる。
は、メモリカードは8ビット幅のメモリM0〜M7とデコー
ダ61とからなる。62a,62bは上位バイト及び下位バイト
データ入出力端子であり、入出力データI/o0〜I/o15
は、これらデータ入出力端子62a,62bより入出力され
る。端子63,64には夫々書込み許可信号WE及び出力許可
信号OEが供給される。端子65,66には夫々チップセレク
ト信号CS1,CSOが供給される。ビットA0〜AN+3からなる
アドレスADRのうち、ビットA0,AN+2,AN+3は対応する
端子67,68,69に供給され、残りのビットA1〜AN+1は端子
70に供給される。本実施例では、第1実施例の如き入力
バッファ及び入出力バッファは特別設けていないが、第
1実施例と同様の効果を得ることができる。
なお、データバス幅は8ビットと16ビットの場合に限
定されないことは言うまでもない。例えば、8ビット,1
6ビット,32ビットの場合にも適用可能である。
定されないことは言うまでもない。例えば、8ビット,1
6ビット,32ビットの場合にも適用可能である。
以上本発明を実施例により説明したが、本発明は本発
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。
本発明によれば、メモリカード内にデコーダ回路を設
けているので、メモリカードを異なるデータバス幅のカ
ード記録/再生装置にて使用することができ、カード記
録/再生装置側では特別な設計変更を必要とせず、実用
的には極めて有用である。
けているので、メモリカードを異なるデータバス幅のカ
ード記録/再生装置にて使用することができ、カード記
録/再生装置側では特別な設計変更を必要とせず、実用
的には極めて有用である。
第1図は本発明の原理説明図、 第2図は本発明の第1実施例を示すブロック図、 第3図は第1実施例のメモリカードをデータバス幅8ビ
ットのカード記録/再生装置で使用する場合の夫々の要
部を示す図、 第4図は第1実施例のメモリカードの使用例を示すブロ
ック図、 第5図は本発明の第2実施例を示すブロック図、 第6図は従来のメモリカードの一例を示すブロック図、 第7図は従来のメモリカードの他の例を示すブロック
図、 第8図は考えられるカード記録/再生装置及びメモリカ
ードの要部を示す図である。 第1図〜第5図において 1はメモリ手段、2,5は端子、7は第1の入力端子、8
は第2の入力端子、9はデコーダ回路、11は入力バッフ
ァ、12,13はRAM、14は入出力バッファ、15はデコーダ回
路、16〜21,30〜33,62a,62b,63〜70は端子、40はカード
記録/再生装置、41はメモリカード、50a,50bはCPU、51
a,51bは主記憶装置、61はデコーダ回路、M0〜M7はメモ
リ を示す。
ットのカード記録/再生装置で使用する場合の夫々の要
部を示す図、 第4図は第1実施例のメモリカードの使用例を示すブロ
ック図、 第5図は本発明の第2実施例を示すブロック図、 第6図は従来のメモリカードの一例を示すブロック図、 第7図は従来のメモリカードの他の例を示すブロック
図、 第8図は考えられるカード記録/再生装置及びメモリカ
ードの要部を示す図である。 第1図〜第5図において 1はメモリ手段、2,5は端子、7は第1の入力端子、8
は第2の入力端子、9はデコーダ回路、11は入力バッフ
ァ、12,13はRAM、14は入出力バッファ、15はデコーダ回
路、16〜21,30〜33,62a,62b,63〜70は端子、40はカード
記録/再生装置、41はメモリカード、50a,50bはCPU、51
a,51bは主記憶装置、61はデコーダ回路、M0〜M7はメモ
リ を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 遠藤 哲彦 愛知県春日井市高蔵寺町2丁目1844番2 富士通ヴィエルエスアイ株式会社内 (72)発明者 光明寺 博介 愛知県春日井市高蔵寺町2丁目1844番2 富士通ヴィエルエスアイ株式会社内 (72)発明者 田中 龍二 愛知県春日井市高蔵寺町2丁目1844番2 富士通ヴィエルエスアイ株式会社内 (72)発明者 板倉 賀津彦 愛知県春日井市高蔵寺町2丁目1844番2 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 昭53−129925(JP,A) 特開 昭59−68068(JP,A) 特開 昭63−188250(JP,A)
Claims (2)
- 【請求項1】n,Nを夫々整数とすると、少なくともn/Nビ
ット幅の第1及び第2のメモリを有するnビット幅のメ
モリ手段と、 アドレスを入力するアドレス入力端子と、 該メモリ手段に対するデータを入出力するnビット幅の
データ入力端子と、 第1のチップセレクト信号を入力する第1の入力端子
と、 第2のチップセレクト信号を入力する第2の入力端子
と、 該第1及び第2のチップセレクト信号の値が第1の組み
合わせをとる場合には該第1及び第2のメモリを非選択
とし、該第1及び第2のチップセレクト信号の値が第2
の組み合わせをとる場合には該第1及び第2のメモリを
共に選択して該メモリ手段のビット幅をnビットとし、
該第1及び第2のチップセレクト信号の値が第3の組み
合わせをとる場合には該アドレスの所定ビットの値に応
じて該第1及び第2のメモリのうち一方を選択して該メ
モリ手段のビット幅をn/Nビットとし、該第1及び第2
のチップセレクト信号の値が第4の組み合わせをとる場
合には該第1及び第2のメモリのうち一方を選択して該
メモリ手段のビット幅をn/Nビットとする制御信号を生
成出力するデコーダ回路とを備えたメモリカード。 - 【請求項2】前記nは16であり、前記Nは2であり、前
記第1の組み合わせでは前記第1及び第2のチップセレ
クト信号が夫々第1の論理レベルを有し、前記第2の組
み合わせでは前記第1及び第2のチップセレクト信号が
夫々第2の論理レベルを有し、前記第1の組み合わせで
は前記第1及び第2のチップセレクト信号が夫々第2及
び第1の論理レベルを有し、前記第4の組み合わせでは
前記第1及び第2のチップセレクト信号が夫々第1及び
第2の論理レベルを有する、請求項1記載のメモリカー
ド。
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DE68919402T DE68919402T2 (de) | 1988-09-28 | 1989-09-26 | Speicherkarte. |
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JP2539012B2 true JP2539012B2 (ja) | 1996-10-02 |
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---|---|---|---|---|
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JPH04137081A (ja) * | 1990-09-28 | 1992-05-12 | Fuji Photo Film Co Ltd | Eepromを有するicメモリカード |
JPH05233901A (ja) * | 1992-02-18 | 1993-09-10 | Mitsubishi Electric Corp | Icカード、icカード搭載用メモリic及びicカードのメモリ容量の確認方法 |
US5164916A (en) * | 1992-03-31 | 1992-11-17 | Digital Equipment Corporation | High-density double-sided multi-string memory module with resistor for insertion detection |
JPH05324949A (ja) * | 1992-05-20 | 1993-12-10 | Mitsubishi Electric Corp | Icカード入出力制御回路 |
US6422476B1 (en) * | 1993-11-05 | 2002-07-23 | Intermec Ip Corp. | Method, apparatus and character set for encoding and decoding data characters in data carriers, such as RFID tags |
FR2715783B1 (fr) * | 1994-02-02 | 1996-04-05 | Larocom | Outil informatique de communication directe entre particuliers et dispositif d'exploitation. |
US5761732A (en) * | 1996-06-28 | 1998-06-02 | Intel Corporation | Interleaving for memory cards |
JP3391236B2 (ja) | 1997-10-07 | 2003-03-31 | 株式会社村田製作所 | 赤外線センサ |
WO1999021127A1 (fr) * | 1997-10-17 | 1999-04-29 | I-O Data Device Inc. | Support sous forme de carte et carte pour ordinateur personnel |
JP3159150B2 (ja) | 1997-11-27 | 2001-04-23 | 株式会社村田製作所 | Pcカード |
FR2799026B1 (fr) * | 1999-09-28 | 2001-11-30 | St Microelectronics Sa | Circuit d'entree pour carte a puce a memoire |
US7624211B2 (en) * | 2007-06-27 | 2009-11-24 | Micron Technology, Inc. | Method for bus width negotiation of data storage devices |
JP5627197B2 (ja) * | 2009-05-26 | 2014-11-19 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体記憶装置及びこれを備える情報処理システム並びにコントローラ |
US20140325105A1 (en) * | 2013-04-26 | 2014-10-30 | Advanced Micro Devices, Inc. | Memory system components for split channel architecture |
CN110389317B (zh) * | 2019-06-03 | 2021-08-10 | 广州南盾通讯设备有限公司 | 一种对散序对象快速定位的低功耗柜体及定位方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4099253A (en) * | 1976-09-13 | 1978-07-04 | Dynage, Incorporated | Random access memory with bit or byte addressing capability |
JPS53129925A (en) * | 1977-04-19 | 1978-11-13 | Fujitsu Ltd | Memory device |
US4375665A (en) * | 1978-04-24 | 1983-03-01 | Texas Instruments Incorporated | Eight bit standard connector bus for sixteen bit microcomputer using mirrored memory boards |
US4213177A (en) * | 1978-04-24 | 1980-07-15 | Texas Instruments Incorporated | Eight bit standard connector bus for sixteen bit microcomputer using mirrored memory boards |
US4214302A (en) * | 1978-04-24 | 1980-07-22 | Texas Instruments Incorporated | Eight bit standard connector bus for sixteen bit microcomputer |
GB2021823B (en) * | 1978-05-30 | 1983-04-27 | Intel Corp | Data transfer system |
US4309754A (en) * | 1979-07-30 | 1982-01-05 | International Business Machines Corp. | Data interface mechanism for interfacing bit-parallel data buses of different bit width |
US4400794A (en) * | 1981-11-17 | 1983-08-23 | Burroughs Corporation | Memory mapping unit |
JPS5968068A (ja) * | 1982-10-12 | 1984-04-17 | Nec Corp | メモリボ−ド |
JPS61107591A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | メモリ選択制御回路 |
JPH0652784B2 (ja) * | 1984-12-07 | 1994-07-06 | 富士通株式会社 | ゲートアレイ集積回路装置及びその製造方法 |
JPS62123587A (ja) * | 1985-11-25 | 1987-06-04 | Nec Corp | メモリセルカ−ド |
JPS63172389A (ja) * | 1987-01-09 | 1988-07-16 | Nec Corp | Icメモリカ−ド |
JPS63188250A (ja) * | 1987-01-30 | 1988-08-03 | Nec Corp | 任意語長記憶回路 |
GB2222471B (en) * | 1988-08-29 | 1992-12-09 | Mitsubishi Electric Corp | Ic card with switchable bus structure |
-
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-
1989
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- 1989-09-28 KR KR8913959A patent/KR930011349B1/ko not_active IP Right Cessation
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