JPH11203874A - アドレスカウンタを内蔵したメモリモジュール - Google Patents
アドレスカウンタを内蔵したメモリモジュールInfo
- Publication number
- JPH11203874A JPH11203874A JP10030305A JP3030598A JPH11203874A JP H11203874 A JPH11203874 A JP H11203874A JP 10030305 A JP10030305 A JP 10030305A JP 3030598 A JP3030598 A JP 3030598A JP H11203874 A JPH11203874 A JP H11203874A
- Authority
- JP
- Japan
- Prior art keywords
- address
- counter
- memory
- addresses
- memory module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 音楽のような一連の連続したシリアルアクセ
スを中心とするデータを扱うメモリモジュールにおい
て、このメモリモジュールを外部から制御するＣＰＵ
（中央処理装置）等の負担を軽減し、且つこのメモリモ
ジュールへの信号線の本数を少なくできるメモリモジュ
ールの提供を目的とする。 【解決手段】 複数のメモリ素子を含むメモリモジュー
ルにおいて、変更の必要な一部のアドレスは外部から設
定できる構造にし、通常は連続したアドレスをつぎつぎ
とメモリに供給するアドレスカウンタ（１）を内蔵する
手段を講じた構造にする。
スを中心とするデータを扱うメモリモジュールにおい
て、このメモリモジュールを外部から制御するＣＰＵ
（中央処理装置）等の負担を軽減し、且つこのメモリモ
ジュールへの信号線の本数を少なくできるメモリモジュ
ールの提供を目的とする。 【解決手段】 複数のメモリ素子を含むメモリモジュー
ルにおいて、変更の必要な一部のアドレスは外部から設
定できる構造にし、通常は連続したアドレスをつぎつぎ
とメモリに供給するアドレスカウンタ（１）を内蔵する
手段を講じた構造にする。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体メモ
リ素子を含むシリアルアクセスを主としたメモリモジュ
ールに関するものである。
リ素子を含むシリアルアクセスを主としたメモリモジュ
ールに関するものである。
【０００２】
【従来の技術】従来のメモリモジュールでは、その使用
法がシリアルアクセスを主とするものであっても、その
メモリモジュールに内蔵されている複数のメモリ素子に
対するアドレス信号は、メモリモジュールの外部から直
接供給される構造になっていた。
法がシリアルアクセスを主とするものであっても、その
メモリモジュールに内蔵されている複数のメモリ素子に
対するアドレス信号は、メモリモジュールの外部から直
接供給される構造になっていた。
【０００３】
【発明が解決しようとする課題】本発明は、音楽のよう
な一連の連続したシリアルアクセスを中心とするデータ
を扱うメモリモジュールにおいて、このメモリモジュー
ルを外部から制御するＣＰＵ（中央処理装置）等の負担
を軽減し、且つこのメモリモジュールへの信号線の本数
を少なくできるメモリモジュールの提供を目的とする。
な一連の連続したシリアルアクセスを中心とするデータ
を扱うメモリモジュールにおいて、このメモリモジュー
ルを外部から制御するＣＰＵ（中央処理装置）等の負担
を軽減し、且つこのメモリモジュールへの信号線の本数
を少なくできるメモリモジュールの提供を目的とする。
【０００４】
【課題を解決するための手段】本発明は、複数のメモリ
素子を含むメモリモジュールにおいて、変更の必要な一
部のアドレスだけを外部から設定できる構造にし、通常
は連続したアドレスをつぎつぎとメモリに供給するアド
レスカウンタ（１）を内蔵する、手段を講じたものであ
る。
素子を含むメモリモジュールにおいて、変更の必要な一
部のアドレスだけを外部から設定できる構造にし、通常
は連続したアドレスをつぎつぎとメモリに供給するアド
レスカウンタ（１）を内蔵する、手段を講じたものであ
る。
【０００５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。
て図面に従って説明する。
【０００６】図１に示すものは代表的な実施の形態であ
って、メモリ素子０（８０）、メモリ素子１（８１）、
メモリ素子２（８２）、メモリ素子３（８３）の４個の
メモリ素子、外部からのアドレスを初期設定できるプリ
セット機能のあるアドレスカウンタ（１）、４個のメモ
リ素子のどれかを選択するチップ選択デコーダ（２）、
およびこのメモリモジュールと外部との信号のやり取り
をするモジュール端子（３）から構成されている。もち
ろん、このメモリモジュールに内蔵されるメモリ素子は
４個に限定されるものではなく、４個より少なくても、
多くても全く同様に対応できる。
って、メモリ素子０（８０）、メモリ素子１（８１）、
メモリ素子２（８２）、メモリ素子３（８３）の４個の
メモリ素子、外部からのアドレスを初期設定できるプリ
セット機能のあるアドレスカウンタ（１）、４個のメモ
リ素子のどれかを選択するチップ選択デコーダ（２）、
およびこのメモリモジュールと外部との信号のやり取り
をするモジュール端子（３）から構成されている。もち
ろん、このメモリモジュールに内蔵されるメモリ素子は
４個に限定されるものではなく、４個より少なくても、
多くても全く同様に対応できる。
【０００７】アドレスカウンタ（１）は、カウンタクロ
ックＣＫ（４）によってカウントアップしていくバイナ
リカウンタで、プリセット信号ＰＳ（５）によってアド
レス入力Ａｉ０からアドレス入力Ａｉｋを設定できる構
成になっており、図１の実施例では、下位のアドレス入
力Ａｉ０からＡｉｊ−１のｊ本は接地電位とし、それよ
り上位のアドレス入力ＡｉｊからＡｉｋはモジュール端
子（３）を介して外部から供給される。もちろん、下位
のアドレス入力Ａｉ０からＡｉｊ−１も、上位アドレス
ＡｉｊからＡｉｋと同様にモジュール端子（３）を介し
て外部から供給しても一向に構わない。
ックＣＫ（４）によってカウントアップしていくバイナ
リカウンタで、プリセット信号ＰＳ（５）によってアド
レス入力Ａｉ０からアドレス入力Ａｉｋを設定できる構
成になっており、図１の実施例では、下位のアドレス入
力Ａｉ０からＡｉｊ−１のｊ本は接地電位とし、それよ
り上位のアドレス入力ＡｉｊからＡｉｋはモジュール端
子（３）を介して外部から供給される。もちろん、下位
のアドレス入力Ａｉ０からＡｉｊ−１も、上位アドレス
ＡｉｊからＡｉｋと同様にモジュール端子（３）を介し
て外部から供給しても一向に構わない。
【０００８】図１の実施例では、アドレスカウンタ
（１）の上位２ビットの出力Ａｋ−１およびＡｋはチッ
プ選択デコーダ（２）の入力として使用され、このチッ
プ選択デコーダ（２）でデコードされた４本の出力信号
ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３はそれぞれ４個のメモ
リ素子０（８０）、メモリ素子１（８１）、メモリ素子
２（８２）、メモリ素子３（８３）のチップ選択信号と
なる。
（１）の上位２ビットの出力Ａｋ−１およびＡｋはチッ
プ選択デコーダ（２）の入力として使用され、このチッ
プ選択デコーダ（２）でデコードされた４本の出力信号
ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３はそれぞれ４個のメモ
リ素子０（８０）、メモリ素子１（８１）、メモリ素子
２（８２）、メモリ素子３（８３）のチップ選択信号と
なる。
【０００９】アドレスカウンタ（１）の上位２ビットを
除く下位のアドレス出力Ａ０からＡｋ−２までのｋ−１
本のアドレス信号は、アドレスバス（６）となって４個
のメモリ素子全部のアドレス入力となる。
除く下位のアドレス出力Ａ０からＡｋ−２までのｋ−１
本のアドレス信号は、アドレスバス（６）となって４個
のメモリ素子全部のアドレス入力となる。
【００１０】このメモリモジュールは、アドレスカウン
タ（１）のカウントアップを行うカウンタクロックＣＫ
（４）、アドレス入力Ａｉ０からＡｉｋをアドレスカウ
ンタ（１）に初期設定するプリセット信号ＰＳ（５）、
このメモリモジュールの外部からアドレスカウンタ
（１）に初期設定するためのアドレス入力ＡｉｊからＡ
ｉｋ、およびデータバス（７）のＤ０からＤｎまでのデ
ータ信号はすべてモジュール端子（３）を介して外部と
接続されている。Ｄ０からＤｎのデータバス（７）は、
４個のメモリ素子のすべてのデータ端子に接続されてい
る。
タ（１）のカウントアップを行うカウンタクロックＣＫ
（４）、アドレス入力Ａｉ０からＡｉｋをアドレスカウ
ンタ（１）に初期設定するプリセット信号ＰＳ（５）、
このメモリモジュールの外部からアドレスカウンタ
（１）に初期設定するためのアドレス入力ＡｉｊからＡ
ｉｋ、およびデータバス（７）のＤ０からＤｎまでのデ
ータ信号はすべてモジュール端子（３）を介して外部と
接続されている。Ｄ０からＤｎのデータバス（７）は、
４個のメモリ素子のすべてのデータ端子に接続されてい
る。
【００１１】図１の実施例では、４個のメモリ素子が書
き込みと読み出しが可能なメモリ素子の場合について示
してあるが、本発明は、メモリ素子が読み出し専用のメ
モリ素子であってもいっこうにかまわない。その場合に
は、データは双方向ではなくメモリ素子からの読み出し
方向だけとなる。
き込みと読み出しが可能なメモリ素子の場合について示
してあるが、本発明は、メモリ素子が読み出し専用のメ
モリ素子であってもいっこうにかまわない。その場合に
は、データは双方向ではなくメモリ素子からの読み出し
方向だけとなる。
【００１２】次に使用法の一例について説明する。ま
ず、プリセット信号ＰＳ（５）によって、アドレスカウ
ンタ（１）に開始アドレスを設定する。図１の実施例で
は、アドレス入力Ａｉ０からＡｉｊ−１には接地電位
が、アドレス入力ＡｉｊからＡｉｋにはモジュール端子
（３）を介して外部からそれぞれ設定される。この設定
されたアドレスが、アドレスカウンタ（１）のアドレス
出力Ａ０からＡｋの内容となる。この後、アドレスカウ
ンタ（１）はカウンタクロックＣＫ（４）に同期してカ
ウントアップしていき、連続したアドレスを次々に選択
していく。この状態では、メモリモジュールの外部シス
テムは、このメモリモジュールに対して単にカウンタク
ロックＣＫ（４）を供給するだけでよく、従来のように
アドレスを毎回供給する必要がない。この結果、メモリ
モジュールの外部制御システムの負担が軽くなる。
ず、プリセット信号ＰＳ（５）によって、アドレスカウ
ンタ（１）に開始アドレスを設定する。図１の実施例で
は、アドレス入力Ａｉ０からＡｉｊ−１には接地電位
が、アドレス入力ＡｉｊからＡｉｋにはモジュール端子
（３）を介して外部からそれぞれ設定される。この設定
されたアドレスが、アドレスカウンタ（１）のアドレス
出力Ａ０からＡｋの内容となる。この後、アドレスカウ
ンタ（１）はカウンタクロックＣＫ（４）に同期してカ
ウントアップしていき、連続したアドレスを次々に選択
していく。この状態では、メモリモジュールの外部シス
テムは、このメモリモジュールに対して単にカウンタク
ロックＣＫ（４）を供給するだけでよく、従来のように
アドレスを毎回供給する必要がない。この結果、メモリ
モジュールの外部制御システムの負担が軽くなる。
【００１３】
【発明の効果】本発明によれば、上記のようなシステム
構成により、音楽のような連続したデータは、通常はシ
リアルアクセスでよいので、カウンタクロック（４）に
従ってアドレスカウンタ（１）をカウントアップすれば
よく、外部から毎回このメモリモジュールに対してアド
レス信号を与える必要がないので、本発明のメモリモジ
ュールに対して外部からの制御が非常に簡単になる。ま
た、図１の実施例のように、アドレスカウンタ（１）の
アドレス入力Ａｉ０からＡｉｊ−１を接地電位に設定す
る場合には、モジュース端子（３）を介して外部からこ
のメモリモジュールに供給されるアドレス信号の本数が
少なくなる。
構成により、音楽のような連続したデータは、通常はシ
リアルアクセスでよいので、カウンタクロック（４）に
従ってアドレスカウンタ（１）をカウントアップすれば
よく、外部から毎回このメモリモジュールに対してアド
レス信号を与える必要がないので、本発明のメモリモジ
ュールに対して外部からの制御が非常に簡単になる。ま
た、図１の実施例のように、アドレスカウンタ（１）の
アドレス入力Ａｉ０からＡｉｊ−１を接地電位に設定す
る場合には、モジュース端子（３）を介して外部からこ
のメモリモジュールに供給されるアドレス信号の本数が
少なくなる。
【図１】本発明の実施例を示すシステム構成図である。
１・・アドレスカウンタ ２・・チップ選択デコーダ ３・・モジュール端子 ４・・カウンタクロックＣＫ ５・・プリセット信号ＰＳ ６・・アドレスバス ７・・データバス ８０・・メモリ素子０ ８１・・メモリ素子１ ８２・・メモリ素子２ ８３・・メモリ素子３
Claims (2)
- 【請求項１】 複数のメモリ素子と、これらのメモリ素
子へのアドレス信号を供給するプリセット可能なアドレ
スカウンタ（１）とから構成され、このアドレスカウン
タ（１）に外部から必要に応じて開始アドレスを適時設
定し、その後はカウンタクロック（４）に応じてアドレ
スカウンタ（１）がカウント動作を行なって、連続した
アドレスをメモリ素子に供給することを特徴とするメモ
リモジュール。 - 【請求項２】 請求項１のメモリモジュールにおいて、
アドレスカウンタ（１）に外部から必要に応じて開始ア
ドレスを適時設定する際に、アドレスカウンタ（１）に
設定する入力アドレスの一部をこのメモリモジュールの
内部において設定することを特徴とするメモリモジュー
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10030305A JPH11203874A (ja) | 1998-01-05 | 1998-01-05 | アドレスカウンタを内蔵したメモリモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10030305A JPH11203874A (ja) | 1998-01-05 | 1998-01-05 | アドレスカウンタを内蔵したメモリモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203874A true JPH11203874A (ja) | 1999-07-30 |
Family
ID=12300058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10030305A Pending JPH11203874A (ja) | 1998-01-05 | 1998-01-05 | アドレスカウンタを内蔵したメモリモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11203874A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026444A (ja) * | 2007-07-23 | 2009-02-05 | Samsung Electronics Co Ltd | パワーアップ時ピーク電流を減少させるマルチチップパッケージ |
-
1998
- 1998-01-05 JP JP10030305A patent/JPH11203874A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026444A (ja) * | 2007-07-23 | 2009-02-05 | Samsung Electronics Co Ltd | パワーアップ時ピーク電流を減少させるマルチチップパッケージ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6370630B1 (en) | Method and apparatus for controlling data flow in a data processor | |
| US5446859A (en) | Register addressing control circuit including a decoder and an index register | |
| US5179676A (en) | Address selection circuit including address counters for performing address selection | |
| JPH11203874A (ja) | アドレスカウンタを内蔵したメモリモジュール | |
| JPH05197619A (ja) | マルチｃｐｕ用メモリ制御回路 | |
| US5530818A (en) | Semiconductor integrated circuit device for optionally selecting the correspondence between a chip-select signal and address space | |
| KR920008446B1 (ko) | 마이크로 프로세서 | |
| JPH06266614A (ja) | メモリ制御方法 | |
| US20050120155A1 (en) | Multi-bus I2C system | |
| JP3856928B2 (ja) | 特定用途向け集積回路及び電子装置 | |
| JP2975638B2 (ja) | 半導体集積回路 | |
| JPH08147262A (ja) | マイクロプロセッサ | |
| JPS6152762A (ja) | バスコントロ−ル・ゲ−トアレイ | |
| JP3251265B2 (ja) | メモリ出力制御回路 | |
| JP3164848B2 (ja) | メモリアクセス回路 | |
| JP3315145B2 (ja) | マイクロプロセッサシステムにおけるメモリアドレス割付け方式 | |
| JPH06266647A (ja) | アドレスバス拡張装置 | |
| JPS61143808A (ja) | シ−ケンス制御装置のビツトモデイフアイ回路 | |
| JPH0322157A (ja) | Ｒａｍのチップセレクト回路 | |
| JP2000099390A (ja) | Ｃｐｕおよびそれを備えたメモリ制御システム | |
| JPH04362752A (ja) | メモリのライトプロテクト回路 | |
| JPS6348688A (ja) | メモリ装置 | |
| JPH04367043A (ja) | メモリ制御装置 | |
| JPH04168545A (ja) | インターフェース回路 | |
| JPH01205257A (ja) | 集積回路 |