JP3315145B2 - マイクロプロセッサシステムにおけるメモリアドレス割付け方式 - Google Patents
マイクロプロセッサシステムにおけるメモリアドレス割付け方式Info
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- JP3315145B2 JP3315145B2 JP07201792A JP7201792A JP3315145B2 JP 3315145 B2 JP3315145 B2 JP 3315145B2 JP 07201792 A JP07201792 A JP 07201792A JP 7201792 A JP7201792 A JP 7201792A JP 3315145 B2 JP3315145 B2 JP 3315145B2
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Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサ（Ｍ
ＰＵ），ＲＡＭ，ＲＯＭ及び入出力装置により構成する
マイクロプロセッサにおけるＭＰＵのメモリ空間内の各
メモリアドレス割付方式に関する。
ＰＵ），ＲＡＭ，ＲＯＭ及び入出力装置により構成する
マイクロプロセッサにおけるＭＰＵのメモリ空間内の各
メモリアドレス割付方式に関する。
【０００２】マイクロプロセッサシステムではＲＡＭ，
ＲＯＭといった複数のメモリを用い，マイクロプロセッ
サ（ＭＰＵ）はそれらのメモリへアクセスする場合，共
通のメモリ空間を表すアドレスを用い，メモリ空間の中
で予め各メモリに割付けられた領域の何れの領域に属す
るアドレスかを識別して，対応するメモリにアクセスす
る。ところが，システムを運用した時に，ＲＡＭやＲＯ
Ｍのメモリアドレスの割付けを変更したい事態が発生す
る。
ＲＯＭといった複数のメモリを用い，マイクロプロセッ
サ（ＭＰＵ）はそれらのメモリへアクセスする場合，共
通のメモリ空間を表すアドレスを用い，メモリ空間の中
で予め各メモリに割付けられた領域の何れの領域に属す
るアドレスかを識別して，対応するメモリにアクセスす
る。ところが，システムを運用した時に，ＲＡＭやＲＯ
Ｍのメモリアドレスの割付けを変更したい事態が発生す
る。
【０００３】
【従来の技術】従来の技術を図３乃至図５を用いて説明
する。図３は従来のマイクロプロセッサシステムの構成
例，図４はメモリアドレス割付けの例，図５は従来のア
ドレスデコーダの構成例である。
する。図３は従来のマイクロプロセッサシステムの構成
例，図４はメモリアドレス割付けの例，図５は従来のア
ドレスデコーダの構成例である。
【０００４】一般的なマイクロプロセッサシステムは，
図３に示すようにマイクロプロセッサ（ＭＰＵ）３０，
アドレスデコーダ回路３１，ローカルメモリとして使用
するＲＡＭ３２及びプログラムメモリとして使用するＲ
ＯＭ３３が設けられ，その他に任意の入出力装置（キー
ボード，表示装置，外部記憶装置等）を接続することが
できるが図示省略されている。ＭＰＵ３０とＲＡＭ３
２，ＲＯＭ３３はアドレスバス３４，データバス３５及
び制御バス３６により接続され，アドレスデコーダ回路
３１はアドレスバス３４と接続されている。
図３に示すようにマイクロプロセッサ（ＭＰＵ）３０，
アドレスデコーダ回路３１，ローカルメモリとして使用
するＲＡＭ３２及びプログラムメモリとして使用するＲ
ＯＭ３３が設けられ，その他に任意の入出力装置（キー
ボード，表示装置，外部記憶装置等）を接続することが
できるが図示省略されている。ＭＰＵ３０とＲＡＭ３
２，ＲＯＭ３３はアドレスバス３４，データバス３５及
び制御バス３６により接続され，アドレスデコーダ回路
３１はアドレスバス３４と接続されている。
【０００５】ＭＰＵ３０はアドレスバス３４からＲＡＭ
３２またはＲＯＭ３３に対しアドレスを出力すると，ア
ドレスデコーダ回路３１は入力したアドレスがＲＡＭ３
２またはＲＯＭ３３の何れの領域へのアドレス空間を表
すかを識別して，ＲＯＭ３３である場合はチップセレク
ト信号ＣＳ１を発生し，ＲＡＭ３２である場合はチップ
セレクト信号ＣＳ２を発生する。
３２またはＲＯＭ３３に対しアドレスを出力すると，ア
ドレスデコーダ回路３１は入力したアドレスがＲＡＭ３
２またはＲＯＭ３３の何れの領域へのアドレス空間を表
すかを識別して，ＲＯＭ３３である場合はチップセレク
ト信号ＣＳ１を発生し，ＲＡＭ３２である場合はチップ
セレクト信号ＣＳ２を発生する。
【０００６】マイクロプロセッサシステムのＭＰＵのメ
モリ空間は，ＲＡＭ領域（データエリア，ワークエリア
等）とＲＯＭ領域（命令実行プログラム等のエリア）が
混在し，メモリ空間が図４に例として示すようにＲＡＭ
領域とＲＯＭ領域に割付けられている。
モリ空間は，ＲＡＭ領域（データエリア，ワークエリア
等）とＲＯＭ領域（命令実行プログラム等のエリア）が
混在し，メモリ空間が図４に例として示すようにＲＡＭ
領域とＲＯＭ領域に割付けられている。
【０００７】図４の例ではメモリ空間の容量が１ＭＢ
（メガバイト）ある場合であり，アドレスの数字は１６
進符号（Ｈで表す）が５桁で指示される。図４の場合，
ＲＡ領域（データエリア，ワークエリア等）としてアド
レス０００００（Ｈ）〜ＥＦＦＦＦ（Ｈ）が割付けら
れ，ＲＯＭ領域としてアドレスＦ００００（Ｈ）〜ＦＦ
ＦＦＦ（Ｈ）が割付けられている。
（メガバイト）ある場合であり，アドレスの数字は１６
進符号（Ｈで表す）が５桁で指示される。図４の場合，
ＲＡ領域（データエリア，ワークエリア等）としてアド
レス０００００（Ｈ）〜ＥＦＦＦＦ（Ｈ）が割付けら
れ，ＲＯＭ領域としてアドレスＦ００００（Ｈ）〜ＦＦ
ＦＦＦ（Ｈ）が割付けられている。
【０００８】ＭＰＵから発生するアドレスが何れの領域
であるかを識別するための従来のアドレスデコーダ回路
の構成例を図５に示す。図５のＡ．はデコーダＩＣを用
いる例であり，ＭＰＵからアドレスバスを介して入力す
るアドレスの上位ビットを入力すると，デコーダＩＣ内
の論理回路の動作によりＲＡＭ領域か，ＲＯＭ領域かを
判別して選択信号ＣＳ１またはＣＳ２に“１”が出力さ
れる。図４の例で説明すると，５桁の１６進符号の最上
位桁の符号が，「Ｆ」であるとＲＯＭ領域であることを
表す選択信号（チップセレクト信号）ＣＳ２が“１”と
なり，アドレスの最上位桁が「Ｆ」以外の符号であれば
ＲＡＭ領域を表す選択信号ＣＳ１が発生する。
であるかを識別するための従来のアドレスデコーダ回路
の構成例を図５に示す。図５のＡ．はデコーダＩＣを用
いる例であり，ＭＰＵからアドレスバスを介して入力す
るアドレスの上位ビットを入力すると，デコーダＩＣ内
の論理回路の動作によりＲＡＭ領域か，ＲＯＭ領域かを
判別して選択信号ＣＳ１またはＣＳ２に“１”が出力さ
れる。図４の例で説明すると，５桁の１６進符号の最上
位桁の符号が，「Ｆ」であるとＲＯＭ領域であることを
表す選択信号（チップセレクト信号）ＣＳ２が“１”と
なり，アドレスの最上位桁が「Ｆ」以外の符号であれば
ＲＡＭ領域を表す選択信号ＣＳ１が発生する。
【０００９】また，図５のＢ．はＰＲＯＭ（プログラマ
ブルＲＯＭ）を用いる例であり，この場合，ＰＲＯＭ内
にＲＡＭ領域とＲＯＭ領域を表すアドレス（その一部）
の入力に対して，アドレス変換データ（ＣＳ１，ＣＳ２
の信号を表す２ビットのデータ）が予め書き込まれてお
り，その２ビットが「１０」であれば，信号ＣＳ１が
“１”となりＲＡＭが選択され，２ビットが「０１」で
あれば信号ＣＳ２が“１”となってＲＯＭが選択され
る。
ブルＲＯＭ）を用いる例であり，この場合，ＰＲＯＭ内
にＲＡＭ領域とＲＯＭ領域を表すアドレス（その一部）
の入力に対して，アドレス変換データ（ＣＳ１，ＣＳ２
の信号を表す２ビットのデータ）が予め書き込まれてお
り，その２ビットが「１０」であれば，信号ＣＳ１が
“１”となりＲＡＭが選択され，２ビットが「０１」で
あれば信号ＣＳ２が“１”となってＲＯＭが選択され
る。
【００１０】
【発明が解決しようとする課題】上記のように従来のマ
イクロプロセッサシステムのＲＯＭ領域とＲＡＭ領域の
メモリ空間割付けは，デコーダＩＣやＰＲＯＭというハ
ードウェア回路により予め決定してしまう。そのため，
マイクロプロセッサシステムのプログラムのデバッグを
含む機能試験や，機能試験後の機能追加や変更を行う際
にＲＯＭ領域を拡大する必要が発生したり，逆に未使用
のＲＯＭ領域を縮小してＲＡＭ領域をその分拡大したい
場合には，メモリ空間の割付けを変更する時，ハードウ
ェア回路を変更しなければならないという問題が生じて
いた。
イクロプロセッサシステムのＲＯＭ領域とＲＡＭ領域の
メモリ空間割付けは，デコーダＩＣやＰＲＯＭというハ
ードウェア回路により予め決定してしまう。そのため，
マイクロプロセッサシステムのプログラムのデバッグを
含む機能試験や，機能試験後の機能追加や変更を行う際
にＲＯＭ領域を拡大する必要が発生したり，逆に未使用
のＲＯＭ領域を縮小してＲＡＭ領域をその分拡大したい
場合には，メモリ空間の割付けを変更する時，ハードウ
ェア回路を変更しなければならないという問題が生じて
いた。
【００１１】本発明はマイクロプロセッサシステムにお
いてＭＰＵのメモリ空間割付けに変更が生じた場合にも
ハードウェア回路の変更なしに動的に割付けを行うこと
ができる動的割付け方式を提供することを目的とする。
いてＭＰＵのメモリ空間割付けに変更が生じた場合にも
ハードウェア回路の変更なしに動的に割付けを行うこと
ができる動的割付け方式を提供することを目的とする。
【００１２】
【課題を解決するための手段】図１は本発明の基本構成
図である。図１において，１はＭＰＵ，２は従来から設
けられている既存のアドレスデコーダ回路，３は既存の
アドレスデコーダ回路２とは別に本発明により新たに設
けられたアドレスデコード用ＲＡＭ，４はＲＡＭデコー
ド用データバッファの出力とアドレスバス入力をＭＰＵ
からの切替え指示により選択し，アドレスデコード用Ｒ
ＡＭ３のアドレス端子に入力するための第１選択回路で
ある。
図である。図１において，１はＭＰＵ，２は従来から設
けられている既存のアドレスデコーダ回路，３は既存の
アドレスデコーダ回路２とは別に本発明により新たに設
けられたアドレスデコード用ＲＡＭ，４はＲＡＭデコー
ド用データバッファの出力とアドレスバス入力をＭＰＵ
からの切替え指示により選択し，アドレスデコード用Ｒ
ＡＭ３のアドレス端子に入力するための第１選択回路で
ある。
【００１３】５はアドレスデコード用ＲＡＭ３を１つの
Ｉ／Ｏとみなし，ＭＰＵ１からの切替え指示の前にアド
レスデコード用ＲＡＭ３にＭＰＵ１のメモリ空間のアド
レス割付けデータを設定するために設けられ，その中の
割付けられた各領域を表すアドレスを書き込むためのＲ
ＡＭアドレス用データバッファ，６は前記ＲＡＭアドレ
ス用データバッファ５と同様にアドレスデコード用ＲＡ
ＭにＭＰＵ１のメモリ空間のアドレス割付けデータを設
定するために設けられ，デコード結果として出力される
データ（アドレスに対応したチップセレクト信号）を書
き込むためのＲＡＭデータ用データバッファである。
Ｉ／Ｏとみなし，ＭＰＵ１からの切替え指示の前にアド
レスデコード用ＲＡＭ３にＭＰＵ１のメモリ空間のアド
レス割付けデータを設定するために設けられ，その中の
割付けられた各領域を表すアドレスを書き込むためのＲ
ＡＭアドレス用データバッファ，６は前記ＲＡＭアドレ
ス用データバッファ５と同様にアドレスデコード用ＲＡ
ＭにＭＰＵ１のメモリ空間のアドレス割付けデータを設
定するために設けられ，デコード結果として出力される
データ（アドレスに対応したチップセレクト信号）を書
き込むためのＲＡＭデータ用データバッファである。
【００１４】７は既存のアドレスデコーダ回路２からの
各メモリのチップセレクト信号（ＣＳ１，ＣＳ２）とア
ドレスデコード用ＲＡＭ３からのチップセレクト信号を
ＭＰＵからの切替え指示により選択を行う第２選択回
路，８はローカルメモリとして使用するＲＡＭ，９はプ
ログラムメモリとして使用するＲＯＭ，１０はアドレス
バス，１１はデータバス，１２は制御バスである。
各メモリのチップセレクト信号（ＣＳ１，ＣＳ２）とア
ドレスデコード用ＲＡＭ３からのチップセレクト信号を
ＭＰＵからの切替え指示により選択を行う第２選択回
路，８はローカルメモリとして使用するＲＡＭ，９はプ
ログラムメモリとして使用するＲＯＭ，１０はアドレス
バス，１１はデータバス，１２は制御バスである。
【００１５】本発明はＭＰＵ１の各メモリの空間を新た
に割付けるためのアドレスデコード用ＲＡＭ３を設け，
システム立ち上げ時に該アドレスデコード用ＲＡＭ３に
対して割付けに対応したアドレス及びデータの書き込み
を行い，その後は既存のアドレスデコーダ回路２の代わ
りにこのアドレスデコード用ＲＡＭ３によりアドレスを
デコードするものである。
に割付けるためのアドレスデコード用ＲＡＭ３を設け，
システム立ち上げ時に該アドレスデコード用ＲＡＭ３に
対して割付けに対応したアドレス及びデータの書き込み
を行い，その後は既存のアドレスデコーダ回路２の代わ
りにこのアドレスデコード用ＲＡＭ３によりアドレスを
デコードするものである。
【００１６】
【作用】電源のオン時やリセット時に既存のアドレスデ
コーダ回路２が動作して，選択されたＲＯＭ９のプログ
ラムによりシステムを立ち上げる。この時，ＭＰＵ１か
らの出力命令により最初に既存のアドレスデコーダ回路
２デＲＡＭアドレス用データバッファ５が選択され，デ
ータバス１１からメモリ空間アドレス割付けのアドレス
データが格納され，次にＲＡＭデータ用データバッファ
６が選択され，同様にデータバス１１からＭＰＵ１のメ
モリ空間アドレス割付けの変換データ（メモリ選択のデ
ータ）が設定される。メモリ空間割付け用のアドレス及
びデータは，ＲＯＭ９に予め格納しておき（複数のパタ
ーンを格納しておき，その中から１つを選択する等），
システム立ち上げ時の上記動作により選択的に読み出さ
れる。
コーダ回路２が動作して，選択されたＲＯＭ９のプログ
ラムによりシステムを立ち上げる。この時，ＭＰＵ１か
らの出力命令により最初に既存のアドレスデコーダ回路
２デＲＡＭアドレス用データバッファ５が選択され，デ
ータバス１１からメモリ空間アドレス割付けのアドレス
データが格納され，次にＲＡＭデータ用データバッファ
６が選択され，同様にデータバス１１からＭＰＵ１のメ
モリ空間アドレス割付けの変換データ（メモリ選択のデ
ータ）が設定される。メモリ空間割付け用のアドレス及
びデータは，ＲＯＭ９に予め格納しておき（複数のパタ
ーンを格納しておき，その中から１つを選択する等），
システム立ち上げ時の上記動作により選択的に読み出さ
れる。
【００１７】次にＭＰＵ１からのアドレスデコード用Ｒ
ＡＭ３に対し書き込み指示が発生し，アドレスデコード
用ＲＡＭ３が既存のアドレスデコーダ回路２により選択
されると，ＲＡＭアドレス用データバッファ５の出力を
選択する第１選択回路４から設定されたアドレスがアド
レスデコード用ＲＡＭ３に供給される。この時，各アド
レスに対応する設定データがＲＡＭデータ用データバッ
ファ６から出力されてアドレスデコード用ＲＡＭ３に書
き込まれる。
ＡＭ３に対し書き込み指示が発生し，アドレスデコード
用ＲＡＭ３が既存のアドレスデコーダ回路２により選択
されると，ＲＡＭアドレス用データバッファ５の出力を
選択する第１選択回路４から設定されたアドレスがアド
レスデコード用ＲＡＭ３に供給される。この時，各アド
レスに対応する設定データがＲＡＭデータ用データバッ
ファ６から出力されてアドレスデコード用ＲＡＭ３に書
き込まれる。
【００１８】この後，ＭＰＵ１からの切替え指示によ
り，第１選択回路４及び第２選択回路７を切替え，第１
選択回路４はＲＡＭアドレス用データバッファ５からア
ドレスバス１０からのアドレス出力を選択するよう切替
えられ，第２選択回路７は既存のアドレスデコーダ回路
２の出力からアドレスデコード用ＲＡＭ３の出力を選択
するよう切替えられる。
り，第１選択回路４及び第２選択回路７を切替え，第１
選択回路４はＲＡＭアドレス用データバッファ５からア
ドレスバス１０からのアドレス出力を選択するよう切替
えられ，第２選択回路７は既存のアドレスデコーダ回路
２の出力からアドレスデコード用ＲＡＭ３の出力を選択
するよう切替えられる。
【００１９】この後は，ＭＰＵ１から供給されアドレス
バス１０に発生するアドレスは，アドレスデコード用Ｒ
ＡＭ３に設定されたメモリ空間アドレスの割付けにより
デコードされ，その出力ＣＳ１，ＣＳ２が第２選択回路
７から出力されてＲＡＭ８またはＲＯＭ９が選択され
る。以上の動作によりＭＰＵ１の各メモリの空間は動的
に変更可能となる。
バス１０に発生するアドレスは，アドレスデコード用Ｒ
ＡＭ３に設定されたメモリ空間アドレスの割付けにより
デコードされ，その出力ＣＳ１，ＣＳ２が第２選択回路
７から出力されてＲＡＭ８またはＲＯＭ９が選択され
る。以上の動作によりＭＰＵ１の各メモリの空間は動的
に変更可能となる。
【００２０】
【実施例】図２は実施例の構成図である。この実施例の
構成は上記図１に示す基本構成の要部を具体化した構成
である。
構成は上記図１に示す基本構成の要部を具体化した構成
である。
【００２１】図２において，１〜７及び１０〜１２は上
記図１の同一符号と同じ回路を表し，１３，１４はアン
ド回路，１５はオア回路である。なお，図２には示され
ていないが，ＲＡＭ８及びＲＯＭ９は図１と同様にアド
レスバス１０，データバス１１，制御バス１２と接続さ
れている。
記図１の同一符号と同じ回路を表し，１３，１４はアン
ド回路，１５はオア回路である。なお，図２には示され
ていないが，ＲＡＭ８及びＲＯＭ９は図１と同様にアド
レスバス１０，データバス１１，制御バス１２と接続さ
れている。
【００２２】実施例の構成による基本的な動作は上記図
１と同様であり，システム立ち上げ時に，第２選択回路
７はＭＰＵ１からの切替信号により既存のアドレスデコ
ーダ回路２の出力を選択し，その時のアドレス信号が既
存のアドレスデコーダ回路２に与えられるとチップセレ
クト信号ＣＳ１が発生してＲＯＭ９（図１）が選択さ
れ，ＲＯＭ９の初期化のプログラムによりＭＰＵ１から
ＯＵＴＰＵＴ命令が発生する。この時のアドレスが既存
のアドレスデコーダ回路２へ供給されると，チップセレ
クト信号ＣＳ４が発生する。この後，クロック信号（Ｃ
ＬＫ）が発生すると，該クロック信号がアンド回路１４
からＲＡＭアドレス用データバッファ５のクロック端子
（ＣＰ）に供給される。この時，データバス１１にＲＯ
Ｍ９から読み出されたメモリ空間アドレス割付けデータ
の中のアドレスを表すデータ（複数ビットで構成）が出
力されているので，そのデータはＲＡＭアドレス用デー
タバッファ５のデータ端子（Ｄ）から入力してラッチさ
れる。
１と同様であり，システム立ち上げ時に，第２選択回路
７はＭＰＵ１からの切替信号により既存のアドレスデコ
ーダ回路２の出力を選択し，その時のアドレス信号が既
存のアドレスデコーダ回路２に与えられるとチップセレ
クト信号ＣＳ１が発生してＲＯＭ９（図１）が選択さ
れ，ＲＯＭ９の初期化のプログラムによりＭＰＵ１から
ＯＵＴＰＵＴ命令が発生する。この時のアドレスが既存
のアドレスデコーダ回路２へ供給されると，チップセレ
クト信号ＣＳ４が発生する。この後，クロック信号（Ｃ
ＬＫ）が発生すると，該クロック信号がアンド回路１４
からＲＡＭアドレス用データバッファ５のクロック端子
（ＣＰ）に供給される。この時，データバス１１にＲＯ
Ｍ９から読み出されたメモリ空間アドレス割付けデータ
の中のアドレスを表すデータ（複数ビットで構成）が出
力されているので，そのデータはＲＡＭアドレス用デー
タバッファ５のデータ端子（Ｄ）から入力してラッチさ
れる。
【００２３】既存のアドレスデコーダ回路２は，次にチ
ップセレクト信号ＣＳ３を発生する。これにより，アン
ド回路１３がクロック信号（ＣＬＫ）により駆動されＲ
ＡＭデータ用データバッファ６のクロック端子（ＣＰ）
に供給される。この時，データバッファ１１上にＲＯＭ
９から読み出されたメモリ空間アドレス割付けデータの
中のデータ（各アドレスに対応するデコード出力となる
ＣＳ１，ＣＳ２のデータ）がＲＡＭデータ用データバッ
ファ６のデータ端子（Ｄ）から入力してラッチされる。
ップセレクト信号ＣＳ３を発生する。これにより，アン
ド回路１３がクロック信号（ＣＬＫ）により駆動されＲ
ＡＭデータ用データバッファ６のクロック端子（ＣＰ）
に供給される。この時，データバッファ１１上にＲＯＭ
９から読み出されたメモリ空間アドレス割付けデータの
中のデータ（各アドレスに対応するデコード出力となる
ＣＳ１，ＣＳ２のデータ）がＲＡＭデータ用データバッ
ファ６のデータ端子（Ｄ）から入力してラッチされる。
【００２４】この後，既存のアドレスデコーダ回路２か
らチップセレクト信号ＣＳ５が発生すると，オア回路１
５を通ってアドレスデコード用ＲＡＭ３が駆動され，Ｍ
ＰＵ１から制御バス１２を介してライト・イネーブル信
号が発生して書き込み可能の状態にすると共に，リード
／ライト信号を書き込み指示の状態にする。
らチップセレクト信号ＣＳ５が発生すると，オア回路１
５を通ってアドレスデコード用ＲＡＭ３が駆動され，Ｍ
ＰＵ１から制御バス１２を介してライト・イネーブル信
号が発生して書き込み可能の状態にすると共に，リード
／ライト信号を書き込み指示の状態にする。
【００２５】この時，ＲＡＭアドレス用データバッファ
５と，ＲＡＭデータ用データバッファ６も駆動され（制
御バスからの制御信号による），ＲＡＭアドレス用デー
タバッファ５が読み出されて，その出力は第１選択回路
４（この時切替信号によりＲＡＭアドレス用データバッ
ファ５の出力を選択している状態）を介してアドレスデ
コード用ＲＡＭ３のアドレス入力（Ａ０〜１９）へ供給
される。また，ＲＡＭデータ用データバッファ６でも読
み出しが行われ，２ビットの出力端子（ＣＳ１とＣＳ２
に対応するＱ０，Ｑ１）からの各読み出し出力はアドレ
スデコード用ＲＡＭ３のデータ端子Ｄ０，Ｄ１から入力
されて，各アドレス入力に対応する位置に書き込まれ
る。
５と，ＲＡＭデータ用データバッファ６も駆動され（制
御バスからの制御信号による），ＲＡＭアドレス用デー
タバッファ５が読み出されて，その出力は第１選択回路
４（この時切替信号によりＲＡＭアドレス用データバッ
ファ５の出力を選択している状態）を介してアドレスデ
コード用ＲＡＭ３のアドレス入力（Ａ０〜１９）へ供給
される。また，ＲＡＭデータ用データバッファ６でも読
み出しが行われ，２ビットの出力端子（ＣＳ１とＣＳ２
に対応するＱ０，Ｑ１）からの各読み出し出力はアドレ
スデコード用ＲＡＭ３のデータ端子Ｄ０，Ｄ１から入力
されて，各アドレス入力に対応する位置に書き込まれ
る。
【００２６】ＲＡＭデータ用データバッファ６とＲＡＭ
アドレス用データバッファ５の読み出しによるアドレス
デコード用ＲＡＭ３への書き込みが終了すると，ＭＰＵ
１は切替信号の状態を切替えて，第１選択回路４，第２
選択回路７の選択状態が切替えると共にリード／ライト
信号を読み出し指示の状態にする。従って，以後は第１
選択回路４はアドレスバス１０上のアドレスを入力して
アドレスデコード用ＲＡＭ３に供給して読み出しを行
い，アドレスデコード用ＲＡＭ３の読み出し出力はデー
タ端子Ｄ０，Ｄ１から出力され，第２選択回路７からチ
ップセレクト信号ＣＳ１，ＣＳ２としてＲＡＭ及びＲＯ
Ｍへ供給される。
アドレス用データバッファ５の読み出しによるアドレス
デコード用ＲＡＭ３への書き込みが終了すると，ＭＰＵ
１は切替信号の状態を切替えて，第１選択回路４，第２
選択回路７の選択状態が切替えると共にリード／ライト
信号を読み出し指示の状態にする。従って，以後は第１
選択回路４はアドレスバス１０上のアドレスを入力して
アドレスデコード用ＲＡＭ３に供給して読み出しを行
い，アドレスデコード用ＲＡＭ３の読み出し出力はデー
タ端子Ｄ０，Ｄ１から出力され，第２選択回路７からチ
ップセレクト信号ＣＳ１，ＣＳ２としてＲＡＭ及びＲＯ
Ｍへ供給される。
【００２７】
【発明の効果】本発明によればマイクロプロセッサシス
テムにおいてＭＰＵのメモリ空間割付けに変更が生じた
場合でも，ハードウェア回路の変更なしに動的にメモリ
空間割付けを行うことができる。
テムにおいてＭＰＵのメモリ空間割付けに変更が生じた
場合でも，ハードウェア回路の変更なしに動的にメモリ
空間割付けを行うことができる。
【図１】本発明の基本構成図である。
【図２】実施例の構成図である。
【図３】従来のマイクロプロセッサシステムの構成例で
ある。
ある。
【図４】メモリアドレス割付けの例である。
【図５】従来のアドレスデコーダの構成例である。
１ ＭＰＵ ２ アドレスデコーダ回路 ３ アドレスデコード用ＲＡＭ ４ 第１選択回路 ５ ＲＡＭアドレス用データバッファ ６ ＲＡＭデータ用データバッファ ７ 第２選択回路 ８ ＲＡＭ ９ ＲＯＭ １０ アドレスバス １１ データバス １２ 制御バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 會澤 孝 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭64−84353（ＪＰ，Ａ) 特開 平２−93839（ＪＰ，Ａ) 特開 昭60−50688（ＪＰ，Ａ) 特開 昭63−280352（ＪＰ，Ａ) 特開 昭63−257044（ＪＰ，Ａ) 特開 昭57−100691（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06
Claims (2)
- 【請求項１】 ＭＰＵ，ＲＡＭ及びＲＯＭを備えたマイ
クロプロセッサシステムにおいて， 既存のアドレスデコーダ回路の他に設けられたアドレス
デコード用ＲＡＭと， 該アドレスデコード用ＲＡＭへ，メモリ空間内のアドレ
スをＲＡＭ領域とＲＯＭ領域へ割付けるアドレスと変換
データとを供給して設定するためのＲＡＭアドレス用デ
ータバッファ及びＲＡＭデータ用データバッファと， 前記アドレスデコード用ＲＡＭへ，前記ＲＡＭアドレス
用データバッファから出力されるアドレスを入力するか
アドレスバスの出力を供給するかを選択する第１選択回
路と， システムの立ち上げ時に既存のアドレスデコーダ回路か
らのデコード出力を選択し，その後のシステムの動作時
にアドレスデコード用ＲＡＭのデコード出力を選択する
第２選択回路とを備えることを特徴とするマイクロプロ
セッサシステムにおけるメモリアドレス割付け方式。 - 【請求項２】 請求項１において，前記ＲＡＭアドレス
用データバッファとＲＡＭデータ用データバッファは，
システム立ち上げ時に既存のアドレスデコーダ回路によ
り順次選択され，ＲＡＭアドレス用データバッファへデ
ータバス上に発生するアドレスデータを書き込み，ＲＡ
Ｍデータ用データバッファへ変換データが書き込まれる
ことを特徴とするマイクロプロセッサシステムにおける
メモリアドレス割付け方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07201792A JP3315145B2 (ja) | 1992-03-30 | 1992-03-30 | マイクロプロセッサシステムにおけるメモリアドレス割付け方式 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP07201792A JP3315145B2 (ja) | 1992-03-30 | 1992-03-30 | マイクロプロセッサシステムにおけるメモリアドレス割付け方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05274218A JPH05274218A (ja) | 1993-10-22 |
| JP3315145B2 true JP3315145B2 (ja) | 2002-08-19 |
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ID=13477228
Family Applications (1)
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|---|---|---|---|
| JP07201792A Expired - Fee Related JP3315145B2 (ja) | 1992-03-30 | 1992-03-30 | マイクロプロセッサシステムにおけるメモリアドレス割付け方式 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3315145B2 (ja) |
-
1992
- 1992-03-30 JP JP07201792A patent/JP3315145B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05274218A (ja) | 1993-10-22 |
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