KR890002469B1 - 마이크로컴퓨터의 기억 페이징 시스템 - Google Patents

마이크로컴퓨터의 기억 페이징 시스템 Download PDF

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Abstract

내용 없음.

Description

마이크로컴퓨터의 기억 페이징 시스템
제1도는 마이크로컴퓨터 시스템에서 주 메모리 장치 어드레스, 비데오 디코드 어드레스 및 ROM(또는 ROS) 어드레스에 대한 메모리 어드레스 맵(memory address map)를 도시한 도면.
제2도는 본 발명의 페이징 시스템의 실시예인 마이크로컴퓨터의 메모리 어드레스 체계에 대한 블럭 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
20 : CPU 21 : CRT제어기 시스템
24 : RAM어드레스 시스템 27 : 멀티플렉서
30 : 페이지 레지스터 시스템 42 : 디코더
본 발명은 마이크로컴퓨터의 메모리 어드레싱 배치에 관한 것으로, 특히 마이크로컴퓨터의 메모리 장치를 지정하는 CPU 및 비데오 디스플레이 보조 시스템에 대한 메모리 페이징 시스템(memory paging system)에 관한 것이다.
현재 시판되고 있는 마이크로컴퓨터 시스템은 비데오 데이타 저장을 위해 두가지 시스템을 채용하고 있다. 대형 켬퓨터는 CRT리프레쉬 데이타 저장용으로 분리 비데오 RAM를 갖고 있다. 물론, 이 대형 시스템에서의 비데오 데이타의 갱신과 이 데이타으이 판독은 지시된 비데오 메모리를 지정함으로서 효율적으로 행해진다.
제한량의 RAM용량을 갖고 있는 소형 시스템에서는, 시스템의 주 저장 장치에는 비데오 데이타와 처리용 잔여 데이타 전부를 갖고 있어야 한다. 분리 비데오 저장 장치가 없는 이러한 소형 시스템에서는 주 저장소의 작은 일부분만이 디스플레이 데이타용으로 할당될 뿐이다. 그러나 이것은 두가지 단점을 갖고 잇다. 첫재 디스플레이용 비데오 데이타양이 정확히 제한되어 있어서 디스플레이 선명도가 제한을 받으며, 둘째로 잔여 데이타가 비데오 영역을 침범할 수 없기 때문이다. 디스플레이가 사용되지 않을때 상기 비데오 영역은 다른 처리 작동을 위해 사용될 수 없다는 것이다.
본 발명의 목적은 비데오 및 CPU데이타용 저장 공간의 신축성 있는 할당이 가능한 마이크로-컴퓨터의 메모리 페이징 시스템을 제공하는데 있다.
본 발명은, 마이크로컴퓨터의 주 메모리를 지정하는 CPU 및 비데오 보조 시스템에, 메모리 페이지를 할당시키는 페이징 수단을 갖는 마이크로-컴퓨터에 대한 메모리 페이징 시스템에 관한 것이다. CPU와 비데오 보조 시스템이 각각 CPU와 CRT페이징 비트를 참조하여 메모리 장치내의 임의의 페이지와 억세스 가능하도록 배열된다. 상기 페이징 비트는 장치내의 페이지 위치를 정하는 어드레스 비트이다.
제1도의 메모리 맵은 마이크로컴퓨터내의 메모리 장치의 어드레스 범위를 도시하고 있다. 어드레스는 16진 표기법으로 하였다. 주 컴퓨터 RAM은 어드레스 00000부터 1FFFF(128K바이트)까지 확장되고, 각 16K바이트로 하는 8페이지로 나누어 진다. 메모리 장치의 어드레스 범위에는 두개의 ROS(또는 ROM)가 있는데, 하나는 어드레스 D0000부터 F0000까지 확장되는 128K바이트의 ROS이고, 다른 하나는 어드레스 F0000에서 FFFFF까지 위치가 정해진 64K바이트의 ROS이다. ROS(read-only stores)를 흔히 ROM이라고도 칭한다.
RAM과 ROS어드레스 사이에는, 어드레스 B8000에서 C0000까지 확장된 32 K바이트의 비데오 디코드 영역이 있다. 후에 좀더 상세하게 설명이 되겠지만, 이것은 실제상의 저장 영역이 아니라, RAM영역의 어드레스로 해독되는 CPU진입 어드레스와 관련된 것이다.
일페이지내의 16K바이트 할당 위치는 14비트(16진수 0000에서 3FFF까지)에 의해 번지 지정되기 때문에, 상위 3비트는 RAM에 있어서 다른 8페이지를 지정하는데 사용될 수 있다는 점을 주지해야 한다.
본 발명에 따른, 이 페이지 비트는, CPU 지정을 위해 RAM을 번지 지정하고 비데오 표시 보조 시스템에 의한 지정을 하는데 사용할 수 있다. CPU는 하나의 페이지 선택 시스템을 사용하고 비데오 디스플레이 서브 시스템은 이와 다른 하나 즉, CRT페이지 선택 시스템을 사용한다. 무론 양자는 CPU의 제어를 받는다. CPU나 비데오 서보 시스템 둘중에 하나는, RAM내의 임의의 단일 페이지나 전부 8페이지까지 페이지의 임의의 수를 채용할 수 있도록 배열된다. 어느때에는, CRT페이지 선택 시스템은 디스플레이용 데이타를 판독시키기 위한 하나의 페이지를 선택할 것이며 그 반면에, CPU페이지 선택 시스템은 해당 페이지내 디스플레이 데이타를 진입시키기 위한 다른 하나의 페이지를 선택할 것이다. 연속적인 프레임에서 대량의 데이타 변경이 필요할때에는 4페이지가 필요하다. 이러한 경우, 디스플레이 데이타가 변경될때, 디스플레이 프라임 플라이백 순간에, 페이지 선택 시스템은 절환되어, 디스플레이 데이타가 이전의 디스플레이 프레임 동안에 CPU로 부터 거기에 수록된다. 이러한 장점때문에 선명한 디스플레이를 만드는데 유용하게 된다.
제1도의 할당 위치(B8000 내지 C0000)의 비데오 디코드 영역으로 되돌아가면, 128K바이트(어드레스 00000 내지 1FFFF)의 RAM사이즈와 더불어, 고순위 어드레스 위치는 RAM내에 존재하지 않음이 분명하다. 그러나, 이러한 고순위 어드레스가 CPU에서 발생되는 사태가 있다. 바로 이러한 때에 일련의 시스템에 대해 겸용 방식이 요구된다. 그러나 고급 시스템에 있어서는, 소용량의 RAM을 갖는 소형 시스템에서는 결코 수용할 수 없었던 고순위 어드레스 할당 위치에 내장할 수 있는 특징이 있다. 예를들면, 본 시스템이 고급 시스템에서나 분리 비데오 RAM을 내장하고 있는, 분리 비데오 RAM를 갖는 저급 수준의 마이크로 컴퓨터라고 가정하자.
고급 시스템에서의 비데오 RAM은 비데오 데이타 16K바이트를 제공하기 위해, 어드레스 B8000(736K) 내지 BBFFF(752K)상태로, CPU 및 CRT보조 시스템에 의해 번지 지정된다. 소형 시스템에서 상기 겸용 방식이 존재하기 위해서는, CPU가 이 어드레스를 RAM의 범위안에서 적절한 어드레스로 변환시키든지 또는 본 발명에 의거하면, CPU외부의 페이지 변환과 더불어 고급 시스템과 같은 동일한 방법으로 어드레스를 채택해야 한다. 제2도 시스템에서의 비데오 어드레스를 검출하여, 그것들을 이용가능한 RAM어드레스로 페이지시키기 위해 채택되었다.
제2도는 본 발명의 실시예인 마이크로컴퓨터내의 메모리 어드레싱 배열에 관해 단순 블럭화된 것이다. 상기 시스템은 CPU로서 인텔사(Intel Corporation)제품인 8088형과 같은 마이크로프로세서(20)를 채용하고 있다. 도면에서는 간략하게 어드레스 출력 A0-19 및 데이타 단자 D0-7만을 나타내고 있다. 또한 도면의 단순화를 위해 실제로 8088형에서는 D0-7단자가 A0-7어드레스 출력과 공동으로 되어 시간 다중화 되어 있지만, 본 도면에서는 D0-7단자를 어드레스 출력과 분리하여 도시하였다.
CRT제어기 시스템(21)는 모토롤라(Motorola Inc.)제품 6845형 CRT제어기와 출력중 두개만을 도시한 보조 메모리 제어 용량 128K바이트 용량의 메모리 장치(22)는 어드레스 시스템(24)에 의해 번지 지정되도록 연결된다. 어드레스 시스템(24)으로의 입력 비트는 CPU억세스 사이클에 대해 17비트이거나 CRT억세스 사이클에 대해 17비트이다. 각 CPU사이클에 대해, 상기 어드레스 비트는 버스(26)을 통해 CPU어드레스 출력으로부터 14비트(A0 내지 A13)와, 버스(28)를 통한 멀티플렉서(27)로 부터 CPU A14, A15, A16비트 또는 CPU페이지 비트 P0, P1, P2를 갖는 최상의 3개 비트를 갖는다. 사이클에 대해서는,어드레스 시스템(24)으로의 17개 어드레스 비트는 버스(29)를 통한 CRT제어기로 부터 MA0에서 MA13까지의 비트와, 버스(31)을 통한 페이지 레지스터 시스템(30)으로 부터의 CRT페이지 비트 P0, P1 및 P2를 구비한다.
페이지 비트를 CPU데이타 버스(36)을 통해 페이지 레지스터 시스템(30)에 전달함으로써 CPU(20)는 메모리 페이징을 제어시킨다. 6개의 데이타 선로만이 이 목적을 위해 사용되기 때문에, 총 6개 페이지, 즉 CPU에 대해서 3페이지, CRT에 대해서 3페이지가 등록된다. CPU페이지 비트(P0에서 P2)가 레지스터(30)에서 멀티플렉서(27)를 통과한다고 가정함으로서, 멀티플렉서(27)의 동작을 무시하면, 페이징 동작에 관해 고찰할 수가 있을 것이다. CPU사이클에서, 어드레스 비트(A0 내지 A13)는 CPU로 부터 어드레스 시스템(24)으로 직접 통과하여, 로우(low) 상태의 CRT제어기로 부터의 CRT/not CPU신호와 함께, CPU어드레스 모드를 정하기 위해 CPU페이징 비트(P0 내지 P2)는 레지스터(30), 멀티플렉서(27)를 경유하여, 버스(31), 레지스터(30)에서 멀티플렉서(28)를 통해 어드레스 시스템(24)에 인가된다. 그러므로, 메모리에는 16K바이트 페이지 영역만큼씩 선택되어 할당되는데, 상기 16K바이트 페이지 영역은 CPU페이지 비트 (P0 내지 P2)와 이 영역내에서 14개의 CPU어드레스 비트 (A0 내지 A13)에 의해 결정된 것이다. 각 사이클에 대해서도, CRT제어기(21)로 부터의 어드레스 비트 (MA0-MA13)와, CRT페이지 비트(P0 내지 P2)가 사용된다는 점을 제외하면, 위의 동작과 유사하게 행해진다. 상기 CRT페이지 비트(P0 내지 P2)는, 제어기(21)로 부터의 CRT/not CPU신호가 하이(high)상태일때, 레지스터 시스템(30)에서 판독된다. 그래서, CPU(20)와 CRT제어기(21) 모두는 페이지 비트에 따라 메모리 장치(22)내의 임의의 페이지로 지정된다. 상기 페이지 비트는 CPU에 의하여 언제나 변경가능한 것이다.
디코더(42) 및 멀티플렉서(27)를 포합하고 있는 제 2도 회로에 관심을 돌리면, 이 회로는 제 1도의 비데오디코드 어드레스를 해독하고 ROS 어드레싱을 제어하는 것이 가능하도록 작동된다. 이 시스템의 작동은, 비데오 디코드 및 ROS 어드레스 각각은 20개의 비트를 필요로 한다는 사실에 기초를 두고 있다. 그래서, 비데오 레코드 할당 위치 (B8000 내지 BFFFF)에 대해, 최상위 어드레스 비트 (A16-A19)는 1101이다. 동시에, ROS 어드레스 (D000 내지 FFFFF)에 대해서도 이와 유사한 비트 (A16 내지 A19)는 1011로 부터 1111까지이다.
소형 ROM 디코더 형태일 수도 있는 데코더(42)는 버스(34)를 통해 비트( A16 내지 A19)를 취한다. 만일 입력이 비데오 데코드 어드레스(예. 제 1영역의 어드레스)와 대응한다면 즉 1101이라면, 출력 선로(37) 및 (39)가 활성화 된다. 만일 입력이 ROM 어드렉스(예. 제 2 영역의 어드레스, 이 경우에는 A18,A19 모두 "1")일 경우, 선로 (38)가 활성화 된다. 후자의 경우, ROM의 어드레스(도시하지 않음)는 ROM CC(ROM 칩 선택)신호에 의해 사용 가능하게 되어 ROM어드레스는 A0로 부터 A17까지 CPU 어드레스 출력으로 번지지정이 된다. 전자의 경우 선로(39)상의 RAM CS신호는 메모리 장치(22)에 사용 가능하여, 선로(37)상의 상기 신호는 멀티플렉서(27)를 제 1상태에서 제 2 상태로 절환시켜, CPU억세스 사이클 동안 CPU페이지 비트(P0 내지 P2)대신에, CPU(A14 내지 A16)어드레스 비트를 통과시켜 제 2상태 메모리 장치(23)에 번지 지정한다. 이것은 페이징없이, 주소 할당 위치(0000(hex) 내지 1FFFF(hex))의 메모리 장치(22)에 직접 억세스가 허용됨을 의미한다. 자체에 어드레스가 주어진 비데오 RAM을 갖는 대형 시스템과도 같은 프로그램의 실행을 위하여, 상기 비데오 디코드 어드레스는 CPU에서 발생됨을 상기하자. 주지한 바와같이, 제 2도 도시의 시스템은, 상기 비데오 디코드 어드레스에 응답하여, CPU가 오직 A0 내지 A16비트만을 사용해서 메모리장치(22)에 번지 지정을 한다. 그밖의 경우에 있어서는, 멀티플렉서(27)가 CPU P0-2비트를 통과하도록 제 1 상태로 있게 되어, 위에서 설명한 바와 같이, MA0-13, CRT P0-2비트 상태에서 A0-13, CPUP0-2비트를 사용한 억세스를 위해, 선로(39)만이 메모리장치(22)에 이용되도록 활성화된다.
지금까지의 설명을 요약하면, 마이크로컴퓨터에 있어서의 주 메모리 페이징 시스템에, 고도의 신축성을 부여하여, 메모리내의 전체 페이지에 CPU에 CRT디스플레이 보조시스템 모두에 의해 억세스가 허용된다는 것이었다. 또한 디코딩 시스템은 ROS를 번지 지정하거나, 비데오 데이타를 등록시키도록 최고 순위 어드레스중에서 선택된 어드레스에 대해 주 메모리로 자동 억세스되도록 하기 위해, 주 메모리에서 최고 순위 어드레스 이상의 CPU출력 어드레스 사용이 허용된다. 이러한 사실은 대용량의 메모리를 갖는 고급 시스템과도 양립되는 것이다. 지금까지의 본 발명의 설명을 양호한 실시예를 통하여 서술했지만, 이 분야의 숙련된 전문가들은 본 발명의 기술 사상에 의거하여 각종의 변형이 가능할 것이다.

Claims (3)

  1. 메인 RSM,데이타 출력부와 어드레스 출력부가 있는 중앙처리 장치(CPU), 디지탈 표시 제어를 위해 CPU 및 CRT제어기(CRTC)어드레스 모드를 선택적으로 한정시키는 신호를 공급하는 어드레스 출력부 및 제어출력부(CRT/CPU)를 갖는 CRT제어기(CRTC)를 내장하고 있는 마이크로컴퓨터내에, 상기 RAM안에 고정된 크기의 페이지를 정하는 고순위 어드레스 비트로 구성된 고정 갯수의 그룹이 제공된 메모리 페이징 시스템에 있어서, CPU로부터의 출력을 수신하고, CPU페이지 어드레스 비트 그룹(CPU PO-2) 및 CRT페이지 어드레스 비트 그룹(CRT PO-2)를 갖는 페이지 비트 데이타 세트를 등록하기 위해, CPU의 데이타 출력부에 결합된 페이지 레지스터 시스템(30)과 ; CRTC의 제어 출력이 CPU모드를 정하는 신호를 공급할때 등록된 CPU페이지 어드레스 비트 그룹을 선택하여 출력시키고, 상기 CRTC제어 출력이 CRTC어드레스 모드를 정하는 신호를 공급할때 등록된 CRTC 페이지 비트 그룹을 선택하여 출력시키기 위해, 상기 CRTC제어 출력을 상기 페이지 레지스터 시스템의 선택 입력에 접속하는 수단과 ; CPU가 RAM에 지정하기 위해, 페이지레지스터 시스템으로부터 CPU페이지 어드레스 비트 그룹과 CPU어드레스 출력으로 부터의 저순위 어드레스 비트(AO-13)와의 조합과, CRTC가 상기 RAM에 억세스하기 위해, 상기 페이지 레지스터 시스템으로 부터의 CRTC페이지 어드레스 비트 그룹과 CRTC어드레스 출력으로 부터의 저순위 어드레스 비트(MA0-13)의 조합으로서, 상기 RAM을 지정하도록 CPU의 어드레스 출력, CRTC의 어드레스 출력 및 페이지 레지스터 시스템의 출력에 접속되어서, CPU 및 CRTC 페이지 어드레스 비트 그룹의 값에 따라 RAM내의 임의의 페이지에 억세스 할 수 있는 RAM 어드레스 수단(24)과 ; 제 1 출력 선로(37)상에 신호를 발생하기 위해, CPU로 부터의 어드레스를 RAM에서의 위치 규정 어드레스 영역이 아닌 제 1 영역의 어드레스에서 해독하도록 CPU어드레스에 결합된 디코더 수단(42)과 ; 상기 페이지 레지스터 시스템으로부터 CPU페이지 어드레스 비트 그룹을 수신하기 위해 접속된 제 1 입력과, 상기 페이지 어드레스 비트와 순서적으로 대응되는 CPU로부터의 어드레스 비트(A14-16)를 수신하기 위한 제 2입력과, 상기 제 1 출력선로에 결합된 제어 입력과, 상기 RAM어드레스 수단에 결합된 출력을 갖고, 상기 제 1 출력선로상의 신호에 의해, 상기 CPU페이지 어드레스 비트 그룹이 상기 RAM 어드레스 수단으로 통과시키는 제 1상태에서, 상기 CPU로부터의 어드레스 비트를 상기 RAM어드레스 수단으로 통과시키는 제 2상태로 절환되어지는 멀티플렉서 수단(27)을 특징으로 하는 메모리 페이징 시스템.
  2. 상기 마이크로컴퓨터가 RAM내부에서의 위치를 정하는 제 2영역의 어드레스 이외에서, 상기 제 2영역의 어드레스에 의해 번지 지정되는 ROM을 갖는 제 1항에 있어서, 상기 디코더 수단은 상기 제 2 영역에서 CPU어드레스 출력으로 부터의 어드레스를 해독하여, 제 2출력 선로(38)에 ROM선택 신호와 제 3출력 선로(39)상에 RAM디제이블 신호를 발생시킴으로서, 상기 ROM이 상기 CPU어드레스 출력상에서의 어드레스에 의해 억세스되는 메모리 페이징 시스템.
  3. 제 1 항에 있어서, 상기 제 1 영역의 어드레스는 CPU로 부터 RAM에 기입하기 위해 어드레스와 관련을 갖는 것을 특징으로 하는 메모리 페이징 시스템.
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