KR850002617A - 마이크로 컴퓨터의 기억페이징 시스템 - Google Patents
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Abstract
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Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 마이크로 컴퓨터 시스템내의 주기억장치 어드레스, 비데오 레코드 어드레스 및 ROM 어드레스를 나타내는 기억어드 레스맵. 제2도는 본 발명의 페이징 시스템을 구체화시키는 마이크로 컴퓨터의 기억 어드레스의 블럭선도.
Claims (7)
- 주기억장치, 중앙연산처리유니트(CPU) 및 디지탈 디스플레이 제어용 CRT제어기를 내포하는 마이크로 컴퓨터의 기억페이징 시스템에 있어서, 주기억장치 이내에 고정된 사이즈 페이지를 규정짓기 위한 고차 어드레스 비트와; CPU 및 CRU제어기 페이지 어드레스 비트를 등록시키기 위한 CPU의 데이터 출력과 결합된 페이지 레지스터 시스템과; CPU 억세스용 CPU어드레스 출력에서부터 기억장치까지의 저차어드레스 비트을 지닌 CPU페이지 어드레스 비트가 CRT제어기 억세스용 CRT제어기 어드레스 출력에서부터 기억장치까지의 저차 어드레스 비트을 지닌 CRT페이지 어드레스 비트와 합성시키기 위해 결합된 어드레스 수단등을 구비하여, CPU 및 CRT 제어기가 페이지 어드레스 비트의 값에 따라서 기억장치내 임의 페이지를 억세스시킬 수 있는 것을 특징으로 하는 기억페이징 시스템.
- 제1항의 기억페이징 시스템에 있어서, 상기 페이지 레지스터 시스템이 저처 어드레스 비트와 더불어 합성하기 위한 CRT 제어기 페이지 비트 이든지 혹은 CPU를 선택하기 위한 CRT 제어기로부터 제어신호를 수신하기 위해 결합되는 것을 특징으로 하는 기억페이징 시스템.
- 제1항의 기억 페이징 시스템에 있어서, 기억장치가 m고차 어드스 비트에 의해 규정짓게된 X페이지를 구비하고; 각 페이지는 n저차 어드레스 비트에 의해 규정짓게된 고정된 수의 위치를 구비하고; CPU가 기억 장치내 위치를 규정짓는데 필요한 m+n보다 더 높은 수의 비트를 가지고 있는 어드레스를 내포하는 그리고 m+n 비트에 의해 규정된 어드레스 외부 선정 범위내에서 CPU 어드레스 출력과 결합되고 CPU로부터의 어드레스와 반응하는 데코드수단을 내포하는 어드레스를 전달하기 위해, 또한 페이지 레지스터로부터의 CPU 페이지 비트를 수신하려고 결합된 멀태플렉서 수단의 제어립력에 대한 제1출력신호 그리고 mCPU 어드레스 비트이든지 혹은 제1출력 신호의 유무에 대해서 기억장치에 대한 CPU 억세스용 nCPU 어드레스비트와의 합성용 mCPU 페이지 비트에 인가하기 위한 CPU 어드레스 출력으로부터의 등가 m차 어드레스비트를 마련하기 위해 구성되어 있는 것을 특징으로 하는 기억페이징 시스템.
- 제3항의 기억페이징 시스템에 있어서, 어드레스중 상기 선택된 범위내의 어드레스가 수에 있어서 기억장치내의 어드레스의 한 페이지와 일치하는 것을 특징으로 하는 기억 페이징 시스템.
- 제3항의 기억 페이징 시스템에 있어서, 어드레스중 상기 선택된 범위내의 어드레스가 CPU에서 기억장치로 삽입시키기 위한 비데오와 데이터와 관계가 있음을 특징으로 하는 기억페이징 시스템.
- 제4항의 기억 페이징 시스템에 있어서, 어드레스중 상기 선택된 범위내의 어드레스가 CPU에서 기억장치로 삽입시키기 위한 비데오 데이터의 한 페이지와 일치하는 것을 특징으로 하는 기억 페이징 시스템.
- 제3항의 기억 페이징 시스템에 있어서, 상기 데코더 수단이 m+n 비트에 의해 규정된 어드레스 외부 CPU로부터의 어드레스중 선택된 범위내의 어드레스와 반응하는 수단을 내포하여 상기 기억 시스템보다 오히려 판독전용 저장(ROS)시스템에 어드레스시키기 위해 CPU 어드레스 출력으로부터 어드레스 비트를 조작하기 위한 제2출력 신호를 마련하는 것을 특징으로 기억페이징 시스템.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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