KR940010796A - 어드레스 변환 방법 및 장치 - Google Patents

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Abstract

본 발명은 2차원 구조 데이타의 메모리 입력 및 출력을 위한 어드레스 변환 장치에 관한 것으로서, 어드레스 발생부(100)와 메모리(140)사이에 어드레스 변환부(110)를 설치하여, 입력되는 수평 및 수직 어드레스를 소정의 형태로 변환시켜 메모리(140)를 어드레싱한다.

Description

어드레스 변환 방법 및 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 어드레스 변환의 일예를 도시하는 도면,
제3도는 본 발명에 따른 어드레스 변환 장치의 회로도.

Claims (3)

  1. m+1 비트의 수평 어드레스와 n+1 비트의 수직 어드레스로 표시되는 (2m+x)×(2n+y)의 영상 데이터를 (2m+n+1크기의 메모리에 쓰거나 또는 상기 메모리로부터 상기 영상데이타를 읽기 위하여, x가 2m-2, y가 2n-1)를 전개하여 얻어지는 제1항 2m+n, 제2항 2my, 제3항 x2n, 제4항 xy에서, 요구되는 각 메모리 크기 2m+n, 2m+n-1, 2m+n-2, 및 2m+n-3에 따라서 메모리 영역을 할당하고, 소정의 제어 신호 및 상기 수평 및 수직 어드레스에 따라서 할당된 상기 메모리 영역을 어드레싱할 수 있는 새로운 어드레스를 발생시키는 어드레스 변환방법.
  2. 제1항에 있어서, 상기 소정의 제어신호는 상기 수평 어드레스 및 수직 어드레스의 최상위 비트를 이용하는 어드레스 변환방법.
  3. (2m+x)x(2n+y)의 영상 데이타를 2m+n-1크기의 메모리에 쓰거나 또는 상기 메모리로부터 데이타를 읽기 위하여, 상기 영상데이타의 m+1 비트의 수평 어드레스 및 n+1 비트의 수직 어드레스를 발생시키는 어드레스 발생수단(100)과, x가 2m-2, y가 2n-1이하일 경우, 상기 (2m+x)x(2n+y)를 전개하여 얻어지는 제1항 2m+n제2항 2my, 제3항 x2n, 제4항 xy에서, 요구되는 각 메모리 크기 2m+n, 2m-1, 2m+n-2, 및 2m+n-3에 따라서 메모리 영역을 할당하고, 소정의 제어 신호 및 상기 수평 및 수직 어드레스에 따라서 할당된 상기 메모리 영역을 어드레싱할 수 있는 새로운 어드레스 변환 수단(100)을 포함하는 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920020081A 1992-10-29 1992-10-29 어드레스 변환 방법 및 장치 KR950005650B1 (ko)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5596376A (en) * 1995-02-16 1997-01-21 C-Cube Microsystems, Inc. Structure and method for a multistandard video encoder including an addressing scheme supporting two banks of memory
US5886705A (en) * 1996-05-17 1999-03-23 Seiko Epson Corporation Texture memory organization based on data locality
US6680738B1 (en) 2002-02-22 2004-01-20 Neomagic Corp. Single-block virtual frame buffer translated to multiple physical blocks for multi-block display refresh generator

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3974493A (en) * 1974-04-29 1976-08-10 Vydec, Inc. Cursor find system for the display of a word processing system
US4249172A (en) * 1979-09-04 1981-02-03 Honeywell Information Systems Inc. Row address linking control system for video display terminal
US4404554A (en) * 1980-10-06 1983-09-13 Standard Microsystems Corp. Video address generator and timer for creating a flexible CRT display
GB2130855B (en) * 1982-11-03 1986-06-04 Ferranti Plc Information display system
JPS59159196A (ja) * 1983-02-24 1984-09-08 インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン グラフイツク・デイスプレイ・システム
EP0184547B1 (en) * 1984-12-07 1991-11-21 Dainippon Screen Mfg. Co., Ltd. Processing method of image data and system therefor
JPH0715706B2 (ja) * 1986-03-27 1995-02-22 日本電気株式会社 メモリ制御装置

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