JPH06208615A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH06208615A JPH06208615A JP5272667A JP27266793A JPH06208615A JP H06208615 A JPH06208615 A JP H06208615A JP 5272667 A JP5272667 A JP 5272667A JP 27266793 A JP27266793 A JP 27266793A JP H06208615 A JPH06208615 A JP H06208615A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/24—Systems for the transmission of television signals using pulse code modulation
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
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- Memory System (AREA)
- Television Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 アドレスマッピング技法を使用してメモリの
大きさを２次元映像信号の大きさに最適化することがで
きる改善されたメモリシステムを提供する。 【構成】 （２Ｍ＋Ｘ）列と（２Ｎ＋Ｙ）行に配列され
た多数の画素からなり、Ｘ、Ｙは各々２Ｍ−２、２
Ｎ−１以下である２次元ディジタル映像信号を貯蔵する
ためのもので、前記（２Ｍ＋Ｘ）列を示す（Ｍ＋１）ビ
ットの水平アドレス成分および前記（２Ｎ＋Ｙ）行を示
す（Ｎ＋１）ビットの垂直アドレス成分を有している
（Ｍ＋Ｎ＋２）ビットの仮想アドレスを発生させる手段
１０と、前記２次元ディジタル映像信号を貯蔵し、２
Ｍ＋Ｎ＋１個の貯蔵場所を有し、各々の貯蔵場所は一つ
の画素を貯蔵することができ、（Ｍ＋Ｎ＋１）ビットの
物理アドレスによりアドレスされるメモリ手段３０と、
前記仮想アドレスを前記物理アドレスにマッピングする
マッピング手段２０とからなる。
大きさを２次元映像信号の大きさに最適化することがで
きる改善されたメモリシステムを提供する。 【構成】 （２Ｍ＋Ｘ）列と（２Ｎ＋Ｙ）行に配列され
た多数の画素からなり、Ｘ、Ｙは各々２Ｍ−２、２
Ｎ−１以下である２次元ディジタル映像信号を貯蔵する
ためのもので、前記（２Ｍ＋Ｘ）列を示す（Ｍ＋１）ビ
ットの水平アドレス成分および前記（２Ｎ＋Ｙ）行を示
す（Ｎ＋１）ビットの垂直アドレス成分を有している
（Ｍ＋Ｎ＋２）ビットの仮想アドレスを発生させる手段
１０と、前記２次元ディジタル映像信号を貯蔵し、２
Ｍ＋Ｎ＋１個の貯蔵場所を有し、各々の貯蔵場所は一つ
の画素を貯蔵することができ、（Ｍ＋Ｎ＋１）ビットの
物理アドレスによりアドレスされるメモリ手段３０と、
前記仮想アドレスを前記物理アドレスにマッピングする
マッピング手段２０とからなる。
Description
【０００１】
【産業上の利用分野】本発明は、２次元ディジタル映像
信号を貯蔵するメモリシステムに関するもので、とく
に、アドレスマッピング技法を利用して、２次元映像信
号を貯蔵するためのメモリの大きさを最適化することが
できる改善されたメモリシステムに関する。
信号を貯蔵するメモリシステムに関するもので、とく
に、アドレスマッピング技法を利用して、２次元映像信
号を貯蔵するためのメモリの大きさを最適化することが
できる改善されたメモリシステムに関する。
【０００２】
【従来の技術】２次元（以下、２Ｄという）ディジタル
映像信号は、一連のディジタル映像「フレーム」を含ん
で、各々のフレームは画素の行列に規定される。
映像信号は、一連のディジタル映像「フレーム」を含ん
で、各々のフレームは画素の行列に規定される。
【０００３】一般に、映像信号処理装置においては、２
Ｄディジタル映像信号がフレーム単位に処理される。し
たがって、２Ｄ映像信号を処理するためにはフレームメ
モリシステムが必要となる。
Ｄディジタル映像信号がフレーム単位に処理される。し
たがって、２Ｄ映像信号を処理するためにはフレームメ
モリシステムが必要となる。
【０００４】２Ｄディジタル映像信号を処理するための
従来のメモリシステムは、特定の大きさのフレームメモ
リと、アドレス発生器とを有している。フレームメモリ
は複数個の貯蔵場所を有し、貯蔵場所には画素の輝度レ
ベルが貯蔵される。
従来のメモリシステムは、特定の大きさのフレームメモ
リと、アドレス発生器とを有している。フレームメモリ
は複数個の貯蔵場所を有し、貯蔵場所には画素の輝度レ
ベルが貯蔵される。
【０００５】アドレス発生器は、アドレスを発生する
が、一つのアドレスは複数個のビットからなり、フレー
ムメモリにある貯蔵場所を指定するのに使用される。
が、一つのアドレスは複数個のビットからなり、フレー
ムメモリにある貯蔵場所を指定するのに使用される。
【０００６】フレームメモリに貯蔵された各画素の位置
は、行列番号に示すことができ、アドレスビットは列の
位置を示す水平アドレス成分Ｘおよび行の位置を示す垂
直アドレス成分Ｙからなっている。水平アドレス成分が
Ｍビットからなり、垂直アドレス成分がＮビットからな
っているばあい、前記（Ｍ＋Ｎ）ビットにアドレスされ
る全体メモリは２Ｍ×２Ｎ個の貯蔵場所を有することに
なる。
は、行列番号に示すことができ、アドレスビットは列の
位置を示す水平アドレス成分Ｘおよび行の位置を示す垂
直アドレス成分Ｙからなっている。水平アドレス成分が
Ｍビットからなり、垂直アドレス成分がＮビットからな
っているばあい、前記（Ｍ＋Ｎ）ビットにアドレスされ
る全体メモリは２Ｍ×２Ｎ個の貯蔵場所を有することに
なる。
【０００７】メモリの大きさは工業規格によって生産さ
れるので（すなわち、貯蔵場所は、たとえば、２Ｍ＋Ｎ
個に固定される）、映像フレームの実際の大きさとは常
に合わない。したがって、従来のメモリシステムにおい
てはメモリ全体を全部使用することができないというこ
とが発生する。たとえば、１２８０列×７２０行の画素
で構成されるフレーム信号をフレームメモリに貯蔵する
ばあいに、フレームメモリは１１ビットの水平および１
０ビットの垂直アドレス成分としてアドレスされ、すな
わち、２11×２10（２11）のメモリの大きさを有するこ
とになり、これは１２８０×７２０に必要とする実際の
メモリの大きさよりはるかに大きい。
れるので（すなわち、貯蔵場所は、たとえば、２Ｍ＋Ｎ
個に固定される）、映像フレームの実際の大きさとは常
に合わない。したがって、従来のメモリシステムにおい
てはメモリ全体を全部使用することができないというこ
とが発生する。たとえば、１２８０列×７２０行の画素
で構成されるフレーム信号をフレームメモリに貯蔵する
ばあいに、フレームメモリは１１ビットの水平および１
０ビットの垂直アドレス成分としてアドレスされ、すな
わち、２11×２10（２11）のメモリの大きさを有するこ
とになり、これは１２８０×７２０に必要とする実際の
メモリの大きさよりはるかに大きい。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
主な目的は、アドレスマッピング技法を使用してメモリ
の大きさを２Ｄ映像信号の大きさで最適化することがで
きる改善されたメモリシステムを提供することである。
主な目的は、アドレスマッピング技法を使用してメモリ
の大きさを２Ｄ映像信号の大きさで最適化することがで
きる改善されたメモリシステムを提供することである。
【０００９】
【課題を解決するための手段】本発明によるメモリシス
テムは、（２Ｍ＋Ｘ）列と（２Ｎ＋Ｙ）行に配列された
多数の画素からなり、Ｘ、Ｙは各々２Ｍ−２、２Ｎ−１
以下である２次元ディジタル映像信号を貯蔵するための
もので、前記（２Ｍ＋Ｘ）列を示す（Ｍ＋１）ビットの
水平アドレス成分および前記（２Ｎ＋Ｙ）行を示す（Ｎ
＋１）ビットの垂直アドレス成分を有している（Ｍ＋Ｎ
＋２）ビットの仮想アドレスを発生させる手段と、前記
２次元ディジタル映像信号を貯蔵し、２Ｍ＋Ｎ＋１個の
貯蔵場所を有し、各々の貯蔵場所は一つの画素を貯蔵す
ることができ、（Ｍ＋Ｎ＋１）ビットの物理アドレスに
よりアドレスされるメモリ手段と、前記仮想アドレスを
前記物理アドレスにマッピングするマッピング手段とか
らなるものである。
テムは、（２Ｍ＋Ｘ）列と（２Ｎ＋Ｙ）行に配列された
多数の画素からなり、Ｘ、Ｙは各々２Ｍ−２、２Ｎ−１
以下である２次元ディジタル映像信号を貯蔵するための
もので、前記（２Ｍ＋Ｘ）列を示す（Ｍ＋１）ビットの
水平アドレス成分および前記（２Ｎ＋Ｙ）行を示す（Ｎ
＋１）ビットの垂直アドレス成分を有している（Ｍ＋Ｎ
＋２）ビットの仮想アドレスを発生させる手段と、前記
２次元ディジタル映像信号を貯蔵し、２Ｍ＋Ｎ＋１個の
貯蔵場所を有し、各々の貯蔵場所は一つの画素を貯蔵す
ることができ、（Ｍ＋Ｎ＋１）ビットの物理アドレスに
よりアドレスされるメモリ手段と、前記仮想アドレスを
前記物理アドレスにマッピングするマッピング手段とか
らなるものである。
【００１０】前記マッピング手段は、前記仮想アドレス
から前記物理アドレスへのマッピングを領域単位に行な
うために、前記仮想アドレスを構成する前記水平アドレ
ス成分の最上位ビットおよび前記垂直アドレス成分の最
上位ビットを利用して前記メモリ手段の貯蔵場所を４個
の領域に分けることが好ましい。
から前記物理アドレスへのマッピングを領域単位に行な
うために、前記仮想アドレスを構成する前記水平アドレ
ス成分の最上位ビットおよび前記垂直アドレス成分の最
上位ビットを利用して前記メモリ手段の貯蔵場所を４個
の領域に分けることが好ましい。
【００１１】また、前記４個の領域は、前記すべての貯
蔵場所の半分の大きさを有する第１領域と、前記第１領
域の半分の大きさを有する第２領域と、前記第２領域の
半分の大きさを有する第３領域と、前記第３領域の半分
の大きさを有する第４領域とからなることが好ましい。
蔵場所の半分の大きさを有する第１領域と、前記第１領
域の半分の大きさを有する第２領域と、前記第２領域の
半分の大きさを有する第３領域と、前記第３領域の半分
の大きさを有する第４領域とからなることが好ましい。
【００１２】また、前記第１領域は、前記物理アドレス
の最上位ビットにアドレスされ、前記第２領域は、前記
物理アドレスの最上位ビットおよび一つの隣接ビットに
アドレスされ、前記第３領域は、前記物理アドレスの最
上位ビットおよび二つの隣接ビットにアドレスされ、前
記第４領域は、前記物理アドレスの最上位ビットおよび
三つの隣接ビットとからなることが好ましい。
の最上位ビットにアドレスされ、前記第２領域は、前記
物理アドレスの最上位ビットおよび一つの隣接ビットに
アドレスされ、前記第３領域は、前記物理アドレスの最
上位ビットおよび二つの隣接ビットにアドレスされ、前
記第４領域は、前記物理アドレスの最上位ビットおよび
三つの隣接ビットとからなることが好ましい。
【００１３】
【実施例】図１は、本発明のメモリシステムの一実施例
によるアドレスマッピング技法を使用して１２８０×７
２０の大きさの２Ｄ映像信号（フレーム信号）を貯蔵す
るメモリシステムのブロック図である。
によるアドレスマッピング技法を使用して１２８０×７
２０の大きさの２Ｄ映像信号（フレーム信号）を貯蔵す
るメモリシステムのブロック図である。
【００１４】図１に示したようにメモリシステムは、仮
想アドレス発生器１０、アドレスマッピング回路２０お
よびメモリ３０から構成されている。仮想アドレス発生
器１０は、水平アドレス成分ＡＨおよび垂直アドレス成
分ＡＶを有する「仮想」アドレスを発生する。仮想アド
レスは「仮想」メモリの複数個の貯蔵場所をアドレスす
るためのものである。貯蔵場所は信号フレーム内にある
画素の位置に対応するように配列される。仮想アドレス
においては水平アドレスおよび垂直アドレス成分が、１
２８０列×７２０行から配置された貯蔵場所を有する仮
想メモリのために発生されるので、水平アドレスは１１
ビットから構成され、垂直アドレスは１０ビットから構
成される。図１に示したように、１１ビットの水平アド
レス成分ＡＨ［１０．．．０］および１０ビットの垂直
アドレス成分ＡＶ［９．．０］がアドレスマッピング回
路２０に提供される。
想アドレス発生器１０、アドレスマッピング回路２０お
よびメモリ３０から構成されている。仮想アドレス発生
器１０は、水平アドレス成分ＡＨおよび垂直アドレス成
分ＡＶを有する「仮想」アドレスを発生する。仮想アド
レスは「仮想」メモリの複数個の貯蔵場所をアドレスす
るためのものである。貯蔵場所は信号フレーム内にある
画素の位置に対応するように配列される。仮想アドレス
においては水平アドレスおよび垂直アドレス成分が、１
２８０列×７２０行から配置された貯蔵場所を有する仮
想メモリのために発生されるので、水平アドレスは１１
ビットから構成され、垂直アドレスは１０ビットから構
成される。図１に示したように、１１ビットの水平アド
レス成分ＡＨ［１０．．．０］および１０ビットの垂直
アドレス成分ＡＶ［９．．０］がアドレスマッピング回
路２０に提供される。
【００１５】アドレスマッピング回路２０は、本発明に
よるアドレスマッピング技法（後述する）を使用して仮
想アドレスをメモリ３０の「物理（または実際）」アド
レスにマッピングする。マッピングが終了すると、アド
レスマッピング回路２０から２０ビットの物理アドレス
［１９．．０］がメモリ３０に提供される。
よるアドレスマッピング技法（後述する）を使用して仮
想アドレスをメモリ３０の「物理（または実際）」アド
レスにマッピングする。マッピングが終了すると、アド
レスマッピング回路２０から２０ビットの物理アドレス
［１９．．０］がメモリ３０に提供される。
【００１６】本発明によるアドレスマッピング技法は、
つぎのように説明される。
つぎのように説明される。
【００１７】１２８０列×７２０行の２Ｄ映像信号は、
（２Ｍ＋Ｘ）×（２Ｎ＋Ｙ）に示すことができる。
（２Ｍ＋Ｘ）×（２Ｎ＋Ｙ）に示すことができる。
【００１８】ここで、ＭおよびＮは標準規格のメモリに
提供される水平および垂直アドレス成分に含まれている
ビット数である。これはつぎのように展開される。
提供される水平および垂直アドレス成分に含まれている
ビット数である。これはつぎのように展開される。
【００１９】 （２Ｍ＋Ｘ）×（２Ｎ＋Ｙ）＝２Ｍ＋Ｎ＋２ＭＹ＋Ｘ２Ｎ＋ＸＹ （１） ここで、Ｘ＜２Ｍ−２で、Ｙ＜２Ｎ−１であると仮定す
れば、式（１）はつぎのように示される。
れば、式（１）はつぎのように示される。
【００２０】 （２Ｍ＋Ｘ）×（２Ｎ＋Ｙ）＜２Ｍ＋Ｎ＋２Ｍ＋Ｎ−１＋ ２Ｍ＋Ｎ−２＋２Ｍ＋Ｎ−３ （２） 式（２）からわかるように、第１項は、２Ｍ＋Ｎ個の貯
蔵場所を必要とし、第２項は、第１項の半分である２
Ｍ＋Ｎ−１個の貯蔵場所を必要とし、第３項は、第２項
の半分である２Ｍ＋Ｎ−２個の貯蔵場所を必要とし、第
４項は、第３項の半分である２Ｍ＋Ｎ−３個の貯蔵場所
を必要とする。すなわち、貯蔵場所を全部合算すると、
２Ｍ＋Ｎ＋１個以下となる。
蔵場所を必要とし、第２項は、第１項の半分である２
Ｍ＋Ｎ−１個の貯蔵場所を必要とし、第３項は、第２項
の半分である２Ｍ＋Ｎ−２個の貯蔵場所を必要とし、第
４項は、第３項の半分である２Ｍ＋Ｎ−３個の貯蔵場所
を必要とする。すなわち、貯蔵場所を全部合算すると、
２Ｍ＋Ｎ＋１個以下となる。
【００２１】図２（ａ）および図２（ｂ）は、前記のマ
ッピング技法を２次元的に記述している。図２（ａ）に
おいて、２個の四角形箱２２および２４がある。箱２２
は２Ｍ＋１×２Ｎ＋１メモリを示す。また、箱２４は
（２Ｍ＋Ｘ）×（２Ｎ＋Ｙ）個の画素からなる信号フレ
ームを示す。
ッピング技法を２次元的に記述している。図２（ａ）に
おいて、２個の四角形箱２２および２４がある。箱２２
は２Ｍ＋１×２Ｎ＋１メモリを示す。また、箱２４は
（２Ｍ＋Ｘ）×（２Ｎ＋Ｙ）個の画素からなる信号フレ
ームを示す。
【００２２】図２（ａ）に示したように、４個の領域
Ａ、Ｂ、ＣおよびＤは式（１）の４個の項に対応して配
列されている。すなわち、領域Ａは第１項の２Ｍ＋Ｎに
対応し、領域Ｂは第２項の２ＭＹに対応し、領域Ｃは第
３項のＸ２Ｎに対応し、領域Ｄは末項であるＸＹに対応
して各々分割されている。
Ａ、Ｂ、ＣおよびＤは式（１）の４個の項に対応して配
列されている。すなわち、領域Ａは第１項の２Ｍ＋Ｎに
対応し、領域Ｂは第２項の２ＭＹに対応し、領域Ｃは第
３項のＸ２Ｎに対応し、領域Ｄは末項であるＸＹに対応
して各々分割されている。
【００２３】同様に、図２（ｂ）においては、５個の領
域Ａ´、Ｂ´、Ｃ´、Ｄ´およびＥ´となる四角形箱
と、Ａ´、Ｂ´、Ｃ´およびＤ´となる四角形箱がある
が、前者は２Ｍ×２Ｎ＋１のメモリを、後者はアドレス
マッピング後のフレーム信号の貯蔵位置を示す。
域Ａ´、Ｂ´、Ｃ´、Ｄ´およびＥ´となる四角形箱
と、Ａ´、Ｂ´、Ｃ´およびＤ´となる四角形箱がある
が、前者は２Ｍ×２Ｎ＋１のメモリを、後者はアドレス
マッピング後のフレーム信号の貯蔵位置を示す。
【００２４】図２（ｂ）に示したように、４個の領域Ａ
´、Ｂ´、Ｃ´、およびＤ´は式（２）における４個の
項すなわち、２Ｍ＋Ｎ、２Ｍ＋Ｎ−１、２Ｍ＋Ｎ−２お
よび２Ｍ＋Ｎ−３に対応して分割されているものであ
る。領域Ｅ´は、アドレスマッピング後に残存する領域
を示す。本発明は、４個の領域に鑑みてアドレスマッピ
ングを行なう。すなわち、図２（ａ）にある仮想アドレ
ス領域Ａ、Ｂ、ＣおよびＤは図２（ｂ）にある物理アド
レス領域Ａ´、Ｂ´、Ｃ´、およびＤ´へマッピングさ
れる。アドレスマッピング後、メモリの大きさは実際ま
たは物理フレーム信号で最適化される。
´、Ｂ´、Ｃ´、およびＤ´は式（２）における４個の
項すなわち、２Ｍ＋Ｎ、２Ｍ＋Ｎ−１、２Ｍ＋Ｎ−２お
よび２Ｍ＋Ｎ−３に対応して分割されているものであ
る。領域Ｅ´は、アドレスマッピング後に残存する領域
を示す。本発明は、４個の領域に鑑みてアドレスマッピ
ングを行なう。すなわち、図２（ａ）にある仮想アドレ
ス領域Ａ、Ｂ、ＣおよびＤは図２（ｂ）にある物理アド
レス領域Ａ´、Ｂ´、Ｃ´、およびＤ´へマッピングさ
れる。アドレスマッピング後、メモリの大きさは実際ま
たは物理フレーム信号で最適化される。
【００２５】本発明によると、４個の仮想アドレス領域
Ａ、Ｂ、ＣおよびＤ（図２（ａ））に対応する区分は仮
想アドレス内にある水平アドレス成分要素の最上位ビッ
ト（ＭＳＢ）および垂直アドレス成分要素の最上位ビッ
トになされる。２個の最上位ビットが０、０であれば、
領域Ａへ、０、１であれば、領域Ｂへ、１、０であれ
ば、領域Ｃへ１、１であれば、領域Ｄへ分けられる。し
たがって、仮想アドレス領域から物理アドレス領域への
領域単位のアドレスマッピングがなされる。
Ａ、Ｂ、ＣおよびＤ（図２（ａ））に対応する区分は仮
想アドレス内にある水平アドレス成分要素の最上位ビッ
ト（ＭＳＢ）および垂直アドレス成分要素の最上位ビッ
トになされる。２個の最上位ビットが０、０であれば、
領域Ａへ、０、１であれば、領域Ｂへ、１、０であれ
ば、領域Ｃへ１、１であれば、領域Ｄへ分けられる。し
たがって、仮想アドレス領域から物理アドレス領域への
領域単位のアドレスマッピングがなされる。
【００２６】図３（ａ）〜（ｄ）は、メモリ３０から直
接提供される一つの物理アドレスの構造を示す。物理ア
ドレスメモリ３０の大きさは２20であるので、物理アド
レスは２０ビットに構成される。好ましい実施例におい
ては、物理アドレスが４個の領域Ａ´、Ｂ´、Ｃ´、お
よびＤ´（図２（ｂ））に対応する４個の形態に分けら
れる。４個の形態は図３（ａ）〜（ｄ）に示す。図３
（ａ）に示したように、ＭＳＢは０としてこれは領域Ａ
´を示す。また、残りのアドレス（ＭＳＢを除いた）１
９ビットは領域Ａ´にある各々の貯蔵位置へアドレスす
る。
接提供される一つの物理アドレスの構造を示す。物理ア
ドレスメモリ３０の大きさは２20であるので、物理アド
レスは２０ビットに構成される。好ましい実施例におい
ては、物理アドレスが４個の領域Ａ´、Ｂ´、Ｃ´、お
よびＤ´（図２（ｂ））に対応する４個の形態に分けら
れる。４個の形態は図３（ａ）〜（ｄ）に示す。図３
（ａ）に示したように、ＭＳＢは０としてこれは領域Ａ
´を示す。また、残りのアドレス（ＭＳＢを除いた）１
９ビットは領域Ａ´にある各々の貯蔵位置へアドレスす
る。
【００２７】同様に、図３（ｂ）に示したように、ＭＳ
Ｂおよび一つの隣接ビット１および０は各々領域Ｂ´を
示す。また、下位アドレス１８ビットは、前記領域Ｂ´
にある各々の貯蔵場所をアドレスするために提供され
る。
Ｂおよび一つの隣接ビット１および０は各々領域Ｂ´を
示す。また、下位アドレス１８ビットは、前記領域Ｂ´
にある各々の貯蔵場所をアドレスするために提供され
る。
【００２８】また、図３（ｃ）に示したように、ＭＳＢ
および２個の隣接ビットは１、１および０で、これは領
域Ｃ´を示す。また、ＭＳＢおよび２個の隣接ビットを
除いた下位アドレス１７ビットは前記領域Ｃ´にある各
々の貯蔵場所をアドレスするために提供される。
および２個の隣接ビットは１、１および０で、これは領
域Ｃ´を示す。また、ＭＳＢおよび２個の隣接ビットを
除いた下位アドレス１７ビットは前記領域Ｃ´にある各
々の貯蔵場所をアドレスするために提供される。
【００２９】終りに、図３（ｄ）に示したように、ＭＳ
Ｂおよび３個の隣接ビットは１、１、１および０で、こ
れは領域Ｄ´を示す。また、ＭＳＢおよび３個の隣接ビ
ットを除いた下位１６ビットは前記領域Ｄ´にある各々
の貯蔵場所へ提供される。
Ｂおよび３個の隣接ビットは１、１、１および０で、こ
れは領域Ｄ´を示す。また、ＭＳＢおよび３個の隣接ビ
ットを除いた下位１６ビットは前記領域Ｄ´にある各々
の貯蔵場所へ提供される。
【００３０】図４は、メモリシステムを構成するアドレ
スマッピング回路の詳細回路図である。図４に示したよ
うに、アドレスマッピング回路２０は時間遅延ブロック
４０および１２個のマルチプレクサを備え、仮想アドレ
ス領域ＡＨ［１０．．０］およびＡＶ［９．．０］から
物理アドレス領域Ａ［１９．．０］へのアドレスマッピ
ングを行なう。
スマッピング回路の詳細回路図である。図４に示したよ
うに、アドレスマッピング回路２０は時間遅延ブロック
４０および１２個のマルチプレクサを備え、仮想アドレ
ス領域ＡＨ［１０．．０］およびＡＶ［９．．０］から
物理アドレス領域Ａ［１９．．０］へのアドレスマッピ
ングを行なう。
【００３１】物理アドレスの四つの形態において（図３
（ａ）〜（ｄ））、一つのワードから下位アドレスビッ
トＡ［７．．０］は同一のアドレスビット、すなわちＡ
Ｈ［７．．０］を有するので、下位アドレスビットＡ
［７．．０］はＡＨ［７．．０］をそのまま利用してう
ることができる。しかしながら、ワードの上位アドレス
ビットすなわち、［１９．．８］は互いに相異するの
で、アドレス変更が必要となる。
（ａ）〜（ｄ））、一つのワードから下位アドレスビッ
トＡ［７．．０］は同一のアドレスビット、すなわちＡ
Ｈ［７．．０］を有するので、下位アドレスビットＡ
［７．．０］はＡＨ［７．．０］をそのまま利用してう
ることができる。しかしながら、ワードの上位アドレス
ビットすなわち、［１９．．８］は互いに相異するの
で、アドレス変更が必要となる。
【００３２】アドレス変更のために、１２個のマルチプ
レクサが提供される。
レクサが提供される。
【００３３】各々のマルチプレクサは４個の入力端子Ｉ
Ｎ０，ＩＮ１，ＩＮ２、ＩＮ３および選択信号入力端子
Ｓ０およびＳ１を有している。図面には示されていない
が、一つの出力端子が提供され、それを通じて選択され
たアドレスがメモリ３０へ提供される。ＩＮ０，ＩＮ
１，ＩＮ２およびＩＮ３へ提供される仮想アドレスは図
３（ａ）〜（ｄ）に示したような同一のアドレス形態を
有している。すなわち、第１マルチプレクサ４２の４個
の入力端子ＩＮ０，ＩＮ１，ＩＮ２およびＩＮ３へ提供
されるアドレスは、ＡＨ８、ＡＨ８、ＡＶ０およびＡＶ
０である。また、第２マルチプレクサ４４の４個の入力
端子ＩＮ０，ＩＮ１，ＩＮ２およびＩＮ３へ提供される
アドレスは、ＡＨ９、ＡＨ９、ＡＶ１およびＡＶ１であ
る。同様の方式でアドレス変更を行なったのち、終りに
１２番目マルチプレクサ４６の４個の入力端子ＩＮ０，
ＩＮ１，ＩＮ２およびＩＮ３のアドレスは０、１、１お
よび１で、０または１は人為的な仮想アドレスビットで
なく、人為的に作って提供する。一方、時間遅延ブロッ
ク４０はアドレスビットＡ［７．．０］の入力タイミン
グアドレスＡ［８．．１９］と同様に合わせる。
Ｎ０，ＩＮ１，ＩＮ２、ＩＮ３および選択信号入力端子
Ｓ０およびＳ１を有している。図面には示されていない
が、一つの出力端子が提供され、それを通じて選択され
たアドレスがメモリ３０へ提供される。ＩＮ０，ＩＮ
１，ＩＮ２およびＩＮ３へ提供される仮想アドレスは図
３（ａ）〜（ｄ）に示したような同一のアドレス形態を
有している。すなわち、第１マルチプレクサ４２の４個
の入力端子ＩＮ０，ＩＮ１，ＩＮ２およびＩＮ３へ提供
されるアドレスは、ＡＨ８、ＡＨ８、ＡＶ０およびＡＶ
０である。また、第２マルチプレクサ４４の４個の入力
端子ＩＮ０，ＩＮ１，ＩＮ２およびＩＮ３へ提供される
アドレスは、ＡＨ９、ＡＨ９、ＡＶ１およびＡＶ１であ
る。同様の方式でアドレス変更を行なったのち、終りに
１２番目マルチプレクサ４６の４個の入力端子ＩＮ０，
ＩＮ１，ＩＮ２およびＩＮ３のアドレスは０、１、１お
よび１で、０または１は人為的な仮想アドレスビットで
なく、人為的に作って提供する。一方、時間遅延ブロッ
ク４０はアドレスビットＡ［７．．０］の入力タイミン
グアドレスＡ［８．．１９］と同様に合わせる。
【００３４】Ｓ１およびＳ０へ提供される選択信号は水
平アドレスのＭＳＢすなわちＡＨ０および垂直アドレス
のＭＳＢすなわち、ＡＶ９である。
平アドレスのＭＳＢすなわちＡＨ０および垂直アドレス
のＭＳＢすなわち、ＡＶ９である。
【００３５】ＡＨ１０、ＡＶ９が各々０、０であればＩ
Ｎ０へ提供されるアドレスが選択されて物理アドレス領
域の領域Ａ´をアドレスする。また、ＡＨ１０、ＡＶ９
が各々０、１であればＩＮ１へ提供されるアドレスが選
択されて物理アドレス領域の領域Ｂ´をアドレスする。
また、ＡＨ１０、ＡＶ９が各々１、０であればＩＮ２へ
提供されるアドレスが選択されて物理アドレス領域の領
域Ｃ´をアドレスする。また、ＡＨ１０、ＡＶ９が各々
１、１であればＩＮ３へ提供されるアドレスが選択され
て物理アドレス領域の領域Ｄ´をアドレスする。
Ｎ０へ提供されるアドレスが選択されて物理アドレス領
域の領域Ａ´をアドレスする。また、ＡＨ１０、ＡＶ９
が各々０、１であればＩＮ１へ提供されるアドレスが選
択されて物理アドレス領域の領域Ｂ´をアドレスする。
また、ＡＨ１０、ＡＶ９が各々１、０であればＩＮ２へ
提供されるアドレスが選択されて物理アドレス領域の領
域Ｃ´をアドレスする。また、ＡＨ１０、ＡＶ９が各々
１、１であればＩＮ３へ提供されるアドレスが選択され
て物理アドレス領域の領域Ｄ´をアドレスする。
【００３６】本発明は、特定の実施例により説明された
が、本発明の当業者であれば、特許請求の範囲で規定す
る本発明の範囲をはずれないで、変更することができる
ことは知られている。
が、本発明の当業者であれば、特許請求の範囲で規定す
る本発明の範囲をはずれないで、変更することができる
ことは知られている。
【００３７】
【発明の効果】メモリの大きさを２次元映像信号のフレ
ームの大きさに最適化することによってメモリシステム
の複雑性を減らすことができ、その結果、原価低減の効
果を奏する。
ームの大きさに最適化することによってメモリシステム
の複雑性を減らすことができ、その結果、原価低減の効
果を奏する。
【図１】本発明のメモリシステムの一実施例のブロック
図である。
図である。
【図２】アドレスマッピング技法を２次元的に例示する
図である。
図である。
【図３】物理アドレスの一つのワードの構造を示す図で
ある。
ある。
【図４】本発明のメモリシステムに利用されるアドレス
マッピング回路の詳細図である。
マッピング回路の詳細図である。
１０ 仮想アドレス発生器 ２０ アドレスマッピング回路 ３０ メモリ ４０ 時間遅延ブロック ４２、４４、４６ マルチプレクサ
Claims (4)
- 【請求項１】 （２Ｍ＋Ｘ）列と（２Ｎ＋Ｙ）行に配列
された多数の画素からなり、Ｘ、Ｙは各々２Ｍ−２、２
Ｎ−１以下である２次元ディジタル映像信号を貯蔵する
ためのもので、前記（２Ｍ＋Ｘ）列を示す（Ｍ＋１）ビ
ットの水平アドレス成分および前記（２Ｎ＋Ｙ）行を示
す（Ｎ＋１）ビットの垂直アドレス成分を有している
（Ｍ＋Ｎ＋２）ビットの仮想アドレスを発生させる手段
と、前記２次元ディジタル映像信号を貯蔵し、２
Ｍ＋Ｎ＋１個の貯蔵場所を有し、各々の貯蔵場所は一つ
の画素を貯蔵することができ、（Ｍ＋Ｎ＋１）ビットの
物理アドレスによりアドレスされるメモリ手段と、前記
仮想アドレスを前記物理アドレスにマッピングするマッ
ピング手段とからなるメモリシステム。 - 【請求項２】 前記マッピング手段は、前記仮想アドレ
スから前記物理アドレスへのマッピングを領域単位に行
なうために、前記仮想アドレスを構成する前記水平アド
レス成分の最上位ビットおよび前記垂直アドレス成分の
最上位ビットを利用して前記メモリ手段の貯蔵場所を４
個の領域に分けることを特徴とする請求項１記載のメモ
リシステム。 - 【請求項３】 前記４個の領域は、前記すべての貯蔵場
所の半分の大きさを有する第１領域と、前記第１領域の
半分の大きさを有する第２領域と、前記第２領域の半分
の大きさを有する第３領域と、前記第３領域の半分の大
きさを有する第４領域とからなる請求項２記載のメモリ
システム。 - 【請求項４】 前記第１領域は、前記物理アドレスの最
上位ビットにアドレスされ、前記第２領域は、前記物理
アドレスの最上位ビットおよび一つの隣接ビットにアド
レスされ、前記第３領域は、前記物理アドレスの最上位
ビットおよび二つの隣接ビットにアドレスされ、前記第
４領域は、前記物理アドレスの最上位ビットおよび三つ
の隣接ビットによりアドレスされてなる請求項３記載の
メモリシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920020081A KR950005650B1 (ko) | 1992-10-29 | 1992-10-29 | 어드레스 변환 방법 및 장치 |
| KR92-20081 | 1992-10-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06208615A true JPH06208615A (ja) | 1994-07-26 |
| JP2677954B2 JP2677954B2 (ja) | 1997-11-17 |
Family
ID=19342038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5272667A Expired - Lifetime JP2677954B2 (ja) | 1992-10-29 | 1993-10-29 | メモリシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5408251A (ja) |
| JP (1) | JP2677954B2 (ja) |
| KR (1) | KR950005650B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596376A (en) * | 1995-02-16 | 1997-01-21 | C-Cube Microsystems, Inc. | Structure and method for a multistandard video encoder including an addressing scheme supporting two banks of memory |
| US5886705A (en) * | 1996-05-17 | 1999-03-23 | Seiko Epson Corporation | Texture memory organization based on data locality |
| US6680738B1 (en) | 2002-02-22 | 2004-01-20 | Neomagic Corp. | Single-block virtual frame buffer translated to multiple physical blocks for multi-block display refresh generator |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3974493A (en) * | 1974-04-29 | 1976-08-10 | Vydec, Inc. | Cursor find system for the display of a word processing system |
| US4249172A (en) * | 1979-09-04 | 1981-02-03 | Honeywell Information Systems Inc. | Row address linking control system for video display terminal |
| US4404554A (en) * | 1980-10-06 | 1983-09-13 | Standard Microsystems Corp. | Video address generator and timer for creating a flexible CRT display |
| GB2130855B (en) * | 1982-11-03 | 1986-06-04 | Ferranti Plc | Information display system |
| JPS59159196A (ja) * | 1983-02-24 | 1984-09-08 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | グラフイツク・デイスプレイ・システム |
| DE3584718D1 (de) * | 1984-12-07 | 1992-01-02 | Dainippon Screen Mfg | Bilddatenverarbeitungsverfahren und system dafuer. |
| JPH0715706B2 (ja) * | 1986-03-27 | 1995-02-22 | 日本電気株式会社 | メモリ制御装置 |
-
1992
- 1992-10-29 KR KR1019920020081A patent/KR950005650B1/ko not_active IP Right Cessation
-
1993
- 1993-10-29 JP JP5272667A patent/JP2677954B2/ja not_active Expired - Lifetime
- 1993-10-29 US US08/146,425 patent/US5408251A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR940010796A (ko) | 1994-05-26 |
| KR950005650B1 (ko) | 1995-05-27 |
| JP2677954B2 (ja) | 1997-11-17 |
| US5408251A (en) | 1995-04-18 |
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