JPH10162131A

JPH10162131A - 画像処理装置

Info

Publication number: JPH10162131A
Application number: JP31736096A
Authority: JP
Inventors: Keizo Sumida; 圭三隅田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-11-28
Filing date: 1996-11-28
Publication date: 1998-06-19

Abstract

(57)【要約】【課題】画像処理装置からの水平方向の連続アクセス
と画像処理装置の矩形領域の連続アクセスの双方を、比
較的安価なDRAMを用い高速にアクセスすることで、低価
格で高速な画像処理装置を提供する。【解決手段】画像入力装置に同期した垂直カウンタ２
１と、水平カウンタ２２と、画像入力装置からの連続し
たカラー画像データと、処理装置からの連続した画像デ
ータのアクセスを、異なるバンクかまたは同一行アドレ
スに配置するアドレス変換回路２３からなるアドレス発
生ブロック２０と、アドレス発生ブロックの出力からシ
ンクロナスDRAMに対して読み出し書込を制御するメモリ
制御ブロック２４からなるメモリ制御部を持つ画像処理
装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画像データを一時記
憶装置に蓄えて処理する画像処理装置に関し、特に視覚
特性を利用した画像圧縮伸張処理装置に関する。

【０００２】

【従来の技術】近年画像情報をデジタルで記憶、通信を
行なうために、画像データを圧縮して記憶、送信を行な
い表示時に伸張することが行なわれるようになってきて
いる。画像データの圧縮伸張には、画像データの二次元
的依存性を利用して行なわれる（たとえばJPEGのベース
ラインシステム）。前記の理由から、画像データ記憶装
置に対して画像の微小な矩形領域（例えば画面上のデー
タ水平方向８個、垂直方向８個の６４個）に対して高速
に、任意に読みだし（以後アクセスと略す）でき、かつ
画像データ入力装置からの水平方向の一次元データを連
続して入力できる画像処理装置が要望されている。

【０００３】上記した従来の画像処理装置の一例として
記憶装置にダイナミックランダムアクセスメモリ（以後
DRAMと略す）とし、連続する画像入力装置からのデータ
を列アドレスを順に格納する方法がある。

【０００４】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、画像データの取り込み等の水平方向の一
次元のアクセスは独立に高速に行うことができるが、微
小な矩形領域に対しては行アドレスが異なるため高速な
アクセスができない。またスタッティックランダムアク
セスメモリ（以後SRAMと略す）の場合、高速にアクセス
可能であるが、DRAMよりも高価であるという問題点を有
していた。

【０００５】そこで、本発明は標準化されたDRAMの複数
バンク構成により、バンクが異なれば、行アドレスの異
なる場合にも同一行アドレスにアクセスするのと同様に
高速にアクセス可能になる点及び、水平方向アクセスと
矩形領域へのアクセスが同一行アドレスまたは隣り合っ
た異なるバンクに配置可能な点に新たに着目して、双方
からのアクセスを高速に行うものである。

【０００６】従って本発明は上記問題点に鑑み、その目
的は、比較的安価なDRAMを用い高速な画像処理装置を提
供することにある。

【０００７】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の画像処理装置は、カラー画像データを取り
込むカラー画像入力装置と、取り込んだ前記カラー画像
データを一時蓄える少なくとも２つのバンクを持ちバン
クアドレスと行アドレスと列アドレスにより読み出しま
たは書込できる記憶装置と、前記記憶装置の画像データ
を特定の矩形領域で処理する処理装置を備える画像処理
装置であり、前記カラー画像入力装置からのデータの水
平方向の位置を示す手段と、前記カラー画像入力装置か
らのデータの垂直方向の位置を示す手段と、前記カラー
画像データの水平方向の位置を示す手段および前記垂直
方向の位置を示す手段から、前記画像入力装置からの連
続したカラー画像データを同一バンク且つ同一行アドレ
スか、または異なるバンクに配置されるようにアドレス
を発生し、前記処理装置が画像データを処理するために
前記記憶装置から、矩形領域のデータをアクセスする場
合に、処理装置からの非連続なアクセスが同一バンク且
つ同一行アドレスに配置されるか、または前記矩形領域
のデータを２つの領域に分割し、分割されたデータのそ
れぞれが同一行アドレスで、前記２つの領域が異なるバ
ンクに配置されるようにアドレスを発生するアドレス発
生手段と、前記アドレス発生手段の出力から前記記憶装
置に対し制御信号を発生する手段とを備えている。

【０００８】本発明は、上記した構成により、画像入力
装置から出力される連続したデータを、記憶装置に格納
する時に、連続したデータが、同一バンク且つ同一行ア
ドレスまたは異なるバンクに配置し、画像の各矩形領域
が記憶装置の同一バンク且つ同一行アドレスに配置する
かまたは前記矩形領域のデータを２つの領域に分割し、
分割されたデータのそれぞれが同一行アドレスで、前記
２つの領域が異なるバンクに配置することで、画像入力
装置からの連続したデータのアクセスと画像処理装置か
らの矩形領域へのアクセスの双方を高速に実行すること
ができる。

【０００９】

【発明の実施の形態】以下本発明の実施の形態について
図１から図5を用いて説明する。

【００１０】（実施の形態１）図１は本実施の形態に係
る画像処理装置のブロック図である。

【００１１】図１において、１１はカラー画像データを
取り込む画像入力装置（例えばCCDと周辺回路で構成）
である。画像入力装置１１からは出力している画像デー
タの垂直位置を示す垂直同期信号１６、画像入力装置１
１から出力している画像データの水平位置を示す水平同
期信号１７、画像入力装置１１から出力している画像デ
ータのフィールドの種類を示すフィールド選択信号１
８、及び画像入力装置１１から出力している画像データ
の種類（例えば輝度か色差信号か）を示す輝度選択信号
１９が出力されている。

【００１２】１２は画像入力装置１１が発生するカラー
画像データを一時蓄える記憶装置である。記憶装置１２
は少なくとも２つのバンクを持ち、バンクアドレス、行
アドレス、列アドレスにより、読み出し及び書込できる
機能を有している。

【００１３】９は画像入力装置１１が出力する垂直同期
信号１６、水平同期信号１７、フィールド選択信号１
８、及び輝度選択信号１９から、記憶装置１２にバンク
アドレス信号４９、アドレス信号１５及び制御信号１４
を出力して記憶装置１２に画像入力装置１１が出力する
画像データを格納するメモリ制御装置である。

【００１４】１３は記憶装置１２にバンクアドレス信号
４９、アドレス信号１５及び制御信号１４を出力して記
憶装置１２に格納した画像データを読み出し、処理を行
う処理装置（例えばマイコン、DSP等）である。１０は
データ線である。

【００１５】図６は記憶装置１２の内部構成を示すブロ
ック図である。本例では２バンク構成のシンクロナスダ
イナミックランダムアクセスメモリ（以後シンクロナス
DRAMと略す）で説明する。

【００１６】４８はタイミング発生部で外部からの制御
信号１４及びバンクアドレス信号４９により記憶装置１
２の内部制御信号を発生させる。図６では内部制御信号
を省略している。４０はメモリセルアレイである。４１
は行デコーダで外部からのアドレス信号１５及びタイミ
ング発生部からの内部制御信号により指定された行アド
レスのメモリセルアレイ４０の一列を指定する（以後行
指定と呼ぶ）。

【００１７】４２はセンスアンプで、前記指定されたメ
モリセルアレイ４０の一列のデータを増幅する。

【００１８】４３は列デコーダで外部からのアドレス信
号１５及びタイミング発生部からの内部制御信号により
指定された列アドレスのセンスアンプから一組のデータ
を指定し、データ線１０と接続することで読み出し及び
書込を行う（以後列指定と呼ぶ）。

【００１９】制御信号１４によりタイミング発生部から
の内部制御信号により行デコーダ４１の列指定をやめ、
センスアンプ４２と、メモリセルアレイ４０を切り離す
ことで、読み出し、または書込を終了する（以後行無効
と呼ぶ）。

【００２０】一つのバンク５１及び５２はメモリセルア
レイ４０、行デコーダ４１、センスアンプ４２及び列デ
コーダ４３により構成される。

【００２１】外部からデータを連続して読み出しまたは
書込を行う場合、連続したデータが同一列アドレスであ
れば、行デコーダ４１がメモリセルアレイ４０の一列の
データを指定し、その一列のデータをセンスアンプ４２
が増幅する時間（以後行アクセス時間と呼ぶ）を省くこ
とができ高速に読み出しまたは書込を行うことができ
る。また、一方のバンクに対して連続して読み出しまた
は書込を行っているときに、他方のバンクに対して、行
アドレスを指定することで、行アクセス時間を隠すこと
が可能である。

【００２２】図３は画像入力装置１１の出力順を示す説
明図である。垂直同期信号１６、水平同期信号１７、フ
ィールド選択信号１８、輝度選択信号１９により出力す
る画像データのタイミングを表し、出力期間中クロック
毎にデータを出力する。小さな四角は１個の画像データ
を示す。小さな四角の一番上の文字はデータの種類を示
し、Yは輝度、Cb,Crはそれぞれ色差信号を示している。
二番目のデータは画像の水平方向の座標を示し、三番目
のデータは画像データの垂直方向の座標を示している。
画面上で左上点を水平方向の座標０、垂直方向の座標０
（以後(0,0)と表す）、右下点を、(639,479)で示す。本
例では画像の符号化に良く使用される輝度信号の水平２
画素垂直２画素の４画素に対して２つの色差信号Cb,Cr
を割当ている。色差信号では左上の位置でその位置を示
している。例えば、Cr,2,2は、画面上の(2,2),(3,2),
(2,3),(3,3)の色差データを示している。

【００２３】フィールド選択信号１８がハイの時、偶数
フィールドを示し、輝度データは画面上の垂直方向座標
が偶数の画素が出力、色差データはCrが出力しているこ
とを示し、ロウの時、奇数フィールドを示し、輝度デー
タは画面上の垂直方向座標が奇数の画素が出力、色差デ
ータはCbが出力していることを示している。

【００２４】垂直同期信号１６がロウの時、垂直同期期
間を示し、次の画像データが、左上点から開始されるこ
とを示している。水平同期信号１７がロウの時、次の画
像データが左点から開始されることを示し、ロウからハ
イに遷移する時間で画像データの出力開始時間を示して
いる。

【００２５】水平同期信号１７がハイの期間で画面上の
1ラインの画像データを出力し、垂直同期信号１６がハ
イの期間で、１フィールドの画像データを出力する。フ
ィールド選択信号１８の１サイクルで、１フレームの画
像データを出力する。

【００２６】処理の流れとして、始めに画像入力装置１
１から出力される垂直同期信号１６、水平同期信号１
７、フィールド選択信号１８、及び輝度選択信号１９か
ら、メモリ制御装置９は記憶装置１２にバンクアドレス
信号４９、アドレス信号１５及び制御信号１４を出力
し、画像データを記憶装置１２へ格納する（以後画像入
力時と呼ぶ）。

【００２７】次に処理装置１３が、記憶装置１２にバン
クアドレス信号４９、アドレス信号１５及び制御信号１
４を出力し、記憶装置１２からデータを読み出して、各
種処理を行う（以後画像処理時と呼ぶ）。

【００２８】前述したように、画像入力時は画面に対し
て水平方向に輝度、色差データが混在して出力され、１
ラインのデータ出力が終了すると、次のラインの出力が
連続に行われる。別途画像処理時には、各輝度、色差デ
ータに対して画面上の８点ｘ８点の矩形領域に対して連
続に読み出しが行われる。本発明では、画像入力時に出
力される画像データをバンク構成をもつ記憶装置に連続
して記憶しながら、画像処理時には連続して読み出され
る画像データを同一バンク同一列アドレスまたは、異な
るバンクに記憶することで、高速な画像処理が可能な構
成としている。

【００２９】一つの行アドレス及び一つのバンクアドレ
スで指定される256個の列アドレスを４つに分割し、各6
4個の列アドレスに対して輝度または色差データを画面
に対して８ｘ８の矩形領域を後述する条件のもとに割り
当てる。画像入力時に水平方向の８画素に対応する輝度
データ及び色差データを一つの行アドレス及び一つのバ
ンクアドレスに必ず一つ以上配置し且つ水平方向の連続
したデータが異なる列に配置する場合に、異なるバンク
に配置する。連続した水平方向のデータ出力に対し
て、8画素の記憶させている間に異なるバンクの行アド
レスを与え準備しておくことで、連続した記憶を維持し
ながら同一列アドレスへの画面上での８画素x８画素の
データ配置が可能となる。

【００３０】図５は画像入力時に記憶装置１２への記憶
する順番を説明するための説明図である。列アドレス８
ビット、バンクアドレス１ビットで構成された記憶装置
１２に画像入力装置１１の出力順を示す。図の左点(0,
0)からの画像データから記憶装置１２のデータ記憶位置
を示している。小さい四角形は画像データを示し、中の
文字は図３と同じである。矢印は記憶していく順番を示
し、矢印上の数値は、さらに書込時間の順番を示してい
る。点線の矢印で示しているのは、実線の矢印と同じタ
イミングで書かれていることを示している。図５では、
行アドレス３以上を省略している。また列アドレスは１
６進数で示している。

【００３１】図５において((0,0)から(7,0))では、バ
ンク５１に行アドレス0で記憶している期間にバンク５
２に行アドレス0を与えメモリセルアレイの一列を選択
し、センスアンプで増幅(以後、準備しておくと略す）
しておく。((8,0)から(15,0))では、バンク５１行ア
ドレス0に輝度データを、バンク５２行アドレス0に色差
データを記憶していく。((16,0)から(23,0))では、バ
ンク５２行アドレス0に記憶している期間にバンクバン
ク５１行アドレス1を準備しておく。((24,0)から(31,
0))では、バンク５１行アドレス1に記憶している期間に
バンク５２行アドレス1を準備しておく。以下同様に行
うことができる。即ち画像入力時に、出力される画像デ
ータを、連続して記憶することが可能な配置となってい
る。

【００３２】また全ての輝度データは、同一バンクアド
レス、同一行アドレスに配置されている。例えば、(0,
0)を左上点とする8x8の矩形領域の輝度データは、バン
クアドレス0、行アドレス０で、列アドレス０ｘ００〜
０ｘ３ｆに配置されている。ここで、１６進数であるこ
とを明示するため０ｘを数値の前に記述する。また全て
の色差データは、異なるバンクに分割されて配置されて
いる。例えば、(0,0)を左上点とする8x8の矩形領域の色
差データは、バンクアドレス0、行アドレス０で、列ア
ドレス０ｘｃ０〜０ｘｃ７、０ｘｄ０〜０ｘｄ７、０ｘ
ｅ０〜０ｘｅ７、０ｘｆ０〜０ｘｆ７及びバンクアドレ
ス1、行アドレス０で、列アドレス０ｘ４０〜０ｘ４
７、０ｘ５０〜０ｘ５７、０ｘ６０〜０ｘ６７、０ｘ７
０〜０ｘ７７に配置されている。即ち画像処理時に、各
画像成分に対して、処理する８ｘ８の矩形領域の画像デ
ータを、連続して処理することが可能な配置となってい
る。

【００３３】図２は画像データを記憶装置１２へ書き込
むためのメモリ制御装置９のブロック図である。２０は
アドレス発生ブロックである。２１はカラー画像入力装
置１１からのデータの垂直方向の位置を示す手段となる
垂直カウンタである。出力Y[３]からY[１]は輝度データ
の画面上での垂直方向の位置の値のビット３から１を表
している。２２はカラー画像入力装置１１からのデータ
の水平方向の位置を示す手段となる水平方向の位置を示
す水平カウンタである。出力X[５]からX[０]は輝度デー
タの画面上での水平方向の位置の値のビット５から０を
表している。２３は水平カウンタ２２の出力と、垂直カ
ウンタ２１の出力から、処理装置１３が画像処理時に、
記憶装置１２から、矩形領域のデータを読み出しする場
合に、非連続な処理装置からの読み出しが同一バンク且
つ同一行アドレスかまたは、２つに領域に分割し、それ
ぞれが同一行アドレスで、２つの領域が異なるバンクに
なるよう配置し、且つ画像入力装置１１からの連続した
カラー画像データを同一バンク且つ同一行アドレスまた
は、異なるバンクに配置するアドレス発生手段となるア
ドレス変換回路である。２５は２対１のマルチプレクサ
である。２６は行アドレスカウンタである。２１はア
ドレス発生ブロックからの行アドレスカウンタ２６の出
力、C[７:０]で示す列アドレス５０、バンクアドレス信
号４９及び次バンク選択信号２８により、記憶装置１２
に対して制御信号１４及びアドレス信号１５を発生する
メモリ制御ブロックである。

【００３４】以上のように構成された画像処理装置につ
いて、以下図３から図５を用いてその動作を説明する。

【００３５】図４は図３で示した画像入力装置からの出
力に対してメモリ制御部の動作を示すタイミング図であ
る。垂直同期期間からの一部を示している。AからDは説
明とタイミング図でのタイミングの照合をとるために表
示している。

【００３６】制御信号１４は数本で構成され、記憶装置
１２の仕様により、各信号のハイまたはロウにより記憶
装置１２の制御を行う。本例では簡単にするため、その
タイミングでの制御信号の意味を、行指定・列指定・行
無効という言葉で表現する。行指定では、記憶装置１２
は、アドレス信号１５を行アドレスとして記憶し、バン
クアドレス信号４９により指定されたバンクの行デコー
ダ４１により、メモリセルアレイ４０の一列を指定し、
センスアンプ４２により増幅させる。列指定では、記憶
装置１２は、アドレス信号１５をバンクアドレス信号４
９により指定されたバンクの列アドレスとして記憶し、
データ線１０の値を指定されたバンクの列デコーダ４３
によりセンスアンプの内容を書き換える。新たな列指定
が行われない場合列アドレスを内部で１増加させて、順
次データ線１０の値に書き換える。行無効では、記憶装
置１２はバンクアドレス信号４９により指定されたバン
クの行指定により記憶した列アドレスの記憶をやめ、セ
ンスアンプ４２とメモリセルアレイ４０を切り離し、新
たな列アドレス指定が可能な状態にする（以後プリチャ
ージと呼ぶ）。

【００３７】Aでは垂直同期信号１６がロウで行アドレ
スカウンタ２６、垂直カウンタ２１はクリアされる。同
様に水平同期信号１７もロウで水平カウンタ２２もクリ
アされる。またメモリ制御ブロック２４は垂直同期信号
１６からアドレス信号１５、バンクアドレス信号４９に
それぞれ０を出力し、制御信号１４を行指定として出力
する。記憶装置１２では、行アドレス０、バンクアドレ
ス０で指定された一列をセンスアンプ４２に増幅させ始
める。

【００３８】Bでは画像入力装置１１から垂直同期信号
１６、水平同期信号１７がハイでデータ線１０にデータ
(Y,０,０)が出力される。、水平カウンタ２２の値０
と、垂直カウンタ２１の値０から、アドレス変換回路２
３により、列アドレス５０に０を出力する。メモリ制御
ブロック２４では列アドレス５０をアドレス信号１５と
して出力し、バンク信号２７に０を出力し、列指定を制
御信号１４として、出力する。記憶装置１２では、行ア
ドレス０、バンクアドレス０、列アドレス０にデータ
(Y,０,０)へ書き込む。

【００３９】Ｃでは画像入力装置１１から垂直同期信号
１６、水平同期信号１７がハイでデータ線１０にデータ
(Y,１,０)が出力される。、水平カウンタ２２の値１
と、垂直カウンタ２１の値０から、アドレス変換回路２
３により、列アドレス５２に１を出力する。メモリ制御
ブロック２４ではタイミングＢ時に次バンク選択信号２
８がハイを記憶し、制御信号１４へ行無効を出力する。
記憶装置１２では、行アドレス０、バンクアドレス０、
列アドレス１にデータ(Y,１,０)を書き込むと同時にバ
ンク１プリチャージを開始する。

【００４０】Ｄでは画像入力装置１１から垂直同期信号
１６、水平同期信号１７がハイでデータ線１０にデータ
(Ｃｒ,０,０)が出力される。水平カウンタ２２の値１
と、垂直カウンタ２１の値０から、アドレス変換回路２
３により、列アドレス５０に１２８を出力する。メモリ
制御ブロック２４では制御信号１４へ列指定を出力す
る。記憶装置１２では、行アドレス０、バンクアドレス
０、列アドレス０ｘ８０にデータ(Ｃｒ,０,０)を書き込
む。以下同様な動作を行う。

【００４１】図５から明らかなように、輝度に対しては
画面上のデータ水平方向８個、垂直方向８個の６４個が
すべて、同一行アドレス、同一バンクに格納されてい
る。また各色差も、画面上のデータ水平方向８個、垂直
方向８個の３２個がすべて、同一行アドレス、同一バン
クの固まり２つに格納されかつそのかたまりが、異なる
バンクに格納されているため、画像処理装置から連続し
て高速にアクセスすることが可能である。

【００４２】なお、以上の説明ではバンクアドレスを１
ビット、列アドレスを８ビットもつ記憶装置として説明
したが、これより大きければ実施可能である。また、バ
ンク構成のシンクロナスDRAMで説明したが、複数のDRAM
を用いてバンクを構成しても実施可能である。

【００４３】

【発明の効果】以上のように本発明によれば、カラー画
像入力装置からのデータの水平方向の位置を示す手段
と、前記カラー画像入力装置からのデータの垂直方向の
位置を示す手段と、前記カラー画像データの水平方向の
位置を示す手段と、垂直方向の位置を示す手段から、前
記画像入力装置からの連続したカラー画像データのアク
セスと、前記処理装置からの非連続な画像データのアク
セスを、異なるバンクかまたは同一行アドレスに配置す
るアドレス発生手段と、前記アドレス発生手段の出力か
ら前記記憶装置に対し制御信号を発生する手段を設ける
ことにより、画像処理装置からの水平方向の連続アクセ
スと画像処理装置の矩形領域の連続アクセスの双方を、
比較的安価なDRAMを用い高速にアクセスすることことが
できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態における画像処理装置の
ブロック図

【図２】同実施の形態におけるメモリ制御部のブロック
図

【図３】同実施の形態における画像入力装置を説明する
ための概念図

【図４】同実施の形態におけるメモリ制御部の動作を示
すタイミング図

【図５】同実施の形態における画像データ格納順を説明
するための概念図

【図６】同実施の形態における記憶装置のブロック図

【符号の説明】

９メモリ制御装置１１画像入力装置１２記憶装置１３処理装置２０アドレス発生ブロック２１垂直カウンタ２２水平カウンタ２３アドレス変換回路２４メモリ制御ブロック２６行アドレスカウンタ４０メモリセルアレイ４１行デコーダ４２センスアンプ４３列デコーダ５１バンク０５２バンク１

Claims

【特許請求の範囲】

【請求項１】カラー画像データを取り込むカラー画像
入力装置と、取り込んだ前記カラー画像データを一時蓄
える少なくとも２つのバンクを持ちバンクアドレスと行
アドレスと列アドレスにより読み出しまたは書込できる
記憶装置と、前記記憶装置の画像データを特定の矩形領
域で処理する処理装置とを備える画像処理装置であっ
て、前記カラー画像入力装置からのデータの水平方向の位置
を示す手段と、前記カラー画像入力装置からのデータの垂直方向の位置
を示す手段と、前記カラー画像データの水平方向の位置を示す手段およ
び前記垂直方向の位置を示す手段から、前記画像入力装置からの連続したカラー画像データを同
一バンク且つ同一行アドレスか、または異なるバンクに
配置されるようにアドレスを発生し、前記処理装置が画像データを処理するために前記記憶装
置から、矩形領域のデータをアクセスする場合に、処理
装置からの非連続なアクセスが同一バンク且つ同一行ア
ドレスに配置されるか、または前記矩形領域のデータを
２つの領域に分割し、分割されたデータのそれぞれが同
一行アドレスで、前記２つの領域が異なるバンクに配置
されるようにアドレスを発生するアドレス発生手段と、前記アドレス発生手段の出力から前記記憶装置に対し制
御信号を発生する手段とを備えたことを特徴とする画像
処理装置。