JPH03238990A

JPH03238990A - メモリ制御回路

Info

Publication number: JPH03238990A
Application number: JP2034805A
Authority: JP
Inventors: Ikumasa Ikeda; 池田　育正
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-02-15
Filing date: 1990-02-15
Publication date: 1991-10-24
Also published as: US5384581A; DE4104523A1; DE4104523C2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明はメモリ制御回路に関し、より具体的には画像メ
モリを制御するメモリ制御回路に関する。

［従来の技術］従来、ビデオ信号をメモリ装置に記憶する場合、ＲＧＢ
形式で記憶する方法の他に、メモリ容量が少なくて済む
ことから、輝度・色差形式で記憶する方法がある。メモ
リ装置には、高価ではあるが高速でリード・ライトでき
る画像専用フィールド・メモリや、廉価ではあるが使用
上の制限のある汎用グイナラミック・ランダム・アクセ
ス・メモリ（所謂、ＤＲＡＭ）による構成が知られてい
る。

汎用ＤＲＡＭを使った画像メモリ装置では、例えば、深
さ方向に８ビツトのディジタル・ビデオ信号を処理する
場合、従来、２個のＩＭビットＤＲＡＭを並列に接続し
て８ビツトの深さとし、これを２組用意して、５１２Ｘ
　５１２の８ビツト画像データを記憶するメモリ装置Ｍ
ｌ、　Ｍ２としていた。そして、２画素の輝度データに
対し、色差データＲ−Ｙを１画素あるいは色差データＢ
−Ｙを１画素割り当て、１フイ一ルド全体では、輝度デ
ータの数と色差データＲ−Ｙ及びＢ−Ｙの数が一致する
ように各信号をサンプリングし、一方のメモリ装置Ｍｌ
に偶フィールド及び奇フィールドの輝度データを格納し
、他方のメモリ装置Ｍ２に偶フィールド及び奇フィール
ドの色差データＲ−Ｙ及びＢ−Ｙを点順次（又は線順次
）で格納していた。

汎用ＤＲＡＭには、データを高速にリード又はライトす
る高速ページ・モードと呼ばれる回路手段が一般に設け
られている。このモードでは、ロー・アドレスを一旦セ
ットしたら、カラム・アドレスを指定するだけで、総計
５１２個のデータを個別にリート又はライトできる。そ
こで、従来例では、１水平走査期間内の画像データ数を
最大５１２個とし、水平ブランキング期間にＣＡＳビフ
ォアＲＡＳリフレッシュ・サイクルを用いて、データ保
持のためのリフレッシュ動作を行なっていた。

［発明が解決しようとする課題］従来例では、高速ページ・モードが５１２画素に制限さ
れるので、１水平走査期間のサンプリング画素数に限界
かある。ところが、垂直画素数、即ち走査線数に見合っ
た水平画素数は、ＮＴＳＣ方式では６４０画素、ＰＡＬ
方式では７６０画素必要であり、５１２画素ではＰＡＬ
方式の場合６７％にしかならす、解像度か大幅に低下す
る。逆に、水平方向で７６０画素を確保しようとすると
、水平方向でメモリ数を増して１０２４　（＝５１２Ｘ
２）個のデータに高速アクセス可能なメモリ装置を用意
しなければならなくなり、非常に高価な装置になってし
まう。

そこで本発明は、汎用のランダム・アクセス・メモリを
使って、任意の画素数で高速アクセスできるメモリ制御
回路を提示することを目的とする。

［課題を解決するための手段］本発明に係るメモリ制御回路は、第１のデータ及び第１
のデータよりリード・ライト・サイクル時間の長い第２
のデータを記憶するランダム・アクセス式のメモリ装置
の制御回路であって、当該メモリ装置を少なくとも２個
以上に区分して得られる各メモリ・ブロックに所定数の
第１のデータをリード・ライトし、他のメモリ・ブロッ
クに第２のデータをリード・ライトすると共に、第２の
データのリード・ライト・サイクル期間にアドレス信号
を供給するメモリ回路と、第１及び第２のデータをリー
ド・ライトするのに各メモリ・ブロックを切り換えて用
いるメモリ切り換え回路とからなることを特徴とする。

［作用］上記手段により、適当なタイミングでメモリ装置にアド
レス信号を供給できるようになる。従って、ページ・モ
ードのデータ数制限に実質的に制限されずに、任意の箇
所から多数のデータを書き込み又は読み出すことができ
るようになる。

［実施例］以下、図面を参照して本発明の詳細な説明する。

第１図は本実施例の回路構成ブロック図を示す。

１０はアナログ輝度信号の入力端子、１２はアナログ・
クロマ信号の入力端子、１４は入力端子１０に人力した
輝度信号から同期信号を分離する同期分離回路、１６は
入力端子１０に人力するアナログ輝度信号を８ビツト・
ディジタル信号に変換するＡ／Ｄ変換器、１８は入力端
子１２に人力するクロマ信号から色差信号Ｒ−Ｙ、Ｂ−
Ｙを形成するデコーダ、２０はデコーダ１８から出力さ
れる色差信号Ｒ−Ｙ、Ｂ−Ｙを選択するスイッチ、２２
はスイッチ２０により選択された色差信号を８ビツト・
ディジタル信号に変換するＡ／Ｄ変換器である。

２４．２６はそれぞれ、２つの１ＭビットＤＲＡＭ素子
２４ａ、２４ｂ；２６ａ、２６ｂを並列接続したメモリ
装置である。本実施例では、詳細は後述するが、メモリ
装置２４．２６をそれぞれ半分に区分し、メモリ装置２
４の半分に奇フィールドの輝度データＹ（０）及び色差
データＲ−Ｙ（０）を格納し、残り半分に偶フィールド
の輝度データＹ（Ｅ）及び色差データＲ−Ｙ（Ｅ）を格
納し、メモリ装置２６の半分に奇フィールドの輝度デー
タＹ（０）及び色差データＢ−Ｙ（０）を格納し、残り
半分に偶フィールドの輝度データＹ（Ｅ）及び色差デー
タＢ−Ｙ（Ｅ）を格納する。

２８はメモリ装置２４．２６のリード及びライトを制御
し、Ａ／Ｄ変換器１６からの輝度データ及びＡ／Ｄ変換
器２２からの色差データＲ−Ｙ。

Ｂ−Ｙをメモリ装置２４．２６にライトし、また、メモ
リ装置２４．２６からデータをリートするメモリ制御回
路である。メモリ制御回路２８はまた、同期分離回路１
４の出力に従い、Ａ／Ｄ変換器１６．２２のためのサン
プリング・クロックＹＣＫ、　ＣＣＫを形成し、また、
デコーダエ８にはサブキャリアから形成したクロック１
８ａを供給し、スイッチ２０には色差信号Ｒ−Ｙ、Ｂ−
Ｙの選択のためのスイッチ制御信号を供給している。

３０はメモリ制御回路２８によりメモリ装置２４．２６
から読み出された輝度データをアナログ信号に変換する
Ｄ／Ａ変換器、３２は同様にメモリ装置２４から読み出
された色差データＲ−Ｙをアナログ信号に変換するＤ／
Ａ変換器、３４は同様にメモリ装置２６から読み出され
た色差データＢ−Ｙをアナログ信号に変換するＤ／Ａ変
換器である。

また、メモリ制御回路２８からメモリ装置２４゜２６に
は、アドレス信号ＡＤＩ、ＡＤ２、ローアドレス・スト
ローブ信号ＲＡＳ１．ＲＡＳ２、カラムアドレス・スト
ローブ信号ＣＡＳ１．ＣＡＳ２、リード／ライト制御信
号ＷＥ１．ＷＥ２、出カイネーブル信号…、祁が供給さ
れており、また、メモリ制御回路２８とメモリ装置２４
．２６との間には、データ人出力線１０１１０２が接続
されている。

本実施例では、輝度信号に対して色差信号の周波数を水
平方向で１／４にしても画質劣化は認識されないという
事実に着目し、輝度信号に対してＲ−Ｙ、Ｂ−Ｙを含め
た色差信号の情報量を、即ちサンプリング・クロック周
波数を１／２にし、２つの輝度データと１つの色差デー
タＲ−Ｙ又は同Ｂ−Ｙをメモリ・アクセス単位とする。

輝度データと色差データを同一のタイミングでメモリ装
置２４．２６にリード又はライトする場合に、この配分
により、色差データのリード又はライトする一方のメモ
リ装置２４．２６に、■サイクル分の休止期間が発生す
る。本実施例では、この休止期間に必要に応じて、メモ
リ装置２４．２６にローアドレスをセットすることがで
きる。即ち、本実施例では、メモリ装置２４．２６には
４画素に１回、休止期間があり、従って、従来例のよう
な５１２画素という制限なしに、任意個数の画素データ
をリード又はライトできるようになる。

第２図は、本実施例における奇フィールドのサンプリン
グ・タイミング及び、サンプリングされたデータのメモ
リ装置２４．２６への割り当てを示す。○は輝度信号、
口は色差信号Ｒ−Ｙ、△は色差信号Ｂ−Ｙ、Ｘは休止期
間を示す。＃ｌ、＃２．・・・２＃ｎは水平走査線を指
定する番号である。１つの水平走査線において、先ず輝
度信号Ｙ及び色差信号Ｒ−Ｙをサンプリングしてそれぞ
れメモリ装置２４．２６に格納し、その後、輝度信号Ｙ
のみをサンプリングしてメモリ装置２４に格納する。次
に、輝度信号Ｙ及び色差信号Ｂ−Ｙをサンプリングして
それぞれメモリ装置２６．２４に格納し、その後、輝度
信号Ｙのみをサンプリングしてメモリ装置２６に格納す
る。即ち、輝度信号Ｙについては２画素ずつ、交互にメ
モリ装置２４．２６に格納し、色差信号Ｒ−Ｙ、Ｂ−Ｙ
については２つの輝度データについて１個、交互にサン
プリングし、サンプリングしたデータを交互にメモリ装
置２４．２６に格納する。

このようにして、第１図に図示したように、奇フィール
ドの輝度データの半分がメモリ装置２４に、残り半分か
メモリ装置２６に格納され、色差データＲ−Ｙがメモリ
装置２４に色差データＢＹがメモリ装置２６に格納され
る。

第３図はメモリ装置２４．２６にデータをフリーズする
ときのタイミングを示す。第３図（１）は垂直同期信号
■であり、１フイールド毎に短期間ロー（Ｌ）になる。

同（２）は奇フィールドと偶フィールドの判別信号０７
百である。同（３）はメモリ・フリーズ信号、同（４）
はフリーズ動作中であることを示すビジー信号であり、
同（３）に示すメモリ・フリーズ信号に応じてＨ（ハイ
）になる。同（５）はメモリ・ライト中を示す信号であ
るが、Ｔ型フリップフロップ動作になっており、フィー
ルド判別信号Ｏパの立上がりに応じて反転する。但し、
同（４）に示すビジー信号かＬのときにはＬであるよう
にリセットされているので、同（３）に示すメモリ・フ
リーズ信号により同（４）に示すビン−信号か立ち上が
るまてＬになっている。

第３図（６）はメモリ・ライト・ストップ信号であり、
メモリ・ライト・ストップ・タイミングて同（５）に示
すメモリ・ライト中信号がＬになるとパルスを発生して
、（４）に示すビン−信号をＬにする。第３図（７）は
奇フィールドの書込みを示すタイミング信号、同（８）
は偶フィールドの書込みを示すタイミング信号であり、
それぞれ、同（２）に示すフィールド判別信号Ｏ／百と
同（５）に示すメモリ・ライト中信号とのアンドにより
形成される。

リード動作の場合には、垂直同期信号■とフィールド判
別信号Ｑ／Ｅとのアントにより奇フィールド・リート及
び偶フィールド・リードのタイミング信号を形成する。

次に、第４図を参照して奇フォールドのライト動作を説
明する。第４図（１）はＡ／Ｄ変換器１６．２２のサン
プリング・クロックＹＣＫ、　ＣＣＫ、同（２）はＡ／
Ｄ変換器１６の出力データ、同（３）はスイッチ２０の
制御信号２０ａ、同（４）はＡ／Ｄ変換器２２の出力デ
ータ、同（５）は輝度データＹと、色差データＣ（Ｒ−
Ｙ、Ｂ−Ｙ）をメモリ装置２４．２６に振り分けるため
の制御信号であり、Ｈのときに輝度データＹがメモリ装
置２４に、色差データＲ−Ｙかメモリ装置２６に格納さ
れ、Ｌのときに輝度データＹがメモリ装２２６に、色差
データＢ−Ｙがメモリ装置２４に格納される。

第４図（６）は、メモリ２４の供給されるデータであり
、実際に書き込まれるデータ（Ｙ、Ｂ−Ｙ）のみを付記
しである。同（７）はメモリ装置２４に供給するアドレ
ス信号ＡＤＩであり、ＲＯＷはローアドレス、ＣＯＬは
カラムアドレスである。１個のローアドレスＲｏｔの後
に３個のカラム・アドレスＣＯＬを続ける４サイクルを
基本単位としている。

同（８）はローアドレス・ストローブ信号■訂、同（９
）はカラム・アドレス・ストローブ信号ぶか立ち下がる
ことにより、アドレス信号ＡＤＩのローアドレスかメモ
リ装置２４の図示しないローアトレス・レジスタにロー
ドされ、信号ＲＡＳＩがＬレベルのときに信号５訂が立
ち下がることにより、アドレス信号Ａｌ）１のカラムア
ドレスがメモリ装置２４の図示しないカラムアドレス・
レジスタにロードされる。

第４図（１０）〜（１３）はメモリ装置２６に対する信
号であり、同（ｌＯ）はデータＤ２、同（１１）はアド
レス信号ＡＤ２、同（１２）はローアドレス・ストロー
ブ信号行Ω、同（１３）はカラムアドレス・ストローブ
信号ＣＡＳ２である。メモリ装置２６に対するタイミン
グはメモリ装置２４に対するタイミングと基本的に同じ
である。

メモリ装置２４．２６にこのように書き込んだデータを
読み出す場合の、アドレス制御のタイミングは、第４図
と同じでよいので、説明を省略する。

ｌ休止期間ではロー・アドレスの供給が間に合わない場
合、輝度データは３画素以上毎にアクセスし、色差デー
タは片側に詰めてアクセスすることにより、休止時間を
充分な長さに拡げることができる。例えば、４画素の輝
度データをｌ単位とする場合、第５図（１）に示すよう
に、色差データＲ−Ｙを１画素、色差データＢ−Ｙを１
画素、休止期間を２つ配分できるが、１クロツクの休止
期間で足りないときには、第５図（２）に示すように、
色差データＢ−Ｙを１クロツク遅延して２つの休止期間
が連続するようにすればよい。リード時に第５図（１）
の状態に戻すには、輝度データＹ及び色差データＲ−Ｙ
を１クロツク遅延すればよい。このリード結果を第５図
（３）に示す。

３画素４サイクルを１周期とする場合を主に説明したが
、輝度データを、２画素毎ではなく、例えば３画素以上
の所定画素数毎に交互にメモリ装置２４．２６をアクセ
スし、他方、輝度データをアクセスしていないメモリ装
置２４．２６の方で色差データをアクセスし、色差デー
タのアクセス休止期間にローアドレスをセットするよう
にしてもよい。また、２つのメモリ装置２４．２６を使
用する例を説明したが、本発明は、３個以上の別々のメ
モリ装置を使用する場合にも適用できる。

［発明の効果」以上の説明から容易に理解できるように、本発明によれ
ば、汎用ランダム・アクセス・メモリを使用する画像メ
モリ装置で、ページ・モードのリード又はライトにおけ
るデータ数の制約を除去することかできる。従って、画
像データ処理を希望の解像度で高速に行なえるようにな
る。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成ブロック図、第２
図は本実施例におけるサンプリング及びメモリ配分の説
明図、第３図はメモリ・フリーズのタイミング図、第４
図はメモリ・ライトのタイミング図、第５図は２休止期
間を設ける場合のタイミング図である。

Claims

【特許請求の範囲】

第１のデータ及び第１のデータよりリード・ライト・サ
イクル時間の長い第２のデータを記憶するランダム・ア
クセス式のメモリ装置の制御回路であって、当該メモリ
装置を少なくとも２個以上に区分して得られる各メモリ
・ブロックに所定数の第１のデータをリード・ライトし
、他のメモリ・ブロックに第２のデータをリード・ライ
トすると共に、第２のデータのリード・ライト・サイク
ル期間にアドレス信号を供給するメモリ回路と、第１及
び第２のデータをリード・ライトするのに各メモリ・ブ
ロックを切り換えて用いるメモリ切り換え回路とからな
ることを特徴とするメモリ制御回路。