KR970008412B1 - 디지탈 영상신호 처리용 메모리 시스템 - Google Patents

디지탈 영상신호 처리용 메모리 시스템 Download PDF

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Abstract

요약 없음

Description

디지탈 영상신호 처리용 메모리 시스템
제1도는 종래의 디지탈 영상신호 처리용 메모리 시스템의 구성도.
제2도는 본 발명에 의한 디지탈 영상신호 처리용 메모리 시스템의 구성도.
제3도는 제2도의 로우어드레스 발생기의 세부 구성도.
제4도는 제2도의 칼럼어드레스 발생기의 세부 고성도.
제5도는 제2도의 RBA제어기의 세부 구성도.
제5도는 읽기 동작시의 제3도, 제4도, 및 제5도의 각 부분의 신호파형도.
제7도는 쓰기 동작시의 제3도, 제4도, 및 제5도의 각 부분의 신호파형도.
제8도는 RBA 읽기 동작시의 메모리 맵.
제9도는 RBA 쓰기 동작시의 메모리 맵.
* 도면의 주요부분에 대한 부호의 설명
1 : DRAM콘트롤러2 : DRAM
3 : 비트스트림버퍼4 : 프레임버퍼
7 : 입출력장치8 : 전송제어장치
9 : 어드레스 발생부10 : 로우어드레스 발생기
20 : 칼럼어드레스 발생기30 : RBA제어기
40 : 메모리셀 어레이50 : RBA선택기
60 : 시리얼레지스터70 : RBA Y-디코더
80 : 입출력제어기90 : 입출력부
11 : X-어드레스 버퍼12 : RBA X-어드레스 카운터
13 : RBA X-어드레스 카운터 제어기14 : 내부리프레쉬 카운터
15 : X-어드레스 프리디코더16 : X-어드레스 디코더
21 : Y-어드레스 버퍼22 : RBA Y-어드레스 버퍼
23 : RBA Y-어드레스버퍼 제어기24 : Y-어드레스 카운터
25 : Y-어드레스 프리디코더31 : X-상태 포인터부
32 : Y-상태 포인터부33 : 내부 RAS발생기
34 : 내부 CAS발생기35 : 전송제어기
36 : 읽기/쓰기 제어기37 : 모드선택기
38 : 내부클럭발생기
본 발명은 디지탈 영상신호 처리용 메모리 시스템에 관한 것으로, 특히 영상신호의 압축 및 복원과정에서 필요한 랜덤블럭읽기(Random Block Read) 및 시리얼 블럭 쓰기(Serial Block Write)기능을 갖는 디지탈 영상신호 처리용 메모리시스템에 관한 것이다.
일반적으로 디지탈 영상신호 처리용 메모리 시스템의 영상처리용 메모리는 DRAM 또는 SRAM등의 랜덤억세스메모리(Random Access Memory)가 사용되고, 여기에 데이터 포맷을 블럭단위의 데이타로 바꾸기 위한 비트스트림버퍼(Bit Stream Buffer) 및 메모리 콘트롤러(Memory Controller)가 필요하게 된다.
제1도는 종래의 디지탈 영상신호 처리용 메모리 시스템의 구성도이다. 종래의 디지탈 영상신호 처리용 메모리 시스템은 도시한 바와같이 DRAM 콘트롤러(1) 및 프레임버퍼(4)와 비트스트림버퍼(3)로 구성된 DRAM(2)으로 구성된다.
디지탈 영상신호 처리용 메모리 시스템인 MPEG(Moving Picture Expert Group)시스템에서는 내부적으로 16×16비트 픽셀단위로 데이타를 처리하게되며 이를 위해 DRAM 콘트롤러(1) 및 비트스트림버퍼(3)를 이용하여 DRAM인 프레임버퍼(4)에서 랜덤비트(Random Bit)단위의 데이타 포맷으로 변환하게 된다.
즉, 디지탈 영상신호 처리용 메모리 시스템은 프레임버피(4)에 데이타를 쓸때에는 16×16비트의 블럭 데이타를 비트단위의 데이타로 변환하여 DRAM(4)에서 시스템 내에서 필요로하는 데이타를 읽을때는 비트단위로 읽은 데이타를 16×16비트의 블럭단위의 데이타로 변환하여 사용하도록 DRAM콘트롤러(1) 및 비트스트림버퍼(3)를 포함하여 구성한다.
따라서 종래의 디지탈 영상신호 처리용 메모리 시스템에서는 신호처리에 필요한 디지탈 데이타를 SRAM이나 DRAM을 이용하여 처리하므로, 현재 JPEG, MPEG, 디지탈 HDTV등의 국제규격의 영상신호 처리방식에서 필수적인 랜덤블럭 억세스(Random Block Access)를 위해서 외부에서 메모리 콘트롤러를 이용하게 된다.
그런데 디지탈 영상신호 처리용 메모리 시스템에 사용되는 메모리 콘트롤러는 회로구성이 복작하고 읽기 및 쓰기동작의 속도를 개선하기 위한 파이프라인(Pipeline)형태나 메모리 멀티플렉상(Memory Multiplexing)등을 이용하여야 되므로 메모리 배열이나 제어면에서 응용시스템 개발에 상당한 문제점을 가져온다.
상기 문제점을 개선하기 위해 본 발명은 영상신호의 압축 및 복원과정에서 필요한 랜덤블럭 읽기(Random Block Read) 및 시리얼 블럭쓰기(Serial Block Write)기능을 갖도록 하여 국제규격의 영상신호처리에 적당하도록 한 디지탈 영상신호 처리용 메모리 시스템을 제공함에 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2도는 본 발명에 의한 일실시예인 디지탈 영상신호 처리용 메모리 시스템의 구성도이다. 본 발명에 의한 디지탈 영상신호 처리용 메모리 시스템은 제2도에 도시한 바와같이 외부로 부터 인가되는 신호를 이용하여 RBA(Random Block Access)를 제어하는 RBA제어기(30), 상기 RBA제어기(30)의 제어에 따라 시작 어드레스를 이용하여 어드레스를 발생시키는 어드레스 발생부(9), 상기 RBA제어기(30)와 어드레스 발생부(9)의 제어에 따라 데이타가 저장되는 메모리셀 어레이(40), 상기 RBA제어기(30)와 어드레스발생부(9)의 제어에 따라 상기 메모리셀 어레이(40)의 데이타전송을 제어하는 전송제어장치(8), 및 상기 RBA제어기(30)와 전송제어장치(8)의 제어에 따라 데이타 입출력을 수행하는 입출력장치(7)로 구성된다.
어드레스 발생부(9)는 로우어드레스 발생기(10)와 칼럼어드레스 발생기(20)로 구성되고, 전송제어장치(B)는 RBA선택기(50), 시리얼레지스터(60), RBA Y-디코더(70)로 구성되고, 입출력장치(7)는 입출력부(90)와 제어기(80)로 구성된다.
본 발명에 의한 다른 실시예인 디지탈 영상신호 처리용 메모리 시스템은 제2도에 도시한 바와같이 로우어드레스 발생기(row Address generator)(10), 칼럼어드레스 발생기(Coluymn Address Generator)(20), RBA 제어기(30), 메모리셀 어레이(Memory Cell Array)(40), RBA선택기(RBA Selector)(50), 시리얼 레지스터(Serial Register)(60), RBA Y-디코더(70), 입출력 제어기(Input/Output Controller) (80), 및 입출력부(90)로 구성된다.
로우 어드레스 발생기(10)는 시작되는 초기의 로우 어드레스와 RBA제어기(Random Block Access Controller)(30)로 부터 출력되는 신호들을 이용하여 로우어드레스를 발생시켜 메모리셀 어레이(40)의 워드라인을 선택한다.
칼럼 어드레스 발생기(20)는 시작되는 초기의 칼럼어드레스와 RBA제어기(30)로 부터 출력되는 신호들을 이용하여 칼럼어드레스를 발생시켜 상기 RBA(Random Block Access)선택기(50)와 RBA Y-디코더(70)로 출력한다.
RBA제어기(30)는 외부로 부터 입력되는 로우 어드레스 스트로브신호(/RAS), 칼럼 어드레스 스트로브신호(/CAS), 쓰기 언에이블신호(/WE), 데이타 전송신호(/DT), 시리얼클럭(SC), 및 RBA제어신호(RBA)를 이용하여 로우어드레스 발생기(10), 칼럼어드레스 발생기(20), RBA선택기(50), 시리얼 레지스터(60), RBA Y-디코더(70), 및 입출력 제어기(80)를 제어하는 신호를 출력한다.
메모리 셀 어레이(40)는 DRAM셀 어레이로 구성되어 워드라인 비트라인 (Bit line)을 통해 로우 어드레스 발생기(10) 및 RBA선택기(50)의 제어를 받는다.
RBA선택기(Random Block Access Selector)(50)는 칼럼어드레스 발생기(20)와 RBA제어기(30)로 부터 출력되는 신호들에 따라 메모리셀 어레이(40)와 시리얼 레지스터(60)사이의 데이타 전송을 제어하는 선택신호(SELn)를 출력한다.
시리얼 레지스터(60)는 RBA선택기(50), RBA Y-디코더(70), 및 RBA제어기(30)로 출력되는 신호들에 따라 메모리셀 어레이(40) 및 입출력부(90)와 데이타를 주고 받는다.
RBA Y-디코더(70)는 RBA제어기(30)로 부터 출력되는 신호에 따라 칼럼어드레스 발생기(20)로 부터 입력되는 칼럼어드레스를 이용하여 시리얼 레지스터(60)를 제어하는 Y-어드레스를 출력한다.
입출력 제어기(80)는 RBA제어기(30)로 부터 출력되는 신호들에 따라 입출력부(90)를 제어한다.
입출력부(90)는 입출력 제어기(80)의 제어에 따라 시리얼 레지스터(60)와 데이타를 주고받으며 외부와의 데이타 입출력을 수행한다.
제3도는 제2도의 로우어드레스 발생기(10)의 세부 구성도이다. 로우 어드레스 발생기(10)는 제3도에 도시한 바와같이 X-어드레스버퍼(11), RBA X-어드레스 카운터(12), RBA X-어드레스 카운터 제어기(13), 내부 리프레쉬 카운터(Internal Refresh Counter)(14), X-어드레스 프리디코더(Pre-Decoder)(15), 및 X-어드레스 디코더(16)로 구성되어 메모리셀 어레이(40)의 워드라인을 선택하기 위한 로우 어드레스(X-ADD)를 출력한다.
X-어드레스버퍼(11)는 어드레스입력(AI)중에서 초기의 X-어드레스를 래치한다.
RBA X-어드레스 카운터 제어기(13)는 RBA제어기(30)로 부터 출력되는 쓰기 인에이블 래치신호(/WEL), RBA쓰기 X인에이블신호(RWXE), RBA모드 플래그신호(RBAM), X-상태 포인터신호(XRn), Y-상태 포인터신호(YRn), 및 내부 RAS ( Internal Row Address Strobe)신호(/RASi)를 입력으로 RBA-X어드레스 카운터(12)를 제어하여 RBA X-어드레스의 카운트 시점을 지정한다.
RBA X-어드레스 카운터(12)는 시리얼클럭(SC)을 이용하여 RBA X-어드레스 카운터 제어기(13)의 제어에 따라 데이타블럭 단위의 시리얼클럭(SC)사이클(Cycle)마다 X-어드레스버퍼(11)로 부터 출력되는 X-어드레스를 "1" 증가시킨다.
내부 리프레쉬 카운터(14)는 임의의 초기값으로 부터 매 데이타블럭 단위의 시리얼클럭(SC)사이클 마다 "1"씩 증가되는 X-어드레스를 카운팅함으로써 메모리셀 어레이(40)내의 DRAM셀을 리프레쉬 할 수 있는 어드레스를 발생시킨다.
X-어드레스 프리디코더(15)는 RAB X-어드레스 카운터(12)로 부터 출력되는 로우 어드레스와 내부 리프레쉬 카운터(14)로 부터 출력되는 리프레쉬 어드레스를 이용하여 데이타블럭 단위의 시리얼클럭 사이클의 전반부동안에 RBA 읽기 데이타 억세스를 위한 워드라인을 선택하고 후반부 동안에 리프레쉬 어드레스를 이용하여 리프레쉬를 수행하도록 어드레스를 프리디코딩한다.
X-어드레스 디코더(16)는 X-어드레스 프리디코더(15)에서 프리디코딩된 어드레스를 디코딩하여 메모리셀 어레이(40)의 워드라인을 선택하기 위한 적절한 로우 어드레스(X-4DD)를 출력한다.
X-어드레스 프리 디코더(15) 및 X-어드레스 디코더(16)에서 디코딩되는 과정은 X-어드레스 디코더(16)만으로도 구현가능하지만 회로의 구성을 용이하기 하기 위해 X-어드레스 프리디코더(15)를 부가시킬 수 있다.
제4도는 제2도의 칼럼어드레스 발생기(20)의 세부 구성도이다.
칼럼어드레스 발생기(20)는 제4도에 도시한 바와같이 Y-어드레스버퍼 제어기(21), RBA Y-어드레스버퍼(22), RBA Y-어드레스버퍼 제어기(23), Y-어드레스 카운터(24), Y-어드레스 프리디코더(25)로 구성되어, 메모리셀 어레이(40)의 비트라인과 시리얼 레지스터(60)사이의 RBA선택기(50)를 제어하고 RBA Y-디코더(70)의 동작을 제어한다.
Y-어드레스버퍼(21)는 어드레스입력(AI)중 초기의 Y-어드레스를 래치한다.
RBA Y-어드레스버퍼(22)는 Y-어드레스버퍼(21)로 부터 출력되는 Y-어드레스를 데이타 블럭단위의 시리얼클럭 사이클 동안 지연시킨후 Y-어드레스 카운터(24)로 출력한다.
Y-어드레스버퍼(21)와 RBA Y-어드레스버퍼(22)에서 래치되고 지연되는 과정은 RBA Y-어드레스버퍼(22)만으로도 구형 가능하지만 회로의 구성 및 동작을 용이하도록 하기 위해 Y-어드레스버퍼(21)를 부가시킬 수 있다.
RBA Y-어드레스버퍼 제어기(23)는 RBA제어기(30)로 부터 출력되는 RBA 모드 플래그신호(RBM), RBA Y-인에이블신호(RYE), 내부 CAS(Internal Colum Address Strobe)신호(/CASi), X-상태 포인터신호(XRn), 및 Y-상태 포인터신호(YRn)를 입력으로 하여 RBA Y-어드레스버퍼(22) 및 Y-어드레스 카운터(24)의 동작을 제어한다.
Y-어드레스 카운터(24)는 RBA제어기(30)로 부터 출력되는 시스템클럭(SYCK)을 이용하여 RBA Y-어드레스버퍼 제어기(23)의 제어에 따라 RBA Y-어드레스버퍼(22)로 부터 출력되는 Y-어드레스를 데이타 블럭단위의 시리얼클럭 사이클 주가로 1시리얼클럭 사이클마다 "1"증가시킨다.
Y-어드레스 프리디코더(25)는 Y-어드레스 카운터(24)로 부터 출력되는 Y-어드레스를 프리디코딩하여 RBA선택기(50)와 RBA Y-디코더(70)로 출력한다.
제5도는 제2도의 RBA제어기(30)의 세부 구성도이다. RBA제어기(30)는 제5도에 도시한 바와같이 X-상태 포인터부(31), Y-상태 포인터부(32), 내부 RAS(Row Address Strobe)발생기(33), 내부 CAS(Colunm Address Strobe)발생기(34), 전송제어기(35), 읽기/쓰기 제어기(36), 모드 선택기(37), 및 내부 클럭발생기(38)로 구성된다.
X-상태 포인터부(31)는 n비트의 카운터로 16×16비트 블럭사이즈인 경우 4비트의 리플카운터(Ripple Counter)가 되어 시리얼클럭(SC)과 모드선택기(37)로 부터 출력되는 RBA 모드플래그 신호(RBAM)와 읽기/쓰기 제어부(36)로 부터 출력되는 RBA 상태 포인터 인에이블신호(RSPE)와 Y-상태 포인터부(32)로 부터 출력되는 Y-상태 포인터신호(YRn)를 입력으로 X-상태 포인터신호(XRn)를 출력하는데, RBA모드가 셀업되면 "0"에서 부터 카운트를 시작하여 Y-상태 포인터부(32)로 부터 출력되는 Y-상태 포인터신호(XRn)가 데이타 블럭단위에서 "0"으로 다시 리셀될 때마다 "1"씩 증가시킨다.
Y-상태 포인터부(32)는 n비트의 카운터로 16×16비트 블럭사이즈인 경우 4비트의 리플카운터가 되어 모드선택기(37)로 부터 출력되는 RBA모드 플래그 신호(RBAM)와 읽기/쓰기 제어기(36)로 부터 출력되는 RBA상태 포인터 인에이블신호(YRn)와 시리얼클럭(SC)을 입력으로 Y-상태 포인터신호(YRn)를 출력하는데, RBA모드가 셀업되면 "0"에서 카운팅을 시작하여 매 시리얼클럭 사이클마다 "1"씩 증가시켜 데이타블럭 단위와 시리얼 클럭 사이클이 지나면 리셀되어 다시 "0"부터 카운팅한다.
내부 RAS발생기(33)는 외부로부터 입력되는 로우 어드레스 스트로브신호(/RAS)와 X-상태 포인터부(31)로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터부(32)로 부터 출력되는 Y-상태 포인터신호(YRn)와 모드선택기(37)로 부터 출력되는 RBA모드 플래그신호(RBAM)를 이용하여 내부 RAS신호(/RASi)를 RBM X-어드레스 카운터 제어기(13)로 출력하는데, X-상태 포인터부(31)와 Y-상태 포인터부(32)ㅇ듸 제어를 받아서 데이타블럭 단위의 시리얼클럭 사이클의 전반부에서 먼저 메모리셀 어레이(40)의 데이타를 억세스하기 위한 내부 CAS신호(/CASi)를 위한 내부 CAS신호(/CASi)를 만든다.
전송제어기(35)는 Y-상태 포인터부(32)로 부터 출력되는 Y-상태 포인터신호(YRn)와 모드 선택기(37)로 부터 출력되는 RBA 모드 플래그신호(RBAM)와 외부로부터 입력되는 시리얼클럭(SC)을 이용하여 메모리 셀 어레이(40)에서 시리얼레지스터(50)에 데이타를 전송하는 시간을 제어하는 전송신호(XF)를 RBA선택기(50)로 출력하고, 시리얼레지스터(60)에 전원(Vcc)을 인가하는 것을 제어하는 레지스터 인에이블신호(RGE)를 시리얼레지스터(60)로 출력하고, RBA Y-디코더(70)를 인에이블시키는 시리얼디코더 인에이블신호(SDE)를 RBA Y-디코더(70)로 출력한다.
읽기/쓰기 제어기(36)는 모드선택기(37)로 부터 출력되는 RBA모드 플래그신호(RBAM)와 쓰기 인에이블 래치신호(/WEL)와 Y-상태 포인터부(31)로 부터 출력되는 Y-상태 포인터신호(YRn)를 입력으로 읽기 및 쓰기 모드에서 적당한 시점에서 각 블럭들이 동작하도록 RBA쓰기 X인에이블신호(RWXE)를 입출력제어기(80)와 RBA X-어드레스 카운터 제어기(13)로 출력하고 RBA상태 포인터 인에이블신호(RSPE)를 입출력 제어기(80)와 X-상태 포인터부(31)와 Y-상태 포인터부(32)로 출력하고 RBA Y-인에이블신호(RYE)를 입출력 제어기(80)와 RBA Y-어드레스버퍼 제어기(23)와 내부클럭 발생기(38)로 출력한다.
모드선택기(37)는 X-상태 포인터부(31)로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터부(32)로 부터 출력되는 Y-상태 포인터신호(YRn)와 외부로부터 입력되는 데이타전송신호(/DT)와 RBA제어신호(RBA)와 쓰기 인에이블신호(/WE)를 입력으로 RBA모드를 셀업하는 RBA모드 플래그신호(RBAM)를 입출력 제어기(80)를 포함한 각 블럭으로 출력하고 읽기인지 쓰기인지를 나타내는 쓰기 인에이블 래치신호(/WEL)를 입출력제어기(80)와 읽기/쓰기 제어기(36)와 RBA X-어드레스 카운터 제어기(13)로 출력한다.
내부 클럭발생기(38)는 모드선택기(37)로 부터 출력되는 RBA 모드 플래그신호(RBAM)와 읽기/쓰기 제어기(36)로 부터 출력되는 RBA Y인에이블신호(RYE)와 시리얼클럭(SC)을 이용하여 Y-어드레스 관련신호의 클럭으로 사용되도록 Y-어드레스 신호가 인에이블되어야 할 시점으로 부터 나타나는 시스템클럭(SYCK)을 발생시킨다.
상기와 같이 구성된 디지탈 영상신호 처리용 메모리 시스템의 동작을 개략적으로 설명하면 다음과 같다.
로우 어드레스 스트로브신호(/RAS)가 폴링(falling)하면서 쓰기 인에이블신호(/WE), 데이타전송신호(/DT), RBA제어신호(RBA)의 상태에 따라 적당한 모드로 세팅하고 어드레스 입력(AI)에 인가된 로우 어드레스를 이용하여 메모리셀 어레이(40)의 워드라인을 선택하기 위한 로우 어드레스를 만들고, 칼럼어드레스 스트로브신호(/CAS)가 폴링하면서 어드레스 입력(AI)에 인가된 칼럼어드레스를 이용하여 메모리 셀 어레이(40)의 선택된 워드라인에 연결된 메모리셀 중에서 적절한 셀만을 선택한후, 선택된 셀들과 시리얼 레지스터(60)사이의 데이타 전송을 제어하는 선택신호(SELN)와 시리얼레지스터(60)와 입출력부(90)의 데이타라인을 연결해주는 Y-어드레스를 만들어 입출력 제어부(80)의 제어에 따라 입출력부(90)를 통해 임의의 블럭 입출력 데이타(16×16비트)를 연속적으로 입출력하고 상기 동일한 동작을 반복하면서 계속해서 블럭단위의 데이타를 읽기 및 쓰기 동작하도록 한다.
제6도는 읽기 동작시의 제3도, 제4도, 및 제5도의 각 부분의 신호파형도이고, 제7도는 쓰기 동작시의 제3도, 제4도, 및 제5도의 각 부분의 신호파형도이다. 예를들어 데이타블럭 단위를 16×16비트로 한 RBA의 동작을 제6도와 제7도를 참조하여 설명하면 다음과 같다.
먼저, 제6도를 참조하여 RBA의 읽기 동작을 설명하면 다음과 같다. RBA의 읽기는 메모리셀 어레이(40)의 데이타를 m×n비트, 즉 16×16비트의 블럭사이즈로 임의의 어드레스를 초기의 시작 어드레스(Start Address)로 받아서 읽기 동작을 하는 기능을 말한다.
내부 RAS발생기(33)에 인가된 로우 어드레스 스트로브신호(/RAS)가 "하이(High)"에서 "로우(low)"로 되는 폴링에지(falling edge)에서 RBA제어신호(RBA)가 "하이", 데이타 전송신호(/DT)가 "로우", 쓰기 인에이블 신호(/WE)가 "하이"로 모드선택기(37)에 인가되면 모드선택기(37)는 RBA읽기 모드가 되도록 RBA모드 플래그신호(RBAM)와 쓰기 인에이블 래치신호(/WEL)를 "하이"로 만든다.
이로인해 전체 시스템은 RBA읽기 모드 동작을 시작하게 된다. 로우 어드레스 발생기(10)는 로우 어드레스 스트로브신호(/RAS)가 폴링에지인 상태에서 어드레스 입력(AI)으로 인가된 로우 어드레스를 이용하여 X-상태 포인터부(31)와 시리얼클럭(SC)의 제어를 받아서 RBA로우 어드레스를 발생시키게 되는데, X-어드레스, 즉 로우 어드레스는 166시리얼클럭 사이클마다 어드레스를 "1"증가시켜서 256시리얼클럭 사이클이 되면 메모리셀 어레이(40)의 16개의 워드라인을 연속해서 선택할 수 있도록 하고, 257사이클에서 다시 어드레스입력(AI)에 인가되는 외부 어드레스를 이용하여 256시리얼클럭 사이클동안 어드레스입력(AI)로 인가된 어드레스를 오프세트(offset)로 하여 연속되는 16워드라인을 선택할 수 있는 로우어드레스를 발생시키는 동작을 계속한다.
내부 리프레쉬 카운터(14)는 임의의 초기값으로 부터 매16시리얼 클럭 사이클마다 "1"씩 증가되는 어드레스를 카운팅하므로써 메모리셀 어레이(40) 내의 DRAM셀을 리프레쉬 할 수 있는 어드레스를 발생시키게 되며, X-어드레스 프리디코더(15)에서 RBA로우 어드레스와 리프레쉬 어드레스를 이용하여 16시리얼클럭 사이클의 전반부 8사이클 동안은 RBA읽기 데이타 억세를 위한 워드라인을 선택하고 16시리얼 클럭 사이클의 후반부 8사이클 동안은 리프레쉬 어드레스를 이용하여 리프레쉬를 수행하도록 어드레스를 프리디코딩한다.
프리디코딩 된 어드레스를 이용하여 X-어드레스 디코더(16)에서 어드레스를 디코딩하여 적절한 워드라인을 선택하도록 한다. 칼럼어드레스 발생기(20)는 칼럼어드레스 스트로브신호(/CAS)가 폴링에지인 상태에서 어드레스 입력(AI)으로 인가된 Y-어드레스, 즉 칼럼 어드레스를 이용하여 Y-상태 표인터부(32)와 내부 클럭발생기(38)로 부터 출력되는 제어신호들의 제어를 받아서 매 시리얼클럭 사이클마다 RBA칼럼어드레스를 발생시키게 되는데, RBA읽기 모드 동작시의Y-어드레스는 X-어드레스가 메모리셀 어레이(40)의 워드라인을 선택해서 메모리셀 어레이(40) 내부의 비트 라인 센스엠프(Bit Line Sense Amp)가 메모리셀 내의 데이타를 충분히 감지하고 난후, 즉 16시리얼 클럭 사이클 후부터 Y-어드레스를 출력하도록 해서 RBA선택기(50)로 부터 출력되는 선택신호(SELn)를 이용하여 선택된 메모리셀에서 시리얼 레지스터(60)에 데이타를 전송하는 것을 제어하고, Y-어드레스를 이용하여 필요로 하는 블럭의 데이타를 시리얼레지스터(60)에서 데이타라인에 전송하도록 제어하도록 한다.
이를 위해 Y-어드레스는 어드레스 입력(AI)을 통해 들어온 초기 Y-어드레스 값을 내부의 Y-어드레스버퍼(21)에 래치하고 RBA Y-어드레스버퍼(22)에서 16시리얼 클럭사이클 동안 지연시킨 뒤 Y-어드레스 카운터(24)에 로드(Load)시켜서 이때부터 16시리얼 클럭 사이클 동안 "1"시리얼클럭 사이클 마다 "1"씩 증가되는 연속된 Y-어드레스를 카운팅하고 17시리얼클럭 사이클에서는 다시 동일한 초기값을 로딩시켜서 "1"에서 "16"시리얼 클럭 사이클동안 카운팅한 어드레스와 동일한 어드레스를 카운팅하게 된다.
이러한 동작을 16번 동안, 즉 256시리얼클럭 사이클 동안 계속하고 나서 초기 Y-어드레스 값을 어드레스 입력(AI)을 통해서 칼럼어드레스 스트로브신호(/CAS)의 폴링에지에서 재로딩시켜 Y-어드레스를 카운팅하며 Y-어드레스 프리디코더(25)는 Y-어드레스 카운터(24)로 부터 출력되는 어드레스를 프리디코딩한 후 RBA 선택기(50) 및 RBA Y-디코더(70)로 출력한다.
RBA선택기(50)는 프리디코딩된 Y-어드레스를 이용하여 X-어드레스에 의해 선택된 메모리 셀에서 시리얼레지스터(60)로의 데이타 전송을 제어한다.
RBA Y-디코더(70)는 프리디코딩된 Y-어드레스를 이용하여 시리얼 레지스터(60)에서 입출력부(90)로 읽혀진 데이타를 전송하도록 Y-어드레스를 출력한다.
RBA제어기(30)는 내부 제어신호를 발생하는데, 로우어드레스 스트로브신호(/RAS)가 "하이"에서 "로우"로 폴링하는 에지에서 칼럼어드레스 스트로브신호(/CAS), RBA제어신호(RBA), 쓰기인에이블신호(/WE)가 "하이"이고 데이타전송신호(/DT)가 "로우"가 되면 시스템은 RBA읽기 모드를 동작하게 된다.
내부 RAS발생기(33)는 외부로부터 로우 어드레스 스트로브신호(/RAS)를 받아서 내부 RAS신호(RASi)를 만드는데, X-상태 포인터부(31)와 Y-상태 포인터부(32)의 제어를 받아서 16시리얼 클럭 사이클의 전반부에서 메모리 셀 어레이940)의 데이터를 억세스하기 위한 내부 RAS 신호(/RASi)를 만들고 나머지 후반부에서 리프레쉬를 위한 내부 RAS신호(/RASi)를 만든다.
내부 CAS발생기(34)는 외부로부터 칼럼어드레스 스트로브신호(/CAS)를 받아서 내부 CAS신호(/CASi)를 만드는데, X-상태 포인터부(31)와 Y-상태 포인터부(32)의 제어를 받아서 16시리얼클럭 사이클의 전반부에서 메모리 셀 어레이(40)의 데이타를 억세스하기 위한 내부 CAS 신호(/CASi)를 만들고 나머지 후반부에서 리프레쉬를 위한 내부 CAS신호(/CASi)를 만든다.
내부 RAS발생기(33)의 내부 CAS발생기(34)에서 만들어진 내부 RAS신호(RASi)와 내부 CAS신호(/CASi)는 실제 내부 시스템의 동작을 위한 로우어드레스 스트로브 및 칼럼어드레스 스트로브신호로 사용되며, 이 내부 RAS신호(/RASi)와 내부 CAS신호(/CASi)는 매 16시리얼 클럭 사이클마다 같은 동작을 하도록 제어된다.
전송제어기935)는 메모리셀 어레이(40)에서 시리얼 레지스터(60)에 데이타를 전송하는 시점을 제어하는 전송신호(XF)와 레지스터 인에이블신호(RGE)와 시리얼 디코더 인에이블신호(SDE)를 발생하는데, 전송신호(XF)는 X-상태 포인터부(31)와 Y-상태 포인터부(32)의 제어를 받아서 로우 어드레스 스트로브신호(/RAS)가 폴링하고 난후 16시리얼클럭 사이클리 지난후부터 매 16시리얼클럭 사이클마다 1번씩 X-어드레스에서 선택된 메모리셀에서 시리얼레지스터(60)로 전송하도록 1개의 펄스가 생성된다.
레지스터 인에이블신호(RGE)는 시리얼 레지스터(60)에 전원(Vcc)을 인가하는 것을 제어하여 데이타 전송을 용이하게 하도록 한다.
시리얼디코더 인에이블신호(SDE)는 RBA Y-디코더(70)를 구성하는 시리얼 디코더를 인에이블시켜 시리얼 레지스터(60)와 입출력부(90)사이의 데이타 전송을 제어한다.
읽기/쓰기 제어기(36)는 읽기 모드 및 쓰기 모드시에 적당한 시점에서 각 블럭들이 동작하도록 하는 인에이블 신호를 발생시키는데, RAB쓰기 인에이블신호(RWXE)는 읽기 모드시에 처음부터 "로우"를 유지하여 X-어드레스가 처음부터 인가되어 메모리 셀 어레이(40)를 억세스할 수 있도록 한다.
RBA상태 포인터 인에이블신호(RSPE)는 시스템내의 초기상태가 셋업되면 전체 시스템의 인에이블을 위해 "로우"가 된다.
RBA Y인에이블신호(RYE)는 읽기모드시에 X-어드레스에 의해서 메모리 셀 어레이(40)내의 워드라인이 충분히 선택되고 난후 Y-어드레스가 발생될 수 있도록 데이타블럭 단위, 즉 16시리얼클럭 사이클 후에 "하이"로 된다.
모드선택기(37)는 RBA모드를 셋업하고 읽기모드인지 쓰기모드인지를 쓰기인에이블 래치신호(/WEL)를 이용하여 나타낸다.
RBA읽기 모드인 경우 RBA모드 플래그신호(RBAM)와 쓰기인에이블 래치신호(/WEL)가 로우 어드레스 스트로브신호(/RAS)의 폴링에지에서 하이가 된다.
X-상태 포인터부(31)와 Y-상태 포인터부(32)는 RBA모드가 셋업되면(0, 0)에서 부터 카운팅을 시작하며, Y-상태 포인터부(32)는 매 시리얼클럭 사이클마다 "1"씩 증가되어 16시리얼클럭 사이클이 지나면 리셋되어 다시 "0"부터 카운팅하고, X-상태 포인터부(31)는 Y-상태 포인터부(32)의 Y-상태 포인터신호(YRn)가 "16"에서 다시 "0"으로 리셋될때마다 "1"식 증가하는데, X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)의 값이 (16, 16)이 되면 하나의 블럭의 데이타 억세스가 끝나게되고, 다음 블럭을 억세스하기 위해 다시 (0, 0)부터 카운팅을 시작하게 된다.
즉, X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)의 현재 값은 메모리셀 어레이(40)내에서 초기 X-어드레스와 Y-어드레스, 즉 어드레스 오프셋(offset)값에 대한 변위를 나타내게 된다.
내부클럭발생기(38)는 Y-어드레스 관련신호의 클럭으로 사용되도록 시스템클럭(SYCK)을 발생하는데, 시리얼크럭(SC)을 이용하여 Y-어드레스가 인에이블 되어야 할 시점부터 나타나게 된다.
상술한 읽기동작을 다시 설명하면 X-어드레스는 로우어드레스 스트로브신호(/RAS)이 폴링에지에서 어드레스를 발생시켜 워드라인을 선택하고, Y-어드레스는 로우 어드레스 스트로브신호(/RAS)의 폴링에지로 부터 16시리얼클럭 사이클 이후에 Y-어드레스를 인에이블하여 메모리셀 어레이(40)에서 시리얼레지스터(60)로, 시리얼레지스터(60)에서 입출력부(90)의 데이타라인으로 데이타를 전송하도록 제어된다.
따라서 RBA읽기 모드인 경우 로우 어드레스 스트로브신호(/RAS)의 폴링에지에서 16시리얼클럭 사이클 이후 부터 입출력부(90)의 블럭 데이타 입출력패드로 데이타(OUTPUT)가 출력되고, 이때부터 연속해서 RBA모드로 데이타를 억세스한다면 연속된 데이타를 억세스할 수 있고 RBA모드가 끝난후 16시리얼클럭 사이클 이후까지 데이타가 출력된다.
다음, 제7도를 참조하여 RBA의 쓰기 동작을 설명하면 다음과 같다. RBA쓰기는 외부로부터 입력되는 데이타를 메모리셀 어레이(40) 내의 m×n비트, 즉 16×16비트의 블럭사이즈로 시리얼하게 쓰기동작하는 기능으로 쓰기동작시의 시작 어드레스는 16의 배수가 된다.
내부 RAS발생기(33)에 인가된 로우 어드레스 스트로브신호(/RAS)가 폴링에지에서 칼럼어드레스 스트로브신호(/CAS)와 RBA제어신호(RBA)가 "하이", 데이타 전송신호(/DT)가 "로우", 쓰기 인에이블 신호(/WE)가 "로우"로 모드선택기(37)에 인가되면 모드선택기(37)는 RBA쓰기 모드가 되도록 RBA모드 플래그신호(RBAM)를 "하이"로 하고, 쓰기인에이블 래치신호(/WEL)를 "로우"로 만든다.
이로인해 전체시스템은 RBA 쓰기모드 동작을 시작하게 된다.
각 블럭의 기본동작은 RBA 읽기모드 동작시와 동일하며 입출력부(90)의 블럭데이타 입출력패드로 인가되는 입력데이타(INPUT)는 로우 어드레스 스트로브신호(/RAS)가 폴링하고 16시리얼클럭 사이클 이후에 나타나서 시리얼레지스터(60)에 쓰기 동작되기 시작하며 시리얼레지스터(60)에서 메모리 셀 어레이(40)로의 데이타 전송은 32시리얼클럭 사이클 이후부터 시작되도록 한다.
이를 제어하기 위해 RBA Y인에이블신호(RYE)는 16시리얼클럭 사이클 이후부터 "하이"가 되어 시리얼레지스터(60)에 데이타를 쓰기동작할 수 있도록 Y-어드레스 관련 신호를 인에이블 시키고 RBA쓰기 X인에이블신호(RWXE)는 32시리얼클럭 사이클 이후에 "하이"가 되어 시리얼 레지스터(60)에서 메모리셀 어레이(40)로의 데이타 전송을 위해 X-어드레스 관련신호를 인에이블 시키게 된다.
제8도와 제9도는 RBA 읽기모드 동작 및 쓰기모드 동작시의 메모리 맵을 나타낸다.
디지탈 신호처리에서 블럭단위의 데이타 억세스를 위한 응용시스템에 적합하도록 읽기 모드시에는 제8도에 도시한 바와같이 블럭시작 억세스를 랜덤하게 지정해서 m×n비트의 블럭사이즈로 연속해서 데이타를 억세스할 수 있도록하고 쓰기모드시에는 제9도에 도시한 바와같이 신호처리기에서 처리된 데이타를 메모리셀 어레이 내에 동일한 블럭사이즈로 순차적으로 재저장할 수 있도록 m×n비트블럭 사이즈의 시리얼블럭 쓰기기능을 제공하며, 읽기/쓰기모드 동작시에 외부에서 리프레쉬에 대해서 고려하지 않아도 되도록 내부 리프레쉬 카운터(14)를 내장하여 자동리프레쉬 기능을 제공할 수 있도록 한다.
상기와 같이 구성되어 동작하는 본 발명은 외부 제어기의 도움 없이도 신호처리기가 원하는 블럭 사이즈의 데이타를 랜덤한 시작어드레스를 지정해서 읽을 수 있으므로 종래의 DRAM, SRAM, 및 프레임 메모리를 이용한 시스템에서의 외부 제어회로 및 읽기 데이타를 재포맷하는 시스템로드가 감소되어 데이타 억세스 및 데이타 처리시간이 현저히 감소하고, 쓰기 동작시에도 신호처리기가 처리한 데이타를 버퍼 등을 이용하여 재포맷하지 않고 직접 메모리에 쓸 수 있도록 시리얼블럭 억세스기능을 제공하므로 외부 제어회로 및 처리시간이 감소되고, 자동리프레쉬 기능을 제공하므로, 디지탈 신호 처리용 국제 규격인 H.261, JPEG, MPEG, 디지탈 HDTV등의 시스템의 영상감축신호 처리에서 최적의 메모리 억세스 기능을 제공할 수 있는 효과가 있다.

Claims (51)

  1. 외부로 부터 인가되는 신호들을 이용하여 RBA(Random Block Access)를 제어하는 RBA제어수단(30), 상기 RBA제어수단(30)의 제어에 따라 초기 어드레스를 이용하여 어드레스를 발생시키는 어드레스 발생수단(9), 상기 RBA제어수단(30)과 어드레스 발생수단(9)의 제어에 따라 데이타가 저장되는 메모리셀 어레이(40), 상기 RBA제어수단(30)과 어드레스 발생수단(9)의 제어에 따라 상기 메모리 셀 어레이(40)의 데이타전송을 제어하는 전송제어수단(8), 및 상기 RBA제어수단(30)과 전송제어수단(8)의 제어에 따라 데이타 입출력을 수행하는 입출력수단(7)을 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  2. 외부로 부터 인가되는 신호들을 이용하여 RBA를 제어하는 RBA제어수단(30), 상기 RBA제어수단(30)의 제어에 따라 초기 로우 어드레스를 이용하여 로우 어드레스를 발생시키는 로우 어드레스 발생수단(10), 상기 RBA제어수단(30)의 제어에 따라 초기 칼럼어드레스를 이용하여 칼럼어드레스를 발생시키는 칼럼어드레스 발생수단(20), 상기 로우 어드레스 발생수단(10)의 제어에 따라 워드라인이 선택되는 메모리셀 어레이, 상기 컬럼어드레스 발생수단(20)과 RBA제어수단(30)의 제어에 따라 상기 메모리셀 어레이(40)의 데이타 전송을 제어하는 RBA선택수단(50), 상기 RBA제어수단(30)과 RBA선택수단(50)의 제어에 따라 상기 메모리셀 어레이(40)의 데이타가 전송되는 시리얼레지스터수단(60), 상기 칼럼 어드레스 발생수단(20)과 RBA제어수단(30)의 제어에 따라 상기 시리얼 레지스터수단(60)을 제어하는 RBAY-디코딩수단(70), 및 상기 RBA제어수단(30)과 시리얼 레지스터수단(60)의 제어에 따라 데이타 입출력을 수행하는 입출력수단(7)을 포함하여 구성되는 것을 특징으로 하는 디지털 영상신호 처리용 메모리 시스템.
  3. 외부로부터 입력되는 로우 어드레스 스트로브신호(/RAS), 칼럼어드레스 스트로브신호(/CAS), 쓰기 언에이블신호(/WE), 데이타 전송신호(/DT), 시리얼클럭(SC), 및 RBA(Random Block Access)제어신호(RBA)를 이용하여 RBA를 제어하는 신호들을 출력하는 RBA제어수단(30), 상기 RBA제어수단(30)의 제어에 따라 초기 로우 어드레스를 이용하여 로우 어드레스를 발생시키는 로우 어드레스 발생수단(10), 상기 RBA제어수단(30)의 제어에 따라 초기의 칼럼어드레스를 이용하여 칼럼어드레스를 발생시키는 칼럼어드레스 발생수단(20), 상기 로우 어드레스 발생수단(10)으로 부터 출력되는 로우 어드레스에 따라 워드 라인이 선택되는 메모리셀 어레이(40), 상기 칼럼어드레스 발생수단(20)과 RBA제어수단(30)으로 부터 출력되는 신호에 따라 상기 메모리셀 어레이(40)의 데이타 전송을 제어하는 RBA선택수단(50), 상기 RBA제어수단(30)과 RBA선택수단(50)으로 부터 출력되는 신호에 따라 상기 메모리셀 어레이(40)의 데이타가 전송되는 시리얼 레지스터수단(60), 상기 RBA제어수단(30)의 제어에 따라 상기 칼럼어드레스 발생수단(20)으로 부터 출력되는 칼럼어드레스를 이용하여 상기 시리얼 레지스터수단(60)을 제어하는 RBA Y-디코딩수단(70), 상기 RBA제어수단(30)의 제어에 따라 입출력을 제어하는 입출력 제어수단(80), 및 상기 입출력 제어수단(80)의 제어에 따라 상기 시리얼 레지스터수단(60)과 외부와의 데이타 입출력을 수행하는 입출력수단(90)을 포하하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  4. 제1항에 있어서, 상기 어드레스 발생수단(9)은 로우 어드레스 발생수단(10)과 칼럼어드레스 발생수단(20)으로 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  5. 제1항에 있어서, 상기 전송제어수단(8)은 상기 어드레스 발생수단(9)가 RBA제어수단(30)의 제어에 따라 상기 메모리셀 어레이(40)의 데이타 전송을 제어하는 RBA선택수단(50), 상기 RBA제어수단(30)과 RBA선택수단(90)의 제어에 따라 상기 메모리셀 어레이(40)의 데이타가 전송되는 시리얼 레지스터수단(60), 및 상기 어드레스 발생수단(9)과 RBA제어수단(30)의 제어에 따라 상기 시리얼 레지스터수단(60)을 제어하는 RBA Y-디코딩수단(70)으로 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  6. 제1항에 있어서, 상기 입출력수단(7)은 상기 RBA제어수단(30)의 제어에 따라 입출력을 제어하는 입출력 제어수단(80), 및 상기 입출력 제어수단(80)의 제어에 따라 상기 전송 제어수단(8)과 외부와의 데이타 입출력을 수행하는 입출력부수단(90)으로 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  7. 제2항에 있어서, 상기 입추력수단(7)은 상기 RBA제어수단(30)의 제어데 따라 입출력을 제어하는 입출력 제어수단(80), 및 상기 입출력 제어수단(80)의 제어에 따라 상기 시리얼 레지스터수단(60)과 외부와의 데이타 입출력을 수행하는 입출력부수단(90)으로 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  8. 제2항에 있어서, 상기 로우 어드레스 발생수단(10)은 어드레스 입력(AI)으로 인가되는 초기의 로우 어드레스를 래치하는 X-어드레스버퍼수단(11), 상기 RBA제어수단(30)으로 부터 출력되는 쓰기 인에이블 래치신호(/WEL), RBA쓰기 X인에이블신호(RWXE), RBA모드 플래그신호(RBAM), X-상태 포인터신호(XRn), Y-포인터신호(YRn), 및 내부 RAS(Row Address Strobe)신호(/RESi)를 이용하여 로우 어드레스의 카운트시점을 RBA X-어드레스 카운터 제어수단(13), 상기 RBA X-어드레스 카운터 제어수단(13)의 제어에 따라 시리얼클럭(SC)을 이용하여 로우 어드레스를 증가시키는 RBA X-어드레스 카운트수단(12), 상기 RBA X-어드레스 카운트수단(12)으로 부터 출력되는 카운팅된 로우 어드레스를 디코딩하는 X-어드레스 디코딩수단(16)을 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  9. 제3항에 있어서, 상기 상기 로우 어드레스 발생수단(10)은 어드레스 입력(AI)으로 인가되는 초기의 로우 어드레스를 래치하는 X-어드레스버퍼수단(11), 상기 RBA제어수단(30)으로 부터 출력되는 쓰기 인에이블 래치신호(/WEL), RBA쓰기 X인에이블신호(RWXE), RBA모드 플래그신호(RBAM), X-상태 포인터신호(XRn), Y-포인터신호(YRn), 및 내부 RAS(Row Address Strobe)신호(/RASi)를 이용하여 로우 어드레스의 카운트시점을 지정하는 RBA X-어드레스 카운터 제어수단(13), 상기 RBA X-어드레스 카운터 제어수단913)의 제어에 따라 시리얼클럭(SC)을 이용하여 로우 어드레스를 증가시키는 RBA X-어드레스 카운트수단(12), 상기 RBA X-어드레스 카운트수단(12)으로 부터 출력되는 카운티된 로우 어드레스를 디코딩하는 X-어드레스 디코딩수단(16)을 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  10. 제4항에 있어서, 상기 로우 어드레스 발생수단(10)은 어드레스 입력(AI)으로 인가되는 초기의 로우 어드레스를 래치하는 X-어드레스버퍼수단(11), 상기 RBA제어수단(30)으로 부터 출력되는 쓰기 인에이블 래치신호(/WEL), RBA쓰기 X인에이블신호(RWXE), RBA모드 플래그신호(RBAM), X-상태 포인터신호(XRn), Y-포인터신호(YRn), 및 내부 RAS(Row Address Strobe)신호(/RASi)를 이용하여 로우 어드레스의 카운트시점을 RBA X-어드레스 카운터 제어수단(13), 상기 RBA X-어드레스 카운터 제어수단(13)의 제어에 따라 시리얼클럭(SC)을 이용하여 로우 어드레스를 증가시키는 RBA X-어드레스 카운트수단(12), 상기 RBA X-어드레스 카운트수단(12)으로 부터 출력되는 카운팅된 로우 어드레스를 디코딩하는 X-어드레스 디코딩수단(16)을 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  11. 제2항에 있어서, 상기 칼럼어드레스 발생수단(20)은 어드레스 입력(AI)으로 인가되는 초기의 칼럼어드레스를 데이타블럭 단위의 시리얼클럭 사이클동안 지연시키는 RBA Y-어드레스버퍼수단(22), 상기 RBA제어수단(30)으로 부터 출력되는 RBA모드 플래그신호(RBAM), RBA Y인에이블신호(RYE), 내부 CAS(Internal Column Address Strobe)신호(/CASi), X-상태 포인터 신호(XRn), 및 Y-상태 포인터신호(YRn)를 이용하여 상기 RBA Y-어드레스버퍼수단(22)을 제어하는 RBA Y-어드레스버퍼 제어수단(23), 상기 RBA Y-어드레스버퍼 제어수단(23)의 제어에 따라 상기 RBA제어수단(30)으로 부터 출력되는 시스템클럭(SYCK)을 이용하여 칼럼어드레스를 증가시키는 Y-어드레스 카운수단(24), 및 상기 Y-어드레스 카운트수단(24)으로 부터 출력되는 카운팅된 칼럼어드레스를 프리 디코딩하는 Y-어드레스 프리 디코딩수단(25)을 포함하여 구성된 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  12. 제13항에 있어서, 상기 칼럼어드레스 발생수단(20)은 어드레스 입력(AI)으로 인가되는 초기의 칼럼어드레스를 데이타블럭 단위의 시리얼클럭 사이클동안 지연시키는 RBA Y-어드레스버퍼수단(22), 상기 RBA제어수단(30)으로 부터 출력되는 RBA모드 플래그신호(RBAM), RBA Y인에이블신호(RYE), 내부 CAS(Internal Column Address Strobe)신호(/CASi), X-상태 포인터 신호(XRn), 및 Y-상태 포인터신호(YRn)를 이용하여 상기 RBA Y-어드레스버퍼수단(22)을 제어하는 RBA Y-어드레스버퍼 제어수단(23), 상기 RBA Y-어드레스버퍼 제어수단(23)의 제어에 따라 상기 RBA제어수단(30)으로 부터 출력되는 시스템클럭(SYCK)을 이용하여 칼럼어드레스를 증가시키는 Y-어드레스 카운트수단(24), 및 상기 Y-어드레스 카운트수단(24)으로 부터 출력되는 카운팅된 칼럼어드레스를 프리 디코딩하는 Y-어드레스 프리 디코딩수단(25)을 포함하여 구성된 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  13. 제4항에 있어서, 상기 칼럼어드레스 발생수단(20)은 어드레스 입력(AI)으로 인가되는 초기의 칼럼어드레스를 데이타블럭 단위의 시리얼클럭 사이클동안 지연시키는 RBA Y-어드레스버퍼수단(22), 상기 RBA제어수단(30)으로 부터 출력되는 RBA모드 플래그신호(RBAM), RBA Y인에이블신호(RYE), 내부 CAS(Internal Column Address Strobe)신호(/CASi), X-상태 포인터 신호(XRn), 및 Y-상태 포인터신호(YRn)를 이용하여 상기 RBA Y-어드레스버퍼수단(22)을 제어하는 RBA Y-어드레스버퍼 제어수단(23), 상기 RBA Y-어드레스버퍼 제어수단(23)의 제어에 따라 상기 RBA제어수단(30)으로 부터 출력되는 시스템클럭(SYCK)을 이용하여 칼럼어드레스를 증가시키는 Y-어드레스 카운트수단(24), 및 상기 Y-어드레스 카운트수단(24)으로 부터 출력되는 카운팅된 칼럼어드레스를 프리 디코딩하는 Y-어드레스 프리 디코딩수단(25)을 포함하여 구성된 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  14. 제3항에 있어서, 상기 RBA제어수단(30)은 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 RBA모드가 셋업되면 매 시리얼클럭 사이클에 따라 카운팅된 Y-상태 포인터신호(YRn)를 출력하는 Y-상태 포인터수단(32), 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 상기 Y-상태 포인터수단(32)으로 부터 출력되는 Y-상태 포인터신호(YRn)에 따라 카운팅된 X-상태 포인터신호(XRn)를 출력하는 X-상태 포인터수단(31), 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)와 외부로부터 입력되는 로우 어드레스 스트로브신호(/RAS)를 이용하여 시스템 내부에서 사용되는 내부 RAS신호(/RASi)를 출력하는 내부 RAS발생수단(33), 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)와 외부로 부터 입력되는 칼럼어드레스 스트로브신호(/CAS)를 이용하여 시스템 내부에서 사용되는 CAS신호(/CASi)를 출력하는 내부 CAS발생수단(34), 상기 Y-상태 포인터수단(32)으로 부터 출력되는 Y-상태 포인터신호(YRn)와 외부로 부터 입력되는 시리얼클럭(SC)을 이용하여 상기 메모리셀 어레이수단(40)과 시리얼 레지스터 수단(60)사이의 데이타 전송 및 상기 시리얼 레지스터수단(60)과 입출력부수단(90)사이의 데이타 전송을 제어하는 전송신호(XF)와 레지스터 인에이블신호(RGE)와 시리얼디코더 인에이블신호(SDE)를 각각 상기 RBA선택수단(50)과 시리얼레지스터수단(60)과, RBA Y-디코딩수단(70)으로 출력하는 전송제어부수단(35), 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)을 이용하여 읽기 및 쓰기 모드에서 동작시점을 제어하기 위해 RBA쓰기 X인에이블신호(RWXE)를 상기 입출력 제어수단(80)과 로우 어드레스 발생수단(10)으로 출력하고, RBA상태 포인터 인에이블 신호(RSPE)를 상기 입출력 제어수단(80)과 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 출력하고, RBA Y-인에이블 신호(RYE)를 상기 칼럼어드레스발생수단(20)과 입출력 제어수단(80)으로 출력하는 읽기 및 쓰기 제어수단(36), 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)와 외부로 부터 입력되는 데이타 전송신호(/DT)와 RBA제어신호(RBA)와 쓰기 인에이블신호(/WE)를 이용하여 RBA모드를 셋업하는 RBA모드 플래그신호(RBAM)를 상기 입출력 제어수단(80), 로우 어드레스 발생수단(10), 칼럼어드레스 발생수단(20), X-상태 포인터수단(31), Y-상태 포인터수단(32), 내부 RAS발생수단(33), 내부 CAS발생수단(34), 전송제어수단(35), 및 읽기 쓰기 제어수단(36)으로 출력하고, 쓰기 및 읽기모드를 나타내는 쓰기 인에이블 래치신호(/WEL)를 상기 입출력 제어수단(80), 오루 어드레스 발생수단(10) 및 읽기 및 쓰기 제어수단(36)으로 출력하는 모드선택수단(37), 및 상기 모드선택수단(37)으로 부터 출력되는 RBA모드 플래그신호(RBAM)와 읽기 및 쓰기 제어수단(36)으로 부터 출력되는 RBA Y인에이블신호(RYE)와 외부로부터 입력되는 시리얼클럭(SC)을 이용하여 Y-어드레스 관련신호의 클럭으로 사용되는 시스템클럭(SYCK)을 발생하는 내부클럭 발생수단(38)을 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  15. 제15항에 있어서, 상기 RBA제어수단(30)은 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 RBA모드가 셋업되면 매 시리얼클럭 사이클에 따라 카운팅된 Y-상태 포인터신호(YRn)를 출력하는 Y-상태 포인터수단(32), 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 상기 Y-상태 포인터수단(32)으로 부터 출력되는 Y-상태 포인터신호(YRn)에 따라 카운팅된 X-상태 포인터신호(XRn)를 출력하는 X-상태 포인터수단(31), 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)와 외부로부터 입력되는 로우 어드레스 스트로브신호(/RAS)를 이용하여 시스템 내부에서 사용되는 내부 RAS신호(/RASi)를 출력하는 내부 RAS발생수단(33), 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)와 외부로 부터 입력되는 칼럼어드레스 스트로브신호(/CAS)를 이용하여 시스템 내부에서 사용되는 내부 CAS신호(/CASi)를 출력하는 내부 CAS발생수단(34), 상기 Y-상태 포인터수단(32)으로 부터 출력되는 Y-상태 포인터신호(YRn)와 외부로 부터 입력되는 시리얼클럭(SC)을 이용하여 상기 메모리셀 어레이수단(40)과 시리얼 레지스터 수단(60)사이의 데이타 전송 및 상기 시리얼 레지스터수단(60)과 입출력부수단(90)사이의 데이타 전송을 제어하는 전송신호(XF)와 레지스터 인에이블신호(RGE)와 시리얼디코더 인에이블신호(SDE)를 각각 상기 RBA선택수단(50)과 시리얼레지스터수단(60)과, RBA Y-디코딩수단(70)으로 출력하는 전송제어부수단(35), 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)을 이용하여 읽기 및 쓰기모드에서 동작시점을 제어하기 위해 RBA쓰기 X인에이블신호(RWXE)를 상기 입출력 제어수단(80)과 로우 어드레스 발생수단(10)으로 출력하고, RBA상태 포인터 인에이블 신호(RSPE)를 상기 입출력 제어수단(80)과 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)를 이용하여 읽기 및 쓰기 모드에서 동작시점을 제어하기 위해 RBA쓰기 X인에이블신호(RWXE)를 상기 입출력 제어수단(80)과 로우 어드레스발생수단(10)으로 출력하고, RBA상태 포인터 인에이블 신호(RSPE)를 상기 입출력 제어수단(80)과 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 출력하고, RBA Y-인에이블 신호(RYE)를 상기 칼럼어드레스 발생수단(20)과 입출력 제어수단(80)으로 출력하는 읽기 및 쓰기제어수단(36), 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)와 외부로 부터 입력되는 데이타 전송신호(/DT)와 RBA제어신호(RBA)와 쓰기 인에이블신호(/WE)를 이용하여 RBA모드를 셋업하는 RBA모드 플래그신호(RBAM)를 상기 입출력 제어수단(80), 로우 어드레스 발생수단(10), 칼럼어드레스 발생수단(20), X-상태 포인터수단(31), Y-상태 포인터수단(32), 내부 RAS발생수단(33), 내부 CAS발생수단(34), 전송제어수단(35), 및 읽기 및 쓰기 제어수단(36)으로 출력하고, 쓰기 및 읽기모드를 나타내는 쓰기 인에이블 래치신호(/WEL)를 상기 입출력 제어수단(80), 오루 어드레스 발생수단(10) 및 읽기 및 쓰기 제어수단(36)으로 출력하는 모드선택수단(37), 및 상기 모드선택수단(37)으로 부터 출력되는 RBA모드 플래그신호(RBAM)와 읽기 및 쓰기 제어수단(36)으로 부터 출력되는 RBA Y인에이블신호(RYE)와 외부로부터 입력되는 시리얼클럭(SC)을 이용하여 Y-어드레스 관련신호의 클럭으로 사용되는 시스템클럭(SYCK)을 발생하는 내부클럭 발생수단(38)을 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  16. 제6항에 있어서, 상기 RBA제어수단(30)은 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 RBA모드가 셋업되면 매 시리얼클럭 사이클에 따라 카운팅된 Y-상태 포인터신호(YRn)를 출력하는 Y-상태 포인터수단(32), 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 상기 Y-상태 포인터수단(32)으로 부터 출력되는 Y-상태 포인터신호(YRn)에 따라 카운팅된 X-상태 포인터신호(XRn)를 출력하는 X-상태 포인터수단(31), 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)과 Y-상태 포인터신호(YRn)와 외부로부터 입력되는 로우 어드레스 스트로브신호(/RAS)를 이용하여 시스템 내부에서 사용되는 내부 RAS신호(/RASi)를 출력하는 내부 RAS발생수단(33), 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)와 외부로 부터 입력되는 칼럼어드레스 스트로브신호(/CAS)를 이용하여 시스템 내부에서 사용되는 CAS신호(/CASi)를 출력하는 내부 CAS발생수단(34), 상기 Y-상태 포인터수단(32)으로 출력되는 Y-상태 포인터신호(YRn)와 외부로 부터 입력되는 시리얼클럭(SC)을 이용하여 상기 메모리셀 어레이수단(40)과 시리얼 레지스터 수단(60)사이의 데이타 전송 및 상기 시리얼 레지스터수단(60)과 입출력부수단(90)사이의 데이타 전송을 제어하는 전송신호(XF)와 레지스터 인에이블신호(RGE)와 시리얼디코더 인에이블신호(SDE)를 각각 상기 RBA선택수단(50)과 시리얼레지스터수단(60)과, RBA Y-디코딩수단(70)으로 출력하는 전송제어부수단(35), 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)를 이용하여 읽기 및 쓰기 모드에서 동작시점을 제어하기 위해 RBA 쓰기 X인에이블신호(RWXE)를 상기 입출력 제어수단(80)과 로우 어드레스발생수단(10)으로 출력하고, RBA상태 포인터 인에이블 신호(RSPE)를 상기 입출력 제어수단(80)과 X-상태 포인터수단31)과 Y-상태 포인터수단(32)으로 출력하고, RBA Y-인에이블 신호(RYE)를 상기 칼럼어드레스 발생수단(20)과 입출력 제어수단(80)으로 출력하는 읽기 및 쓰기 제어수단(36), 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)와 외부로 부터 입력되는 데이타 전송신호(/DT)와 RBA제어신호(RBA)와 쓰기 인에이블신호(/WE)를 이용하여 RBA모드를 셋업하는 RBA모드 플래그 신호(RBAM)를 상기 입출력 제어수단(80), 로우 어드레스 발생수단(10), 칼럼어드레스 발생수단(20), X-상태 포인터수단(31), Y-상태 포인터수단(32), 내부 RAS발생수단(33), 내부 CAS발생수단(34), 전송제어수단(35), 및 읽기 및 쓰기 제어수단(36)으로 출력하고, 쓰기 및 읽기모드를 나타내는 쓰기 인에이블 래치신호(/WEL)를 상기 입출력 제어수단(80), 오루 어드레스 발생수단(10) 및 읽기 및 쓰기 제어수단(36)으로 출력하는 모드선택수단(37), 및 상기 모드선택수단(37)으로 부터 출력되는 RBA모드 플래그신호(RBAM)와 읽기 및 쓰기 제어수단(36)으로 부터 출력되는 RBA Y인에이블신호(RYE)와 외부로부터 입력되는 시리얼클럭(SC)를 이용하여 Y-어드레스 관련신호의 클럭으로 사용되는 시스템클럭(SYCK)을 발생하는 내부클럭 발생수단(38)을 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  17. 제17항에 있어서, 상기 RBA제어수단(30)은 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 RBA모드가 셋업되면 매 시리얼클럭 사이클에 따라 카운팅된 Y-상태 포인터신호(YRn)를 출력하는 Y-상태 포인터수단(32), 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 상기 Y-상태 포인터수단(32)으로 부터 출력되는 Y-상태 포인터신호(YRn)에 따라 카운팅된 X-상태 포인터신호(XRn)를 출력하는 X-상태 포인터수단(31), 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)과 Y-상태 포인터신호(YRn)와 외부로부터 입력되는 로우 어드레스 스트로브신호(/RAS)를 이용하여 시스템 내부에서 사용되는 내부 RAS신호(/RASi)를 출력하는 내부 RAS발생수단(33), 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와, Y-상태 포인터신호(YRn)와 외부로 부터 입력되는 칼럼어드레스 스트로브신호(/CAS)를 이용하여 시스템 내부에서 사용되는 CAS신호(/CASi)를 출력하는 내부 CAS발생수단(34), 상기 Y-상태 포인터수단(32)으로 부터 출력되는 Y-상태 포인터신호(YRn)와 외부로 부터 입력되는 시리얼클럭(SC)을 이용하여 상기 메모리셀 어레이수단(40)과 시리얼 레지스터 수단(60)사이의 데이타 전송 및 상기 시리얼 레지스터수단(60)과 입출력부수단(90)사이의 데이타 전송을 제어하는 전송신호(XF)와 레지스터 인에이블 신호(RGE)와 시리얼디코더 인에이블신호(SDE)를 각각 상기 RBA선택수단(50)과 시리얼레지스터수단(60)과, RBA Y-디코딩수단(70)으로 출력하는 전송제어부수단(35), 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)를 이용하여 읽기 및 쓰기 모드에서 동작시점을 제어하기 위해 RBA쓰기 X인에이블신호(RWXE)를 상기 입출력 제어수단(80)과 로우 어드레스발생수단(10)으로 출력하고, RBA상태 포인터 인에이블 신호(RSPE)를 상기 입출력 제어수단(80)과 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로 출력하고, RBA Y-인에이블 신호(RYE)를 상기 칼럼어드레스 발생수단(20)과 입출력 제어수단(80)으로 출력하는 읽기 및 쓰기 제어수단(36), 상기 X-상태 포인터수단(31)과 Y-상태 포인터신호(YRn)와 외부로 부터 입력되는 데이타 전송신호(/DT)와 RBA제어신호(RBA)와 쓰기 인에이블신호(/WE)를 이용하여 RBA모드를 셋업하는 RBA모드 플래그 신호(RBAM)를 상기 입출력 제어수단(80), 로우 어드레스 발생수단(10), 칼럼어드레스 발생수단(20), X-상태 포인터수단(31), Y-상태 포인터수단(32), 내부 RAS발생수단(33), 내부 CAS발생수단(34), 전송제어수단(35), 및 읽기 및 쓰기 제어수단(36)으로 출력하고, 쓰기 및 읽기모드를 나타내는 쓰기 인에이블 래치신호(/WEL)를 상기 입출력 제어수단(80), 오루 어드레스 발생수단(10) 및 읽기 및 쓰기 제어수단(36)으로 출력하는 모드선택수단(37), 및 상기 모드선택수단(37)으로 부터 출력되는 RBA모드 플래그신호(RBAM)와 읽기 및 쓰기 제어수단(36)으로 부터 출력되는 RBA Y-인에이블신호(RYE)와 외부로부터 입력되는 시리얼클럭(SC)을 이용하여 Y-어드레스 관련신호의 클럭으로 사용되는 시스템클럭(SYCK)을 발생하는 내부클럭 발생수단(38)을 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  18. 제8항에 있어서, 상기 RBA X-어드레스 카운트수단(12)은 매 데이타블럭 단위의 시리얼클럭 사이클 마다 로우어드레스를 "1"를 중가시키는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  19. 제8항에 있어서, 임의의 초기값으로 부터 매 데이타블럭 단위의 시리얼클럭 사이클마다 "1"증가되는 로우 어드레스를 카운팅하여 상기 메모리셀 어레이(40)의 셀을 리프레쉬할 수 있는 로우 어드레스를 발생시켜 상기 X-어드레스 디코딩수단(16)으로 출력하는 내부 리프레쉬 카운트수단(14)을 더 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  20. 제11항에 있어서, 어드레스 입력(AI)으로 인가되는 초기의 칼럼어드레스를 래치하여 상기 RBA Y-어드레스버퍼수단(22)으로 출력하는 Y-어드레스버퍼수단(21)을 더 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  21. 제12항에 있어서, 어드레스 입력(AI)으로 인가되는 초기의 칼럼어드레스를 래치하여 상기 RBA Y-어드레스버퍼수단(22)으로 출력하는 Y-어드레스버퍼수단(21)을 더 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  22. 제13항에 있어서, 어드레스 입력(AI)으로 인가되는 초기의 칼럼어드레스를 래치하여 상기 RBA Y-어드레스버퍼수단(22)으로 출력하는 Y-어드레스버퍼수단(21)을 더 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  23. 제11항에 있어서, 상기 Y-어드레스 카운트수단(24)은 상기 RBA Y-어드레스버퍼 제어수단(23)의 제어에 따라 상기 RBA 제어수단(30)으로 부터 출력되는 시스템클럭(SYCK)을 이용하여 칼럼어드레스를 데이타블럭 단위의 시리얼클럭 사이클 주가로 1시리얼클럭 사이클마다 "1"증가시키는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  24. 제12항에 있어서, 상기 Y-어드레스 카운트수단(24)은 상기 RBA Y-어드레스버퍼 제어수단(23)의 제어에 따라 상기 RBA제어수단(30)으로 부터 출력되는 시스템클럭(SYCK)을 이용하여 칼럼어드레스를 데이타클럭 단위의 시리얼클럭 사이클 주기로 1시리얼클럭이 사이클마다 "1"증가시키는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  25. 제13항에 있어서, 상기 Y-어드레스 카운트수단(24)은 상기 RBA Y-어드레스버퍼 제어수단(23)의 제어에 따라 상기 RBA제어수단(30)으로 부터 출력되는 시스템클럭(SYCK)을 이용하여 칼럼어드레스를 데이타블럭 단위의 시리얼클럭 사이클 주기로 1시리얼클럭 사이클마다 "1"증가시키는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  26. 제14항에 있어서, 상기 Y-상태 포인터수단(32)은 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 RBA모드가 셋업되면 매 시리얼클럭 사이클마다 "1"씩 증가시켜 데이타 블럭단위의 시리얼클럭 사이클이 지나면 리셋되어 다시 카운팅이 시작되는 Y-상태 포인터신호(YRn)를 출력하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  27. 제15항에 있어서, 상기 Y-상태 포인터수단(32)은 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 RBA모드가 셋업되면 매 시리얼클럭 사이클마다 "1"씩 증가시켜 데이타 블럭단위의 시리얼클럭 사이클이 지나면 리셋되어 다시 카운팅이 시작되는 Y-상태 포인터신호(YRn)를 출력하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  28. 제16항에 있어서, 상기 Y-상태 포인터수단(32)은 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 RBA모드가 셋업되면 매 시리얼클럭 사이클마다 "1"씩 증가시켜 데이타 블럭단위의 시리얼클럭 사이클이 지나면 리셋되어 다시 카운팅이 시작되는 Y-상태 포인터(YRn)를 출력하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  29. 제17항에 있어서, 상기 Y-상태 포인터수단(32)은 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 RBA모드가 셋업되면 매 시리얼클럭 사이클마다 "1"씩 증가시켜 데이타 블럭단위의 시리얼클럭 사이클이 지나면 리셋되어 다시 카운팅이 시작되는 Y-상태 포인터신호(YRn)를 출력하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  30. 제14항에 있어서, 상기 X-상태 포인터수단(31)은 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 상기 Y-상태 포인터수단(32)으로 부터 출력되는 Y-상태 포인터신호(YRn)가 데이탈블럭 단위에서 "0"으로 리셋될때마다 "1"씩 증가시키는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  31. 제15항에 있어서, 상기 X-상태 포인터수단(31)은 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 상기 Y-상태 포인터수단(32)으로 부터 출력되는 Y-상태 포인터신호(YRn)가 데이타블럭 단위에서 "0"으로 리셋될때마다 "1"씩 증가시키는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  32. 제16항에 있어서, 상기 X-상태 포인터수단(31)은 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 상기 Y-상태 포인터수단(32)으로 출력되는 Y-상태 포인터신호(YRn)가 데이타블럭 단위에서 "0"으로 리셋될때마다 "1"씩 증가시키는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  33. 제17항에 있어서, 상기 X-상태 포인터수단(31)은 외부로부터 인가되는 시리얼클럭(SC)을 이용하여 상기 Y-상태 포인터수단(32)으로 부터 출력되는 Y-상태 포인터신호(YRn)가 데이타블럭 단위에서 "0"으로 리셋될때마다 "1"씩 증가시키는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  34. 제14항에 있어서, 상기 내부 RAS발생수단(33)은 상기 X-상태 포인터수단(31)과, Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)와 로우 어드레스 스트로브신호(/RAS)를 이용하여 데이타 블럭 단위의 시리얼클럭 사이클의 전반부에서 상기 메모리셀 어레이(40)의 데이타를 억세스하기 위한 내부 RAS신호(/RASi)를 출력하고, 데이타 블럭단위의 시리얼클럭 사이클의 후반부에서 리프레쉬를 위한 내부 RAS신호(/RASi)를 출력하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  35. 제15항에 있어서, 상기 내부 RAS발생수단(33)은 상기 X-상태 포인터수단(31)과, Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)와 로우 어드레스 스트로브신호(/RAS)를 이용하여 데이타 블럭 단위의 시리얼클럭 사이클의 전반부에서 상기 메모리셀 어레이(40)의 데이타를 억세스하기 위한 내부 RAS신호(/RASi)를 출력하고, 데이타 블럭단위의 시리얼클럭 사이클의 후반부에서 리프레쉬를 위한 내부 RAS신호(/RASi)를 출력하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  36. 제16항에 있어서, 상기 내부 RAS발생수단(33)은 상기 X-상태 포인터수단(31)과, Y-상태 포인터수단(32)으로 부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)와 로우 어드레스 스트로브신호(/RAS)를 이용하여 데이타 블럭 단위의 시리얼클럭 사이클의 전반부에서 상기 메모리셀 어레이(40)의 데이타를 억세스하기 위한 내부 RAS신호(/RASi)를 출력하고, 데이타 블럭단위의 시리얼클럭 사이클의 후반부에서 리프레쉬를 위한 내부 RAS신호(/RASi)를 출력하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  37. 제17항에 있어서, 상기 내부 RAS발생수단(33)은 상기 X-상태 포인터수단(31)과, Y-상태 포인터수단(32)으로 부터 출력되는 Y-상태 포인터신호(YRn)와 로우 어드레스 스트로브신호(/RAS)를 이용하여 데이타 블럭 단위의 시리얼클럭 사이클의 전반부에서 상기 메모리셀 어레이(40)의 데이타를 억세스하기 위한 내부 RAS신호(/RASi)를 출력하고, 데이타 블럭단위의 시리얼클럭 사이클의 후반부에서 리프레쉬를 위한 내부 RAS신호(/RASi)를 출력하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  38. 제14항에 있어서, 상기 내부 CAS발생수단(34)은 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)와 칼럼 어드레스 스트로브신호(/CAS)를 이용하여 데이타블럭 단위의 시리얼클럭 사이클의 전반부에서 상기 메모리셀 어레이(40)의 데이타를 억세스하기 위한 내부 CAS신호(/CASi)를 출력하고, 데이타블럭 단위의 시리얼클럭 사이클의 후반부에서 리프레쉬를 위한 내부 CAS신호(/CASi)를 출력하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  39. 제15항에 있어서, 상기 내부 CAS발생수단(34)은 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)와 칼럼어드레스 스트로브신호(/CAS)를 이용하여 데이타블럭 단위의 시리얼클럭 사이클의 전반부에서 상기 메모리셀 어레이(40)의 데이타를 억세스하기 위한 내부 CAS신호(/CASi)를 출력하고, 데이타블럭 단위의 시리얼클럭 사이클의 후반부에서 리프레쉬를 위한 내부 CAS신호(/CASi)를 출력하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  40. 제16항에 있어서, 상기 내부 CAS발생수단(34)은 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)와 칼럼 어드레스 스트로브신호(/CAS)를 이용하여 데이타블럭 단위의 시리얼클럭 사이클의 전반부에서 상기 메모리셀 어레이(40)의 데이타를 억세스하기 위한 내부 CAS신호(/CASi)를 출력하고, 데이타블럭 단위의 시리얼클럭 사이클의 후반부에서 리프레쉬를 위한 내부 CAS신호(/CASi)를 출력하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  41. 제17항에 있어서, 상기 내부 CAS발생수단(34)은 상기 X-상태 포인터수단(31)과 Y-상태 포인터수단(32)으로부터 출력되는 X-상태 포인터신호(XRn)와 Y-상태 포인터신호(YRn)와 칼럼 어드레스 스트로브신호(/CAS)를 이용하여 데이타블럭 단위의 시리얼클럭 사이클의 전반부에서 상기 메모리셀 어레이(40)의 데이타를 억세스하기 위한 내부 CAS신호(/CASi)를 출력하고, 데이타블럭 단위의 시리얼클럭 사이클의 후반부에서 리프레쉬를 위한 내부 CAS신호(/CASi)를 출력하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  42. 제14항에 있어서, 상기 RBA Y인에이블(RYE)은 로우 어드레스에 의해 상기 메모리셀 어레이(40)의 워드라인이 충분히 선택되고 난후 칼럼어드레스가 발생될 수 있도록 데이터블럭 단위의 시리얼클럭 사이클 후에 인에이블 되도록 하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  43. 제15항에 있어서, 상기 RBA Y인에이블신호(RYE)은 로우 어드레스에 의해 상기 메모리셀 어레이(40)의 워드라인이 충분히 선택되고 난후 칼럼어드레스가 발생될 수 있도록 데이터블럭 단위의 시리얼클럭 사이클 후에 인에이블 되도록 하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  44. 제16항에 있어서, 상기 RBA Y인에이블신호(RYE)은 로우 어드레스애 의해 상기 메모리셀 어레이(40)의 워드라인이 충분히 선택되고 난후 칼럼어드레스가 발생될 수 있도록 데이터블럭 단위의 시리얼클럭 사이클 후에 인에이블 되도록 하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  45. 제17항에 있어서, 상기 RBA Y인에이블신호(RYE)은 로우 어드레스에 의해 상기 메모리셀 어레이(40)의 워드라인이 충분히 선택되고 난후 칼럼어드레스가 빌생될 수 있도록 데이터블럭 단위의 시리얼클럭 사이클 후에 인에이블 되도록 하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  46. 제41항에 있어서, 상기 시스템(SYCK)은 Y-어드레스가 인에이블 되어야 할 시점부터 나타나며 상기 시리얼클럭(SC)과 동일한 사이클을 갖는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  47. 제15항에 있어서, 상기 시스템클럭(SYCK)은 Y-어드레스가 인에이블 되어야 할 시점부터 나타나며 상기 시리얼클럭(SC)과 동일한 사이클을 갖는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  48. 제16항에 있어서, 상기 시스템클럭(SYCK)은 Y-어드레스가 인에이블되어야 할 시점부터 나타나며 상기 시리얼클럭(SC)과 동일한 사이클을 갖는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  49. 제17항에 있어서, 상기 시스템클럭(SYCK)은 Y-어드레스가 인에이블 되어야 할 시점부터 나타나며 상기 시리얼클럭(SC)과 동일한 사이클을 갖는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  50. 제19항에 있어서, 상기 RBA X-어드레스 카운트수단(12)으로 부터 출력되는 로우 어드레스와 내부 리프레쉬 카운트 수단(14)으로 부터 출력되는 리프레쉬 어드레스를 데이타블럭 단위의 시리얼클럭 사이클 동안에 번갈아 디코딩하여 상기 Y-어드레스 디코딩수단(16)으로 출력하는 X-어드레스 디코딩수단(15)을 더 포함하여 구성되는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
  51. 제50항에 있어서, 상기 X-어드레스 프리디코딩수단(15)은 데이타블럭 단위의 시리얼클럭 사이클의 전반부에서 상기 메모리셀 어레이(40)의 데이타를 억세스 하기 위한 워드라인을 선택하고 데이타블럭 단위의 시리얼클럭 사이클의 후반부에서 상기 리프레쉬 어드레스를 이용하여 리프레쉬를 수행하도록 로우 어드레스를 프리디코딩 하는 것을 특징으로 하는 디지탈 영상신호 처리용 메모리 시스템.
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