KR0124630B1

KR0124630B1 - 랜덤블럭 억세스메모리의 메모리 칩 확장제어방법 및 장치

Info

Publication number: KR0124630B1
Application number: KR1019940003772A
Authority: KR
Inventors: 최고희
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1994-02-28
Filing date: 1994-02-28
Publication date: 1997-12-10
Also published as: US5572693A; KR950025776A; JP3629056B2; DE4413823A1; JPH07248962A

Abstract

본 발명은 랜덤블럭 억세스 메모리의 메모리 칩 확장제어방법 및 장치에 관한 것으로, 시작 어드레스가 입력되면 마스터 칩과 슬레이브칩을 설정하는 단계, 오버 플로우가 발생할때까지 시작 어드레스와 상태 포인터값을 이용하여 해당 블럭의 데이터를 억세스하는 단계, 오버 플로우가 발생하면 오버 플로우가 발생한 방향을 판단하여 해당하는 슬레이브칩으로 억세스권을 이전하는 단계, 시작 어드레스와 상태 포인터값을 이용하여 슬레이브 칩의 나머지 블럭의 어드레스에 해당하는 데이터를 억세스가 완료될때까지 억세스하는 단계, 및 슬레이브 칩의 나머지 블럭의 어드레스에 해당하는 데이터의 억세스가 완료되면 마스터 칩으로 억세그권을 이전하는 단계에 의해 수행되고, 입력되는 시작 어드레스를 동기에 맞춰 출력하기 위해 일시적으로 저장하는 어드레스 저장수단, 상기 어드레스 저장수단으로부터 출력되는 시작 어드레스와 외부로부터 입력되는 칩확장신호(CEXP)에 따라 마스터 칩인지 슬레이브칩인지 검출하는 마스터/슬레이브 검출수단, 상기 마스터/슬레이브 검출수단으로부터 출력되는 신호와 외부로부터 입력되는 칩확장신호(CEXP)와 마스터 칩으로부터 출력되는 어드레스 오버 플로우 입력신호(AOFI)에 따라 슬레이브 칩의 억세스를 제어하는 슬레이브 억세스 제어수단, 상기 마스터/슬레이브 검출수단과 슬레이브 억세스 제어수단으로부터 출력되는 신호에 따라 상기 어드레스 저장수단으로 출력되는 시작 어드레스와 외부로부터 입력되는 클럭(CLK)을 이용하여 내부에서 메모리 억세스에 사용되는 내부 어드레스를 발생시키는 내부 어드레스 발생수단, 외부로 부터 입력되는 클럭(CLK)을 이용하여 상태 포인터값을 발생시켜 상기 어드레스 저장수단과 내부 어드레스 발생수단을 제어하는 상태 포인터값을 발생수단, 상기 상태 포인터값 발생수단으로부터 출력되는 상태 포인터값에 따라 마스터 칩으로 억세스권을 이전시키도록 제어하는 마스터 리턴수단, 및 상기 마스터 리턴수단으로부터 출력되는 신호에 따라 상기 내부 어드레스 발생수단으로부터 출력되는 어드레스를 이용하여 어드레스의 오버 플로우를 검출하여 슬레이브 칩으로 어드레스 오버 플로우 신호를 출력하는 어드레스 오버 플로우 검출수단으로 구성되는 것을 특징으로 한다.

따라서 본 발명은 랜덤 블럭 억세스방식의 메모리 억세스에 있어서, 메모리 크기를 확장하는 경우 칩과 칩사이의 경계면에서도 동일한 칩내에서 블럭단위의 데이터를 억세스하는 것과 같이 억세스할 수 있으므로 메모리 칩의 경계면에서 발생되는 데드존(Dead Zone)을 제거하여 큰 용량의 메모리를 요구하는 시스템에서도 용이하게 메모리 칩을 확장하여 사용할 수 있는 효과가 있다.

Description

랜덤블럭 억세스 메모리의 메모리 칩 확장제어방법 및 장치

제1도는 종래의 랜덤 블럭 억세스 메모리의 메모리 칩 확장장치의 구성도.

제2도는 종래의 블럭데이타 억세스시의 메모리 데드존을 나타낸 메모리 맵도.

제3도는 본 발명이 적용된 메모리 칩의 확장상태를 나타낸 블럭도.

제4도는 본 발명에 의한 메모리 칩 확장 제어방법의 흐름도.

제5도는 본 발명에 의한 메모리 칩 확장 제어방법의 흐름도.

제6도 및 제7도는 제5도의 각 부분의 신호 파형도.

* 도면의 주요부분에 대한 부호의 설명

1, 2, 3, 11, 12, 13, 14 : 메모리 칩

40 : 어드레스 저장부

41 : 어드레스 버퍼

42 : X어드레스 래치

43 : Y어드레스 래치

50 : 내부 어드레스 발생부

51 : X어드레스 레치 및 발생부

52 : Y어드레스 래치 및 발생부

60 : 어드레스 오버 플로우 검출부

70 : 마스터/슬레이브 검출부

80 : 상태 포인터값 발생부

81 : Y상태 포인터

82 : X상태 포인터

90 : 마스터 리턴부

100 : 슬레이브 억세스 제어부

본 발명은 랜덤하게 블럭단위로 데이터를 억세스하는 랜덤 블럭 억세스 메모리(Random Block Access Memory)에 있어서, 메모리의 칩을 확장하는 메모리 칩 확장 제어방법 및 장치에 관한 것이다.

일반적으로, DRAM 및 SRAM에서 랜덤하게 비트(Bit)단위로 데이터를 억세스하는 랜덤 비트 억세스 방법은 메모리 칩의 확장에 별다른 제약이 없다.

그러나, 랜덤하게 블럭단위로 데이터를 억세스하는 랜덤 블럭 억세스 방법은 메모리 칩의 확장에 많은 제약이 가해진다.

제1도는 종래의 랜덤 블럭 억세스 메모리의 메모리 칩 확장장치의 구성도이고, 제2도는 종래의 블럭 데이터 억세스시의 메모리 데드 존(Memory Dead Zone)을 나타낸 메모리 맵도이다.

종래의 랜덤 블럭 억세스 메모리의 메모리 칩 확장장치는 제1도에 도시한 바와 같이 시스템의 어드레스 버스에 확장된 다수의 메모리 칩(1, 2, 3)의 어드레스 입력단자(AI)를 연결시키고, 시스템의 칩인에이블 신호 입력핀에 확장된 다수의 메모리 칩(1, 2, 3)의 칩인에이블 신호 입력단자(CE)를 연결시키고, 시스템의 데이터버스에 확장된 다수의 메모리 칩(1, 2, 3)의 데이터 입출력단자(DI/O)를 연결시켜 구성한다.

시스템에서 억세스하고자 하는 메모리 칩을 선택하기 위해 해당하는 메모리 칩의 칩인에이블 신호를 출력하면 억세스하고자 하는 메모리 칩이 인에이블되고, 어드레스 버스를 통해 입력되는 어드레스 따라 해당하는 데이터가 억세스되어 데이터 입출력단자(DI/O)를 통해 데이터 버스로 출력된다.

그런데 랜덤 블럭 억세스 방법에 의해 메모리가 억세스되므로 제2도에 도시한 바와 같이 블럭시작 어드레스가 마지막 셀에서 블럭크기만큼 작은 수의 시작 어드레스로 제한되는 메모리 데드 존(Memory Dead Zone)이 나타난다.

즉, 실제의 시작 어드레스는 메모리의 마지막 에지(Edge)에서 블럭크기만큼 작은 수의 어드레스만이 허용되고 이보다 큰 어드레스는 무시되는 데드 존이 나타난다. 예를 들면 16×16블럭단위로 억세스가 이루어지는 경우 실제의 시작 어드레스는 메모리의 마지막 에지(Edge)에서 16크기만큼 작은 값의 어드레스(N-16, M-16)만이 허용되고 이보다 큰 어드레스는 무시되므로 메모리의 마지막 셀에서 16만큼 작은 값의 셀에 데드 존이 된다.

다시 말해서, 종래의 랜덤 블럭 억세스 메모리는 블럭 억세스 메모리 칩을 확장하면 칩과 칩이 연결되는 영역에서 블럭이 연속적이지 못해 첫 번째 칩내에서 블럭이 끝나는 어드레스로만 억세스되고 그 다음 블럭은 두 번째 칩의 시작시점으로부터 다른 블럭으로 억세스해야만 한다.

따라서 두칩의 경계면에서 어드레스가 낮은 쪽의 마지막 셀에서 X, Y방향으로 모두 블럭 크기만큼 작은 어드레스까지만 어드레싱이 가능한 데드존이 발생하여 메모리 칩의 경계면에서 연속해서 억세스할 수 없는 문제점이 있었다.

상기 문제점을 개선하기 위해 본 발명은 랜덤 억세스 메모리에 있어서, 블럭 데이터가 마스터 칩에서 슬레이브칩까지 확장될 때 자동적으로 슬레이브칩을 액티브시켜 연속된 블럭으로 데이터를 억세스하므로서 하나의 칩에서 데이터를 억세스하는 것과 같은 효과를 얻을 수 있도록 하기 위한 메모리 칩 확장 제어방법 및 장치를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명은 시작 어드레스가 입력되면 마스터 칩과 슬레이브칩을 설정하는 단계, 오버 플로우가 발생할때까지 시작 어드레스와 상태 포인터값을 이용하여 해당 블럭의 데이터를 억세스하는 단계, 오버 플로우가 발생하면 오버 플로우가 발생한 방향을 판단하여 해당하는 슬레이브칩으로 억세스권을 이전하는 단계, 시작 어드레스와 상태 포인터값을 이용하여 슬레이브칩의 나머지 블럭의 어드레스에 해당하는 데이터의 억세스가 완료될때까지 데이터를 억세스하는 단계, 및 슬레이브칩의 나머지 블럭의 어드레스에 해당되는 데이터의 억세스가 완료되면 마스터 칩으로 억세스권을 이전하는 단계에 의해 수행되고, 입력되는 시작 어드레스를 동기에 맞춰 출력하기 위해 일시적으로 저장하는 어드레스 저장수단, 상기 어드레스 저장수단으로부터 출력되는 시작어드레스와 외부로부터 입력되는 칩확장신호에 따라 마스터 칩인지 슬레이브칩인지 검출하는 마스터/슬레이브 검출수단, 상기 마스터/슬레이브 검출수단으로부터 출력되는 신호와 외부로부터 입력되는 칩확장신호와 마스터 칩으로부터 출력되는 어드레스 오버 플로우 입력신호에 따라 슬레이브칩의 억세스를 제어하는 슬레이브 억세스 제어수단, 상기 마스터/슬레이브 검출수단과 슬레이브 칩 억세스 제어수단으로부터 출력되는 신호에 따라 상기 어드레스 저장수단으로부터 출력되는 시작어드레스와 외부로부터 입력되는 클럭을 이용하여 내부에서 메모리 억세스에 사용되는 내부 어드레스를 발생시키는 내부 어드레스 발생수단, 외부로부터 입력되는 클럭을 이용하여 상태 포인터값을 발생시켜 상기어드레스 저장수단과 내부 어드레스 발생수단을 제어하는 상태 포인터값 발생 수단, 상기 상태 포인터값 발생수단으로부터 출력되는 상태 포인터값에 따라 마스터 칩으로 억세스권을 이전시키도록 제어하는 마스터 리턴 수단, 및 상기 마스터 리턴수단으로부터 출력되는 신호에 따라 상기 내부 어드레스 발생수단으로부터 출력되는 어드레스를 이용하여 어드레스의 오버 플로우를 검출하여 슬레이브 칩으로 어드레스 오버 플로우 신호를 출력하는 어드레스 오버 플로우 검출수단으로 구성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제3도는 본 발명이 적용된 메모리 칩의 확장상태를 나탄낸 블럭도이다.

본 발명을 적용시켜 메모리 칩을 확장하면 제3도에 도시한 바와 같이 인접하는 4개의 메모리 칩(11, 12, 13, 14)을 하나의 연결단위로 해서 각각의 어드레스 입력단자(AI)에 동일한 어드레스 버스가 연결되고, 각각의 데이터 입출력단자(DI/O)에 동일한 데이터 버스가 연결된다.

또한 칩확장 플래그인 칩확장신호(CEXP)를 각칩으로 입력시키는 핀은 인에이블될 메모리 칩을 선택하기 위해서, 사용되는 전체 메모리 칩의 수(n)만큼의 버스 크기로 구성되어, 각각의 칩을 독립적으로 제어할 수 있도록 각각 독립된 버스가 연결된다.

또한, 각 메모리 칩(11, 12, 13, 14)으로부터 출력되는 각 방향의 어드레스 오버 플로우신호(AOFX, AOFY, AOFXY)는 해당하는 각 방향의 메모리 칩의 어드레스 오버 플로우 입력신호(AOFI)단자에 연결된다.

즉, 기준메모리 칩이 첫 번째 메모리 칩(11)인 경우 X방향 어드레스 오버 플로우신호(AOFX)는 네 번째 메모리 칩(14)의 어드레스 오버 플로우 입력신호(AOFI)단자에 연결되고, Y방향 어드레스 오버 플로우신호(AOFY)는 세 번째 메모리 칩(13)의 어드레스 오버 플로우 입력신호(AOFI) 단자에 연결되고, XY방향 어드레스 오버 플로우신호(AOFXY)는 두 번째 메모리 칩(12)의 어드레스 오버 플로우 입력신호(AOFI)단자에 연결된다. 또한 기준 메모리 칩이 두 번째, 세 번째, 네 번째 메모리 칩(12, 13, 14)인 경우 각각의 X방향, Y방향 및 XY방향의 어드레스 오버 플로우신호(AOFX, AOFY, AOFXY)는 각각 해당하는 메모리 칩의 어드레스 오버 플로우 입력단자(AOFI)에 연결된다.

상기와 같은 형태로 각 방향의 어드레스 오버 플로우신호(AOFX, AOFY, AOFXY)를 해당하는 메모리 칩의 어드레스 오버 플로우 입력신호(AOFI)단자에 연결하여 메모리 칩을 확장해 나갈 수 있다.

제4도는 본 발명에 의한 메모리 칩 확장 제어방법의 흐름도이다.

본 발명에 의한 메모리 칩 확장 제어방법을 제4도를 참조하여 설명하면 다음과 같다.

먼저 시작 어드레스(Start Address)가 입력되었는지 검색한다(21).

검색결과 시작 어드레스가 입력되면 시작 어드레스에 해당하는 메모리 칩을 기준 메모리 칩인 마스터 칩(Master Chip)으로 설정하고 마스터 칩에 해당되는 메모리 칩에 인접한 X, Y, XY방향의 메모리 칩을 슬레이브칩(Slave Chip)으로 설정한다(22).

마스터 칩 및 솔레이브칩을 설정한 후 시작 어드레스와 상태 포인터값을 이용하여 마스터 칩의 해당 블럭의 어드레스를 발생시킨다(23).

왜냐하면 외부로부터 블럭의 시작 어드레스만이 입력되므로 블럭내에서 억세스할 데이터에 해당하는 어드레스를 발생시켜야 한다.

이를 위해 X, Y방향의 X, Y상태 포인터값을 증가시키면서 입력되는 시작 X, Y어드레스를 증가시켜 억세스할 블럭의 어드레스를 발생시킨다.

예를 들면 블럭의 크기가 16×16인 경우 어드레스를 발생시키는 과정을 설명하면 다음과 같다.

블럭의 크기가 16×16이므로 X, Y방향으로 X, Y어드레스를 각각 16개씩 발생시켜야 한다.

이를 위해 입력되는 클럭에 따라 X, Y상태 포인터값을 '0'으로부터 '15'까지 '1'씩 증가시키면서 X, Y어드레스도 '1'씩 증가시킨다.

즉, 클럭이 한 개 입력될때마다 Y상태 포인터값을 '0'으로부터 '1'씩 증가시키고, Y상태 포인터값이 '15'가 되면, 즉 클럭이 16개 입력되면 X상태 포인터값을 '1'증가시키고, 다시 Y상태 포인터값을 '0'으로부터 '15'까지 '1'씩 증가시키는 것을 반복한다.

이와 같이 X, Y상태 포인터값을 증가시키면서 X, Y어드레스도 '1'씩 증가시킨다. 즉, 클럭이 한 개 입력될때마다 시작 Y어드레스를 '1'씩 증가시키고 클럭이 16개 입력되면 시작 X어드레스를 '1'증가시키고, 다시 클럭의 입력에 따라 시작 Y어드레스를 '1'씩 증가시킨다.

X, Y상태 포인터값이 모두 '15'가 되면, 즉 클럭이 '256'개 입력되면 하나의 블럭에 대한 X, Y어드레스를 모두 발생시키게 되므로 X, Y어드레스에 해당하는 블럭의 데이터를 모두 억세스할 수 있다.

위와 같이 시작 어드레스에 해당하는 블럭의 어드레스를 발생시키면서 발생된 어드레스를 이용하여 슬레이브칩의 데이터를 억세스해야 하는 오버 플로우(overflow)가 발생하는지 검색한다(24).

검색결과 오버 플로우가 발생하지 않으면 발생된 어드레스에 해당하는 데이터를 마스터 칩의 블럭에서 억세스하고 해당블럭의 데이터 억세스가 모두 완료되었는지 검색하여 완료되었으면 종료한다(25, 26).

또한, 검색결과 데이터 억세스가 완료되지 않았으면 다시 어드레스를 발생시키는 단계(23)로 진행한다.

해당 블럭의 데이터 억세스 완료여부는 상태 포인터값과 블럭크기를 비교해서 알 수 있다.

즉, 상태 포인터값과 블럭크기가 같으면 해당 블럭의 데이터 억세스가 완료된 것이다.

또한 오버 플로우 발생 검색결과 오버 플로우가 발생하였으면 오버 플로우가 발생한 방향을 X, Y 및 XY방향으로 판단하고 판단결과에 따라 해당하는 슬레이브칩을 인에이블시킨다(27, 28).

즉, 판단결과 오버 플로우가 발생한 방향이 X방향인 경우 마스터 칩의 X방향에 해당하는 슬레이브칩을 인에이블시키고, 오버 플로우가 발생한 방향이 Y방향인 경우 마스터 칩의 Y방향에 해당하는 슬레이브칩을 인에이블시키고, 오버 플로우가 발생한 방향이 XY방향인 경우 마스터칩의 XY방향에 해당하는 슬레이브칩을 인에이블시킨다. 해당하는 슬레이브칩을 인에이블시킨 후 데이터를 억세스하여 출력하는 억세스권을 인에이블된 슬레이브칩으로 이전한다(29).

억세스권 이전후 시작 어드레스와, 상태 포인터값을 이용하여 슬레이브칩의 나머지 블럭에 해당하는 어드레스를 발생시킨다(30).

즉 마스터 칩에서 블럭의 어드레스를 발생시키기 위해 이용된 상태 포인터값을 계속 이용하여 슬레이브칩의 나머지 블럭에 해당하는 어드레스를 발생시킨다.

블럭크기가 16×16인 경우 마스터 칩에서 현재까지 10개의 X어드레스를 발생시킨 후 X방향으로만 오버 플로우가 발생하는 경우를 예로들어 설명하면 다음과 같다.

X방향으로 10개의 어드레스가 발생되면 '160'개의 클럭이 입력된 것이 되므로, X상태 포인터는 '9'가 되고 나머지 '10'으로부터 '15'까지 슬레이브칩의 해당 블럭의 어드레스를 발생시키면서 증가하게 된다.

즉, X상태 포인터가 '10'이 되면 오버 플로우가 발생한 X방향의 슬레이브칩의 X어드레스가 '0'이 되고, Y상태 포인터가 다시 증가되어 '0'으로부터 '15'가 되면 X상태 포인터가 '1'증가되어 '11'이 되어 X방향의 슬레이브칩의 X어드레스가 '1'이 된다.

위와 같이 반복하여 오버 플로우가 발생한 후 Y상태 포인터가 '0'으로부터 '15'까지 증가되는 것이 6회 반복되면 즉, 클럭이 '96'개 발생되면 X상태 포인터와 Y상태 포인터가 '15'가 되고 인에이블된 슬레이브칩의 나머지 해당 블럭의 데이터를 모두 억세스할 수 있다.

슬레이브칩의 나머지 블럭에 해당하는 어드레스를 발생시키면서 발생된 어드레스에 해당하는 데이터를 억세스한다(31).

발생된 어드레스에 해당하는 데이터를 억세스한 후 슬레이브칩의 나머지 블럭에 해당하는 데이터를 모두 억세스했는지 검색한다(32).

즉, 오버 플로우가 발생한 방향에 따라 X, Y상태 포인터값이 어떤 값인지 검색하여 블럭크기에 따라 슬레이브칩의 데이터 억세스를 완료했는지 검색한다.

슬레이브칩의 데이터 억세스가 완료되면 마스터 칩으로 억세스권을 이전하고 다시 어드레스를 발생시키는 단계(23)로 진행한다(33).

제5도는 본 발명에 의한 메모리 칩 확장 제어자치의 구성도이다.

본 발명에 따라 메모리 칩을 확장하기 위해서는 각각의 메모리 칩 내부에 메모리 칩 확장제어장치를 두어 각 메모리 칩을 제어해야 한다.

본 발명에 의한 메모리 칩 확장제어장치는 제5도에 도시한 바와 같이 어드레스 저장부(40), 내부 어드레스 발생부(50), 어드레스 오버 플로우 검출부(60), 마스터/슬레이브 검출부(70), 상태 포인터값발생부(80), 마스터 리턴부(90) 및 슬레이브 억세스 제어부(100)로 구성된다.

어드레스 저장부(40)는 어드레스 버퍼(41), X어드레스 래치(42) 및 Y어드레스 래치(43)로 구성되어 입력되는 시작 어드레스를 동기에 맞춰 출력하기 위해 일시적으로 저장한다.

어드레스 버퍼(41)는 입력되는 시작 어드레스를 버퍼링하여 X어드레스 래치(42)와 Y어드레스 래치(43)로 출력한다.

X어드레스 래치(42)는 상태 포인터값 발생부(50)로부터 출력되는 이전 블럭의 마지막 상태 포인터값(XR15)의 제어에 따라 어드레스 버퍼(41)로부터 출력되는 시작 X어드레스를 래치한 후 내부 어드레스 발생부(50)로 출력한다.

Y어드레스 래치(43)는 상태 포인터값 발생부(50)로부터 출력되는 이전 블럭의 마지막 상태 포인터값(XR15)의 제어에 따라 어드레스 버퍼(41)로부터 출력되는 시작 X어드레스를 래치한 후 내부 어드레스 발생부(50)로 출력한다.

내부 어드레스 발생부(50)는 X어드레스 래치 및 발생부(51)와 Y어드레스 래치 및 발생부(52)로 구성되어, 입력되는 클럭(CLK)과 마스터/슬레이브 검출부(70)로부터 출력되는 마스터/슬레이브 검출신호(MSDET)와 슬레이브 억세스 제어부(100)로부터 출력되는 칩억세스 인에이블신호(CAE)와 상태 포인터값 발생부(80)로부터 출력되는 상태 포인터값의 제어에 따라 어드레스 저장부(40)로부터 출력되는 시작 어드레스를 이용하여 내부에서 억세스에 사용되는 내부 어드레스를 발생시킨다.

X어드레스 래치 및 발생부(51)는 마스터/슬레이브 검출부(70)로부터 출력되는 마스터/슬레이브 검출신호(MSDET)와 슬레이브 억세스 제어부(100)로부터 출력되는 칩억세스 인에이블 신호(CAE)와 상태 포인터값 발생부(80)로부터 출력되는 X상태 포인터값(XR0)에 따라 어드레스 저장부(40)로부터 출력되는 시작 X어드레스를 이용하여 초기의 내부 X어드레스를 설정하고 입력되는 클럭(CLK)에 따라 내부 X어드레스를 발생시킨다.

즉, 마스터/슬레이브 검출부(70)로부터 출력되는 마스터/슬레이브검출신호(MSDET)가 마스터 칩으로 동작하도록 지시하면, X어드레스 래치 및 발생부(51)는 입력되는 클럭(CLK)에 동기하여 상태 포인터값 발생부(80)로부터 출력되는 X상태 포인터값(XR0)이 입력되는 순간에 X어드레스 래치(42)로부터 출력되는 시작 X어드레스를 받아 초기의 내부 X어드레스로 설정하고, 입력되는 클럭(CLK)에 따라 내부 X어드레스를 발생시킨다.

이때 클럭(CLK)이 블럭크기 개수만큼 입력되면 초기의 내부 X어드레스를 '1'씩 증가시킴으로써 내부 X어드레스를 발생시킨다.

즉, 블럭크기가 16×16인 경우 클럭이 16개 입력될때마다 내부 X어드레스를 '1'씩 증가시킨다.

또한 마스터/슬레이브검출부(70)로부터 출력되는 마스터/슬레이브검출신호(MSDET)가 슬레이브칩으로 동작하도록 지시하면, X어드레스 래치 및 발생부(51)는 입력되는 클럭(CLK)에 동기하여 상태 포인터값 발생부(80)로부터 출력되는 X상태 포인터값(XR0)이 입력되는 순간에 X어드레스 래치(42)로부터 출력되는 시작 X어드레스를 받아 슬레이브칩에 맞도록 초기의 내부 X어드레스를 리셋시키고, 슬레이브 억세스 제어부(100)로부터 칩억세스 인에이블신호(CAE)가 입력되면 입력되는 클럭에 따라 내부 X어드레스를 발생시킨다.

이때 클럭(CLK)이 블럭크기 개수만큼 입력될때마다 초기의 내부 X어드레스를 '1'씩 증가시킴으로써 내부 X어드레스를 발생시킨다.

Y어드레스 래치 및 발생부(52)는 마스터 슬레이브 검출부(70)로부터 출력되는 마스터/슬레이브 검출신호(MSDET)와 슬레이브 억세스 제어부(100)로부터 출력되는 칩억세스 인에이블신호(CAE)와 상태 포인터값 발생부(80)로부터 출력되는 Y상태 포인터값(YR0)에 따라 어드레스 저장부(40)로부터 출력되는 시작 Y어드레스를 이용하여 초기의 내부 Y어드레스를 설정하고 입력되는 클럭(CLK)에 따라 내부 Y어드레스를 발생시킨다.

즉, 마스터/슬레이브 검출부(70)로부터 마스터/슬레이브 검출신호가 마스터 칩으로 동작하도록 지시하면, Y어드레스 래치 및 발생부(52)는 입력되는 클럭(CLK)에 동기하여 상태 포인터값발생부(80)로부터 출력되는 Y상태 포인터값(YR0)이 입력되는 순간에 Y어드레스 래치(43)로부터 출력되는 시작 Y어드레스를 받아 초기의 내부 Y어드레스로 설정하고, 입력되는 클럭(CLK)에 따라 내부 Y어드레스를 발생시킨다.

이때 클럭(CLK)이 하나 입력될때마다 초기의 내부 Y어드레스를 '1'씩 증가시키고, 클럭(CLK)이 16개 입력되면 설정된 초기의 내부 Y어드레스로부터 다시 '1'씩 증가시켜 내부 Y어드레스를 블럭 크기만큼 발생시킨다.

또한 마스터/슬레이브 검출부(70)로부터 출력되는 마스터 슬레이브 검출신호(MEDET)가 슬레이브칩으로 동작하도록 지시하면 Y어드레스 래치 및 발생부(52)는 입력되는 클럭(CLK)에 동기하여 상태 포인터값발생부(80)로부터 출력되는 Y상태 포인터값(YR0)이 입력되는 순간에 Y어드레스 래치(43)로부터 출력되는 시작 Y어드레스를 받아 슬레이브칩에 맞도록 초기의 내부 Y어드레스를 리셋시키고, 슬레이브 억세스제어부(100)로부터 칩억세스 인에이블신호(CAE)가 입력되면 입력되는 클럭에 따라 내부 Y어드레스를 발생시킨다.

이때 클럭(CLK)이 하나 입력될때마다 초기의 내부 Y어드레스를 '1'씩 증가시키고, 클럭(CLK)이 16개 입력되면 설정된 초기의 내부 Y어드레스로부터 다시 '1'씩 증가시켜 내부 Y어드레스를 블럭크기만큼 발생시킨다.

어드레스 오버 플로우 검출부(60)는 마스터 리턴부(90)로부터 출력되는 마스터 리턴신호(MRET)의 제어에 따라 내부 어드레스 발생부(50)로부터 출력되는 어드레스와 미리 설정된 메모리 칩의 크기 값에 따라 어드레스의 오버 플로우를 검출한다.

즉, 어드레스 오버 플로우 검출부(60)는 X어드레스 래치 및 발생부(51)와 Y어드레스 래치 및 발생부(52)로부터 출력되는 내부 X, Y어드레스와 미리 설정된 메모리 칩의 크기값에 따른 어드레스를 비교하여 X, Y 및 XY방향의 어드레스 오버 플로우를 검출하여 X방향의 어드레스 오버 플로우신호(AOFX), Y방향의 어드레스 오버 플로우신호(AOFY), 및 XY방향의 어드레스 오버 플로우신호(AOFXY)를 출력하고, 마스터 리턴부(90)로부터 하나의 블럭에 대한 억세스가 완료됨을 나타내는 마스터 리턴신호(MRET)가 입력되면 리셋되어 마스터 칩으로 데이터 억세스권을 이전시킨다.

마스터/슬레이브 검출부(70)는 외부로부터 입력되는 칩확장신호(CEXP)와 어드레스 저장부(40)로부터 출력되는 시작 어드레스에 따라 마스터 칩 또는 슬레이브칩임을 검출한다.

즉, 마스터/슬레이브 검출부(70)는 외부로부터 입력되는 칩확장신호(CEXP)에 따라 인에이블되고 X어드레스 래치(42)와 Y어드레스 래치(43)로부터 출력되는 X, Y어드레스에 따라 마스터 또는 슬레이브칩임을 나타내는 마스터/슬레이브 검출신호(MSDET)를 출력한다.

상태 포인터값발생부(80)는 Y상태 포인터(81)와 X상태 포인터(82)로 구성되고, 입력되는 클럭(CLK)을 이용하여 블럭크기에 따라 카운팅하여 상태 포인터값을 발생시켜 어드레스 저장부(40)와 내부 어드레스 발생부(50)를 제어한다.

Y상태 포인터(81)는 외부로부터 입력되는 클럭(CLK)에 따라 카운팅하여 블럭 크기가 되면 Y상태 포인터값을 발생시켜 출력한다.

즉, Y상태 포인터(81)는 블럭크기에 따라 특정 비트수의 카운터로 구성되어 클럭(CLK)이 한 개씩 입력될 때마다 '1'씩 증가시키면서 카운팅하여 블럭크기가 되면 Y상태 포인터값(YR0)을 출력시키고 다시 처음부터 '1'씩 증가시키면서 카운팅한다.

예를 들면 블럭크기가 16×16인 경우 Y상태 포인터(81)는 4비트 카운터로 구성되어, 클럭이 입력될때마다 '0'으로부터 '15'가 될 때까지 '1'씩 증가시키면서 카운팅하여 클럭이 16개 입력되면 Y상태 포인터값(YR0)을 출력시킨다.

X상태 포인터(82)는 Y상태 포인터(81)로부터 출력되는 Y상태 포인터값(YR0)에 따라 카운팅하여 블럭크기가 되면 X상태 포인터값을 발생시켜 어드레스 저장부(40)와 내부 어드레스 발생부(50)와 마스터 리턴부(90)로 출력한다.

즉, X상태 포인터(82)는 블럭크기에 따라 특정비트수의 카운트로 구성되어 Y상태 포인터(81)로부터 Y상태 포인터값(YR0)이 출력될때마다 블럭크기가 될 때까지 '1'씩 증가시켜 블럭크기가 되면 X상태 포인터값(XR0)을 출력시킨다.

예를 들면 블럭크기가 16×16인 경우 X상태 포인터(82)는 4비트 카운터로 구성되어, Y상태 포인터값(YR0)이 출력될때마다 즉, 클럭이 '16'개 입력될때마다 값이 '0'으로부터 '15'가 될 때까지 '1'씩 증가시키면서 카운팅하여 '15'가 되면 X상태 포인터값(XR0)을 출력한다.

마스터 리턴부(90)는 상태 포인터값 발생부(80)로부터 출력되는 상태 포인터값에 따라 마스터 리턴신호(MRET)를 출력한다.

즉, 마스터 리턴부(90)는 Y상태 포인터(81)로부터 Y상태 포인턱값(YR0)이 출력되거나 X상태 포인터(82)로부터 X상태 포인터값(XRØ)이 출력되면 마스터 칩으로 억세스권을 이전하도록 제어하는 펄스신호 마스터 리턴신호(MERT)를 출력한다.

다시 말해서 마스터 리턴부(90)는 슬레이브칩으로부터 마스터 칩으로 억세스권을 이전해야 하거나 하나의 블럭의 데이터를 모두 억세스하면 펄스를 발생시켜 마스터 칩으로 억세스권을 리턴시킨다.

예를 들어 블럭의 크기가 16×16인 경우 클럭이 256개가 입력되어 X, Y어드레스를 모두 발생시키면 마스터 리턴신호(MERT)를 출력시켜 마스터 칩으로 억세스권으로 리턴시키도록 한다.

또한 마스터 칩의 Y방향으로 어드레스 오버 플로우가 발생한 경우, Y방향인 슬레이브칩의 메모리 억세스를 완료한 후, 즉 클럭이 16개 입력될때마다 마스터 리턴신호(MERT)를 출력시켜 마스터 칩으로 억세스권을 리턴시킨다.

슬레이브 억세스 제어부(100)는 외부로부터 입력되는 칩확장신호(CEXP)와 마스터/슬레이브 검출부(70)로부터 출력되는 마스터/슬레이브 검출신호(MSDET)와 마스터 칩으로부터 출력되는 어드레스 오버 플로우 입력신호(AOFI)에 따라 슬레이브칩의 억세스를 제어하는 칩억세스 인에이블신호(CAE)를 내부 어드레스발생부(50)로 출력한다.

즉, 슬레이브 억세스 제어부(100)는 외부로부터 입력되는 칩확장신호(CEXP)에 따라 대기상태로 되고 마스터/슬레이브 검출부(70)로부터 출력되는 마스터/슬레이브검출신호(MSDET)에 따라 해당하는 슬레이브칩으로 동작할 수 있도록 인에이블된 상태에서 마스터 칩을 제어하는 장치의 어드레스 오버 플로우 검출부(60)로부터 어드레스 오버 플로우 입력신호(AOFI)가 입력되면 슬레이브칩의 데이터 액세스를 인에이블시키는 칩억세스 인에이블신호(CAE)를 X, Y어드레스 래치 및 발생부(51, 52)로 출력시킨다.

제6도와 제7도는 제5도의 각 부분의 신호파형도로, 제6도는 해당하는 메모리 칩이 마스터 칩으로 동작하는 경우의 신호 파형도이고, 제7도는 해당하는 메모리 칩이 슬레이브 칩으로 동작하는 경우의 신호파형도이다.

위와 같이 구성된 메모리 칩 확장제어장치의 동작을 제6도 및 제7도를 참조하여 설명하면 다음과 같다.

먼저, 메모리 칩이 마스터 칩으로 동작하는 경우를 제6도를 참조하여 설명하면 다음과 같다.외부로부터 칩확장신호(CEXP)가 입력되면 해당하는 메모리 칩이 인에이블되고, 외부로부터 시작 어드레스(AI)가 인에이블된 메모리 칩에 입력되면 어드레스 버퍼(41)에 버퍼링시킨다.

X상태 포인터(82)로부터 이전블럭의 마지막 포인터값(XR15)이 입력되면 어드레스 버퍼(41)에 버퍼링된 시작 어드레스(AI)는 X, Y어드레스로 각각 나뉘어 X, Y어드레스 래치(42, 43)에 래치된다.

X, Y어드레스 래치(42, 43)에 래치된 시작 X, Y어드레스는 마스터/슬레이브 검출부(70)로 입력되어 해당하는 메모리 칩이 마스터 칩인지 슬레이브칩인지를 검출하여 마스터/슬레이브 검출신호(MSDET)를 출력한다.

여기서는 해당하는 메모리 칩이 마스터 칩이므로 마스터/슬레이브검출신호(MSDET)가 마스터 칩임을 나타내는 하이레벨(High Level)상태가 된다.

마스터/슬레이브 검출부(70)로부터 출력되는 마스터/슬레이브 검출신호(MSDET)는 X, Y어드레스 래치 및 발생부(51, 52)로 입력되어 X, Y어드레스 래치 및 발생부(51, 52)에서 마스터 칩에서 사용되는 내부 어드레스를 발생시키도록 제어한다.

즉, 하이레벨상태의 마스터/슬레이브 검출신호(MSDET)가 입력되면 X상태 포인터(82)로부터 출력되는 현재 블럭의 시작시점을 나타내는 X상태 포인터값(XR0)에 따라 X어드레스 래치(42)에서 래치된 시작 X어드레스는 X어드레스 래치 및 발생부(51)에서 초기값으로 설정된다.

또한 Y상태 포인터(81)로부터 출력되는 현재 블럭의 시작시점을 나타내는 Y상태로 인터값(YR0)에 따라 Y어드레스 래치(43)에 래칭된 시작 Y어드레스는 Y어드레스 래치 및 발생부(52)에서 초기값으로 설정된다.

초기값으로 설정된 시작 Y어드레스는 Y어드레스 래치 및 발생부(51)에서 클럭(CLK)이 '1'개 입력될때마다 '1'씩 증가되면서 내부에서 사용되는 내부 Y어드레스를 발생시켜 메모리 억세스에 이용한다.

또한 초기값으로 설정된 시작 X어드레스는 X어드레스래치 및 발생부(52)에서 클럭(CLK)이 '16'개 입력 될 때마다 '1'씩 증가되면서 내부에서 사용되는 내부 X어드레스를 발생시켜 메모리 억세스에 이용한다.

X, Y 어드레스 래치 및 발생부(51, 52)에서 출력되는 내부 X, Y어드레스는 어드레스 오버 플로우 검출부(60)에 입력되어 미리 설정된 메모리 칩의 크기값에 따라 해당하는 방향의 어드레스오버 플로우신호(AOFX, AOFY, AOFXY)를 슬레이브칩으로 출력시켜 해당하는 슬레이브칩을 동작시킨다.

위와 같이 X, Y어드레스를 발생시켜 슬레이브 메모리 칩의 해당 블럭을 억세스하여 라인 또는 블럭의 마지막 데이터를 억세스하면, 즉 Y상태 포인터(81)와 X상태 포인터(82)로부터 라인 또는 블럭의 마지막 Y상태 포인터값(YR15) 또는 X 상태 포인터값(XR15)이 출력되면 마스터 칩의 마스터 리턴부(90)에서 펄스인 마스터 리턴신호(MRET)를 마스터 칩의 어드레스 오버 플로우 검출부(60)로 출력하여 , 어드레스 오버 플로우 검출부(60)에서 출력되는 어드레스 오버 플로우신호(AOFX, AOFY, AOFXY)를 리셋시켜서 마스터 칩으로 데이터 억세스권을 되돌려 받는다.

다음으로 메모리 칩이 슬레이브칩으로 동작하는 경우를 제7도를 참조하여 설명하면 다음과 같다.

외부로부터 칩확장신호(CEXP)가 입력되면 해당되는 메모리 칩이 인에이블되고, 외부로부터 시작어드레스(AI)가 인에이블된 메모리 칩에 입력되면 어드레스 버퍼(41)에 버퍼링시킨다.

X상태 포인터(82)로부터 이전 블러의 마지막 포인터값(XR15)이 입력되면 어드레스 버퍼(41)에 버퍼링된 시작 어드레스(AI)는 X, Y어드레스로 각각 나뉘어 X, Y어드레스 래치(42, 43)에 래치된다.

여기서는 해당하는 메모리 칩이 슬레이브칩이므로 마스터/슬레이브 검출신호(MSDET)가 슬레이브칩임을 나타내는 로우레벨(Low Level)상태를 유지한다.

마스터/슬레이브 검출부(70)로부터 출력되는 마스터/슬레이브 검출신호(MSDET)는 X, Y어드레스 래치 및 발생부(51, 52)로 입력되어 X, Y어드레스 래치 및 발생부(51, 52)에서 슬레이브칩에서 사용되는 내부 어드레스를 발생시키도록 제어한다. 즉 로우레벨상태의 마스터/슬레이브 검출신호(MSDET)가 입력되면, X상태포인터(82)로 출력되는 현재 블럭의 시작시점을 나타내는 X상태 포인터값(XR0)에 따라 X어드레스 래치(42)에 래칭된 시작 X어드레스는 X어드레스 래치 및 발생부(51)에서 슬레이브칩에 맞도록 초기의 내부 X어드레스로 리셋된다.

또한 Y상태 포인터(81)로부터 출력되는 현재 블럭의 시작 시점을 나타내는 Y상태 포인터값(YR0)에 따라 Y어드레스 래치(43)에 래칭된 시작 Y어드레스는 Y어드레스 래치 및 발생부(52)에서 슬레이브칩에 맞도록 초기의 내부 X어드레스로 리셋된다. 또한 마스터/슬레이스 검출부(70)로부터 출력되는 로우레벨상태의 마스터/슬레이브 검출신호(MSDET)는 슬레이브 억세스 제어부(100)에 입력되어 슬레이브 억세스제어부(60)를 제어한다.

즉, 마스터/슬레이브 검출신호(MSDET)는 칩확장신호(CEXP)와 함께 슬레이브 억세스 제어부(100)로 입력되어 슬레이브 억세스 제어부(100)를 인에이블시키고, 마스터 칩을 제어하는 장치로부터 어드레스 오버 플로우 신호(AOFI)가 입력되면 칩억세스 인에이블신호(CAE)를 하이레벨상태로 발생시켜 메모리 칩을 억세스할 수 있도록 한다. 또한, 하이레벨상태의 칩억세스 인에이블신호(CAE)는 X, Y어드레스 래치 및 발생부(51, 52)에 입력되어 리셋된 내부 X, Y어드레스값을 이용하여 입력되는 클럭(CLK)에 따라 내부 X, Y어드레스를 발생시키도록 한다.

위와 같이 내부 X, Y어드레스를 발생시켜 슬레이브 메모리 칩의 해당 블럭을 억세스하며 라인 또는 블럭의 마지막 데이터를 억세스하면, 즉 Y상태 포인터(81)와 X상태 포인터(82)로부터 라인 또는 블럭의 마지막 Y상태 포인터값(YR15) 또는 X상태 포인터값(XR15)이 출력되면 마스터 칩의 마스터 리턴부(90)에서 펄스인 마스터 리턴신호(MRET)를 마스터 칩의 어드레스 오버 플로우 검출부(60)로 출력하여, 어드레스 오버 플로우 검출부(60)에서 출력되는 어드레스 오버 플로우신호(AOFX, AOFY, AOFXY)를 리셋시킨다.

리셋되어 마스터 칩으로부터 출력되는 어드레스 오버 플로우신호(AOFX, AOFY, AOFXY)는 슬레이브 칩의 슬레이브 억세스제어부(100)로 입력되는 어드레스 오버 플로우 입력신호(AOFI)를로우레벨상태로 만들고 슬레이브 억세스 인에이블신호(CAE)를 로우레벨상태로 만들어 마스터 칩으로 데이터 억세스권을 되돌려 준다.

따라서 본 발명은 랜덤블럭 억세스방식의 메모리 억세스에 있어서, 메모리 크기를 확장하는 경우 칩과 칩사이의 경계면에서도 동일한 칩내에서 블럭단위의 데이터를 억세스하는 것과 같이 억세스할 수 있으므로 메모리 칩의 경계면에서 발생되는 데드존(Dead Zone)을 제거하여 큰 용량의 메모리를 요구하는 시스템에서도 용이하게 메모리 칩을 확장하여 사용할 수 있는 효과가 있다.

Claims

시작 어드레스가 입력되면 마스터 칩과 슬레이브칩을 설정하는 단계, 오버 플로우가 발생할때까지 시작 어드레스와 상태 포인터값을 이용하여 해당 블럭의 데이터를 억세스하는 단계, 오버 플로우가 발생하면 오버 플로우가 발생한 방향을 판단하여 해당하는 슬레이브칩으로 억세스권을 이전하는 단계, 시작 어드레스와 상태 포인터값을 이용하여 슬레이브칩의 나머지 블럭의 어드레스에 해당하는 데이터를 억세스가 완료될때까지 억세스하는 단계, 및 슬레이브칩의 나머지 블럭의 어드레스에 해당하는 데이터의 억세스가 완료되면 마스터 칩으로 억세스권을 이전하는 단계에 의해 수행되는 것을 특징으로 하는 랜덤 블럭 억세스 메모리의 칩확장 제어방법.
제1항에있어서, 상기 시작 어드레스가 입력되면 마스터 칩과 슬레이브칩을 설정하는 단계는 시작 어드레스가 입력되는 단계, 입력된 시작 어드레스에 해당하는 메모리 칩을 마스터 칩으로 설정하는 단계 및 마스터 칩에 해당하는 메모리 칩에 인접한 메모리 칩을 슬레이브칩으로 설정하는 단계에 의해 수행되는 것을 특징으로 하는 랜덤블럭 억세스 메모리의 칩확장 제어방법.
제1항에 있어서, 상기 오버 플로우가 발생할때까지 시작 어드레스와 상태 포인터값을 이용하여 해당블럭의 데이터를 억세스하는 단계는 시작 어드레스와 상태 포인터값을 이용하여 해당 블럭의 어드레스를 발생시키는 단계, 발생된 어드레스를 이용하여 오버 플로우가 발생했는지 검색하는 단계, 상기 검색결과 오버 플로우가 발생하지 않으면 발생된 어드레스에 해당하는 데이터를 억세스하는 단계 및 상태 포인터값을 이용하여 해당 블럭의 데이터 억세스가 모두 완료되었는지 검색하여 완료되지 않았으면 상기 해당 블럭의 어드레스를 발생시키는 단계로 진행하고 완료되었으면 종료하는 단계에 의해 수행되는 것을 특징으로 하는 랜덤 블럭 억세스 메모리의 칩확장 제어방법.
제1항에 있어서, 상기 오버 플로우가 발생하면 오버 플로우가 발생한 방향을 판단하여 해당하는 슬레이브칩으로 억세스권을 이전하는 단계는 오버 플로우가 발생하면 오버 플로우가 발생한 방향을 X, Y, XY방향으로 판단하는 단계, 상기 판단결과에 따라 마스터 칩의 해당하는 방향의 슬레이브칩을 인에이블시키는 단계, 및 인에이블된 슬레이브칩으로 억세스권을 이전시키는 단계에 의해 수행되는 것을 특징으로 하는 랜덤 블럭 억세스 메모리의 칩확장 제어방법.
제1항에 있어서, 상기 시작 어드레스와 상태 포인터값을 이용하여 슬레이브칩의 나머지 블럭의 어드레스에 해당하는 데이터의 억세스가 완료될때까지 데이터를 억세스하는 단계는 시작 어드레스와 상태 포인값을 이용하여 슬레이브칩의 나머지 블럭에 해당하는 어드레스를 발생시키는 단계, 발생된 어드레스에 해당하는 데이터를 억세스하는 단계, 상태 포인턱을 이용하여 나머지 블럭의 어드레스에 해당하는 데이터의 억세스가 완료되었는지 검색하는 단계, 및 상기 검색결과 나머지 블록의 어드레스에 해당하는 데이터의 억세스가 완료되지 않았으면 상기 슬레이브칩의 나머지 블럭에 해당하는 어드레스를 발생시키는 단계로 진행하는 단계에 의해 수행되는 것을 특징으로 하는 랜덤 블럭 억세스 메모리의 칩확장 제어방법.
제4항에 있어서, 상기 판단결과에 따라 마스터 칩의 해당하는 방향의 슬레이브칩을 인에이블시키는 단계는 상기 판단결과 오버 플로우가 발생한 방향이 X방향인 경우 마스터 칩의 X방향에 해당하는 슬레이브칩을 인에이블시키는 단계, 상기 판단결과 오버 플로우가 발생한 방향이 Y방향인 경우 마스터 칩의 Y방향에 해당하는 슬레이브칩을 인에이블시키는 단계 및 상기 판단결과 오버 플로우가 발생한 방향이 XY방향인 경우 마스터 칩의 XY방향에 해당하는 슬레이브칩을 인에이블시키는 단계에 의해 수행되는 것을 특징으로 하는 랜덤 블럭 억세스 메모리의 칩확장 제어방법.
입력되는 시작 어드레스를 동기에 맞춰 출력하기 위해 일시적으로 저장하는 어드레스 저장수단, 상기 어드레스 저장수단으로부터 출력되는 시작 어드레스와 외부로부터 입력되는 칩확장신호(CEXP)에 따라 마스터 칩인지 슬레이브칩인지 검출하는 마스터/슬레이브검출수단, 상기 마스터/슬레이브 검출수단으로부터 출력되는 신호와 외부로부터 입력되는 칩확장신호(CEXP)와 마스터 칩으로부터 출력되는 어드레스 오버 플로우 입력신호(AOFI)에 따라 슬레이브칩의 억세스를 제어하는 슬레이브 억세스 제어수단, 상기 마스터/슬레이브 검출수단과 슬레이브 억세스 제어수단으로부터 출력되는 신호에 따라 상기 어드레스 저장수단으로부터 출력되는 시작 어드레스와 외부로부터 입력되는 클럭(CLK)을 이용하여 내부에서 메모리 액세스에 사용되는 내부 어드레스를 발생시키는 내부 어드레스 발생수단, 외부로부터 입력되는 클럭(CLK)을 이용하여 상태 포인터값을 발생시켜 상기 어드레스 저장수단과 내부 어드레스 발생수단을 제어하는 상태 포인터값 발생수단, 상기 상태 포인터값 발생수단으로부터 출력되는 상태 포인터값에 따라 마스터 칩으로 억세스권을 이전시키도록 제어하는 마스터 리턴수단, 및 상기 마스터 리턴수단으로부터 출력되는 신호에 따라 상기 내부 어드레스 발생수단으로부터 출력되는 어드레스를 이용하여 어드레스의 오버 플로우를 검출하여 슬레이브칩으로 어드레스 오버 플로우 신호를 출력하는 어드레스 오버 플로우 검출수단으로 구성되는 것을 특징으로 하는 랜덤 블럭 억세스 메모리 칩확장 제어장치.
제7항에 있어서, 상기 어드레스 저장수단은 입력되는 시작 어드레스를 버퍼링하는 어드레스버퍼, 상기 상태 포인터값 발생수단의 제어에 따라 상기 어드레스 버퍼로부터 출력되는 시작 X어드레스를 래치하는 X어드레스 래치 및 상기 상태 포인터값 발생수단의 제어에 따라 상기 어드레스 버퍼로부터 출력되는 시작 Y어드레스를 래치하는 Y어드레스 래치로 구성되는 것을 특징으로 하는 랜덤 블럭 억세스 메모리의 칩확장 제어장치.
제7항에 있어서, 상기 내부 어드레스 발생수단은 상기 마스터/슬레이브 검출수단과 슬레이브 억세스제어수단과 상태 포이터값 발생수단으로부터 출력되는 신호에 따라 상기 어드레스 저장수단으로부터 출력되는 시작 X어드레스를 이용하여 내부에서 메모리 억세스에 사용되는 초기의 내부 X어드레스를 설정하고 외부로부터 입력되는 클럭(CLK)에 따라 내부 X어드레스를 발생시키는 X어드레스 래치 및 발생수단 및 상기 마스터/슬레이브 검출수단과 슬레이브 억세스 제어수단과 상태 포인터 발생수단으로부터 출력되는 신호에 따라 상기 어드레스 저장수단으로부터 출력되는 시작 Y어드레스를 이용하여 내부에서 메모리 억세스에 사용되는 초기의 내부 어드레스를 설정하고 외부로부터 입력되는 클럭(CLK)에 따라 내부 Y어드레스를 발생시키는 Y어드레스 래치 및 발생수단으로부터 구성되는 것을 특징으로 하는 랜덤 블럭 억세스 메모리의 칩확장 제어장치.
제7항에 있어서, 상기 상태 포인터값 발생수단은 외부로부터 입력되는 클럭에 따라 카운팅하여 블럭크기가 되면 Y상태 포인터값을 발생시켜 상기 내부 어드레스 발생수단과 마스터 리턴수단으로 출력하는 Y상태 포인터 및 상기 Y상태 포인터로부터 출력되는 Y상태 포인터값에 따라 카운팅하여 블럭크기가 되면 X상태 포인터값을 발생하여 어드레스 저장수단과 내부 어드레스 발생수단과 마스터 리턴수단으로 출력하는 X상태 포인터로 구성되는 것을 특징으로 하는 랜덤 블럭 억세스 메모리 칩확장 제어장치.
제10항에 있어서, 상기 Y상태 포인터는 블럭크기에 따라 특정 비트수의 카운터로 구성되는 것을 특징으로 하는 랜덤 블럭 억세스 메모리의 칩확장 제어장치.
제10항에 있어서, 상기 X상태 포인터는 블럭크기에 따라 특정 비트수의 카운터로 구성되는 것을 특징으로 하는 랜덤 블럭 억세스 메모리의 칩확장 제어장치.
제11항에 있어서, 상기 Y상태 포인터는 블럭크기가 16×16인 경우 4비트 카운터로 구성되는 것을 특징으로 하는 랜덤 블럭 억세스 메모리의 칩확장 제어장치.
제12항에 있어서, 상기 X상태 포인터는 블럭크기가 16×16인 경우 4비트 카운터로 구성되는 것을 특징으로 하는 랜덤 블럭 억세스 메모리의 칩확장 제어장치.