KR100194041B1 - 다이나믹 랜덤 억세스 메모리 제어회로 - Google Patents

Abstract

하나 이상의 데이타 처리 장치로부터 랜덤하게 발생되는 메모리 억세스 요구가 발생시 상기 DRAM을 충돌없이 억세스하도록 하는 제어회로에 관한 것이다. 상기의 제어회로는 상기 DRAM를 억세스하기 위한 요구신호를 랜덤하게 발생하고 상기 발생된 요구신호에 대응한 허가신호의 수신에 응답하여 상기 억세스 제어신호를 출력하여 데이타를 입출력하며 데이타의 입출력 종료시에 요구신호를 철회하는 다수의 데이타 처리 장치들과, 상기 다수의 데이타 처리 장치들과 상기 DRAM의 사이에 접속되며 상기 발생된 억세스 요구신호에 대응하는 허가신호의 활성화에 응답하여 해당 데이타 처리 장치들과 상기 DRAM과의 데이타채널을 형성하는 멀티플렉서와, 상기 다수의 데이타 처리 장치들에 접속되며 그로부터 랜덤하게 발생되는 다수의 억세스 요구신호들이 동시에 발생될 때 이들의 우선순위를 판별하여 해당 억세스 요구신호에 대응하는 억세스 허가신호를 발생하여 해당 데이타 처리 장치를 포함하여 구성된다.

Description

다이나믹 랜덤 억세스 메모리 제어회로

제1도는 본 발명의 실시예에 따른 랜덤 억세스 메모리 제어회로의 구성을 나타낸 도면.

제2도는 제1도에 도시된 데이타 처리 장치의 동작 흐름도를 도시한 도면.

제3도는 제1도에 도시된 우선순위 판별회로의 동작 흐름도를 도시한 도면.

제4도는 제1도에 도시된 리프레쉬회로의 동작 흐름도를 도시한 도면.

제5도는 본 발명에 따른 우선순위 판별회로의 동작 타이밍도로서, 이는 클럭과 다수의 데이타 처리 장치로부터 랜덤하게 발생되는 메모리 억세스 요구 신호들 및 그에 따른 억세스 허가신호의 출력관계를 도시한 것이다.

제6도는 제1도에 도시된 우선순위 판별회로의 실시예에 따른 구체적 실시예시도를 도시한 도면.

본 발명은 DRAM(Dynamic Random Access Memory)의 제어회로에 관한 것으로, 특히 하나 이상의 데이타 처리 장치로부터 랜덤하게 발생되는 메모리 억세스 요구가 발생시 상기 DRAM을 충돌없이 억세스하도록 하는 제어회로에 관한 것이다.

통상적으로, DRAM은 저장된 데이타를 보존하기 위해 소정의 주기로 리프레쉬를 하여야 한다. 상기와 같은 소정의 주기로 리프레쉬를 하여야 하는 DRAM를 다수의 데이타 처리 장치가 공용하여 데이터를 억세스 하는 경우, 상기 DRAM의 억세스의 충돌이 없어야 정상적으로 상기 DRAM으로부터 데이타를 억세스할 수 있게 된다.

하나의 DRAM를 다수의 데이타 처리 장치가 공용하는 경우, 종래에는 시간분할 방식으로 상기 DRAM의 억세스를 제어하였다. 즉, DRAM를 공용하는 데이타 처리 장치가 다수개 있는 경우, 상기 다수의 데이타 처리 장치에 DRAM을 억세스할 수 있는 시간을 미리 할당하여 제어하는 방식이다. 이러한 시간분할 방식은 각각의 데이타 처리 장치에 할당된 시간에만 해당 데이타 처리 장치가 동작되어 DRAM를 억세스하게 된다.

그러나, 상기와 같은 시간 분할 방식에 의한 종래의 DRAM 제어 방식은 서로 다른 데이타 처리 장치에서 하나의 DRAM을 억세스할 때 또다른 데이타 처리장치는 자신에게 할당된 시간이 될 때까지 DRAM을 억세스할 수 없어 매우 긴급하게 데이타를 처리하여야 할 경우 이를 처리할 수 없는 문제가 발생된다. 즉, 다수의 데이타 처리 장치가 하나의 DRAM를 공유하는 시스템에서, 임의의 데이타 처리 장치가 하나의 DRAM를 억세스하여 데이타 처리를 신속히 하여야 하는 경우가 발생하더라도 자신의 억세스 시간이 될 때까지 데이타를 처리하지 못하므로써 데이타 처리가 매우 늦게되는 문제를 야기시켜 시스템 포퍼먼스가 떨어지는 결점이 있었다.

따라서, 본 발명의 목적은 적어도 하나 이상의 데이타 처리 장치가 하나의 DRAM를 공용하게 사용하는 경우 상기 모든 데이타 처리 장치로부터 DRAM 억세스 요구신호가 동시에 발생하더라도 우선순위에 따라 상기 DRAM를 순차적으로 억세스할 수 있도록 제어하는 회로를 제공함에 있다.

본 발명의 다른 목적은 서로 다른 데이타 처리 장치에서 매 바이트(byte) 혹은 워드(word) 단위로 발생되는 DRAM 억세스 요구신호 또는 리프레쉬 요구신호가 동시에 두 개 이상 발생되는 경우 미리 설정된 우선순위에 따라 상기 DRAM를 억세스할 수 있도록 하므로써 서로 다른 장치에서 상기 DRAM를 랜덤하게 사용할 수 있도록 하여 메모리의 사용의 효율성과 유연성을 높일 수 있도록 한 메모리 제어회로를 제공함에 있다.

본 발명의 또다른 목적은 하나의 메모리를 공유하는 다수의 데이타 처리 장치를 구비한 시스템에서, 상기 다수의 데이타 처리 장치로부터 발생된 메모리 억세스 요구신호와 우선순위를 판별하여 메모리 억세스 허가신호를 발생하는 우선순위 판별회로를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명은 억세스 제어신호의 입력에 응답하여 데이타를 저장/독출하는 DRAM를 구비한 다이나믹 랜덤 억세스 메모리 제어회로에 있어서, 상기 DRAM를 억세스하기 위한 요구신호를 랜덤하게 발생하고 상기 발생된 요구신호에 대응한 허가신호의 수신에 응답하여 상기 억세스 제어 신호를 출력하여 데이타를 입출력하며 데이타의 입출력 종료시에 요구신호를 철회하는 다수의 데이타 처리 장치들과, 상기 다수의 데이타 처리 장치들과 상기 DRAM의 사이에 접속되며 상기 발생된 억세스 요구신호에 대응하는 허가신호의 활성화에 응답하여 해당 데이타 처리 장치들과 상기 DRAM과의 데이타채널을 형성하는 멀티플렉서(Multiplexer : MUX)와, 상기 다수의 데이타 처리 장치들에 접속되며 그로부터 랜덤하게 발생되는 다수의 억세스 요구신호들이 동시에 발생될 때 이들의 우선순위를 판별하여 해당 억세스 요구신호에 대응하는 억세스 허가 신호를 발생하여 해당 데이타 처리 장치로 공급하는 우선순위 판별회로로 구성함을 특징으로 한다.

본 발명에 따른 우선순위 판별회로는 제1 및 제2 데이타 처리 장치 및 리프레쉬회로로부터 각각 출력되는 억세스 요구신호를 각각 시스템 클럭에 의해 래치하여 출력하는 제1, 제2 및 제3레지스터와, 상기 제1, 제2 및 제3레지스터들의 출력을 입력하며 미리 결정된 우선순위에 따라 상기 제1, 제2 및 제3레지스터로부터 래치 출력되는 신호들을 해당하는 순서로 선택하여 요구신호에 대응한 허가신호로서 출력하는 우선순위 선택회로로 구성함을 특징으로 한다.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.

제1도는 본 발명의 실시예에 따른 DRAM 제어회로의 구성을 나타낸 도면으로서, 하나의 DRAM 10을 데이타 처리 장치 18, 20과 하나의 DRAM 리프레쉬 회로 22가 공용시의 구성 관계를 도시한 예이다. 이의 구성은, 상기 DRAM 10을 억세스 하기 위한 요구신호 nSYREQ1, nSYREQ2를 랜덤하게 발생하고 이들에 대응하는 각각의 허가신호 SYS1EN, SYS2EN의 수신에 응답하여 상기 DRAM 10의 억세스 제어신호를 출력하여 데이타를 입출력하며, 데이타 입출력 종료시 상기 발생된 요구신호 nSYREQ 1, nSYREQ2를 철회하는 제1, 제2데이타 처리 장치 18, 20과, 상기 DRAM 10에 저장된 데이타를 보존유지하기 위하여 소정의 시간 주기로 리프레쉬 요구신호 nRFREQ를 발생하며 이에 응답하는 허가신호 REFEN이 입력시에 응답하여 리프레쉬를 위한 신호를 발생하여 상기 DRAM 10을 리프레쉬하는 DRAM 리프레쉬 회로 22와, 상기 제1, 제2데이타 처리 장치 18, 20 및 상기 DRAM 리프레쉬 회로 22의 출력노드와 상기 DRAM 10의 사이에 접속되며 상기 발생된 억세스 요구신호들 nSYREQ1, nSYREQ2, nRFREQ에 대응하는 허가신호 SYS1EN, SYS2EN 및 REFEN의 활성화에 응답하여 해당 데이타 처리 장치 18, 20 및 DRAM 리프레쉬 회로 22와 상기 DRAM 10과의 데이타채널을 형성하는 멀티플렉서(MUX) 12와, 상기 제1, 제2데이타 처리 장치 18, 20 및 상기 DRAM 리프레쉬 회로 22들의 출력노드에 접속되며, 그로부터 랜덤하게 발생되는 다수의 억세스요구신호들 nSYREQ1, nSYREQ2 및 nRFREQ가 동시에 발생될 때 이들의 우선순위를 판별하여 해당 억세스 요구신호에 대응하는 억세스허가신호 SY S1EN, SYS2EN 및 RFREQ를 선택적으로 활성화시키는 우선순위 판별회로 24로 구성되어 있다.

상기 제1도에서 미설명한 참조번호 14와 16은 제1, 제2DRAM제어부들로서, 상기 제1, 제2데이타 처리 장치 18, 20들로부터 각각 출력되는 억세스제어신호에 의해 DRAM 10을 제어하여 데이타를 라이트(write) 혹은 리이드(read)하는 DRAM제어신호를 발생하는 데이타의 억세스를 제어하는 것이다. 본 발명의 실시예에서는 제1, 제2 DRAM 제어부 14, 16들을 제1, 제2데이타 처리 장치 18, 20과 별도로 분리하여 도시하였으나, 상기 제1, 제2데이타 처리 장치 18, 20들이 직접 DRAM제어기능을 가질 수도 있다. 그리고, 이러한 DRAM제어부들은 범용의 DRAM제어용 집적회로를 이용하여 구성이 가능하다.

제2도는 제1도에 도시된 제1, 제2데이타 처리장치 18, 20의 동작 흐름도이다. 이의 제어수순은, 제1, 제2데이타 처리 장치 18, 20은 DRAM 10에 저장된 데이타를 리이드하거나 혹은 상기 DRAM 10에 라이트할 이벤트 데이타(event data)가 발생시 상기 우선순위 판별회로 24에 DRAM 억세스 요구신호 nSYREQi(여기서 i는 1 또는 2를 의미함)를 발생한다. 그리고, 상기 DRAM 억세스 요구신호 nSYREQi에 대응하는 허가신호 SYSiEN(여기서 i는 1 또는 2를 의미함)가 입력시에 상기 DRAM 10을 억세스하고, 상기 DRAM 10의 억세스를 종료하도록 하는 수순을 갖는다. 이러한 억세스의 제어 동작은 후술되는 억세스 설명에 의해 보다 더 명확할 것이다.

제3도는 제1도에 도시된 우선순위 판별회로의 동작 흐름도이다. 이의 동작수순은 하기와 같다. 제1, 제2데이타 처리 장치 18, 20과 DRAM 리프레쉬 회로 22로부터 DRAM 억세스 요구신호 nSYREQi와 nRFREQ들이 활성화 상태로 발생하면, 상기 발생된 억세스 요구신호의 개수를 검출한다. 그리고, 상기 검출된 요구신호의 개수가 적어도 둘 이상이면 입력된 억세스 요구신호의 우선순위를 판별하고, 상기 판별된 우선순위치에 따라 억세스 허가신호를 발생한다. 상기와 같은 상태에서 억세스 완료신호(예로서, 억세스 요구신호의 철회)가 있는 경우 요구신호의 입력을 재검색하여 상기의 동작을 반복한다. 상기와 같은 제어수순으로 동작되는 우선순위 판별회로 24의 동작은 하기의 설명에 의해 보다 명확하게 이해될 것이다.

제4도는 제1도에 도시된 DRAM 리프레쉬 회로 22의 동작 흐름도로서, 이는 제2도에 도시된 제어수순의 동작과 동일하며, 단지 DRAM 리프레쉬 회로 22에서 실행된다는 것이다.

제5도는 본 발명에 따른 우선순위 판별회로 24의 동작 타이밍도로서, 이는 클럭과 다수의 데이타 처리 장치로부터 랜덤하게 발생되는 메모리 억세스 요구신호들 및 그에 따른 억세스 허가신호의 출력관계를 도시한 것이다.

본 발명에 따라 구성된 상기 제1도의 동작을 상기 제2도 내지 제4도의 흐름도와 제5도의 타이밍도를 참조하여 상세하게 설명한다.

지금, 제1도에 도시된 제1, 제2데이타 처리 장치 18, 20 및 DRAM 리프레쉬 회로 22들이 DRAM 10을 억세스하기 위한 억세스 요구신호 nSYREQ1, nSYREQ2 및 nRFREQ들을 제5도에 도시한 바와 같이 동시에 로우로 발생하면, 이들은 우선순위 판별회로 24로 입력된다. 이때, 상기 제1, 제2데이타 처리 장치 18, 20들은 디지탈 시그날 프로세서(digital signal processor : DSP) 혹은 데이타 입출력장치와 같은 것으로서, 상기 DRAM 10을 억세스할 필요가 있을 때마다 바이트단위 혹은 워드단위마다 상기 억세스요구신호 nSYREQ1, nSYREQ2를 로우로 활성화되는 것이다. 그리고, 상기 DRAM 리프레쉬 회로 22는 상기 DRAM 10에 저장된 데이타를 보존하기 위하여 소정의 주기로 상기 DRAM 10을 리프레쉬하며, 상기와 같은 리프레쉬를 위하여 소정의 주기마다 억세스 요구신호(리프레쉬 요구신호) nRFREQ를 로우로 활성화되는 것이다.

한편, 상기 제1, 제2데이타 처리 장치 18, 20 및 상기 DRAM 리프레쉬 회로 22로부터 각각 로우로 발생된 억세스 요구신호 nSYREQ1, nSYREQ2 및 nRFREQ를 입력하는 우선순위 판별회로 24는 상기 입력되는 억세스 요구신호 nSYREQ1, nSYRE Q2 및 nRFREQ들의 우선순위를 미리 설정된 순위에 따라 판별하여 우선순위가 제일 높은 억세스 요구신호에 대응한 허가신호를 활성화시킨다. 본 발명에서 우선순위는 억세스 요구신호 nRFREQ, nSYREQ1 및 nSYREQ2의 순서로 설정되어 있으며, 이러한 우선순위의 설정은 하드웨어의 로직의 구성에 의해 미리 설정된 것이다. 따라서, 각각의 데이타 입출력장치 18, 20 및 DRAM 리프레쉬 회로 22로부터 출력되는 억세스 요구신호 nSYREQ1, nSYREQ2 및 nRFREQ가 제5도에 도시된 바와 같이 동시에 로우로 활성화되면, 상기 우선순위 판별회로 24는 제5도에 같이 우선 DRAM 리프레쉬 회로 22로부터 출력되는 상기 억세스 요구신호 nRFREQ에 대응한 허가신호 REFEN를 제일 먼저 하이로 활성화시킨다.

상기 우선순위 판별회로 24로부터 출력되는 허가신호 REFEN은 상기 DRAM 리프레쉬 회로 22로 공급됨과 동시에 멀티플렉서 12로 공급된다. 상기 멀티플렉서 12는 입력되는 세 개의 억세스 허가신호 SYS1EN, SYS2EN 및 REFEN의 신호의 활성화 상태에 따라 버스 28, 30, 32들을 선택적으로 DRAM 10에 접속된 버스 26에 접속한다.

예를 들어, 상기와 같이 세 개의 허가신호 REFEN, SYS1EN 및 SYS2EN중 리프레쉬용 허가신호 REFEN이 논리 하이로 활성화되면, 상기 멀티플렉서 12는 DRAM 리프레쉬 회로 22의 버스 30을 DRAM 10의 버스 26에 접속하여 리프레쉬 신호 채널을 형성한다. 이때, 상기 DRAM 리프레쉬 회로 22는 상기 논리 하이의 리프레쉬 허가신호 REFEN에 응답하여 상기 멀티플렉서 12를 통해 형성된 신호 채널을 통하여 상기 DRAM 10을 리프레쉬한다. 따라서, 억세스 요구신호 nSYREQ1, nSYREQ2 및 nRFREQ들이 동시에 로우로 활성화되더라도 우선순위가 가장 높게 설정된 DRAM 리프레쉬 회로 22가 선택되어 동작되므로써 상기 DRAM 10을 리프레쉬하게 된다. 상기와 같은 동작에 의해 DRAM 리프레쉬 회로 22가 리프레쉬 동작을 완료하면, 그로부터 우선순위 판별회로 24로 출력하는 로우 상태의 억세스요구신호 nRFREQ는 제5도와 같이 하이로 출력된다.

상기와 같이 DRAM 리프레쉬 회로 22로부터 출력되는 억세스 요구신호 nRFR EQ가 논리 하이로 천이되면, 상기 우선순위 판별회로 24는 제3도와 같이 계속하여 로우의 상태로 활성화된 요구신호가 있는가를 검색한다. 그리고, 로우의 상태로 활성화된 억세스 요구신호가 검출되는 경우, 상기 우선순위 판별회로 24는 활성화된 억세스 요구신호를 출력하는 데이타 처리 장치로 이에 대응하는 허가신호를 출력하여 데이타 억세스 동작이 이루어지게 되도록 동작한다.

예를 들어, 제5도와 같이 리프레쉬 동작이 완료된 후에도 제1, 제2데이타 처리 장치 18, 20으로부터 각각 출력되는 억세스 요구신호 nSYREQ1, nSYREQ2가 로우의 활성화 상태로 입력되면 우선순위 판별회로 24는 상기 두 억세스 요구신호의 우선순위를 판별하여 허가신호를 발생한다. 본 발명에서는 제1데이타 처리 장치 18의 우선순위가 제2데이타 처리 장치 20의 우선순위보다 더 높게 설정되어 있어 우선순위 판별회로 24는 제5도와 같이 논리 허가신호 SYS1EN를 로우의 상태로 활성화시킨다. 이와 같이 발생되는 로우의 허가신호 SYS1EN은 제1데이타 처리 장치 18 및 멀티플렉서 12로 공급된다.

이와 같은 동작에 의해 상기 멀티플렉서 12는 제1데이타 처리 장치 18의 입출력버스 28과 DRAM 10의 입출력버스 26의 채널을 접속한다. 이때, 상기 제1데이타 처리 장치 18은 제5도와 같이 상기 입출력버스 28에 접속된 제1 DRAM 제어부 14를 제어하여 바이트 혹은 워드 단위의 데이타를 멀티플렉서 12를 통해 DRAM 10에 기록하거나 상기 DRAM 10에 저장된 데이타를 리이드한다. 상기 제1데이타 처리 장치 18은 상기의 동작에 의해 DRAM 10의 데이타 억세스를 완료하면, 억세스 요구신호 nSYREQ1을 하이로 천이시켜 요구신호를 철회한다.

상기의 설명에서는 DRAM 리프레쉬 회로 22와 제1데이타 처리 장치 18로부터 발생된 억세스 요구신호 nRFREQ, nSYREQ1의 입력에 대응한 동작을 설명하였으나, 제2데이타 처리 장치 20으로부터 발생된 억세스 요구신호 nSYREQ2에 대한 동작도 동일하게 동작된다. 예를 들어, 전술한 동작에 의해 두 개의 억세스 요구신호 nRFREQ 및 nSYREQ1이 하이'로 천이된 후, 계속하여 억세스 요구신호 nSYREQ2가 논리 로우로 유지되고 있는 경우, 상기 우선순위 판별회로 24는 이에 대응한 허가신호 SYS2EN를 출력하여 제2데이타 처리 장치 20이 제2 DRAM 제어부 32와 멀티플렉서 12를 통해 DRAM 10을 억세스 하도록 한다.

만일, 우선순위 판별회로 24가 제5도와 같이 어느 한곳에 DRAM 10의 억세스 허가신호를 출력하는 상태에서 다른 데이타 처리 장치(혹은 DRAM 리프레쉬 회로)로부터 DRAM 억세스 요구신호가 발생되면, 현재 동작중인 데이타 처리 장치(혹은 DRAM 리프레쉬 회로)로부터 동작 완료 신호(억세스 요구철회신호)를 받는 즉시 억세스 요구신호를 발생한 장치로 허가신호를 공급하여 DRAM 10을 억세스하도록 한다. 이때, 멀티플렉서 12의 제어는 전술한 바와 같이 실행된다. 이 동작의 일예는 제5도의 동작 타이밍도를 참조하므로써 매우 용이하게 이해될 것이다.

상기와 같이 동작되는 제1, 제2데이타 처리 장치, 18, 20 및 DRAM 리프레쉬 회로 22로부터 발생되는 DRAM 억세스 요구신호의 발생이 동시에 발생되는 것이 아니고 순차적으로 발생되면, 우선순위 판별회로 24는 DRAM 억세스 요구신호를 발생한 순서대로 DRAM 10을 억세스하도록 허가신호를 순차적으로 발생한다.

상술한 바와 같이 제1도에 의한 DRAM 제어회로는 각각의 장치로부터 랜덤하에 발생된 DRAM 억세스 요구신호의 우선순위를 판별하여 우선순위가 높은 장치로부터 DRAM 10을 순차적으로 억세스하도록 함으로써 DRAM 10의 억세스를 위한 시간 제어를 보다 효율적으로 할 수 있다.

상기 제1도에 도시된 우선순위 판별회로 24의 동작을 하기에 설명되는 제6도에 의해 보다 명확하게 이해될 것이다.

제6도는 제1도에 도시된 우선순위 판별회로 24의 실시예시에 따른 구체회로도로서, 이는 제1도에 도시된 DRAM 리프레쉬 회로 22, 제1데이타 처리 장치 18 및 제2데이타 처리 장치 20의 순서로 우선순위가 설정되어 있을 때의 구성으로 하기와 같다.

제1, 제2데이타 처리 장치 18, 20 및 DRAM 리프레쉬 회로 22로부터 각각 출력되는 억세스 요구신호들 nSYREQ1, nSYREQ2 및 nRFREQ을 시스템 클럭 CLOCK에 의해 래치출력하는 제1, 제2 및 제3플립플롭들 34, 36 및 38과, 상기 제1, 제2 및 제3플립플롭들 34, 36 및 38들의 출력을 각각 반전하여 억세스 요구신호에 대응하는 허가신호를 발생하는 제1, 제2 및 제3인버터들 40, 42 및 44와, 상기 제1, 제2 및 제3 플립플롭들 34, 36 및 38들의 출력노드와 제3인버터의 출력노드 44의 출력노드로부터 출력되는 신호를 논리 조합하여 우선순위를 결정함과 동시에 활성화된 억세스 요구신호들중 우선순위가 높지 않은 억세스 요구신호들을 래치하는 플립플롭들의 출력을 차단하는 우선순위 결정회로를 구비하고 있다.

이의 동작을 제5도의 동작 타이밍도를 참조하여 설명하면 하기와 같다.

지금, 제5도와 같이 제1, 제2데이타 처리 장치 18, 20으로부터 출력되는 DRA M 억세스 요구신호 nSYREQ1, nSYREQ2 및 DRAM 리프레쉬 회로 22로부터 발생된 DRAM 억세스 요구신호 nRFREQ가 제6도의 제2, 제3 및 제1플립플롭 36, 38 및 34의 신호입력단자 D로 입력되면, 이들은 시스템 클럭 CLOCK에 의해 상기 제2, 제3 및 제1플립플롭 36, 38 및 34들에 의해 각각 래치되어 출력된다.

우선순위가 제일 높게 설정된 DRAM 억세스 요구신호 nRFREQ가 로우로 입력되어 제1플립플롭 34에 의해 래치출력되면, 이의 출력노드에 일측이 접속된 낸드게이트 50은 논리 하이를 출력하고, 제1인버터 40은 상기 제1플립플롭 34의 출력 로우를 반전하여 리프레쉬 억세스 요구신호 nRFREQ에 대한 허가신호 RFREQ를 하이로 활성화시킨다. 이때, 상기 제1플립플롭 34의 출력노드에 일측 입력노드가 각각 접속된 앤드게이트 52와 54들은 상기 제1플립플롭 34으로부터 출력된 로우신호에 응답하여 제2, 제3플립플롭 36, 38의 프리세트단자 PRN으로 공급한다. 따라서, 세 개의 DRAM 억세스 요구신호 nSYREQ1, nSYREQ2 및 nRFREQ가 모두 로우의 상태로 활성화되더라도 제2, 제3플립플롭 36, 38은 프리세트되어 논리 하이로 출력되고, 제1플립플롭 34만이 동작 가능 상태로 되므로써 제1인버터 40의 출력만이 논리 하이로 인에이블되어 리프레쉬 허가신호 REFEN으로 활성화된다.

만약, DRAM 리프레쉬 회로 22로부터 출력되는 DRAM 억세스 요구신호 nRFREQ가 논리 하이로 억세스 요구 철회상태이고, 제1 및 제2데이타 처리 장치 18, 20으로부터 출력되는 DRAM 억세스 요구신호 nSYREQ1, nSYREQ2가 동시에 로우로 활성화된 상태로 입력되는 경우에는 낸드게이트 48, 46 및 앤드게이트 54의 출력이 논리 '하이, 하이 및 로우로 각각 천이되므로써 제1 및 제3플립플롭 34, 38이 프리세트된다. 따라서, 제6도에 의한 회로는 DRAM 억세스 요구신호 nSYREQ1에 의한 허가신호 SYS1EN만이 제2인버터 42로부터 논리 하이신호로 출력된다.

그러나, 상기 3개의 DRAM 억세스 요구신호 nSYREQ1, nSYREQ2 및 nRFRE Q들이 개별적으로 혹은 순차적으로 로우의 상태로 활성화되면, 제6도와 같이 구성된 우선순위 판별회로 24는 먼저 입력된 요구신호에 대응하는 억세스 허가신호를 개별적 혹은 순차적으로 발생하여 DRAM 10이 억세스되도록 한다.

상술한 바와 같이 본 발명은 하나의 DRAM을 다수의 입출력장치 혹은 데이타 처리용 프로세서가 공유시에 억세스 요구에 대응하여 미리 설정된 우선순위에 따라 DRAM 억세스를 결정하므로써 데이타의 충돌없이 DRAM을 억세스할 수 있고, DRAM의 억세스가 없을 때 임의의 장치의 억세스 요구에 신속하게 부응하므로써 DRAM 억세스의 유연성 및 효율성을 높일 수 있는 이점이 있다.

Claims (3)

1. 억세스 제어신호의 입력에 응답하여 데이타를 저장/독출하는 DRAM를 구비한 다이나믹 랜덤 억세스 메모리 제어회로에 있어서, 상기 DRAM를 억세스하기 위한 요구신호를 랜덤하게 발생하며 이에 응답하는 허가신호의 입력에 응답하여 상기 DRAM을 억세스하기 위한 제어신호를 출력하여 데이타를 억세스하고 상기 DRAM의 억세스 종료시 요구신호를 철회하는 다수의 데이타 처리 장치들과; 상기 다수의 데이타 처리 장치들에 각각 접속되어 이들로부터 발생된 DRAM 억세스 요구신호들을 시스템 클럭에 의해 각각 래치하며 프리세트 단자의 활성화에 응답하여 상기 래치된 신호의 출력을 차단하는 다수의 플립플롭들과, 상기 다수의 플립플롭들에 의해 래치된 억세스 요구신호들을 논리 조합하여 미리 설정된 순위로 억세스 요구신호의 우선순위를 결정하고 우선순위가 낮은 요구신호를 래치하고 있는 플립플롭의 프리세트 단자에 프리세트신호를 제공하는 우선순위 결정회로로 구성된 우선순위 판별회로와, 상기 다수의 데이타 처리 장치들과 상기 DRAM의 사이에 접속되며 상기 우선순위 결정회로로부터 활성화되어 출력되는 허가신호에 대응하는 데이타 처리 장치와 상기 DRAM간의 데이타 채널을 접속하는 멀티플렉서를 포함하여 구성함을 특징으로 하는 다이나믹 랜덤 억세스 메모리 제어 장치.
2. 제1항에 있어서, 상기 다수의 데이타 처리 장치들은 상기 DRAM에 데이타를 라이트 혹은 리이드하는 제1 및 제2데이타 처리 장치와, 상기 DRAM에 저장된 데이타를 보존하기 위하여 소정의 주기로 리프레쉬를 실행하는 DRAM 리프레쉬 회로들임을 특징으로 하는 다이나믹 랜덤 억세스 메모리 제어 장치.
3. 제2항에 있어서, 상기 우선순위 판별회로는, DRAM 리프레쉬 회로로부터 출력되는 리프레쉬 요구신호와 상기 제1 및 제2데이타 처리 장치로부터 출력되는 억세스 요구신호를 시스템 클럭에 의해 각각 래치하는 제1, 제2 및 제3플립플롭과, 상기 제1, 제2 및 제3플립플롭들의 출력을 각각 반전하여 리프레쉬 요구 허가신호와 억세스 요구 허가신호로서 출력하는 제1, 제2 및 제3인버터들과, 상기 제2플립플롭의 출력을 일측으로 입력하며, 상기 제3플립플롭 및 상기 제3인버터의 출력을 타측으로 입력하여 부논리곱하는 제1 및 제2낸드게이트와, 일측이 상기 제1플립플롭의 출력에 각각 접속되며 타측이 상기 제1낸드게이트와 제2낸드게이트 및 상기 제2플립플롭의 출력에 각각 접속되어 각각의 출력노드가 제1, 제2 및 제3플립플롭의 프리세트단자에 각각 접속된 제3낸드게이트, 제1앤드게이트 및 제2앤드게이트로 구성함을 특징으로 하는 다이나믹 랜덤 억세스 메모리 제어 장치.