JPH0922591A - カウンタ回路、カウントシーケンス生成方法及びアドレスシーケンス生成方法 - Google Patents

Abstract

(57)【要約】 【課題】 シーケンシャルデータブロックへのアクセス
速度を向上させる。 【解決手段】 カウンタ回路１０は、バイナリカウント
モードとインタリーブカウントモードで、選択的にカウ
ントシーケンスを生成する。カウンタ１６は３つのＴフ
リップフロップで構成されている。トグル制御信号は、
トグル制御回路２０によって供給され、トグル制御回路
２０は、モード選択信号Ｓｅｌｅｃｔの状態に基づいて
有効（イネーブル）もしくは無効（ディスエーブル）に
される論理ゲートを備えている。バイナリモードでは、
上位のカウントステージを切り換えるのに、出力ビット
が使用される。インタリーブモードでは、バイナリトグ
ル制御信号は遮断され、別のカウンタ回路がインタリー
ブシーケンスでトグル制御信号をカウントし、トグル制
御信号はトグル制御回路２０によって、メインカウンタ
のトグル入力に送信される。他のカウンタ回路は、ロー
ド許可端子に入力されたリセット信号に応じてリセット
される。

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】本発明は、例えば、半導体メモリ装
置において、ブロックデータへのアクセス用のアドレス
シーケンスの生成に用いられるカウンタ回路、カウント
シーケンス生成方法及びアドレスシーケンス生成方法に
関する。

【０００２】

【従来の技術】半導体メモリ装置は情報の格納に使用さ
れ、多くはマイクロプロセッサあるいは他の制御回路と
共に用いられる。典型的な半導体メモリ装置はメモリセ
ルアレイと、種々の「周辺」回路から構成されている。
各メモリセルは通常１個のデータのみを、一般的に二進
法の“１”または“０”の論理値で記憶する。メモリセ
ルは複数の行と列とからなる格子状に配列されている。
このメモリセルアレイは、複数の構成要素、すなわち各
々が行と列を備えたサブアレイを備えることもある。い
ずれの場合も、メモリセルアレイの各行はワード線に対
応すると共に、ワード線によってアクセス可能であり、
メモリセルアレイの各列はビット線に対応すると共に、
ビット線（多くの場合、一対のビット線）によってアク
セス可能である。メモリセルアレイの各行と各ビット線
対との各交点もしくはその近傍に、各メモリセルが位置
している。特定のメモリセルにおいて書込みや読出しを
行うには、半導体メモリ装置にどのセルにアクセスする
かを伝えなければならない。これは、アドレスを読み出
して、行アドレスと列アドレスにデコードすることによ
って行われる。次に、メモリセルに格納されたデータは
データ線に転送され、半導体メモリ装置によって出力さ
れるか、もしくはデータはビット線を介してアドレス指
定されたセルに書き込まれる。従来の半導体メモリ装置
においては、外部からアクセスされる各メモリセルに以
上の操作が大抵必要とされ、アドレスは最初にロードさ
れなければならない。従って、一連の複数のメモリアク
セスのために、アクセス数に等しい複数のアドレスロー
ドが必要とされる。

【０００３】このアドレス指定の方法は、個々のメモリ
セルに対するランダムメモリアクセスには適当である
が、メモリアクセスはバイナリシーケンシャルメモリセ
ルのストリームやブロックに対して行われることが多
い。それに応じて、同期またはバーストモードの半導体
メモリ装置が開発されてきた。これらの半導体メモリ装
置は、メモリ読出しや書込みの後、アクセス中のメモリ
セルのアドレスを自動的に順次インクリメントする。こ
うしたインクリメントは、カウンタを使用して増分を加
え、アドレスシーケンスをつくることで行われる。カウ
ンタは、従来のシーケンス、すなわち１，２，３，４，
５，．．．で数える（カウント方法が十進法ではなく二
進法の場合を除く。）。“バイナリシーケンシャルモー
ド”とは、二進法で表される数字を用い、従来のシーケ
ンスでカウントすることを指している。各メモリアクセ
スの後に自動的にアドレスをインクリメントするアドレ
ス回路によって、読出しまたは書込みがなされる各メモ
リセルに対し新規のアドレスをロードすることなく、シ
ーケンシャルデータのブロック全体がアクセス可能とな
る。この方法により、アドレスロードの数が大幅に減っ
たため、シーケンシャルメモリセルのブロックに対する
メモリアクセスのスピードが著しく向上した。自動アド
レスインクリメントは一般にカウンタを使用して実現さ
れる。このカウンタは、ＤＲＡＭメモリ装置におけるオ
ートリフレッシュ用のインクリメントを行うカウンタと
は、区別されるものである。

【０００４】ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）はその性質上、物理的記憶機構として、通常キ
ャパシタに蓄えられた電荷を使用するメモリセルから構
成されている。こうしたキャパシタの電荷は漏洩するの
で、メモリセルのリフレッシュが必要となり、通常、あ
る一定の速度で行われる。このリフレッシュは、各メモ
リセルのキャパシタ内の電荷（データに相当する）が漏
洩する前に各メモリセルがリフレッシュされるよう、十
分に速い速度で行う必要がある。メモリセルの全部の行
を、同時にリフレッシュすることができる。メモリのリ
フレッシュ周期中に、各行をアクティブにすることで、
その行のメモリセル全部が、蓄積された電荷をリフレッ
シュされる。

【０００５】初期に実装されたＤＲＡＭには外部リフレ
ッシュ制御が必要であったが、最近のものの多くは、半
導体メモリ装置自体にこの機能を備えている。

【０００６】しかしながら、オートリフレッシュ機能を
行うカウンタは、メモリセルごとではなく、行ごとに、
順次メモリセルアレイを循環する。オートリフレッシュ
カウンタのカウント方法は、一般にバイナリシーケンス
のみである。自己リフレッシュ用のオートリフレッシュ
カウンタは、遅いリフレッシュ速度でインクリメントさ
れるので、高速度で動作する必要がない。

【０００７】他の一般的なシーケンシャルメモリアクセ
スには、キャッシュメモリの採用で普及した“インタリ
ーブシーケンス”がある（コンピュータ業界では“イン
テルシーケンス”と呼ばれることもある）。このメモリ
アクセスにおいては、メモリアクセスはインタリーブパ
ターンを用いて最適化される。

【０００８】キャッシュメモリはメインのメモリデータ
のコピーの格納に使用され、“ページ”と呼ばれるデー
タのブロックで構成される。キャッシュメモリは通常、
より高速の、従ってより高価格のメモリ装置から構成さ
れている。通常、アクセスされたデータのブロックは、
キャッシュメモリ内で複製されるので、アクセスの頻度
が最も高いメモリ領域において、メモリのアクセスがよ
り高速で行われる。アクセスの頻度が最も高いメモリ領
域は、固定されておらず、変動する。この変動に伴い、
キャッシュメモリは新規のメモリブロック（ページ）を
読み込んで更新を行うので、常に、メモリアクセスが最
も多く行われる領域を取り込もうとしていることにな
る。このため、大量のデータブロックが頻繁にキャッシ
ュメモリとメインメモリ間で転送される。キャッシュメ
モリは、ページというデータブロックとして配列されて
いるという性質上、インタリーブシーケンスはプロセッ
サのチップに実装されている第１レベルのキャッシュメ
モリのローディングの性能を向上させることを目的に開
発された。また、このシーケンスによって、キャッシュ
メモリに現在ロードされていないページの中間部の初期
メモリアドレスで始まるキャッシュをプロセッサが読み
込むことができる。インタリーブシーケンスにより、確
実にページの残りが全てそのままキャッシュメモリにロ
ードされる。従って、メモリアドレス回路が、キャッシ
ュローディングの場合等（プロセッサが使用されてい
る）、インタリーブシーケンシャルモードでカウント可
能なカウンタ回路を備えている場合や、ディスク読出し
の場合等（通常プロセッサは使用されていない）、バイ
ナリモードでカウント可能なカウンタ回路を備えている
場合に有効である。

【０００９】図４の従来の半導体メモリ装置１４０を参
照し、半導体メモリ装置にシーケンシャルアドレス生成
用のカウンタ回路を組み込む方法を説明する。半導体メ
モリ装置１４０は、ロウデコーダ１４４と、カラムデコ
ーダ１４６と、入力バッファ１４８からの入力を受け取
るメモリセルアレイ１４２とを備えている。このメモリ
セルアレイ１４２はセンスアンプ（独立して図示せず）
と協調し、出力バッファ１５０に与える信号を生成す
る。入力バッファ１４８と出力バッファ１５０はメモリ
セルアレイ１４２に書き込んだり、このアレイ１４２か
ら読み出したデータを一時的に保持するために用いられ
る。デコーダ１４４，１４６は特定の行（ロウ）や列
（カラム）を選択するのに使用される。ロウとカラムの
各組み合わせによって、メモリセルアレイ１４２内の特
定のメモリセルが指定される。デコーダ１４４，１４６
はそれぞれアドレスラッチ１５２からロウアドレスとカ
ラムアドレスを受け取る。アドレスラッチ回路１５２に
は、入力バッファ１４８またはカウンタ回路１５４から
直接アドレスがロードされる。カウンタ回路１５４は入
力バッファ１４８から開始カウント値を受け取る。その
結果、カウンタ回路１５４のようなカウンタ回路はメモ
リ回路用のアドレス生成に用いることができる。最近の
同期あるいはバーストモードＤＲＡＭは同様に構成され
ている。

【００１０】

【表１】

【００１１】

【表２】

【００１２】

【表３】

【００１３】ここに示した表１，２，３は、バイナリモ
ードおよびインタリーブモード双方の１ビット、２ビッ
ト、および３ビットの順次カウントシーケンス（アドレ
スシーケンス）のチャートである。バイナリモードのカ
ウントが従来のカウントシーケンスで進行するのに対
し、インリーブモードのカウントは開始カウント値によ
り大きく異なっている。インタリーブモードでは、第１
ビット（最下位ビット）は毎カウント増加毎に切り換わ
る。第２ビットは２カウント増加毎に切り換わる。すな
わち、２，４，６，８，．．．番目のカウント毎に切り
換わる。第３ビットは４カウント増加毎に切り換わる。
すなわち、４，８，１２，．．．番目のカウント毎に切
り換わる。第ｎビットは２^n-1 番目のカウント毎に切り
換わる。

【００１４】

【発明が解決しようとする課題】産業上の要請により、
より高性能のシステムが求められているが、マイクロプ
ロセッサがより高速になるにつれ、メモリアクセスの速
度が高速化の妨げになるので、メモリアクセス速度の一
層の改善が求められている。

【００１５】本発明は、上記の問題点に対処すべくなさ
れたもので、その目的は、半導体メモリ装置内のシーケ
ンシャルデータのブロックへのアクセス速度を向上させ
るために、アドレス線と共に用いられ、バイナリおよび
インタリーブシーケンスの双方で、自動的にアドレスを
インクリメントすることが可能なカウンタ回路、カウン
トシーケンス生成方法及びアドレスシーケンス生成方法
を提供することにある。

【００１６】また、本発明は、シーケンシャルブロック
メモリアクセスの２つのモードの即時切換えを実現する
ことにより、アドレス指定の自由度をより一層高めるこ
とが可能なカウンタ回路、カウントシーケンス生成方法
及びアドレスシーケンス生成方法を提供することにあ
る。

【００１７】

【課題を解決するための手段】本発明の構造的特徴の一
つは、半導体メモリ装置において、ブロックデータへの
アクセス用のアドレスシーケンス生成に用いられるイン
タリーブ／バイナリカウンタ回路である。カウンタ回路
は、バイナリモードとインタリーブモードのいずれでも
カウント可能なカウンタと、次に要求されるアドレス指
定のために適切なカウントシーケンスを選択できるトグ
ル（切換）制御回路とを備えていることが望ましい。こ
れは、例えば高速のブロックメモリアクセスに使用でき
る。従って、継続して新規のアドレスをロードしなくて
も、この回路によって複数のメモリ読出しや書込みが可
能である。前回のモードで最後に使用したアドレスが新
しく使用するモードの開始アドレスである場合、新規の
アドレスをロードしなくてもアクセスモードを変えるこ
ともできる。本発明により１００ＭＨｚ以上のカウンタ
速度が実現可能である。

【００１８】本発明の方法面の特徴について言えば、カ
ウントシーケンスはバイナリもしくはインタリーブのシ
ーケンシャルカウントモードから選択することで生成さ
れる。次のカウントは継続して生成され、希望のシーケ
ンス長で出力される。この方法によると、前回のモード
で最後に生成されたカウント値によって、新規のモード
でカウントシーケンスをスタートさせることもできる。

【００１９】より具体的に述べると、カウンタ回路は多
数のカウントステージによって実現されており、本発明
の実施の形態においては、複数のフリップフロップによ
り実現されている。このフリップフロップとしては、特
に、トグルフリップフロップ（Ｔフリップフロップ）が
望ましい。フリップフロップはカウントバスにカウント
ビットを供給する。上位のフリップフロップに送られる
トグル信号は選択可能である。すなわち、カウントがイ
ンタリーブシーケンスとバイナリシーケンスのいずれで
行われるかを回路に指示するのに、モード選択信号が使
用される。トグル制御回路に送られる選択信号の論理状
態は、上位のフリップフロップを切り換えるにはいずれ
の信号が送られるかを決定する。バイナリモードでは、
トグル制御信号は下位フリップフロップの出力信号に基
づいており、インタリーブモードで使用される信号はブ
ロックされている。逆に、インタリーブモードでは、ト
グル制御信号は別の回路で生成され、下位フリップフロ
ップの出力信号は、上位フリップフロップのトグル制御
からブロックされている。

【００２０】インタリーブモード用に生成されたトグル
制御信号は、インタリーブ状態制御回路によって供給さ
れる。この回路は複数のフリップフロップを含むことが
望ましい。実施の形態においては、更に２つのＴフリッ
プフロップが含まれている。これらはバイナリモードで
カウントするのが望ましく、適当な論理回路と共に、２
つの上位カウンタフリップフロップ用に２つのトグル制
御信号を供給する。特に、インタリーブ状態制御回路の
第１のフリップフロップは、最下位から２番目のカウン
トステージのトグル入力端子に第１のインタリーブトグ
ル制御信号を供給するために、トグル制御回路のロジッ
クによって選択的にブロックされたりパスされたりする
出力を供給する。インタリーブ状態制御回路の第２のフ
リップフロップは、第１のフリップフロップの出力に基
づいて切り換えられ（トグルされ）、第１のフリップフ
ロップの出力と共に、論理積機能をもたらす出力を供給
し、インタリーブカウントの配置方法に従い、合成出力
を生成する。合成出力はトグル制御回路内の論理回路に
よって選択的にブロックされたりパスされたりし、最下
位から３番目のカウントステージ（実施の形態ではカウ
ンタ１６の最上位カウントステージ）を切り換えるため
に第２のインタリーブトグル制御信号を供給する。

【００２１】インタリーブ状態制御回路はインタリーブ
リセット信号に応答するよう接続されることが望まし
い。実施の形態において、インタリーブリセット信号は
インタリーブフリップフロップのデータ内容をゼロ（ロ
ウ）状態にリセットするのに使われる。

【００２２】

【実施の形態】図１は本発明に係るカウンタ回路１０の
ブロック図である。カウンタ回路１０は、図４のカウン
タ１５４の代わりに用いることができ、シーケンシャル
アドレス生成をより効率良く行うことができる。カウン
タ回路１０には、ロード信号Ｌｏａｄ、クロック信号Ｃ
ｌｏｃｋ、データ信号Ｄａｔａ、モード選択信号Ｓｅｌ
ｅｃｔ、インタリーブリセット信号Ｉｒｅｓｅｔの入力
信号が入力される。カウンタ回路１０は、多重ビットカ
ウント信号Ｃｏｕｎｔを出力する。データ信号Ｄａｔａ
により開始カウント値が供給される。ロード信号Ｌｏａ
ｄは、カウンタ回路１０のカウンタ１６に開始データ、
すなわち、開始カウント値をロードするのに使用され
る。モード選択信号Ｓｅｌｅｃｔはバイナリモードとイ
ンタリーブモード（“スクランブル”モードと称される
こともある）との選択に使用される。クロック信号Ｃｌ
ｏｃｋはカウンタ１６の同期に使用される。インタリー
ブリセット信号は、以下に詳述するように、特定の回路
をリセットするのに用いられ、新規のアドレスのロード
なしに、バイナリモードからインタリーブモードへの切
換えを可能にする。

【００２３】カウンタ１６はロード信号Ｌｏａｄ、クロ
ック信号Ｃｌｏｃｋ、データ信号Ｄａｔａを受信し、表
１に示すようにバイナリまたはインタリーブ数列により
次のカウント数を生成する。実施の形態のカウンタ１６
は多数のＴフリップフロップを備えている。実施の形態
において、これらのＴフリップフロップのトグル動作は
トグル制御回路２０により制御されており、一方、この
トグル制御回路２０は、インタリーブ状態制御回路１８
により制御されている。インタリーブ状態制御回路１８
は、状態の遷移が起こった回数を記録し、インタリーブ
が有効の時、トグル制御回路２０とカウンタ１６にトグ
ル制御信号を供給する。カウンタ１６からの信号はトグ
ル制御回路２０に戻され、バイナリモード時、カウンタ
１６のトグル時間の決定に使用される。インタリーブ状
態制御回路１８もトグル制御回路２０に信号を供給し、
インタリーブモード選択時、カウンタ１６をいつ切り換
えるかを決定する。トグル制御回路２０は選択入力端子
１２からモード選択信号Ｓｅｌｅｃｔも受信する。これ
に対応して、トグル制御回路２０はカウンタ１６の各カ
ウントステージのトグル状態を選択的に制御し、カウン
タ１６はカウント出力バス１４に適切なカウント信号Ｃ
ｏｕｎｔを出力する。

【００２４】以上のように、改良型カウンタ回路１０は
動作する。この改良型カウンタ回路１０によれば、半導
体メモリ装置と共に使用された際、各メモリアクセス用
のアドレスを供給することなしに、シーケンシャルデー
タブロックのメモリデータのアドレス指定用の複数のア
ドレスシーケンスを供給することができる。

【００２５】図２は、図１に示すカウンタ回路１０の具
体的構成の一例を示す回路図である。図示のカウンタ回
路１０は集積回路の一部、特に半導体メモリ装置の一部
であることが望ましい。図２のカウンタ回路１０に入力
される信号は、データバス３６を介して入力されるデー
タ信号Ｄａｔａと、入力信号線３８を介して与えられる
ロード信号Ｌｏａｄと、入力信号線４０を介して与えら
れるクロック信号Ｃｌｏｃｋと、入力信号線４２を介し
て与えられるインタリーブリセット信号Ｉｒｅｓｅｔで
ある。なお、入力信号線４２は入力信号線３８に接続す
ることも可能である。このカウンタ回路１０から出力さ
れる信号はカウント出力バス１４を介して出力されるカ
ウント信号Ｃｏｕｎｔである。

【００２６】本実施の形態におけるカウンタ回路１０は
５個のＴフリップフロップ４４，４６，４８，５０，５
２を備え、最初の３個（４４，４６，４８）はカウンタ
１６として機能し、現在のカウント値を記憶する。最後
の２個（５０，５２）はインタリーブ制御回路１８とし
て機能する。図３は以下に説明するが、好適なＴフリッ
プフロップの構成を示す。

【００２７】カウンタ１６はカウントステージのグルー
プを備えることが望ましい。図２のカウンタ回路１０の
一部であるカウンタ１６においては、こうしたカウント
ステージが３つ示されている。Ｔフリップフロップ４４
は最下位のカウントステージで、第１ビット、すなわち
最下位桁のカウントビットを供給する。Ｔフリップフロ
ップ４６は最下位より１つ上のカウントステージで、第
２のカウントビットを供給する。Ｔフリップフロップ４
８は最下位より２つ上のカウントステージで（本実施の
形態では最上位のステージでもある）、第３のカウント
ビット（この場合、最上位桁）を供給する。Ｔフリップ
フロップ４４，４６，４８は、入力としてデータバス３
６から信号線３６Ａ，３６Ｂ，３６Ｃ上のデータ信号Ｄ
ａｔａを受け取るとともに、ロード信号Ｌｏａｄとクロ
ック信号Ｃｌｏｃｋを受け取る。回路はこれらの信号と
協調して、Ｔフリップフロップ４４，４６，４８に記憶
される値をデータバス３６より受け取る。信号線３６Ａ
におけるデータ信号ビットはＴフリップフロップ４４に
対応する。信号線３６Ｂにおけるデータ信号ビットはＴ
フリップフロップ４６に対応する。そして、信号線３６
Ｃにおけるデータ信号ビットはＴフリップフロップ４８
に対応する。更に、Ｔフリップフロップ４４，４６，４
８は、各々切換え信号Ｔｏｇｇｌｅが入力される３４
Ａ，３４Ｂ，３４Ｃを有する。ロード信号Ｌｏａｄがア
クティブでない時、トグル信号Ｔｏｇｇｌｅはクロック
信号Ｃｌｏｃｋと共に動作し、いつＴフリップフロップ
４４，４６，４８が状態を変えるか（トグルするか）を
制御する。最後に、Ｔフリップフロップ４４，４６，４
８は各々カウント出力バス１４のカウント信号線１４
Ａ，１４Ｂ，１４Ｃへ現在の状態を示す信号（非反転出
力信号ｑ）を出力する。以下に、図３を参照してＴフリ
ップフロップについて詳述する際に、データの読込みと
状態切換えについて具体的に説明する。

【００２８】図２のカウンタ回路１０には、切換え制御
回路２０が実装され、その機能の一つは、バイナリカウ
ントシーケンスを生成するための制御信号の供給であ
る。他の実装例でもバイナリ制御回路は実現できるが、
ここでは便宜上この機能を切換え制御回路２０が備える
構成とする。バイナリ数列生成に必要な制御信号は、最
下位桁のビットを除き、同期時に、最下位桁の全ビット
がアクティブな時のみ、ビットは状態を切り換える、す
なわちトグルするというものである。

【００２９】入力信号線１２で受け取られるモード選択
信号Ｓｅｌｅｃｔは、トグル制御回路２０（カウントモ
ードを選択する）を形成する各種の論理回路に供給され
ている。こうした論理回路には、ゲート５４，５６，５
８，６０，６２，６４，７０が含まれる。モード選択信
号Ｓｅｌｅｃｔがハイレベルの時（バイナリカウン
ト）、ゲート５４，５８が有効となり、バイナリカウン
ト開始状態となる。これに対し、モード選択信号Ｓｅｌ
ｅｃｔがローレベルの時は、ゲート６４，７０はインバ
ータ６２を介して有効となり、ゲート５４，５８は無効
となる。従って、上位のＴフリップフロップ４６，４８
の切換えは図中下方のＴフリップフロップ５０，５２に
よって制御される。

【００３０】以下に、バイナリモード時の実施の形態の
カウンタ１６に使用される制御信号について説明する。
このモードでは、モード選択信号Ｓｅｌｅｃｔはハイレ
ベルである。Ｔフリップフロップ４４の状態は常にクロ
ックパルスが入力されるたびに切り換わるので、バイナ
リモードが選択されていれば、トグル入力用の信号線３
４Ａは常にアクティブ状態に設定されている。通常、こ
の信号線３４Ａは図２に示すようにＶ_CCといった電源供
給電圧が与えられており、“ハイレベル”状態に設定さ
れている。信号線１４Ａに出力されるカウント信号であ
るＴフリップフロップ４４の出力（下位桁の唯一のビッ
ト）がアクティブであれば、Ｔフリップフロップ４６の
状態はクロックパルスが入力された時に切り換わる。バ
イナリモード選択時、トグル入力用の信号線３４Ｂは論
理ゲート５４，５６を介して信号線１４Ａに接続され
る。すなわち、モード選択信号Ｓｅｌｅｃｔがハイレベ
ルであれば、ゲート５４は有効で、カウントビットを信
号線１４Ａによってゲート５６の２つの入力端子の一方
に転送し、ゲート５６の出力はＴフリップフロップ４６
のトグル入力端子Ｔに供給される。

【００３１】バイナリモードでは、Ｔフリップフロップ
４４，４６の出力がアクティブであれば、Ｔフリップフ
ロップ４８の状態はクロックパルス入力時に切り換わ
る。論理ゲート５８Ａはゲート５６の出力信号を受け取
るための入力端子を持ち、また、Ｔフリップフロップ４
６の非反転出力信号ｑを受け取るための入力端子を持
つ。従って、ゲート５８ＡはＴフリップフロップ４４，
４６双方の非反転出力信号ｑを入力信号として受け取
る。両出力がハイレベルの時、ゲート５８Ａの出力はハ
イレベルである。この出力はナンドゲート５８Ｂの一方
の入力端子に送られる。信号線１２上のモード選択信号
Ｓｅｌｅｃｔはナンドゲート５８Ｂのもう一方の入力端
子に送られる。バイナリモード時はモード選択信号Ｓｅ
ｌｅｃｔはハイレベルなので、Ｔフリップフロップ４
４，４６双方の非反転出力信号ｑがハイレベルであれ
ば、信号線５７上のナンドゲート５８Ｂの出力はハイレ
ベルとなる。この出力は論理ゲート６０の一方の入力端
子に送られるが、信号線６１上の論理ゲート６０の出力
はバイナリトグル制御信号である。Ｔフリップフロップ
４８のトグル入力用の信号線３４Ｃは信号線６１に接続
され、バイナリモード選択時にバイナリトグル制御信号
を受け取る。従って、下位のＴフリップフロップの非反
転出力信号ｑがハイレベルの時、各カウンタステージ
（各Ｔフリップフロップ）の状態は切り換えられ、その
結果（入力されたクロックパルスに制御されて）カウン
ト動作はバイナリモードとなる。

【００３２】図２のカウンタ回路１０はインタリーブ状
態制御回路１８を備え、このインタリーブ状態制御回路
１８は、インタリーブモード（“インテル”またはスク
ランブルモード）選択時に、カウンタ１６がインタリー
ブカウントシーケンスを発生するようなトグル制御信号
を生成する。これは、モード選択信号Ｓｅｌｅｃｔがロ
ーレベルの時に動作する。インタリーブ数列の生成条件
は、２^n-1 番目のカウント毎に第ｎのビットが切り換わ
るということである。第１のビット、すなわち、最下位
桁のビットを生成するＴフリップフロップ４４の状態
は、２⁰ クロックパルス毎に、すなわち毎クロックパル
ス毎に切り換わる。これは、信号線３４Ａは常にアクテ
ィブ状態に設定されているからである。すなわち、一般
には、電源供給電圧Ｖ_CCが与えられているからである。
第２のカウントビットを生成するＴフリップフロップ４
６の状態は、２¹ カウント毎に切り換わる。すなわち、
クロックパルスが入力されるとき、２番目のカウントか
ら始まって１カウントおきに切り換わる。第３のカウン
トビットを生成するＴフリップフロップ４８は、２²カ
ウント毎に切り換わる。すなわち、クロックパルスが入
力されるとき、４番目のカウントから始まって４カウン
ト毎に切り換わる。

【００３３】図２の実施の形態はインタリーブ状態制御
回路１８も備えている。この中には上記のＴフリップフ
ロップ５０，５２も含まれており、これらは、カウンタ
１６で使用されているＴフリップフロップ４４，４６，
４８と同タイプである。従って、本実施の形態におい
て、Ｔフリップフロップ５０，５２の端子は、データ入
力端子ＤＡＴＡと、クロック入力端子ＣＬＫと、トグル
入力端子Ｔと、ロード許可端子ＬＯＡＤＥＮであり、出
力端子は非反転出力端子Ｑと反転出力端子／Ｑである。
これらのＴフリップフロップ５０，５２は、実施の形態
においては、バイナリモードでカウントするように構成
されている。

【００３４】Ｔフリップフロップ５０，５２のデータ入
力端子ＤＡＴＡには“ローレベル”のデータ状態を受け
取るよう、電源供給電圧Ｖ_SSが供給されている。本実施
の形態においては、ロード許可入力端子ＬＯＡＤＥＮは
信号線４２に接続され、インタリーブリセット信号Ｉｒ
ｅｓｅｔを受け取る（他の構成としては、信号線４２
を、入力用の信号線３８で受け取られるロード信号Ｌｏ
ａｄを受け取るように、接続することもできる。バイナ
リまたはインタリーブシーケンスのいずれにおいても、
ロードサイクルが常に新規のアドレスシーケンスを開始
するのであれば、ロード制御信号とインタリーブ制御信
号は共に接続でき、同一の制御信号源によって駆動でき
る）。Ｔフリップフロップ５０，５２のクロック入力端
子ＣＬＫはクロック信号Ｃｌｏｃｋを受け取る信号線４
０に接続されている。Ｔフリップフロップ４４，４６，
４８に新規のアドレスをロードする場合と、Ｔフリップ
フロップ５０，５２をリセットする場合のいずれにおい
ても、クロック信号Ｃｌｏｃｋはローレベルでなければ
ならない。しかし、使用されるマスタースレーブフリッ
プフロップに応じて、クロック信号Ｃｌｏｃｋがハイレ
ベルになるまでは、これらのＴフリップフロップ５０，
５２の出力は変化しない。Ｔフリップフロップ４４，４
６，４８に新規の開始アドレスをロードするか、Ｔフリ
ップフロップ４４，４６，４８に既にロードされている
値を新規の開始位置として使用するかによって、新規の
シーケンスが開始される時は必ずＴフリップフロップ５
０，５２をリセットしなければならない（インタリーブ
モード時）。バイナリモード時（もしくはインタリーブ
モードからバイナリモードへの切換え時）は、Ｔフリッ
プフロップ５０，５２をリセットする必要はないが、Ｔ
フリップフロップ５０，５２がバースト長表示に使用さ
れている場合は例外である（後述）。信号線４２のイン
タリーブリセット信号Ｉｒｅｓｅｔがアクティブ状態
（ハイレベル）になった時、この信号ＩｒｅｓｅｔはＴ
フリップフロップ５０，５２に対し、データ入力端子Ｄ
ＡＴＡにおいて受け取ったデータ状態は何でもロードす
るよう、指令する（ローレベルのデータ状態―Ｖ_SS）。
新規アドレスがロードされた時（信号線３８のロード信
号Ｌｏａｄがハイレベルの時）、もしくはモードがイン
タリーブモードに切り換わる時（信号線１２のモード選
択信号Ｓｅｌｅｃｔがローレベル）のいずれの場合も、
インタリーブリセット信号Ｉｒｅｓｅｔはハイレベルと
なる。

【００３５】Ｔフリップフロップ５０，５２は状態カウ
ンタとして効果的に動作する。Ｔフリップフロップ５０
は各クロックパルスと共に切り換わるよう接続されてい
る。従って、そのトグル入力端子Ｔにはハイレベルの電
源供給電圧Ｖ_CCが供給されている。インタリーブリセッ
ト信号Ｉｒｅｓｅｔがローレベルの時、信号線４０の各
クロックパルスは非反転出力信号ｑと反転出力信号／ｑ
の双方を変化させる。その結果、これらの信号ｑ，／ｑ
は１カウント周期おきに交互にハイレベルになる信号と
なる。図２の構成においては、非反転出力信号ｑはカウ
ント信号の第２ビット用のインタリーブトグル制御信号
である。このインタリーブトグル制御信号は、制御回路
２０のロジックを介して、フリップフロップ４６のトグ
ル入力用の信号線３４Ｂに供給されている（インタリー
ブモード時）。

【００３６】Ｔフリップフロップ５２は、Ｔフリップフ
ロップ５０の反転出力信号／ｑによって状態が切り換え
られるように構成されている。すなわち、Ｔフリップフ
ロップ５２のトグル入力端子Ｔは、インバータ６６の出
力端子に接続されており、インバータ６６の入力端子
は、Ｔフリップフロップ５０の反転出力端子／Ｑに接続
されている。これにより、Ｔフリップフロップ５２の状
態は１クロックパルスおきに切り換わる。Ｔフリップフ
ロップ５２の非反転出力信号ｑと反転出力信号／ｑは交
互に、２クロック周期間ハイレベルで、次に２クロック
周期間ローレベルとなる。信号線４２上のインタリーブ
リセット信号Ｉｒｅｓｅｔがハイレベルになるのに応じ
て、新規アドレスがロードされるまで、これらの出力は
継続してこのパターンを繰り返す。図２の構成におい
て、Ｔフリップフロップ５０，５２の状態は、モード選
択信号Ｓｅｌｅｃｔ入力とは無関係に切り換わる。この
ため、選択モードがバイナリモードからインタリーブモ
ードへ切り換えられ、カウンタ１６に新規の開始アドレ
スがロードされた時（もしくはカウンタ１６における現
在のアドレスが新規の開始アドレスとして使用された
時）は必ずインタリーブリセットを実行して、カウンタ
１６で使用中の開始アドレスをＴフリップフロップ５
０，５２（インタリーブ制御カウンタ）と同期させる必
要がある（例外として、インタリーブリセットが必要な
いのは、前回のカウントシーケンスが全て丁度４または
８カウント長の場合である。）。開始アドレスのロード
とＴフリップフロップ５０，５２のリセットとの同期を
とる最も簡単な方法は、インタリーブリセット信号Ｉｒ
ｅｓｅｔとロード信号Ｌｏａｄとをいっしょにすること
である。新規のバーストシーケンスは全て同時のロード
信号Ｌｏａｄとインタリーブリセット信号Ｉｒｅｓｅｔ
を受け取ることになる。

【００３７】Ｔフリップフロップ５０，５２双方の相補
出力の否定論理和をとることで、４番目のカウント毎に
ハイレベルになる信号が生成される。ノアゲート６８の
入力端子は、Ｔフリップフロップ５０の反転出力端子／
ＱとＴフリップフロップ５２の非反転出力端子Ｑに接続
されている。ノアゲート６８の出力端子は、信号線６９
を介して、図２のトグル制御回路２０のナンドゲート７
０の一方の入力端子に接続されている。ナンドゲート７
０の他方の入力端子は、インバータ６２により反転され
たモード選択信号Ｓｅｌｅｃｔを受け取るように接続さ
れているので、モード選択信号Ｓｅｌｅｃｔがローレベ
ルの時（すなわち、インタリーブモード時）、ナンドゲ
ート７０は有効となる。ナンドゲート７０は、カウンタ
１６の第３のカウントビットとして、信号線７１にイン
タリーブトグル制御信号を供給する。インタリーブモー
ド時、インタリーブトグル制御信号は、ナンドゲート６
０を介して、Ｔフリップフロップ４８のトグル入力端子
Ｔ３４Ｃに供給されている。

【００３８】Ｔフリップフロップ５０，５２双方に、最
初に論理値“０”をロードすることで、トグル入力用の
信号線３４Ｂに供給されているインタリーブ制御信号
は、２番目のカウントまで、カウンタ１６の第２ビット
（すなわち、Ｔフリップフロップ４６）に、トグル開始
の信号を送らなくなる。同様に、論理値“０”のロード
により、トグル入力用の信号線３４Ｃに接続されている
信号線６１上のインタリーブ制御信号は、４番目のカウ
ントまで、カウンタ１６の第３ビット（すなわち、Ｔフ
リップフロップ４８）に、トグル開始の信号を送らなく
なる。これら２つのトグル開始時間は、正確なインタリ
ーブカウントにとって重要な事項である。

【００３９】トグル制御回路２０は、標準的な２対１マ
ルチプレクサとすることができる。トグル制御回路２０
は、（信号線１４Ａ，５７上の）バイナリトグル制御信
号および（信号線５１，７１上の）インタリーブトグル
制御信号を、カウンタ１６のトグル入力用の信号線３４
Ｂ，３４Ｃに選択的に供給する。最下位ビット用のバイ
ナリトグル制御信号は、最下位ビット用のインタリーブ
トグル制御信号と同じである。本実施の形態において
は、これら最下位ビット用のトグル制御信号は双方と
も、常に、電源供給電圧Ｖ_CCに設定されている。両信号
が同一のものであるため、多重する必要がない。電源供
給電圧Ｖ_CCはトグル入力用の信号線３４Ａに直接供給す
ることができる。しかしながら、他の２組のトグル制御
信号は必ずしも同一のものではないので、トグル入力用
の信号線３４Ｂ，３４Ｃに選択的に供給されなければな
らない。

【００４０】上述のように、図２のトグル制御回路２０
は、インバータ６２および６つのナンドゲート５４，５
６，５８Ｂ，６０，６４，７０を備えている。ナンドゲ
ート５８Ａ，５８Ｂは、３入力のナンドゲートとして表
すことができる。更に、図２における記号には、ノット
−オアゲートを表すものがあるが（例えば、ゲート５
６，６０）、これらはナンドゲートと等価の機能を持
ち、いずれも使用可能である。インバータ６２は、信号
線１２上のモード選択信号Ｓｅｌｅｃｔを供給され、そ
の論理補数を生成する。ナンドゲート５４，５６，５８
Ｂ，６０，６４，７０は、それぞれ３つを含む２つのグ
ループに分けられる。第１のグループは、ナンドゲート
５４，５６，６４で構成され、第２のグループは、ナン
ドゲート５８Ｂ，６０，７０で構成される。３つのナン
ドゲートを含む各グループは、２つの制御信号のうちの
１つをカウンタ１６の各段に選択的に供給する。

【００４１】第１のグループのナンドゲート５４，５
６，６４は、第２の制御信号を選択する。この第２の制
御信号は、カウンタ１６のＴフリップフロップ４６の信
号線３４Ｂ上の信号を切り換える。ナンドゲート５４の
２つの入力端子は、各々（ａ）信号線１４Ａ上の信号
（最下位フリップフロップ、すなわちフリップフロップ
４４の出力）と、（ｂ）信号線１２上のモード選択信号
Ｓｅｌｅｃｔを受け取るよう接続されている。信号線１
２上のモード選択信号Ｓｅｌｅｃｔがハイレベルであれ
ば、ナンドゲート５４はバイナリ制御信号１４Ａの値を
相補的な形で出力するが、これは、バイナリシーケンス
でのカウント用である。従って、信号線１４Ａ上の信号
は、最下位のカウント出力ビットであると同時に、バイ
ナリ制御信号（またはその先行信号）でもある。ナンド
ゲート６４の２つの入力端子は、各々（ａ）信号線５１
上のインタリーブトグル制御信号（これはＴフリップフ
ロップ５０の非反転出力信号ｑである。）と、（ｂ）イ
ンバータ６２によって反転されたモード選択信号Ｓｅｌ
ｅｃｔを受け取るよう接続されている。信号線１２上の
モード選択信号Ｓｅｌｅｃｔがローレベルであれば（す
なわち、モードがインタリーブモードであれば）、ナン
ドゲート６４はインタリーブトグル制御信号の値を相補
的な形で出力する。ナンドゲート５６への入力信号は、
ナンドゲート５４，６４の出力信号である。ナンドゲー
ト５６は、モード選択信号Ｓｅｌｅｃｔに従って選択さ
れた制御信号を出力する。ナンドゲート５６の出力信号
は、図２において、最下位から２番目のカウンタステー
ジのトグル入力用の信号線３４Ｂに接続されている。

【００４２】第２のグループのナンドゲート、すなわ
ち、ナンドゲート５８Ｂ，６０，７０は、最下位から２
番目のカウンタステージ（Ｔフリップフロップ４６）か
らの第３のトグル制御信号（カウント出力ビットおよび
バイナリ制御信号として使用される）およびインタリー
ブ状態制御信号を、Ｔフリップフロップ４８のトグル入
力用の信号線３４Ｃに選択的に供給する。ナンドゲート
５８Ｂは信号線５７にバイナリトグル制御信号を供給
し、ナンドゲート７０は信号線７１にインタリーブトグ
ル制御信号を供給する。本実施の形態では、これらのう
ちの一方のみが、一定時間においてアクティブ（ローレ
ベル）となる（モード選択信号Ｓｅｌｅｃｔは、反転な
しにナンドゲート５８Ｂへ入力されるが、その相補信号
がゲート７０に入力されるため。）。すなわち、２つの
ナンドゲート５６，６０の各々への入力の一つのみが、
ローレベルとなることができる（選択されていないモー
ドに関する他の入力信号は、ハイレベルとなり、ナンド
ゲート５６とナンドゲート６０の出力信号に何ら影響を
及ぼさない）。

【００４３】第１のグループのナンドゲートと同様、ナ
ンドゲート５８Ｂの２つの入力端子は、各々（ａ）ナン
ドゲート５８Ａの出力と、（ｂ）信号線１２上のモード
選択信号Ｓｅｌｅｃｔを受け取るように接続されてい
る。ナンドゲート５８Ａとナンドゲート５８Ｂとを組み
合わせて、単一の３入力ナンドゲートを構成することが
できる。ナンドゲート７０の２つの入力端子は、各々
（ａ）ナンドゲート７０の出力と、（ｂ）インバータ６
２によって反転されたモード選択信号Ｓｅｌｅｃｔを受
け取るように接続されている。ナンドゲート７０の出力
信号は、信号線７１上のインタリーブトグル制御信号で
ある。インタリーブトグル制御信号とバイナリトグル制
御信号は、各々ナンドゲート６０の２つの入力端子に供
給されている。ナンドゲート６０の出力信号は、Ｔフリ
ップフロップ４８のトグル入力用の信号線３４Ｃに接続
されている信号線６１上のカウンタトグル制御信号であ
る。信号線１２上のモード選択信号Ｓｅｌｅｃｔがハイ
レベルであれば（すなわち、バイナリモードが選択され
ていれば）、カウンタトグル制御信号は、信号線５７上
のバイナリトグル制御信号と等価である。しかしなが
ら、モード選択信号Ｓｅｌｅｃｔがローレベルであれば
（すなわち、インタリーブモードが選択されていれ
ば）、信号線６１上のカウンタトグル制御信号は、信号
線６９上のインタリーブトグル制御信号と等価である。

【００４４】従って、トグル制御回路２０は、信号線１
２上で受け取られるモード選択信号Ｓｅｌｅｃｔの値に
基づき、バイナリおよびインタリーブトグル制御信号
を、カウンタ１６のトグルフリップフロップに選択的に
供給し、それによってカウンタ１６を動作させ、バイナ
リまたはインタリーブいずれのフォーマットでもカウン
ト数列を生成することができる。

【００４５】カウンタ回路１０の特徴は、回路のピッチ
に左右されずに、アドレスシーケンス生成を提供できる
ことである。すなわち、この回路は一つの装置につき、
半導体メモリに一つだけ存在すれば十分であり、密集し
たメモリセルアレイ内に配置する必要はない。

【００４６】図３は、回路８０を表すものであり、図２
で示したＴフリップフロップの具体的構成の一例を示す
ブロック図である。回路８０は、マスタースレーブＴフ
リップフロップを示す。特に、回路８０は、Ｔフリップ
フロップ４４，４６，４８，５０，５２の、より詳細な
ブロック図である。回路８０の説明のため、信号の説明
は、Ｔフリップフロップ４４のものを参照する。

【００４７】回路８０への入力信号は、信号線３４Ａに
おけるトグル信号Ｔｏｇｇｌｅと、信号線３６Ａにおけ
るデータ信号Ｄａｔａと、信号線３８におけるロード信
号Ｌｏａｄと、信号線４０におけるクロック信号Ｃｌｏ
ｃｋである。回路８０は、出力ノード１４Ａ，８４に非
反転出力信号ｑと反転出力信号／ｑとを供給する。（図
２のＴフリップフロップ４４では、反転出力信号／ｑは
使用されていない。）

【００４８】図３において、インバータ１０２の入力端
子は信号線３６Ａに接続され、インバータ１０２は信号
線３６Ａを介して入力されるデータ信号Ｄａｔａの相補
信号を出力する。インバータ１１６の入力端子はクロッ
ク信号Ｃｌｏｃｋの入力用の信号線４０に接続され、ク
ロック信号Ｃｌｏｃｋの相補信号を出力する。

【００４９】出力ノード１４Ａにおける非反転出力信号
ｑと、出力ノード８４における反転出力信号／ｑは、ラ
ッチを形成する２つのインバータ９４，９６により、交
差接続される。非反転出力信号ｑはインバータ９４によ
って駆動される。反転出力信号／ｑはインバータ９６に
よって駆動される。安定した状態出力を確実に得るた
め、インバータ９４，９６は交差接続されている。

【００５０】Ｔフリップフロップは、２つの内部ノード
１３２，１３４を備えている。出力ノード１４Ａ，８４
と同様、内部ノード１３２，１３４は、もう一つのラッ
チを形成する２つの交差接続されたインバータ１１８，
１２０によって接続されている。

【００５１】内部ノード１３２は、２つの独立した経路
を介して選択的に接地される。第１の経路は、内部ノー
ド１３２の電荷を接地に放電するように直列に接続され
たｎチャネルトランジスタ１０６，１１０，１１４のソ
ース・ドレイン経路で構成される。トランジスタ１０６
のゲート電極はインバータ１０２の出力端子へ接続され
ている。インバータ１０２は、信号線３６Ａで受け取ら
れるデータ信号Ｄａｔａを反転させる。トランジスタ１
１０のゲートはロード信号Ｌｏａｄが入力される信号線
３８に接続されている。トランジスタ１１４のゲート電
極は、インバータ１１６の出力端子に接続されている。
インバータ１１６は、信号線４０で受け取られるクロッ
ク信号Ｃｌｏｃｋを反転させる。後述するように、内部
ノード１３２から接地に至るこの第１の経路は、データ
ロード段階において、内部ノード１３２に論理値“０”
をロードするのに使用される。

【００５２】内部ノード１３４は、２つの独立した経路
を介して、選択的に接地される。一つの経路は、内部ノ
ード１３４の電荷を放電するように接続された３つのｎ
チャネルトランジスタ１０４，１０８，１１２のソース
・ドレイン経路で構成される。これらのトランジスタ１
０４，１０８，１１２は、トランジスタ１０６，１１
０，１１４と全く同じ制御信号を受け取るが、トランジ
スタ１０６は反転されたデータ信号Ｄａｔａを受け取る
のに対し、トランジスタ１０４は非反転のデータ信号Ｄ
ａｔａを受け取るという点が異なっている。その結果、
他の条件が満たされていれば、データ信号Ｄａｔａによ
って、一定時間においてこれらの経路のうちのどれが導
通しているかがわかる。従って、トランジスタ１０４の
ゲートは、信号線３６Ａからのデータ信号Ｄａｔａを受
け取るように接続されている。トランジスタ１０８のゲ
ート電極は、信号線３８からのロード信号Ｌｏａｄを受
け取るように接続されている。トランジスタ１１２のゲ
ート電極は、信号線４０からのクロック信号Ｃｌｏｃｋ
を反転するインバータ１１２の出力端子に接続されてい
る。後述するように、この内部ノード１３４から接地へ
の経路は、データロード段階において、内部ノード１３
４に論理値“０”をロードするのに使用される。

【００５３】内部ノード１３２から接地に至る第２の経
路は、３つのｎチャネルトランジスタ１２４，１２８，
１３０のソース・ドレイン経路を介して接地されてい
る。トランジスタ１２４，１２８，１３０のソース・ド
レイン電極は、内部ノード１３２の電荷をこの経路を介
して接地に放電するように直列に接続されている。トラ
ンジスタ１２４のゲート電極は非反転出力信号ｑが出力
される出力ノード１４Ａに接続される。トランジスタ１
２８のゲート電極は、ノアゲート１２６の出力端子に接
続されている。ノアゲート１２６の入力信号は、入力信
号線３８からのロード信号Ｌｏａｄと、入力信号線４０
からのクロック信号Ｃｌｏｃｋである。従って、ロード
信号Ｌｏａｄとクロック信号Ｃｌｏｃｋの双方がローレ
ベル、すなわち、アクティブでない時のみ、トランジス
タ１２８はオンになる。トランジスタ１３０のゲート
は、トグル信号Ｔｏｇｇｌｅの入力用信号線３４Ａに接
続されている。この接地に至る経路は、出力ノード１４
Ａにおける非反転出力信号ｑがハイレベル、すなわち、
アクティブであれば、トグル段階において、論理値
“０”をノード１３２にロードするのに使用される。

【００５４】内部ノード１３４から接地に至る第２の経
路は、３つの直列接続されたｎチャネルトランジスタ１
２２，１２８，１３０のソース・ドレイン経路を介して
接地されている。トランジスタ１２８，１３０は既に説
明されている。トランジスタ１２２はトランジスタ１２
８，１３０と共に直列に配置されている。従って、これ
ら３つのトランジスタ１２２，１２８，１３０は全て内
部ノード１３４の電荷をこの経路を経て放電するように
接続されている。この接地へ至る経路は、前述のノード
１３２の経路と、２つのパストランジスタ１２８，１３
０を共有しているが、第３のトランジスタ１２２のゲー
ト電極は、ノード８４における反転出力信号／ｑが供給
されるようになっている。この接地に至る経路は、ノー
ド８４における反転出力信号／ｑがハイレベル、すなわ
ち、アクティブであれば、トグル段階において、論理値
“０”をノード１３４に読み込むのに使用される。

【００５５】最後に、内部ノード１３２はｎチャネルト
ランジスタ１００を介して選択的に出力ノード１４Ａに
接続され、内部ノード１３４はｎチャネルトランジスタ
９８を介して選択的に出力ノード８４に接続されてい
る。トランジスタ９８，１００のゲート電極は双方と
も、入力用の信号線４０からのクロック信号Ｃｌｏｃｋ
を受け取るよう接続されており、クロック信号Ｃｌｏｃ
ｋがハイレベル（アクティブ）の時、これに同期して内
部ノード１３２，１３４の値を各々出力ノード１４Ａ
（非反転出力端子Ｑ）と出力ノード８４（反転出力端子
／Ｑ）に導くようになっている。

【００５６】データ“０”は、以下に述べるようにし
て、Ｔフリップフロップ８０にロードされる。ロード動
作中、入力用信号線３８上のロード信号Ｌｏａｄがアク
ティブになる。入力信号線４０上のクロック信号Ｃｌｏ
ｃｋがローレベルの時、出力ノード１４Ａ，８４はトラ
ンジスタ９８，１００を介して、内部ノード１３２，１
３４から絶縁されている。入力信号線３６Ａ上のデータ
信号Ｄａｔａがローレベル、すなわち、アクティブでな
い時、データ信号Ｄａｔａはインバータ１０２によって
反転され、トランジスタ１０６をオン状態に設定する。
逆に、トランジスタ１０４は、ローレベルのデータ信号
Ｄａｔａによって、オフ状態に設定される。これはロー
ド動作なので、ロード信号Ｌｏａｄはハイレベルであ
り、従ってトランジスタ１０８，１１０はオンになる。
クロック信号Ｃｌｏｃｋがローレベルの時、インバータ
１１６の出力はハイレベルとなり、トランジスタ１１
２，１１４がオン状態になる。従って、内部ノード１３
２はトランジスタ１０６，１１０，１１４のソース・ド
レイン経路を介して接地される。これにより、論理値
“０”が、ノード１３２にロードされる。内部ノード１
３４に関しては、データ信号Ｄａｔａがローレベルの
時、トランジスタ１０４はオフに設定される。従って、
内部ノード１３４には、直列接続されたトランジスタ１
０４，１０８，１１２を介して接地に至る経路はない。
その代わり、内部ノード１３４は、内部ノード１３２に
おけるローレベル論理を反転するインバータ１２０を介
して、ハイレベル論理（“１”）となる。クロック信号
Ｃｌｏｃｋがハイレベルになり、トランジスタ９８，１
００をオン状態に設定する時、内部ノード１３２，１３
４におけるこれらの論理レベルは、出力ノード１４Ａ，
８４にそれぞれ印加される。このように、データ“０”
はＴフリップフロップ８０にロードされる。

【００５７】データ“１”は、以下に述べるようにし
て、Ｔフリップフロップ８０にロードされる。この場合
も、ロード信号Ｌｏａｄはアクティブ（ハイレベル）に
なり、トランジスタ１０８，１１０がオンになる。クロ
ック信号Ｃｌｏｃｋがローレベルの時、トランジスタ１
１２，１１４はオンになり、もし、データ信号Ｄａｔａ
がハイレベル（アクティブ）なら、トランジスタ１０４
がオンになり、内部ノード１３４は、直列接続されたト
ランジスタ１０４，１０８，１１２のソース・ドレイン
経路を介して接地される（“０”をロードする）。ハイ
レベルのデータ信号Ｄａｔａはインバータ１０２により
反転され、トランジスタ１０６のゲートに供給される。
これにより、トランジスタ１０６がオフ状態に設定され
るので、内部ノード１３２は第１の経路を介して接地さ
れない。その代わり、ノード１３４にロードされたロー
レベルの論理信号を反転するインバータ１１８の動作に
より、内部ノード１３２はハイレベルとなる（“１”と
なる）。クロック信号Ｃｌｏｃｋがハイレベルになり、
トランジスタ９８，１００をオン状態に設定する時、内
部ノード１３２，１３４に格納された相補データは、各
々出力ノード１４Ａ，８４にロードされる。このよう
に、データ“１”はＴフリップフロップ８０にロードさ
れる。

【００５８】Ｔフリップフロップのトグルの仕方を、以
下に説明する。これには、内部ノード１３２，１３４か
ら接地への第２の経路が使用される。切換え動作中、入
力用の信号線３８におけるロード信号Ｌｏａｄは、ロー
レベルである（従って、トランジスタ１０８，１１０を
オフにし、内部ノード１３２，１３４から接地への第１
の経路を遮断する。）。入力信号線４０におけるクロッ
ク信号Ｃｌｏｃｋもローレベルの時、ノアゲート１２６
の出力信号はハイレベルであり、トランジスタ１２８が
オン状態に設定される。入力用信号線３４Ａにおけるト
グル信号Ｔｏｇｇｌｅがハイレベルの時、トランジスタ
１３０がオンになる。非反転出力信号ｑと反転出力信号
／ｑのいずれがハイレベルになるかによって、内部ノー
ド１３２，１３４のどちらか一方（両方ではない）が接
地される。従って、非反転出力信号ｑがハイレベルであ
れば、トランジスタ１２４、そして、ノード１３２がオ
ン状態になる。非反転出力信号ｑと反転出力信号／ｑと
は相補的な信号であるので、トランジスタ１２２はオフ
になり、内部ノード１３４は接地に至る経路を持たな
い。逆に、反転出力信号／ｑがハイレベルであれば、内
部ノード１３４は接地され、内部ノード１３２は接地に
至る経路を持たない。インバータ１１８，１２０の交差
接続によりラッチが形成され、接地されていない内部ノ
ードに“１”がロードされる。従って、内部ノード１３
２，１３４における論理状態が変化する。入力用信号線
４０におけるクロック信号Ｃｌｏｃｋがハイレベルにな
り、内部ノードがトランジスタ９８，１００を介して出
力ノード１４Ａ，８４に接続されたとき、新規の状態が
各々出力ノード１４Ａ，８４に出力される。以上の動作
によって、非反転出力信号ｑと反転出力信号／ｑとの状
態が変化する。

【００５９】入力用の信号線３４Ａにおけるトグル信号
Ｔｏｇｇｌｅがローレベルの時はいつでも、内部ノード
１３２，１３４はいずれも各々の第２の経路（双方にト
ランジスタ１３０が含まれる）を介して接地されない。
Ｔフリップフロップ８０は、自動的に状態を変えない、
すなわち切り換えられない。

【００６０】一般的に、Ｔフリップフロップ８０は、２
つの機能を持つ。この２つの機能とは、ロードとトグル
である。ロードにより、外部の値がＴフリップフロップ
８０に記憶される。トグル機能により、Ｔフリップフロ
ップ８０に記憶された論理状態の値が変更される。トグ
ルとは、もし、クロックパルスの前にＴフリップフロッ
プ８０に記憶された値が論理値“０”なら、クロックパ
ルスの後に記憶された値は、論理値“１”ということを
意味する。逆に、もし、クロックパルスの前にＴフリッ
プフロップに記憶された値が論理値“１”なら、クロッ
クパルスの後の状態は、論理値“０”である。Ｔフリッ
プフロップ８０に記憶された値は、出力ノード１４Ａに
おける非反転出力信号ｑの値に対応する。データは、入
力用の信号線３８におけるロード信号Ｌｏａｄがハイレ
ベルの間、データ入力用の信号線３６Ａ上に、ロードす
べき値を置き、かつ、入力用の信号線４０上のクロック
信号Ｃｌｏｃｋをパルス化することにより、Ｔフリップ
フロップ８０にロードされる。Ｔフリップフロップ８０
に記憶された値を切り換えるためには、入力用信号線３
８におけるロード信号Ｌｏａｄはローレベル、入力用の
信号線３４Ａにおけるトグル信号はハイレベルで、入力
用の信号線４０におけるクロック信号Ｃｌｏｃｋはパル
ス化されていなければならない。

【００６１】本発明のカウンタ回路１０は、バイナリと
インタリーブの２つのカウントモードの選択を特徴とし
ているが、本回路は容易に拡張して、他のカウントモー
ドを追加、組み込みすることができる。これは、モード
選択用の回路２０を拡張し、より多数のカウント回路間
で多重できるようにすることで実現でき、いかなる新モ
ードにおいても次のカウント値を生成できるよう追加カ
ウント回路を備えることが望ましい。

【００６２】実際には、モード選択信号Ｓｅｌｅｃｔと
ロード信号Ｌｏａｄは、クロック信号Ｃｌｏｃｋと同期
させなければならない。開示された装置の基本機能と動
作方法は明確であるので、このタイミングの関係は単純
明快であり、ここでは説明しない。

【００６３】以上のように、開示された装置と方法によ
り、インタリーブシーケンスとバイナリアドレスシーケ
ンス間のプログラマブル選択を提供する。同期ＤＲＡＭ
や、インタリーブ／バイナリ数列を必要とするその他の
タイプのメモリにおいて使用された場合、カウンタによ
るアドレス数列の提供により、回路のピッチに左右され
ずにアドレス生成を行うことができる。本発明の回路
は、１００ＭＨｚで動作し、モード間のリアルタイム切
換えが可能である。本実施の形態におけるアドレスのバ
ースト長は一体型のサイクルカウンタを構成するＴフリ
ップフロップ５０，５２によりバイナリモードでカウン
トできる。インタリーブ状態制御回路１８は、実際はバ
ーストサイクルカウンタである。図示されているカウン
タ１６は、８以下の（３つのカウンタフリップフロップ
に基づいた８つの別個のアドレス）バースト長でバース
トアドレス数列をカウントできるが、インタリーブ制御
回路１８は４以下のバースト長しか判別できない。バー
ストカウントを８まで行えるようにするには、インタリ
ーブ状態制御回路１８に新たなフリップフロップを追加
する必要がある（標準のバースト長は２，４，８である
が、マイクロプロセッサの条件により、４までとなって
いるものが多い。）。バースト長は、インタリーブフリ
ップフロップの出力状態（バイナリカウント）によって
決定される（通常、クロックがローレベルの時モニタさ
れる。）。

【００６４】以上、本発明に係る回路の構成と動作を説
明した。本実施の形態により、リアルタイムのモード切
換えが可能であることが注目される。例えば、バイナリ
モードが選択され、カウンタ１６が一定の（前もって決
定あるいは選択された、すなわちプログラムされた）値
までバイナリ数列でカウントした場合、単にモード選択
信号Ｓｅｌｅｃｔの状態を変えることで、インタリーブ
モードに直接変更できる。ほとんどのアプリケーション
では、新規のバースト数列の開始には、新規の開始アド
レスのロードを行う。バイナリカウントの場合、インタ
リーブ状態制御回路はアドレスシーケンスの生成に使用
されない。従って、バーストシーケンスがバイナリな
ら、ロードする必要があるのは開始アドレスのみである
（前回のバースト数列は、バイナリとインタリーブのい
ずれでもよい）。しかしながら、インタリーブカウント
の場合、インタリーブ状態制御回路１８はアドレスシー
ケンスの生成に使用される。従って、シーケンスがイン
タリーブとなれば、前回のバーストシーケンスがバイナ
リとインタリーブのいずれでも、新規の開始アドレスと
インタリーブリセット信号Ｉｒｅｓｅｔが必要となる
（もしくは、通常は必要である。）。しかし、カウント
アドレスと、インタリーブ状態発生装置が同期されたま
まであれば、インタリーブリセットを実行する必要はな
い。

【００６５】以上説明したように、バイナリとインタリ
ーブのいずれのバーストでも、新規のアドレスバースト
が開始されたら、ロード信号Ｌｏａｄを介して、新規の
アドレスをロードしなければならない。バイナリモード
を使用する時は、インタリーブリセットを実行する必要
はないが、インタリーブモードを使用する時は、インタ
リーブリセットを実行する必要がある。インタリーブ状
態制御回路１８がアドレスシーケンスの生成に使用され
ている時のみ（インタリーブモード時のみ）、インタリ
ーブリセットを実行する必要があるが、インタリーブリ
セットが開始アドレスと同期され、カウントアドレスが
インタリーブ状態制御回路１８と同期されたままの時
は、その必要はない。

【００６６】以上の説明では、このカウンタの詳細なタ
イミングの関係については言及していない。本実施の形
態では、クロック信号Ｃｌｏｃｋがローレベルの時開始
アドレスをロードし、クロック信号Ｃｌｏｃｋの立上が
りエッジで、次のアドレスにインクリメントする。これ
は、最初のアドレスの長さは半分のサイクルだが、それ
に続くアドレスは全て完全に１サイクルの継続時間であ
ることを意味する。これは、このカウンタが使用される
特定のアプリケーション用に意図的にそうしている。実
施の際には、カウンタにデータがロードされている間、
第１のアドレスはカラムアドレスラッチ（図４のアドレ
スラッチ１５２を参照）において同時にラッチされる
が、続くアドレスは全てカウンタから供給され、継続時
間はフルサイクルでなければならない。この使用方法
は、図１に示すようなカウンタの位置により容易であ
る。この方法により、アドレスシーケンスの開始が容易
になり、カウンタのタイミングの制約を削減できる。カ
ウンタにフルサイクルが必要であれば、インタリーブ状
態制御回路１８へのデータロードの位相を１８０°シフ
トさせ、カウンタからフルの開始アドレス間隔を得るよ
うにする必要がある。論理回路について習熟している者
であれば、ロードサイクル中にフルサイクルを得る方法
は自明である。

【００６７】以上、本発明を実施の形態を参照して説明
してきたが、この説明は本発明を限定する意図でなされ
たものではなく、本発明の範囲におけるいかなる代替手
段も含まれることを意図している。この説明を参照すれ
ば、実施の形態の種々の変更や、他の実施の形態は当業
者に明らかである。

【００６８】

【発明の効果】以上詳述したように本発明によれば、半
導体メモリ装置内のシーケンシャルデータのブロックへ
のアクセス速度を向上させるために、アドレス線と共に
用いられ、バイナリおよびインタリーブシーケンスの双
方で、自動的にアドレスをインクリメントすることが可
能なカウンタ回路、カウントシーケンス生成方法及びア
ドレスシーケンス生成方法を提供することができる。

【００６９】また、本発明によれば、シーケンシャルブ
ロックメモリアクセスの２つのモードの即時切換えを実
現することにより、アドレス指定の自由度をより一層高
めることが可能なカウンタ回路、カウントシーケンス生
成方法及びアドレスシーケンス生成方法を提供すること
ができる。

【図面の簡単な説明】

【図１】本発明に係る半導体メモリ装置用のカウンタ回
路の構成を示すブロック図である。

【図２】図１に示すシーケンシャルメモリアドレス生成
用のカウンタ回路の具体的構成の一例を示す回路図であ
る。

【図３】図２に示すＴフリップフロップの具体的構成の
一例を示す回路図である。

【図４】アドレス生成用のカウンタ回路を備えた従来の
半導体メモリ装置を表すブロック図である。

【符号の説明】

１０…カウンタ回路 １４…カウント出力バス １６…カウンタ １８…インタリーブ状態制御回路 ２０…トグル制御回路 ３６…データバス １２，３４Ａ，３４Ｂ，３４Ｃ，３６Ａ，３６Ｂ，３６
Ｃ，３８，４０，５３，５７，６１，６９，７１…信号
線 ４４，４６，４８，５０，５２…Ｔフリップフロップ ５４，５６，５８，５８Ａ，５８Ｂ，６０，６４，６
８，７０…ナンドゲート １４Ａ，８４…出力ノード ９８，１００，１０４，１０６，１０８，１１０，１１
２，１１４，１２２，１２４，１２８，１３０…トラン
ジスタ ６２，６６，９４，９６，１０２，１１６，１１８，１
２０…インバータ １２６…ノアゲート １３２，１３４…内部ノード

───────────────────────────────────────────────────── フロントページの続き (72)発明者 オスカー フレデリック ジョーンズ，ジ ュニア アメリカ合衆国 コロラド州 80919 コ ロラドスプリングス，サンタイド プレイ ス，7235

Claims (22)

【特許請求の範囲】
1. 【請求項１】 モード選択入力に応答するように接続さ
   れたトグル制御回路と、 前記トグル制御回路に接続されたインタリーブ状態制御
   回路と、 前記トグル制御回路に応答するように接続され、前記モ
   ード選択入力に入力される選択信号に対応して一連のカ
   ウント値の数列を供給する第１のカウンタとを備え、 前記トグル制御回路は複数の論理回路を備え、前記選択
   信号に基づいて前記カウンタに制御信号を供給し、 前記インタリーブ状態制御回路は第２のカウンタを備え
   たことを特徴とするシーケンシャルアドレス生成用のカ
   ウンタ回路。
2. 【請求項２】 前記トグル制御回路はバイナリシーケン
   スの生成に用いる下位のカウント信号を受け取るように
   接続され、 前記インタリーブ状態制御回路はインタリーブ制御信号
   を供給し、 前記トグル制御回路は第１のカウンタが使用するため
   に、下位のカウント信号もしくはインタリーブ制御信号
   に対応した信号を選択的に供給することを特徴とする請
   求項１記載のカウンタ回路。
3. 【請求項３】 前記第１のカウンタは、複数のトグルフ
   リップフロップを備え、各トグルフリップフロップはカ
   ウント出力に各々のカウントビットを供給し、各フリッ
   プフロップは各々のトグル入力を持ち、 前記トグル制御回路は、前記トグルフリップフロップの
   少なくとも１つに制御信号を供給することを特徴とする
   請求項２記載のカウンタ回路。
4. 【請求項４】 前記トグルフリップフロップは、開始カ
   ウントデータを受け取るためのデータ入力端子と、前記
   データのロードを制御するロード制御端子と、クロック
   信号を受け取るためのクロック端子とを備えたことを特
   徴とする請求項３記載のカウンタ回路。
5. 【請求項５】 前記第２のカウンタは、第１のトグルフ
   リップフロップと第２のトグルフリップフロップとを備
   え、前記第２のトグルフリップフロップは前記第１のト
   グルフリップフロップに応答するよう接続され、 前記第１のトグルフリップフロップと前記第２のトグル
   フリップフロップはトグル信号を供給する前記トグル制
   御回路に接続され、 前記インタリーブ制御回路は更に、前記第１のトグルフ
   リップフロップと前記第２のトグルフリップフロップに
   接続されたインタリーブリセット入力用の端子を備えた
   ことを特徴とする請求項４記載のカウンタ回路。
6. 【請求項６】 最下位から最上位の階級を持ち、カウン
   ト出力に出力ビットを供給する複数の制御可能なカウン
   トステージと、 インタリーブシーケンスでのカウント用にインタリーブ
   信号を供給するよう構成されたインタリーブ制御回路
   と、 選択信号を受け取るための選択入力端子と、 少なくとも１つの上位のカウントステージの入力端子
   に、制御可能に接続されるとともに、前記選択入力端子
   に接続され、バイナリカウントもしくはインタリーブカ
   ウント用の制御信号の選択のための前記選択信号に応答
   する第１の制御回路であって、 少なくとも１つの下位のカウントステージの出力を受け
   取るよう接続されるとともに、前記インタリーブ信号を
   受け取るよう接続された第１の制御回路を備え、 前記第１の制御回路は、選択信号の状態に応じて、バイ
   ナリ数列もしくはインタリーブ数列で数値をカウントす
   るように、少なくとも１つの前記カウントステージを制
   御することを特徴とするシーケンシャルアドレス生成用
   のプログラマブルカウンタ回路。
7. 【請求項７】 前記カウンタ回路は更に、カウント値設
   定用のデータ入力端子を備えたことを特徴とする請求項
   ６記載のカウンタ回路。
8. 【請求項８】 前記カウントステージは複数のラッチを
   備えたことを特徴とする請求項６記載のカウンタ回路。
9. 【請求項９】 前記複数のラッチは各々トグルフリップ
   フロップを備え、 前記第１の制御回路と前記インタリーブ制御回路はいず
   れも前記トグルフリップフロップに供給されるトグル制
   御信号を出力するように構成されていることを特徴とす
   る請求項８記載のカウンタ回路。
10. 【請求項１０】 前記インタリーブ制御回路はインタリ
    ーブリセット入力端子を備えたことを特徴とする請求項
    ６記載のカウンタ回路。
11. 【請求項１１】 前記第１の制御回路はマルチプレクサ
    回路を備えたモード選択回路を備えたことを特徴とする
    請求項６記載のカウンタ回路。
12. 【請求項１２】 前記カウント出力ビットの２つは、バ
    イナリカウント制御信号を供給する第１の制御回路に接
    続されていることを特徴とする請求項６記載のカウンタ
    回路。
13. 【請求項１３】 前記カウンタ回路は半導体メモリ装置
    において使用され、バイナリカウント数列とインタリー
    ブカウント数列のうちの１つでアドレスのストリームを
    生成し、 複数のメモリアクセス用に、単一のアドレスロードによ
    って、複数のデータアクセスが可能なことを特徴とする
    請求項８記載のカウンタ回路。
14. 【請求項１４】 選択入力を受け取り、その選択入力の
    状態に基づいて、バイナリカウントシーケンスとインタ
    リーブカウントシーケンスのうちの１つを選択するステ
    ップと、 選択されたシーケンスでカウント値を生成するように、
    カウントステージを動作させるステップと、 バイナリカウントシーケンスが選択された場合は、上位
    のカウントステージに制御信号を供給するために、少な
    くとも１つの下位のカウントステージの出力を用いて前
    記カウントステージを制御するステップと、 インタリーブカウントシーケンスが選択された場合は、
    カウントステージ用に、別の制御信号を用いてカウント
    ステージを制御するステップとを備えたことを特徴とす
    るバイナリカウントシーケンスもしくはインタリーブカ
    ウントシーケンスを選択的に生成するカウントシーケン
    スの生成方法。
15. 【請求項１５】 前記インタリーブシーケンスのカウン
    トステージを制御するステップは、カウントステージ用
    の制御信号を用いて、更なるカウントシーケンスを生成
    することを含むことを特徴とする請求項１４記載のカウ
    ントシーケンス生成方法。
16. 【請求項１６】 前記の更なるカウントシーケンスは、
    バイナリシーケンスであることを特徴とする請求項１５
    記載のカウントシーケンス生成方法。
17. 【請求項１７】 データ入力から最初のカウント値を受
    け取り、その最初のカウント値を前記カウントステージ
    にロードすることを含むことを特徴とする請求項１４記
    載のカウントシーケンスの生成方法。
18. 【請求項１８】 最初のアドレス値を受け取るステップ
    と、 選択入力を受け取るステップと、 選択入力の状態に基づいて、バイナリカウントシーケン
    スとインタリーブカウントシーケンスのうちの１つを選
    択するステップと、 最下位のカウントステージを切り換え、最下位ビットを
    供給すること等により、選択されたシーケンスでカウン
    トを生成するステップと、 次に、最下位ビットもしくはインタリーブトグル制御信
    号を選択的に用いて、最下位から２番目のビットを生成
    し、最下位から２番目のカウントステージを切り換える
    ステップと、 次に、前記最下位ビットと、前記最下位から２番目のビ
    ットの論理値の組合わせ、もしくはインタリーブトグル
    制御信号を選択的に使用して、最下位から３番目のビッ
    トを生成し、最下位から３番目のカウントステージを切
    り換えるステップとを備えたことを特徴とする半導体メ
    モリ装置用にプログラマブルバイナリ／インタリーブア
    ドレスシーケンスを生成するアドレスシーケンス生成方
    法。
19. 【請求項１９】 インタリーブトグル制御信号を内部で
    生成するために、更なるカウントステージを使用するこ
    とを含むことを特徴とする請求項１８記載のアドレスシ
    ーケンス生成方法。
20. 【請求項２０】 前記更なるカウントステージを使用す
    るステップは、インタリーブリセット信号に応じて、そ
    の更なるカウントステージをリセットすることを含むこ
    とを特徴とする請求項１９記載のアドレスシーケンス生
    成方法。
21. 【請求項２１】 前記選択的に使用するステップは、前
    記バイナリトグル制御信号もしくは前記インタリーブト
    グル制御信号のいずれかを選択的に送信し、カウントス
    テージを切り換えることを含むことを特徴とする請求項
    １９記載のアドレスシーケンス生成方法。
22. 【請求項２２】 前記内部生成のステップは、バイナリ
    シーケンスを内部で生成することを含むことを特徴とす
    る請求項１９記載のアドレスシーケンス生成方法。