JPS6118837B2 - - Google Patents
Info
- Publication number
- JPS6118837B2 JPS6118837B2 JP55100850A JP10085080A JPS6118837B2 JP S6118837 B2 JPS6118837 B2 JP S6118837B2 JP 55100850 A JP55100850 A JP 55100850A JP 10085080 A JP10085080 A JP 10085080A JP S6118837 B2 JPS6118837 B2 JP S6118837B2
- Authority
- JP
- Japan
- Prior art keywords
- column
- address
- clock
- decoder
- cas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 64
- 230000004913 activation Effects 0.000 claims description 14
- 230000004044 response Effects 0.000 claims description 10
- 230000003213 activating effect Effects 0.000 claims 2
- 239000000872 buffer Substances 0.000 description 36
- 230000006870 function Effects 0.000 description 15
- 239000003990 capacitor Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 230000008901 benefit Effects 0.000 description 6
- 102100030310 5,6-dihydroxyindole-2-carboxylic acid oxidase Human genes 0.000 description 5
- 101000773083 Homo sapiens 5,6-dihydroxyindole-2-carboxylic acid oxidase Proteins 0.000 description 5
- 101000898746 Streptomyces clavuligerus Clavaminate synthase 1 Proteins 0.000 description 5
- 101000761220 Streptomyces clavuligerus Clavaminate synthase 2 Proteins 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 101100247319 Drosophila melanogaster Ras64B gene Proteins 0.000 description 1
- 101150076031 RAS1 gene Proteins 0.000 description 1
- 101150019218 RAS2 gene Proteins 0.000 description 1
- 101150045048 Ras85D gene Proteins 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1093—Input synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
- G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/107—Serial-parallel conversion of data or prefetch
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関する。
MOS型半導体メモリは近年の飛躍的な半導体
集積技術の進歩により、その容量は２倍／年の割
合で増加の一途をたどつてきた。1Kビツト、4K
ビツト、16Kビツトを次々に実用化され、最近で
は64Kビツトメモリが実用化途上にあり、さら
に、256Kビツトメモリも試作されるに至り、1M
ビツトメモリの実現も真近い。又、回路技術の進
歩により、アドレスの多重化、電源数の減少等に
より、パツケージのピン数が減少し、メモリ装置
の実装密度を高めたり、ページモードでの動作に
より、メモリ素子自身の動作速度が高まり、その
効用を増長している。このような特質から、最近
の大型、超大型コンピユータの主記憶装置に16ピ
ンの高速16Kビツトメモリが採用され、コンピユ
ータの性能向上に大きく貢献してきた。
集積技術の進歩により、その容量は２倍／年の割
合で増加の一途をたどつてきた。1Kビツト、4K
ビツト、16Kビツトを次々に実用化され、最近で
は64Kビツトメモリが実用化途上にあり、さら
に、256Kビツトメモリも試作されるに至り、1M
ビツトメモリの実現も真近い。又、回路技術の進
歩により、アドレスの多重化、電源数の減少等に
より、パツケージのピン数が減少し、メモリ装置
の実装密度を高めたり、ページモードでの動作に
より、メモリ素子自身の動作速度が高まり、その
効用を増長している。このような特質から、最近
の大型、超大型コンピユータの主記憶装置に16ピ
ンの高速16Kビツトメモリが採用され、コンピユ
ータの性能向上に大きく貢献してきた。
主記憶装置と中央処理装置（以下CPUと称
す）との間にはその動作速度の違いを補いCPU
の処理速度を速めるための緩衡記憶装置が介在す
る。これらの相互のデータ交換は数十バイト程度
の固定長の情報ブロツク単位で行なわれることが
多い。又、メモリのスループツトをあげるため、
主記憶装置を構成するメモリカード群を複数個の
バンクに分け、これらに連続した順次アドレスを
割り付け、並列処理を行なわせる“インターリー
ブ”とよばれるシステム構成上の工夫を施し、平
均メモリサイクル時間の短縮や、ページモード動
作による速度の改善がなされている。いずれにし
ても、このようなメモリ素子の採用によるシステ
ムの速度追水には限界が生ずる。しかも高密度実
装を計るため、さらに大容量メモリを採用して
も、取り扱う情報が一連の連続した固定長データ
でることが多いため、ワード数の大きな大容量メ
モリはシステム構成上、不適当となりかねない。
す）との間にはその動作速度の違いを補いCPU
の処理速度を速めるための緩衡記憶装置が介在す
る。これらの相互のデータ交換は数十バイト程度
の固定長の情報ブロツク単位で行なわれることが
多い。又、メモリのスループツトをあげるため、
主記憶装置を構成するメモリカード群を複数個の
バンクに分け、これらに連続した順次アドレスを
割り付け、並列処理を行なわせる“インターリー
ブ”とよばれるシステム構成上の工夫を施し、平
均メモリサイクル時間の短縮や、ページモード動
作による速度の改善がなされている。いずれにし
ても、このようなメモリ素子の採用によるシステ
ムの速度追水には限界が生ずる。しかも高密度実
装を計るため、さらに大容量メモリを採用して
も、取り扱う情報が一連の連続した固定長データ
でることが多いため、ワード数の大きな大容量メ
モリはシステム構成上、不適当となりかねない。
本発明の目的は、前述の主旨に従い、一連の任
意の又は特定の長さの連続したアドレスの情報を
アクセスしうるメモリ装置を提供することにあ
る。
意の又は特定の長さの連続したアドレスの情報を
アクセスしうるメモリ装置を提供することにあ
る。
本発明によるメモリ装置は、Ｍ行×Ｎ行のマト
リクス状に配置されたメモリセルと、Ｍ個の行を
選択するＸデコーダとＮ個の列を選択するＹデコ
ーダと、Ｙデコーダに組み込まれたシフトレジス
タとを持ち、該シフトレジスタはＹデコーダ決定
時のアドレス情報を取り入れ、保持し、その後他
の制御回路によつて生成されるシフトクロツクに
よつて作動し、該シフトレジスタ付Ｙデコーダは
従来の１トランジスタ型センスアンプ及び１対の
Ｉ／Ｏパスによる駆動方式によるメモリ装置に容
易に結合できるため、全く新しい連続したアドレ
スのアクセスが可能であるメモリ装置が得られ
る。
リクス状に配置されたメモリセルと、Ｍ個の行を
選択するＸデコーダとＮ個の列を選択するＹデコ
ーダと、Ｙデコーダに組み込まれたシフトレジス
タとを持ち、該シフトレジスタはＹデコーダ決定
時のアドレス情報を取り入れ、保持し、その後他
の制御回路によつて生成されるシフトクロツクに
よつて作動し、該シフトレジスタ付Ｙデコーダは
従来の１トランジスタ型センスアンプ及び１対の
Ｉ／Ｏパスによる駆動方式によるメモリ装置に容
易に結合できるため、全く新しい連続したアドレ
スのアクセスが可能であるメモリ装置が得られ
る。
又、本発明は複数対のＩ／Ｏパス方式のメモリ
装置にも適用可能である。すなわち、前記、Ｍ行
×Ｎ列のメモリセルマトリクスを選択するそれぞ
れのＸ，Ｙデコーダを備えるメモリ装置におい
て、Ｎ列と選択するＹデコーダへのアドレス情報
を二分割し、一つは、従来方式のＹデコーダへ、
他の一方は複数対のＩ／Ｏパスを選択するシフト
レジスタ対Ｙデコーダへとそれぞれ供給すること
により、前記メモリ装置と同等のメモリ装置が得
られる。
装置にも適用可能である。すなわち、前記、Ｍ行
×Ｎ列のメモリセルマトリクスを選択するそれぞ
れのＸ，Ｙデコーダを備えるメモリ装置におい
て、Ｎ列と選択するＹデコーダへのアドレス情報
を二分割し、一つは、従来方式のＹデコーダへ、
他の一方は複数対のＩ／Ｏパスを選択するシフト
レジスタ対Ｙデコーダへとそれぞれ供給すること
により、前記メモリ装置と同等のメモリ装置が得
られる。
本発明によるメモリ装置はRAS（Row
Address Strobe：行アドレスストローブ）及び
CAS（Column Address Strobe：列アドレスス
トローブ）によ二相クロツク方式における従来の
ページモード動作時に全く新しい機能を実現す
る。通常のページモードは最初RASクロツクの
論理“１”レベルから論理“０”レベルの遷移に
より、メモリが活性化され、Ｘアドレス情報を取
り入れ、まずRAS／CASサイクルが進行し、そ
れぞれＸ，Ｙアドレス情報によつて決定されるメ
モリセルがアクセスされる。この場合、CASは
必ずRASによるＸアドレス情報を取り入れた
後、動作するよう、かつRASに従属して動作す
るような工夫がなされている。いわゆる、これは
GATED CAS動作と呼ばれており、CASは独自
に自走することはない。RAS／CASサイクルで
最初１つの任意のメモリセルがアクセスされた
後、RASを“０”レベル、すなわち活性化状態
に維持し、CASをリセツトし、所要時間経過後
再びCASを“０”レベルに遷移するサイクルを
繰り返す度毎に取り込まれる任意のＹアドレス情
報により列毎に並んだメモリセルを通常の
CAS／CASサイクルよりも高速にアクセス出き
る。又、従来のページモードサイクルにおいて
は、CASサイクル毎にCASサイクル用のCASア
ドレスを外部より供給する必要がある。本発明
は、これらと異なり、ページモードのCASサイ
クルにおいて、CASアドレスを供給する必要の
ない簡易で且つ実用的な新しいメモリ構成を提供
するものである。
Address Strobe：行アドレスストローブ）及び
CAS（Column Address Strobe：列アドレスス
トローブ）によ二相クロツク方式における従来の
ページモード動作時に全く新しい機能を実現す
る。通常のページモードは最初RASクロツクの
論理“１”レベルから論理“０”レベルの遷移に
より、メモリが活性化され、Ｘアドレス情報を取
り入れ、まずRAS／CASサイクルが進行し、そ
れぞれＸ，Ｙアドレス情報によつて決定されるメ
モリセルがアクセスされる。この場合、CASは
必ずRASによるＸアドレス情報を取り入れた
後、動作するよう、かつRASに従属して動作す
るような工夫がなされている。いわゆる、これは
GATED CAS動作と呼ばれており、CASは独自
に自走することはない。RAS／CASサイクルで
最初１つの任意のメモリセルがアクセスされた
後、RASを“０”レベル、すなわち活性化状態
に維持し、CASをリセツトし、所要時間経過後
再びCASを“０”レベルに遷移するサイクルを
繰り返す度毎に取り込まれる任意のＹアドレス情
報により列毎に並んだメモリセルを通常の
CAS／CASサイクルよりも高速にアクセス出き
る。又、従来のページモードサイクルにおいて
は、CASサイクル毎にCASサイクル用のCASア
ドレスを外部より供給する必要がある。本発明
は、これらと異なり、ページモードのCASサイ
クルにおいて、CASアドレスを供給する必要の
ない簡易で且つ実用的な新しいメモリ構成を提供
するものである。
本発明の骨子は、従来のランダム・アクセス・
メモリ（以下RAMと称す）を基本とし、特に二
相クロツクマルチアドレス方式のダイナミツク
RAMのページモードでのメモリセルの高速ラン
ダムアクセス動作を列デコーダにシフトレジスタ
を組み込み、このシフトレジスタによるシフト機
能を有効に活用し、さらに高速にかつ連続した列
方向の番地に割り付けられたメモリセルをアクセ
スできるようにしたことを特徴とするメモリ装置
を提供することにある。それによれば、従来の
RAMにおけるページモードでは、メモリセルの
高速ランダムアクセスを特徴とするが、システム
実装時のアクセス方法は、連続した番地をアクセ
スする確率が非常に高く、その頻度も極めて高い
ため、本メモリ装置の実現は、従来のRAMに比
し、多大な効果を発揮する。すなわち、本メモリ
装置においてはRAS／CASサイクル時、最初、
任意のアドレス情報が取り入れられ、メモリセル
がアクセスされ、と同時にＹアドレス情報をシフ
トレジスタに取り込む。その後、CASクロツク
のみによるページモードに移行するとCASクロ
ツクのみに同期し、発生するシフトクロツクが発
生し、RAS／CASサイクルで取り込まれたＹア
ドレス情報の転送を開始する。シフトレジスタに
よるアドレス情報の転送はCASクロツクのサイ
クル毎に発生する複数個の転送クロツクにより１
ピツト毎になされる。この結果、このページモー
ドでのメモリのアクセスは必ず連続したアドレス
を、従来のＹアドレスバツフアにより取り込ま
れ、得られるＹアドレス情報を必要とせず、アク
セスでき、その所要動作時間を完全に省略出きる
ため、従来のページモードにない全く新しい機能
を生み出し、かつ高速アクセス可能であるという
著しい効果をもたらす。またページモードを使用
しなければ従来のRAMとしての機能をなんら損
なわない。
メモリ（以下RAMと称す）を基本とし、特に二
相クロツクマルチアドレス方式のダイナミツク
RAMのページモードでのメモリセルの高速ラン
ダムアクセス動作を列デコーダにシフトレジスタ
を組み込み、このシフトレジスタによるシフト機
能を有効に活用し、さらに高速にかつ連続した列
方向の番地に割り付けられたメモリセルをアクセ
スできるようにしたことを特徴とするメモリ装置
を提供することにある。それによれば、従来の
RAMにおけるページモードでは、メモリセルの
高速ランダムアクセスを特徴とするが、システム
実装時のアクセス方法は、連続した番地をアクセ
スする確率が非常に高く、その頻度も極めて高い
ため、本メモリ装置の実現は、従来のRAMに比
し、多大な効果を発揮する。すなわち、本メモリ
装置においてはRAS／CASサイクル時、最初、
任意のアドレス情報が取り入れられ、メモリセル
がアクセスされ、と同時にＹアドレス情報をシフ
トレジスタに取り込む。その後、CASクロツク
のみによるページモードに移行するとCASクロ
ツクのみに同期し、発生するシフトクロツクが発
生し、RAS／CASサイクルで取り込まれたＹア
ドレス情報の転送を開始する。シフトレジスタに
よるアドレス情報の転送はCASクロツクのサイ
クル毎に発生する複数個の転送クロツクにより１
ピツト毎になされる。この結果、このページモー
ドでのメモリのアクセスは必ず連続したアドレス
を、従来のＹアドレスバツフアにより取り込ま
れ、得られるＹアドレス情報を必要とせず、アク
セスでき、その所要動作時間を完全に省略出きる
ため、従来のページモードにない全く新しい機能
を生み出し、かつ高速アクセス可能であるという
著しい効果をもたらす。またページモードを使用
しなければ従来のRAMとしての機能をなんら損
なわない。
以下、図面を用いて説明する。
第１図に（Ｍ行×Ｎ列）語×１ビツトのRAM
の構成の一例を示す。RAMはスタテイツク型、
ダイナミツク型、特に後者では一相クロツクある
いは二相クロツクによるマルチアドレス方式の
RAMでもいずれの型、方式においても本発明の
実現は可能である。以下説明には二相クロツクに
よるマルチアドレス方式を用いる。メモリセルは
Ｍ行×Ｎ列のマトリクス１１に配置され、それぞ
れ行及び列はＸ，Ｙデコーダ１２，１４により選
択される。Ｘ，Ｙデコーダ１２，１４にはそれぞ
れＸ，Ｙアドレスバツフア（図示せず）からアド
レスデータが供給される。Ｍ個のＸデコーダ１２
の内、１個のＸデコーダが選ばれると、これに結
合した１行の語線が選ばれ、この語線に連なるＮ
個のメモリセルが同時にアクセスされ、このデー
タがＮ個のセンスアンプへと伝達される。Ｙデコ
ーダ１４はＸアドレスで選択されたＮ個のメモリ
セルの内１個を選択し、入出力回路への切換を行
なう機能を有し、外部からは（Ｍ行×Ｎ列））語
×１ビツトのRAMに見える。さらに、Ｙデコー
ダ１４にはシフトレジスタやその内部に組み入れ
られ、シフトレジスタは最初のRAS／CASサイ
クルで決定されたＹアドレス情報を取り入れ、一
時的に保持し、CASクロツクのみによるページ
モードに移行するときのみCASクロツクに同期
して発生する転送クロツクにより、１ビツトずつ
の転送を行なう機能を有する。従つて、アドレス
バツフアからＹデコーダへのアドレス情報の伝達
がアドレスバツフアの動作を受けることなくシフ
トレジスタによるアドレス生成が行なわれるた
め、従来のページモードでのアクセスより遠く行
なわれることになる。又、ページモードでなけれ
ば、通常のRAMと全く同一の機能を発揮するこ
とは言うまでもない。
の構成の一例を示す。RAMはスタテイツク型、
ダイナミツク型、特に後者では一相クロツクある
いは二相クロツクによるマルチアドレス方式の
RAMでもいずれの型、方式においても本発明の
実現は可能である。以下説明には二相クロツクに
よるマルチアドレス方式を用いる。メモリセルは
Ｍ行×Ｎ列のマトリクス１１に配置され、それぞ
れ行及び列はＸ，Ｙデコーダ１２，１４により選
択される。Ｘ，Ｙデコーダ１２，１４にはそれぞ
れＸ，Ｙアドレスバツフア（図示せず）からアド
レスデータが供給される。Ｍ個のＸデコーダ１２
の内、１個のＸデコーダが選ばれると、これに結
合した１行の語線が選ばれ、この語線に連なるＮ
個のメモリセルが同時にアクセスされ、このデー
タがＮ個のセンスアンプへと伝達される。Ｙデコ
ーダ１４はＸアドレスで選択されたＮ個のメモリ
セルの内１個を選択し、入出力回路への切換を行
なう機能を有し、外部からは（Ｍ行×Ｎ列））語
×１ビツトのRAMに見える。さらに、Ｙデコー
ダ１４にはシフトレジスタやその内部に組み入れ
られ、シフトレジスタは最初のRAS／CASサイ
クルで決定されたＹアドレス情報を取り入れ、一
時的に保持し、CASクロツクのみによるページ
モードに移行するときのみCASクロツクに同期
して発生する転送クロツクにより、１ビツトずつ
の転送を行なう機能を有する。従つて、アドレス
バツフアからＹデコーダへのアドレス情報の伝達
がアドレスバツフアの動作を受けることなくシフ
トレジスタによるアドレス生成が行なわれるた
め、従来のページモードでのアクセスより遠く行
なわれることになる。又、ページモードでなけれ
ば、通常のRAMと全く同一の機能を発揮するこ
とは言うまでもない。
第２図はＹアドレスバツフアからのアドレス信
号を一部分岐し、一方はＹデコーダ１４′へ供給
し、Ｘアドレスのメモリセルデータのうち、Ｌビ
ツト分を選択し、各々をＬ対のＩ／Ｏパスへと伝
達する入出力スイツチ１３を切換える。他の一方
のアドレス信号はシフトレジスタ機能を備えた、
他のＹデコーダ１５へと供給れ、Ｌ対のＩ／Ｏパ
スのうち、任意の一対を選択する機能を有する。
さらに、ページモードへ移行すると、CASクロ
ツクが入る度に生成されるシフトクロツクによ
り、シフトレジスタが動作し、最初のRAS／
CASサイクルで決定され、取り込まれたＹアド
レス情報に従い選択されたＬ組のＩ／Ｏパス対の
内の次の番地から順次選択される。この方式はＬ
ビツト中いずれの番地からでもアクセスでき、か
つ、Ｌビツト以内なら何ビツトでも連続アドレス
がアクセス可能である。また、Ｌビツト以上をア
クセスすることも、Ｌ≦Ｎの条件さえ満足すれば
実現可能であることは言うまでもない。本回路構
成は前記第一例の構成とその基本動作になんら変
りない。
号を一部分岐し、一方はＹデコーダ１４′へ供給
し、Ｘアドレスのメモリセルデータのうち、Ｌビ
ツト分を選択し、各々をＬ対のＩ／Ｏパスへと伝
達する入出力スイツチ１３を切換える。他の一方
のアドレス信号はシフトレジスタ機能を備えた、
他のＹデコーダ１５へと供給れ、Ｌ対のＩ／Ｏパ
スのうち、任意の一対を選択する機能を有する。
さらに、ページモードへ移行すると、CASクロ
ツクが入る度に生成されるシフトクロツクによ
り、シフトレジスタが動作し、最初のRAS／
CASサイクルで決定され、取り込まれたＹアド
レス情報に従い選択されたＬ組のＩ／Ｏパス対の
内の次の番地から順次選択される。この方式はＬ
ビツト中いずれの番地からでもアクセスでき、か
つ、Ｌビツト以内なら何ビツトでも連続アドレス
がアクセス可能である。また、Ｌビツト以上をア
クセスすることも、Ｌ≦Ｎの条件さえ満足すれば
実現可能であることは言うまでもない。本回路構
成は前記第一例の構成とその基本動作になんら変
りない。
第３図は第１図の一実施例において、シフトレ
ジスタYSR付Ｙデコーダ２０、１トランジスタ
形メモリセルMC、及びセンスアンプSAを示し、
これを用い簡単なレジスタ動作を説明する。
RASクロツクの立ち下がりのエツジにてＸアド
レス信号がラツチされ、Ｘアドレスバツフアが動
作すると、アドレス二進符号を生成する。これら
の信号はＸデコーダへと供給され、Ｍ個のＸデコ
ーダのうち一個のＸデコーダを選択する。Ｘデコ
ーダ選択の後、一本のワード線が選択され、それ
に連なるメモリセルが選択され、引き続きメモリ
セル情報がセンスアンプへと伝達され増幅され
る。その後CASクロツクの立ち下がりのエツヂ
にてＹアドレス信号２１がラツチされ、Ｙアドレ
スバツフア、Ｙアドレスデコーダ２０と、一連の
動作が引き続いて起り、Ｘデコーダで選択された
Ｎビツトのメモリセル情報の内Ｙデコーダ２０で
選択された１ビツトが入出力パスＩ／Ｏへとトラ
ンスフアゲートトランジスタTF1，TF2を介して
転送される。通常、デコーダの選択決定は、メモ
リ回路において選択デコーダは内部MOS高レベ
ル（論理レベルで“１”）、非選択デコーダは内部
MOS低レベル（論理レベル“０”）となるよう設
計される。従つて、Ｙデコーダ２０の決定時、Ｎ
ビツトのＹデコーダ２０は１ビツトのみが“１”
で他の残りのデコーダは“０”なる状態にあり、
この状態が最初のRAS／CASサイクルでシフト
レジスタYSRに取り入れられ保持される。その
後、ページモードに移行すると、CASクロツク
に同期したシフトクロツクが生成され、シフトレ
ジスタYSRはこれ以後１ビツトずつ、データの
転送を開始する。これにより、Ｙアドレスデコー
ダの選択、非選択がシフトレジスタYSRに保持
されたデータのみで決まるため、シフトロツクに
よる転送の時刻のみを十分吟味すれば、Ｙアドレ
スバツフアの動作を省略できるため、従来知られ
ているページモードでのアクセス時間の短縮に著
しい効果を発揮できる。
ジスタYSR付Ｙデコーダ２０、１トランジスタ
形メモリセルMC、及びセンスアンプSAを示し、
これを用い簡単なレジスタ動作を説明する。
RASクロツクの立ち下がりのエツジにてＸアド
レス信号がラツチされ、Ｘアドレスバツフアが動
作すると、アドレス二進符号を生成する。これら
の信号はＸデコーダへと供給され、Ｍ個のＸデコ
ーダのうち一個のＸデコーダを選択する。Ｘデコ
ーダ選択の後、一本のワード線が選択され、それ
に連なるメモリセルが選択され、引き続きメモリ
セル情報がセンスアンプへと伝達され増幅され
る。その後CASクロツクの立ち下がりのエツヂ
にてＹアドレス信号２１がラツチされ、Ｙアドレ
スバツフア、Ｙアドレスデコーダ２０と、一連の
動作が引き続いて起り、Ｘデコーダで選択された
Ｎビツトのメモリセル情報の内Ｙデコーダ２０で
選択された１ビツトが入出力パスＩ／Ｏへとトラ
ンスフアゲートトランジスタTF1，TF2を介して
転送される。通常、デコーダの選択決定は、メモ
リ回路において選択デコーダは内部MOS高レベ
ル（論理レベルで“１”）、非選択デコーダは内部
MOS低レベル（論理レベル“０”）となるよう設
計される。従つて、Ｙデコーダ２０の決定時、Ｎ
ビツトのＹデコーダ２０は１ビツトのみが“１”
で他の残りのデコーダは“０”なる状態にあり、
この状態が最初のRAS／CASサイクルでシフト
レジスタYSRに取り入れられ保持される。その
後、ページモードに移行すると、CASクロツク
に同期したシフトクロツクが生成され、シフトレ
ジスタYSRはこれ以後１ビツトずつ、データの
転送を開始する。これにより、Ｙアドレスデコー
ダの選択、非選択がシフトレジスタYSRに保持
されたデータのみで決まるため、シフトロツクに
よる転送の時刻のみを十分吟味すれば、Ｙアドレ
スバツフアの動作を省略できるため、従来知られ
ているページモードでのアクセス時間の短縮に著
しい効果を発揮できる。
第４図はシフトレジスタSR付Ｙデコーダ３０
により、Ｌ対の入出力バスＩ／O1，Ｉ／O1〜
Ｉ／OL，Ｉ／OLを選択して１対のデータバス
DI／Ｏ，DI／Ｏへ結合する方式でシフトレジス
タSRそのものの機能には何ら変わるところはな
く、基本的にはその動作は全く同じである。
TFA，TFBはデコード出力YEOで制御されるト
ランスフアゲートトランジスタである、この方式
は最初のRAS／CASサイクルで取り込まれたＹ
アドレス情報によりＬ対の入出力バスには、既に
メモリセル情報が転送されているので引き続き移
行するページモードでは、上記実施例の方式に比
し、入出力バスへのデータ転送時間が不必要とな
るため、ページモードのアクセス時間がさらに速
くなるという利点を有する。
により、Ｌ対の入出力バスＩ／O1，Ｉ／O1〜
Ｉ／OL，Ｉ／OLを選択して１対のデータバス
DI／Ｏ，DI／Ｏへ結合する方式でシフトレジス
タSRそのものの機能には何ら変わるところはな
く、基本的にはその動作は全く同じである。
TFA，TFBはデコード出力YEOで制御されるト
ランスフアゲートトランジスタである、この方式
は最初のRAS／CASサイクルで取り込まれたＹ
アドレス情報によりＬ対の入出力バスには、既に
メモリセル情報が転送されているので引き続き移
行するページモードでは、上記実施例の方式に比
し、入出力バスへのデータ転送時間が不必要とな
るため、ページモードのアクセス時間がさらに速
くなるという利点を有する。
第５図はｎビツトのシフトレジスタSR0〜SRo
付デコーダの回路構成を示すものである。一般に
MOSダイナミツクRAMのデコーダはNOR論理構
成が採用される。又、シフトレジスタにおいても
二相クロツク、四相クロツク方式によるものが一
般的であり、シフトレジスタの構成はいずれのク
ロツク方式を採用しても可能であるがダイナミツ
クRAMへの導入に際し、一般的に消費電力が少
ないという利点を有する他に、クロツク発生器を
内部に備えているため数多くのクロツク発生可能
でかつ、用途に見合つたクロツクも作りうるとい
う利点をもつため、四相クロツク方式のレジスタ
を用いて説明する。四相駆動のレジスタは一般に
データを取り入れ、評価、保持、転送というサイ
クルで動作する。従つて、デコーダ回路に導入し
た場合、デコーダの決定後ｎ個のデータを取り入
れ、次のメモリサイクル開始後他のデコーダが決
定するまでに、四相クロツクφ１〜φ４を発生す
る制御回路を設け、レジスタを駆動すればよい。
すなわち、本回路の動作は次のようになる。最初
のRAS／CASサイクルでアドレスデコーダD0が
選択されると、D0のNOR出力節点は“１”とな
り、デコーダD1〜Ｄoはすべて“０”となる。こ
の後シフトレジスタ駆動クロツク群φ１〜φ４に
よりNOR出力節点データがラツチ、転送され
る。その後、ページモードへ移行すると、Ｙアド
レスバツフアの駆動は禁止され、シフトレジスタ
駆動クロツク群φ１〜φ４がCASのクロツクに
同期して発生し、各シフトレジスタの出力端子す
なわち次段のデコーダのNOR節点に前段のデコ
ーダの情報が転送され、次段デコーダが選択され
る。この時シフトレジスタ駆動クロツク群φ１〜
φ４のうち、「転送」を担うクロツクはCASクロ
ツクのスタートと同時に発生するように設定すれ
ば従来のアドレスバツフアを駆動する時間を省略
できるため、従来知られているページモードアク
セス時間の短縮に著しい効果を期待できる。さら
には、次のページモードサイクルでは選択すべき
デコーダは次の番地をアクセスすることが明確な
ので、CASクロツク入力時にはＹデコーダの
NOR節点が決定しているようにすることも可能
であり、さらに高速アクセス化が可能である。
付デコーダの回路構成を示すものである。一般に
MOSダイナミツクRAMのデコーダはNOR論理構
成が採用される。又、シフトレジスタにおいても
二相クロツク、四相クロツク方式によるものが一
般的であり、シフトレジスタの構成はいずれのク
ロツク方式を採用しても可能であるがダイナミツ
クRAMへの導入に際し、一般的に消費電力が少
ないという利点を有する他に、クロツク発生器を
内部に備えているため数多くのクロツク発生可能
でかつ、用途に見合つたクロツクも作りうるとい
う利点をもつため、四相クロツク方式のレジスタ
を用いて説明する。四相駆動のレジスタは一般に
データを取り入れ、評価、保持、転送というサイ
クルで動作する。従つて、デコーダ回路に導入し
た場合、デコーダの決定後ｎ個のデータを取り入
れ、次のメモリサイクル開始後他のデコーダが決
定するまでに、四相クロツクφ１〜φ４を発生す
る制御回路を設け、レジスタを駆動すればよい。
すなわち、本回路の動作は次のようになる。最初
のRAS／CASサイクルでアドレスデコーダD0が
選択されると、D0のNOR出力節点は“１”とな
り、デコーダD1〜Ｄoはすべて“０”となる。こ
の後シフトレジスタ駆動クロツク群φ１〜φ４に
よりNOR出力節点データがラツチ、転送され
る。その後、ページモードへ移行すると、Ｙアド
レスバツフアの駆動は禁止され、シフトレジスタ
駆動クロツク群φ１〜φ４がCASのクロツクに
同期して発生し、各シフトレジスタの出力端子す
なわち次段のデコーダのNOR節点に前段のデコ
ーダの情報が転送され、次段デコーダが選択され
る。この時シフトレジスタ駆動クロツク群φ１〜
φ４のうち、「転送」を担うクロツクはCASクロ
ツクのスタートと同時に発生するように設定すれ
ば従来のアドレスバツフアを駆動する時間を省略
できるため、従来知られているページモードアク
セス時間の短縮に著しい効果を期待できる。さら
には、次のページモードサイクルでは選択すべき
デコーダは次の番地をアクセスすることが明確な
ので、CASクロツク入力時にはＹデコーダの
NOR節点が決定しているようにすることも可能
であり、さらに高速アクセス化が可能である。
第６図は四相駆動シフトレジスタを組み込んだ
デコーダの一具体例を示すものであり、第７図の
シフトレジスタ駆動クロツク波形を用い動作を説
明する。今、最初のRAS／CASサイクルでＹア
ドレス情報に従い、ＹアドレスデコーダD0が選
択されているものとする。従つて、各デコーダの
NOR節点はそれぞれD0は“１”に、ＤINＤoは
“０”レベルとなつており、これらの情報がシフ
トレジスタへの入力情報となる。この時、クロツ
クφ１が入ると、各段のシフトレジスタを構成す
るトランジスタQ3がONし、レジスタSR0のトラ
ンジスタQ1はONし、コンデンサC2を充電する。
他のレジスタSR1〜SRoのトランジスタQ1はOFF
する。又、レジスタSR0のトランジスタQ3はON
しコンデンサC3を充電する。クロツクφ２が入
ると、トランジスタQ1，Q2はONしているから、
コンデンサC3の電荷はQ1，Q2を通して放電し、
トランジスタQ4のゲートは接地電位となる。
又、トランジスタQ6はONしコンデンサC5を充電
する。クロツクφ３が入ると、トランジスタQ4
はそのゲートが接地電位のため、OFFしている
からコンデンサC5の電荷はトランジスタQ5を通
し、コンデンサC4へと流入し、コンデンサC4及
びC5の容量比で決定される値に維持される。コ
ンデンサC4及びC5の比はトランジスタQ7を充分
にONさせることのできる値に設定される。又、
トランジスタQ7，Q9はONし、コンデンサC6及び
C7を充電する。クロツクφ４が入るとトランジ
スタQ8はONし、トランジスタQ7のゲートはコン
デンサC5に蓄積されている電荷により、高電位
に維持されているためONし、コンデンサC5，C7
の電荷はトランジスタQ7，Q8を通じて放電し、
コンデンサC7の電位は接地電位となる。又、デ
コーダD1のNOR接点はクロツクφ４が入る前に
予め充電されるよう設定される。以上、四相のク
ロツクによつてｎ個のデコーダの出力はそれぞれ
ｎ個のレジスタの入力情報として取り入れられ、
次の番地にデコーダの直前まで転送されたことに
なる。最初のRAS／CASサイクルに引き続き、
CASクロツクのみのページモードに移行する
と、アドレスバツフアの動作は禁止され、前サイ
クルで取り入れられ、保持される情報のみが、転
送クロツクφ１により次段のレジスタに転送さ
れ、デコーダを決定する。このようにシフトレジ
スタのデコーダへの導入はページモードで連続し
たアドレスをアクセスする場合のメモリ装置にお
いて、アドレスバツフアの動作を省略できるた
め、従来のページモードにない全く新しい高性能
のメモリ装置を提供することが可能となる。以上
の説明には四相クロツクにより駆動されるシフト
レジスタを用いたが、本発明の実現には二相クロ
ツクによつても可能であり、シフトレジスタの回
路形成の種類のいかんを間わない。
デコーダの一具体例を示すものであり、第７図の
シフトレジスタ駆動クロツク波形を用い動作を説
明する。今、最初のRAS／CASサイクルでＹア
ドレス情報に従い、ＹアドレスデコーダD0が選
択されているものとする。従つて、各デコーダの
NOR節点はそれぞれD0は“１”に、ＤINＤoは
“０”レベルとなつており、これらの情報がシフ
トレジスタへの入力情報となる。この時、クロツ
クφ１が入ると、各段のシフトレジスタを構成す
るトランジスタQ3がONし、レジスタSR0のトラ
ンジスタQ1はONし、コンデンサC2を充電する。
他のレジスタSR1〜SRoのトランジスタQ1はOFF
する。又、レジスタSR0のトランジスタQ3はON
しコンデンサC3を充電する。クロツクφ２が入
ると、トランジスタQ1，Q2はONしているから、
コンデンサC3の電荷はQ1，Q2を通して放電し、
トランジスタQ4のゲートは接地電位となる。
又、トランジスタQ6はONしコンデンサC5を充電
する。クロツクφ３が入ると、トランジスタQ4
はそのゲートが接地電位のため、OFFしている
からコンデンサC5の電荷はトランジスタQ5を通
し、コンデンサC4へと流入し、コンデンサC4及
びC5の容量比で決定される値に維持される。コ
ンデンサC4及びC5の比はトランジスタQ7を充分
にONさせることのできる値に設定される。又、
トランジスタQ7，Q9はONし、コンデンサC6及び
C7を充電する。クロツクφ４が入るとトランジ
スタQ8はONし、トランジスタQ7のゲートはコン
デンサC5に蓄積されている電荷により、高電位
に維持されているためONし、コンデンサC5，C7
の電荷はトランジスタQ7，Q8を通じて放電し、
コンデンサC7の電位は接地電位となる。又、デ
コーダD1のNOR接点はクロツクφ４が入る前に
予め充電されるよう設定される。以上、四相のク
ロツクによつてｎ個のデコーダの出力はそれぞれ
ｎ個のレジスタの入力情報として取り入れられ、
次の番地にデコーダの直前まで転送されたことに
なる。最初のRAS／CASサイクルに引き続き、
CASクロツクのみのページモードに移行する
と、アドレスバツフアの動作は禁止され、前サイ
クルで取り入れられ、保持される情報のみが、転
送クロツクφ１により次段のレジスタに転送さ
れ、デコーダを決定する。このようにシフトレジ
スタのデコーダへの導入はページモードで連続し
たアドレスをアクセスする場合のメモリ装置にお
いて、アドレスバツフアの動作を省略できるた
め、従来のページモードにない全く新しい高性能
のメモリ装置を提供することが可能となる。以上
の説明には四相クロツクにより駆動されるシフト
レジスタを用いたが、本発明の実現には二相クロ
ツクによつても可能であり、シフトレジスタの回
路形成の種類のいかんを間わない。
第８図に本発明によるタイミング発生回路の構
成及び第９図にタイミング波形を示し、これを用
いその動作を説明する。RASが“１”レベルか
ら“０”レベルに遷移して、メモリが活性化する
と内部MOSレベルに変換されたRASが上昇す
る。RASを受けて、プリチヤージタイミング
XP0，XP1、及びXP2がリセツトされると共に
RAS0，RAS1，RAS2と順次上昇し、行アドレス
バツフアがアドレス情報に応じて応答する。アド
レスバツフアからのアドレス２進符号が行デコー
ダへ伝達され、行デコーダの選択、非選択の動作
が完了すると、RAが上昇し、選択されたワード
線が駆動され上昇する。その後RAを受けてSEが
上昇し、センスアンプが活性化されると選ばれた
ワード線上に連なるｎ個のメモリセル内容が増幅
されリフレツシユされる。これでRASの活性化
による回路動作は終了する。CASの入力となる
初段のインバータはGATED CAS動作を保証す
るため、通常RASの活性化信号、例えばRAS0等
を受けて動作するよう設定される。従つてRAS0
が上昇し、かつCASが“１”レベルから“０”
レベルへと遷移して初めてCASの活性化が行な
われる。これにより、内部MOSレベル変換され
たCASが上昇する。CASを受けてプリチヤージ
タイミングYP0，YP1，YP2がリセツトされると
共にCAS0，CAS1，CAS2が順次上昇し、列アド
レスバツフアがアドレス情報に応じて応答する。
アドレスバツフアからのアドレス２進符号が列デ
コーダへ伝達され、列デコーダの選択、非選択の
動作が完了すると、REが上昇し、選択まれた列
のデイジツト線とデータ入出力線が接続される。
REを受けてDEが上昇し、出力アンプが活性化さ
れデータ入出力線にあらわれたメモリセルの情報
が増幅され、出力バツフアを介して出力端子へと
伝達される。これでCASによる活性化の動作は
終了する。
成及び第９図にタイミング波形を示し、これを用
いその動作を説明する。RASが“１”レベルか
ら“０”レベルに遷移して、メモリが活性化する
と内部MOSレベルに変換されたRASが上昇す
る。RASを受けて、プリチヤージタイミング
XP0，XP1、及びXP2がリセツトされると共に
RAS0，RAS1，RAS2と順次上昇し、行アドレス
バツフアがアドレス情報に応じて応答する。アド
レスバツフアからのアドレス２進符号が行デコー
ダへ伝達され、行デコーダの選択、非選択の動作
が完了すると、RAが上昇し、選択されたワード
線が駆動され上昇する。その後RAを受けてSEが
上昇し、センスアンプが活性化されると選ばれた
ワード線上に連なるｎ個のメモリセル内容が増幅
されリフレツシユされる。これでRASの活性化
による回路動作は終了する。CASの入力となる
初段のインバータはGATED CAS動作を保証す
るため、通常RASの活性化信号、例えばRAS0等
を受けて動作するよう設定される。従つてRAS0
が上昇し、かつCASが“１”レベルから“０”
レベルへと遷移して初めてCASの活性化が行な
われる。これにより、内部MOSレベル変換され
たCASが上昇する。CASを受けてプリチヤージ
タイミングYP0，YP1，YP2がリセツトされると
共にCAS0，CAS1，CAS2が順次上昇し、列アド
レスバツフアがアドレス情報に応じて応答する。
アドレスバツフアからのアドレス２進符号が列デ
コーダへ伝達され、列デコーダの選択、非選択の
動作が完了すると、REが上昇し、選択まれた列
のデイジツト線とデータ入出力線が接続される。
REを受けてDEが上昇し、出力アンプが活性化さ
れデータ入出力線にあらわれたメモリセルの情報
が増幅され、出力バツフアを介して出力端子へと
伝達される。これでCASによる活性化の動作は
終了する。
以上が二相クロツク・マルチアドレス方式のダ
イナミツクRAMの主たる内部回路の動作の説明
であるが、本発明の回路方式はRASの活性化は
従来と同様であるが、それに続くCASの活性化
に改良を施してある。すなわち、RASの活性化
によりRAS0が上昇し、かつCASが“１”レベル
から“０”レベルに遷移して活性化されるとま
ず、内部MOSレベルに変換されたCASが上昇す
る。CASを受けてプリチヤージタイミングYP0，
YP1，YP2がリセツトされると共にCAS0，
CAS1，CAS2が順次上昇し、列アドレスバツフ
アがアドレス情報に応じて応答する。アドレスバ
ツフアからのアドレス２進符号が列デコーダへ伝
達され、列デコーダの選択、非選択の動作が完了
するとREが上昇する。一方、CASの上昇に伴な
い、CAS0′がCAS0と同時に上昇し、これを受け
てシフトレジスタ駆動クロツクφ４がリセツトさ
れ、φ１が上昇を開始する。クロツクφ４はシフ
トレジスタの最終段のデータ保持用で、かつ、プ
リチヤージを行なう。転送クロツクφ１の上昇に
より前段に保持されるデータが転送されデコーダ
のNOR接点に現われることになるが、最初の
RAS／CASサイクルはデコーダのプリチヤージ
が終了しないようクロツクYP0が設定されるた
め、転送データが“０”であつてもこれをうち消
し誤動作することはない。従つてCAS0′を受けて
上昇を開始するRE′は最初のRAS／CASサイクル
で列アドレスデコーダの決定後、かつ、RASの
活性化後センスアンプの増幅が十分行なわれたこ
とによつて初めて上昇するよう設定されたREの
上昇を受けて上昇を開始する。このことは
RAS／CASサイクル時のCASの自走を防ぐよう
RASクロツクにより制御を受けているのと同
様、シフトレジスタによる列デコーダの選択、非
選択の動作が完了した後、上昇を開始するよう設
定されたRE′もREに制御される。つまり、この
ようなゲート制御により最初のRAS／CASサイ
クルではシフトレジスタ駆動用クロツク群の発生
用として、CAS0と分離したCMS0′によるデイジ
ツト線とデータ入出力線の接続を担うE′の発生
時刻を早めることなく制御できるわけである。
RE′が上昇すると、これを受けて転送クロツクφ
１はリセツトされ、転送を終了する。クロツクφ
１のリセツトにより、クロツクφ２が上昇しRE
は既に上昇を終了しており、最初のRAS／CAS
サイクルで決定した列アドレスデコーダの状態を
レジスタに取り入れることが可能である。クロツ
クφ２はCASのリセツト時刻まで“１”レベル
を維持し、CASのリセツトに同期してリセツト
するよう設定される。又、この時CAS0，
CAS1，CAS2及びREはRASによりリセツトされ
るまで“１”レベルを維持し続ける。と同時にシ
フトレジスタ駆動クロツクφ３は上昇し内部に取
り入れられた情報を保持するよう作用する。さら
に適当な時間をおいた後リセツトされるようワン
シヨツト動作が行なわれ、引き続きクロツクφ４
が上昇しレジスタの情報を保持する。CASによ
るリセツトが行なわれ、所要プリチヤージ期間が
経過した後、再びCASにより活性化されページ
モードサイクルに入ると、クロツクφ４はリセツ
トされるレジスタ内部の情報を十分保持し、転送
クロツクφ１の上昇をまつばかりとなる。再び、
内部MOSレベル変換されたCASが上昇し、これ
を受けてCAS0′が上昇を開始する。CAS0′の上昇
に伴ないクロツクφ１が上昇し最初のRAS／
CASサイクルで取り入れられ、保持されてきた
列デコーダの情報が転送されRAS／CASサイク
ル時に選択された列デコーダの次のアドレスを持
つ列デコーダが選択される。この時CAS0，
CAS1，CAS2及びREはRASに同期して活性化さ
れているためページモードサイクルでの列デコー
ダの選択、非選択の決定はクロツクφ１のみで行
なわれるため、従来のページモードサイクル時の
列デコーダ決定に至るまでの所要時間は列アドレ
スバツフア所要動作時間、すなわち少くとも
CAS1，CAS2クロツク発生回路を省略できるこ
とになり、アクセス時間の短縮に著しい効果をも
たらすことになる。クロツクφ１により列デコー
ダが選択されるとこれをうけてRE′が上昇し、デ
イジツト線とデータ入出力線を接続する。と同時
にクロツクφ１がリセツトされ転送を終了し、ク
ロツクφ２が上昇し、各データの状態を論理情報
として取り込む。クロツクφ２はCASクロツク
によりリセツトされるまで“１”レベルを維持す
るように設定される。RE′の上昇後引き続きDE
が上昇し、データ入出力線にあらわれたメモリセ
ルの情報が増幅され、出力バツフアを介して出力
端子へと伝達される。さらにCASによりリセツ
トされるとクロツクφ３，φ４が引き続き発生
し、先に取り入れた列デコーダ情報を保持するよ
うレジスタを動作させる。これでCASのページ
モードサイクルの全く新しい活性化動作が終了す
る。以後この新しい動作の可能なサイクルは
RASが低レベルを維持できる保証期間内で実行
可能であり、又、このような回路方式は従来の
RAS／CASサイクルにおけるメモリ動作に何ら
支障をきたさないことは明白である。
イナミツクRAMの主たる内部回路の動作の説明
であるが、本発明の回路方式はRASの活性化は
従来と同様であるが、それに続くCASの活性化
に改良を施してある。すなわち、RASの活性化
によりRAS0が上昇し、かつCASが“１”レベル
から“０”レベルに遷移して活性化されるとま
ず、内部MOSレベルに変換されたCASが上昇す
る。CASを受けてプリチヤージタイミングYP0，
YP1，YP2がリセツトされると共にCAS0，
CAS1，CAS2が順次上昇し、列アドレスバツフ
アがアドレス情報に応じて応答する。アドレスバ
ツフアからのアドレス２進符号が列デコーダへ伝
達され、列デコーダの選択、非選択の動作が完了
するとREが上昇する。一方、CASの上昇に伴な
い、CAS0′がCAS0と同時に上昇し、これを受け
てシフトレジスタ駆動クロツクφ４がリセツトさ
れ、φ１が上昇を開始する。クロツクφ４はシフ
トレジスタの最終段のデータ保持用で、かつ、プ
リチヤージを行なう。転送クロツクφ１の上昇に
より前段に保持されるデータが転送されデコーダ
のNOR接点に現われることになるが、最初の
RAS／CASサイクルはデコーダのプリチヤージ
が終了しないようクロツクYP0が設定されるた
め、転送データが“０”であつてもこれをうち消
し誤動作することはない。従つてCAS0′を受けて
上昇を開始するRE′は最初のRAS／CASサイクル
で列アドレスデコーダの決定後、かつ、RASの
活性化後センスアンプの増幅が十分行なわれたこ
とによつて初めて上昇するよう設定されたREの
上昇を受けて上昇を開始する。このことは
RAS／CASサイクル時のCASの自走を防ぐよう
RASクロツクにより制御を受けているのと同
様、シフトレジスタによる列デコーダの選択、非
選択の動作が完了した後、上昇を開始するよう設
定されたRE′もREに制御される。つまり、この
ようなゲート制御により最初のRAS／CASサイ
クルではシフトレジスタ駆動用クロツク群の発生
用として、CAS0と分離したCMS0′によるデイジ
ツト線とデータ入出力線の接続を担うE′の発生
時刻を早めることなく制御できるわけである。
RE′が上昇すると、これを受けて転送クロツクφ
１はリセツトされ、転送を終了する。クロツクφ
１のリセツトにより、クロツクφ２が上昇しRE
は既に上昇を終了しており、最初のRAS／CAS
サイクルで決定した列アドレスデコーダの状態を
レジスタに取り入れることが可能である。クロツ
クφ２はCASのリセツト時刻まで“１”レベル
を維持し、CASのリセツトに同期してリセツト
するよう設定される。又、この時CAS0，
CAS1，CAS2及びREはRASによりリセツトされ
るまで“１”レベルを維持し続ける。と同時にシ
フトレジスタ駆動クロツクφ３は上昇し内部に取
り入れられた情報を保持するよう作用する。さら
に適当な時間をおいた後リセツトされるようワン
シヨツト動作が行なわれ、引き続きクロツクφ４
が上昇しレジスタの情報を保持する。CASによ
るリセツトが行なわれ、所要プリチヤージ期間が
経過した後、再びCASにより活性化されページ
モードサイクルに入ると、クロツクφ４はリセツ
トされるレジスタ内部の情報を十分保持し、転送
クロツクφ１の上昇をまつばかりとなる。再び、
内部MOSレベル変換されたCASが上昇し、これ
を受けてCAS0′が上昇を開始する。CAS0′の上昇
に伴ないクロツクφ１が上昇し最初のRAS／
CASサイクルで取り入れられ、保持されてきた
列デコーダの情報が転送されRAS／CASサイク
ル時に選択された列デコーダの次のアドレスを持
つ列デコーダが選択される。この時CAS0，
CAS1，CAS2及びREはRASに同期して活性化さ
れているためページモードサイクルでの列デコー
ダの選択、非選択の決定はクロツクφ１のみで行
なわれるため、従来のページモードサイクル時の
列デコーダ決定に至るまでの所要時間は列アドレ
スバツフア所要動作時間、すなわち少くとも
CAS1，CAS2クロツク発生回路を省略できるこ
とになり、アクセス時間の短縮に著しい効果をも
たらすことになる。クロツクφ１により列デコー
ダが選択されるとこれをうけてRE′が上昇し、デ
イジツト線とデータ入出力線を接続する。と同時
にクロツクφ１がリセツトされ転送を終了し、ク
ロツクφ２が上昇し、各データの状態を論理情報
として取り込む。クロツクφ２はCASクロツク
によりリセツトされるまで“１”レベルを維持す
るように設定される。RE′の上昇後引き続きDE
が上昇し、データ入出力線にあらわれたメモリセ
ルの情報が増幅され、出力バツフアを介して出力
端子へと伝達される。さらにCASによりリセツ
トされるとクロツクφ３，φ４が引き続き発生
し、先に取り入れた列デコーダ情報を保持するよ
うレジスタを動作させる。これでCASのページ
モードサイクルの全く新しい活性化動作が終了す
る。以後この新しい動作の可能なサイクルは
RASが低レベルを維持できる保証期間内で実行
可能であり、又、このような回路方式は従来の
RAS／CASサイクルにおけるメモリ動作に何ら
支障をきたさないことは明白である。
以上述べたごとく本発明によれば、RAS及び
CASを順次活性化し、選択メモリセルについて
の所要動作が進行するうちに取り入れた列デコー
ダのアドレス情報を取り入れ、いわゆるRAS／
CASサイクルにおける所要動作が完了した後、
RASを活性化したままでCASをリセツトし、必
要なリセツト時間の後、CASを再び活性化する
時先にとり入れた列アドレス情報をもとに従来の
ページモード動作で必要とする列アドレスバツフ
アの動作の介在なしに連続した列アドレスを内部
でシフトレジスタにより生成し、従来よりも高速
にアクセスできる全く新しい機能を有することを
特徴とするメモリ装置が得られることになる。
CASを順次活性化し、選択メモリセルについて
の所要動作が進行するうちに取り入れた列デコー
ダのアドレス情報を取り入れ、いわゆるRAS／
CASサイクルにおける所要動作が完了した後、
RASを活性化したままでCASをリセツトし、必
要なリセツト時間の後、CASを再び活性化する
時先にとり入れた列アドレス情報をもとに従来の
ページモード動作で必要とする列アドレスバツフ
アの動作の介在なしに連続した列アドレスを内部
でシフトレジスタにより生成し、従来よりも高速
にアクセスできる全く新しい機能を有することを
特徴とするメモリ装置が得られることになる。
第１０図は第４図に示す第２の方式に基づく
64Kワード×１ビツチ構成のランダムアクセスメ
モリの一具体例を示し、第１１図にその端子接続
を示す。第１１図においてはA0〜A7はアドレス
入力端子でA0〜A6はフレツシユアドレスであ
り、Din，Doutはデータ入力、データ出力端子で
あり、WEはリードライイトコントロール端子、
Ｎ／Ｃは無接続端子である。本具体例によれば
RAS／CASサイクルでは64Kワード×１ビツト構
成のランダムアクセスメモリとして機能し、本方
式により実現される新しいモード（仮に“シフト
モード”又は“連続アクセスモード”と呼ぶ）で
は、擬似8Kワード×８ビツト構成の高速シーケ
ンシヤルアクセスメモリを実現できるものであ
り、また従来の16ピンパツケージにも収納でき、
機能面、実装面での著しい効用をもたらす。本メ
モリ装置はまずフレツシユサイクルを128回に限
定することから128行×256列のメモリセルアレイ
51を２組配し、それぞれの列にセンスリフレツシ
ユアンプを256個ずつ２組（52）備える。又、ワ
ード線を選択する128個の列デコーダ５３はそれ
ぞれのアレイに１組ずつ配置している。センスリ
フレツシユアンプ５２に増幅されたメモリセル情
報を８組単位でデイジツト線より８組の入出力デ
ータ線５６へと伝達し、切り換える64個の列デコ
ーダ５４を備え、さらに８組の入出力データ線の
うち１組を選択するシフトレジスタ付きの別のデ
コーダ５５を備え、これにより選択された１組の
入出力データ線５６に現われたメモリセル情報を
レベル変換し、外部へと伝達する出力バツフア５
７とを備える。又、行及び列デコーダは行及び列
アドレス信号を受け入れ、内部MOSレベルの二
進アドレス符号へと変換する機能を有する８ビツ
トの行及び列アドレスバツフア５８，５９から与
えられる。さらに以上の主要機能ブロツクの駆動
回路は列アドレスストローブ信号発生回路、列ア
ドレスストローブ信号発生回路、ライト／リード
制御信号発生回路及び書き込みデータ入力バツフ
アとから構成される。このようにマルチアドレス
方式で、しかも単一の5V電源方式の本メモリ装
置は従来の64KRAMとなんら様相を異えること
なく、16ピンバツケージに収納でき、その実装面
での改善の効果は著しい。
64Kワード×１ビツチ構成のランダムアクセスメ
モリの一具体例を示し、第１１図にその端子接続
を示す。第１１図においてはA0〜A7はアドレス
入力端子でA0〜A6はフレツシユアドレスであ
り、Din，Doutはデータ入力、データ出力端子で
あり、WEはリードライイトコントロール端子、
Ｎ／Ｃは無接続端子である。本具体例によれば
RAS／CASサイクルでは64Kワード×１ビツト構
成のランダムアクセスメモリとして機能し、本方
式により実現される新しいモード（仮に“シフト
モード”又は“連続アクセスモード”と呼ぶ）で
は、擬似8Kワード×８ビツト構成の高速シーケ
ンシヤルアクセスメモリを実現できるものであ
り、また従来の16ピンパツケージにも収納でき、
機能面、実装面での著しい効用をもたらす。本メ
モリ装置はまずフレツシユサイクルを128回に限
定することから128行×256列のメモリセルアレイ
51を２組配し、それぞれの列にセンスリフレツシ
ユアンプを256個ずつ２組（52）備える。又、ワ
ード線を選択する128個の列デコーダ５３はそれ
ぞれのアレイに１組ずつ配置している。センスリ
フレツシユアンプ５２に増幅されたメモリセル情
報を８組単位でデイジツト線より８組の入出力デ
ータ線５６へと伝達し、切り換える64個の列デコ
ーダ５４を備え、さらに８組の入出力データ線の
うち１組を選択するシフトレジスタ付きの別のデ
コーダ５５を備え、これにより選択された１組の
入出力データ線５６に現われたメモリセル情報を
レベル変換し、外部へと伝達する出力バツフア５
７とを備える。又、行及び列デコーダは行及び列
アドレス信号を受け入れ、内部MOSレベルの二
進アドレス符号へと変換する機能を有する８ビツ
トの行及び列アドレスバツフア５８，５９から与
えられる。さらに以上の主要機能ブロツクの駆動
回路は列アドレスストローブ信号発生回路、列ア
ドレスストローブ信号発生回路、ライト／リード
制御信号発生回路及び書き込みデータ入力バツフ
アとから構成される。このようにマルチアドレス
方式で、しかも単一の5V電源方式の本メモリ装
置は従来の64KRAMとなんら様相を異えること
なく、16ピンバツケージに収納でき、その実装面
での改善の効果は著しい。
本メモリ装置の一連の動作を第１０図のブロツ
ク図を用いて簡単に説明する。RASクロロツク
の“１”から“０”レベルへの移行により、一連
の所要活性化信号が発生する。まず行アドレス入
力信号が８ケの行アドレスバツフアに取り込ま
れ、内部MOSレベルのアドレス２進符号が生成
される。このアドレスバツフアから生成さる２進
符号のうち７組が行デコーダへと伝達され、行デ
コーダの選択、非選択の動作が行なわれ、又、他
の一組は列デコーダへと伝達される。128個から
成る２組の行デコーダのうちそれぞれ一個が選択
され、行デコーダの選択、非選択を感知して、発
生するワード線駆動クロツクを受けて、これに対
応するワード線が選択され、これに連なるメモリ
セルの情報がデイジツト線センスアンプへと伝達
される。その後ワード線駆動クロツクを受けて、
センスアンプ活性化クロツクによりセンスアンプ
が増幅を開始する。RASクロツクにより一連の
動作の途中行デコーダの選択、非選択が決定され
ないうちにCASクロツクが入る場合、これは
GATED CAS動作と呼ばれCASクロツクによる
所要活性化クロツクの発生が一時遅延される動作
が起る。すなわち、この動作はマルチアドレス方
式のRAMにおいて、必須の機能で、通常はRAS
クロツクによる行デコーダの選択、非選択の決定
後、さらにセンスアンプによる増幅終了を待つ
て、行デコーダの選択、非選択が行なわれるよう
にCASクロツクによる一連の所要活性化クロツ
クが発生するようにしている。
ク図を用いて簡単に説明する。RASクロロツク
の“１”から“０”レベルへの移行により、一連
の所要活性化信号が発生する。まず行アドレス入
力信号が８ケの行アドレスバツフアに取り込ま
れ、内部MOSレベルのアドレス２進符号が生成
される。このアドレスバツフアから生成さる２進
符号のうち７組が行デコーダへと伝達され、行デ
コーダの選択、非選択の動作が行なわれ、又、他
の一組は列デコーダへと伝達される。128個から
成る２組の行デコーダのうちそれぞれ一個が選択
され、行デコーダの選択、非選択を感知して、発
生するワード線駆動クロツクを受けて、これに対
応するワード線が選択され、これに連なるメモリ
セルの情報がデイジツト線センスアンプへと伝達
される。その後ワード線駆動クロツクを受けて、
センスアンプ活性化クロツクによりセンスアンプ
が増幅を開始する。RASクロツクにより一連の
動作の途中行デコーダの選択、非選択が決定され
ないうちにCASクロツクが入る場合、これは
GATED CAS動作と呼ばれCASクロツクによる
所要活性化クロツクの発生が一時遅延される動作
が起る。すなわち、この動作はマルチアドレス方
式のRAMにおいて、必須の機能で、通常はRAS
クロツクによる行デコーダの選択、非選択の決定
後、さらにセンスアンプによる増幅終了を待つ
て、行デコーダの選択、非選択が行なわれるよう
にCASクロツクによる一連の所要活性化クロツ
クが発生するようにしている。
CASクロツクが入ると、列アドレス信号が８
ケの列アドレスバツフアに取り込まれ、内部
MOSレベルのアドレス２進符号が生成される。
このアドレスバツフアから生成される２進符号の
うち、５組が列デコーダへと伝達され列デコーダ
の選択、非選択の動作が行なわれる。他の３組は
８組の入出力データ線のうち選択する別のデコー
ダへと供給される。64個から成る列デコーダは行
アドレスバツフアからの１組の行アドレス２進符
号と５組の列アドレス２進符号とを受け、８組単
位の入出力線と８本ずつのデイジツト線の接続、
非接続の切換を行なう。このデコーダは列デコー
ダバツフア活性化信号が上昇すると選択された列
デコーダに接続される８組のデイジツト線が８組
の入出力データ線に接続され、メモリセル情報が
入出力データ線に伝達される。入出力データ線に
接続される８組のデータアンプが活性化され、信
号増幅が行なわれる。８組の入出力データ線の１
組を選択し、出力バツフアに接続するシフトレジ
スタ内蔵のデコーダの選択、非選択動作はこの時
点で既に行なわれており、選択された入出力デー
タ線のレベルがそのまま出力バツフアに伝達され
ている。次に出力バツフア活性化信号が上昇し、
データ出力端子に選択メモリセルの情報があらわ
れる。その後、RAS及びCASが“０”から
“１”レベルへと移行し、通常のRAS／CASサイ
クルを終了する。シフトレジスタ内蔵の８組の入
出力データ線選択デコーダはCASクロツクによ
り生成される内部クロツクにより各サイクル毎に
このデコーダの選択、非選択の情報をシフトレジ
スタに取り込み、通常のRAS／CASサイクルが
続く限り、その度情報を取り込み更新する。
RAS／CASサイクルに続き、この新しい連続ア
クセスモードサイクル、すなわち、RASを
“０”レベルに維持し、CASクロツクのみのサイ
クルに移行すると、RASクロツクにより生成さ
れる内部クロツクにより作動するセンスアンプと
デイジツト線と入出力データ線を接続する列デコ
ーダ及び８組の入出力データ線に接続されるデー
タアンプが活性化状態で維持されるため、メモリ
セル情報は、８組の入出力線を選択するデコーダ
の直前まで選択メモリセルの情報が伝達された状
態を維持する。従つて、RAS／CASサイクルか
らCASクロツクのみの連続アクセスモードに入
ると、RAS／CASサイクルでの入出力データ線
選択デコーダの選択、非選択状態が内蔵シフトレ
ジスタに取り込まれ、RAS／CASサイクルでの
選択メモリセルから始まる同じワード線上の連続
８個のメモリセルについて、連続アクセスモード
でアクセスできる。連続アクセスモードではシフ
トレジスタの転送、８ビツトデコーダ及び出力バ
ツフアの活性化だけを必要とする。これにより、
RAS／CASサイクルに続く新しい連続アクセス
モードでは、従来のページモードより高速で連続
した８ビツトのアドレスのメモリセル情報をアク
セスすること可能なばかりか、内部で連続したア
ドレスを生成する機能を有するため、第１２図ｂ
に同図ａの従来例の場合と対比して示すように、
このモードでの列アドレス情報の供給不要という
動作条件を緩和する余剰効果も発生する。
ケの列アドレスバツフアに取り込まれ、内部
MOSレベルのアドレス２進符号が生成される。
このアドレスバツフアから生成される２進符号の
うち、５組が列デコーダへと伝達され列デコーダ
の選択、非選択の動作が行なわれる。他の３組は
８組の入出力データ線のうち選択する別のデコー
ダへと供給される。64個から成る列デコーダは行
アドレスバツフアからの１組の行アドレス２進符
号と５組の列アドレス２進符号とを受け、８組単
位の入出力線と８本ずつのデイジツト線の接続、
非接続の切換を行なう。このデコーダは列デコー
ダバツフア活性化信号が上昇すると選択された列
デコーダに接続される８組のデイジツト線が８組
の入出力データ線に接続され、メモリセル情報が
入出力データ線に伝達される。入出力データ線に
接続される８組のデータアンプが活性化され、信
号増幅が行なわれる。８組の入出力データ線の１
組を選択し、出力バツフアに接続するシフトレジ
スタ内蔵のデコーダの選択、非選択動作はこの時
点で既に行なわれており、選択された入出力デー
タ線のレベルがそのまま出力バツフアに伝達され
ている。次に出力バツフア活性化信号が上昇し、
データ出力端子に選択メモリセルの情報があらわ
れる。その後、RAS及びCASが“０”から
“１”レベルへと移行し、通常のRAS／CASサイ
クルを終了する。シフトレジスタ内蔵の８組の入
出力データ線選択デコーダはCASクロツクによ
り生成される内部クロツクにより各サイクル毎に
このデコーダの選択、非選択の情報をシフトレジ
スタに取り込み、通常のRAS／CASサイクルが
続く限り、その度情報を取り込み更新する。
RAS／CASサイクルに続き、この新しい連続ア
クセスモードサイクル、すなわち、RASを
“０”レベルに維持し、CASクロツクのみのサイ
クルに移行すると、RASクロツクにより生成さ
れる内部クロツクにより作動するセンスアンプと
デイジツト線と入出力データ線を接続する列デコ
ーダ及び８組の入出力データ線に接続されるデー
タアンプが活性化状態で維持されるため、メモリ
セル情報は、８組の入出力線を選択するデコーダ
の直前まで選択メモリセルの情報が伝達された状
態を維持する。従つて、RAS／CASサイクルか
らCASクロツクのみの連続アクセスモードに入
ると、RAS／CASサイクルでの入出力データ線
選択デコーダの選択、非選択状態が内蔵シフトレ
ジスタに取り込まれ、RAS／CASサイクルでの
選択メモリセルから始まる同じワード線上の連続
８個のメモリセルについて、連続アクセスモード
でアクセスできる。連続アクセスモードではシフ
トレジスタの転送、８ビツトデコーダ及び出力バ
ツフアの活性化だけを必要とする。これにより、
RAS／CASサイクルに続く新しい連続アクセス
モードでは、従来のページモードより高速で連続
した８ビツトのアドレスのメモリセル情報をアク
セスすること可能なばかりか、内部で連続したア
ドレスを生成する機能を有するため、第１２図ｂ
に同図ａの従来例の場合と対比して示すように、
このモードでの列アドレス情報の供給不要という
動作条件を緩和する余剰効果も発生する。
このように本発明により得られるメモリ装置は
従来16ピン実装の64Kワード×１ピツトのランダ
ムアクセスメモリと、RAS／CASサイクルでは
完全コンパチブルであるばかりでなく、従来のペ
ージモードに代わる新しい連続アクセスモードサ
イクルを実現し、そのアクセス時間を半減すると
いう著しい効用を生み出し、さらに連続アドレス
を外部より供給する必要がないという使用上の簡
易を特徴とする画期的なものといえる。
従来16ピン実装の64Kワード×１ピツトのランダ
ムアクセスメモリと、RAS／CASサイクルでは
完全コンパチブルであるばかりでなく、従来のペ
ージモードに代わる新しい連続アクセスモードサ
イクルを実現し、そのアクセス時間を半減すると
いう著しい効用を生み出し、さらに連続アドレス
を外部より供給する必要がないという使用上の簡
易を特徴とする画期的なものといえる。
第１図及び第２図は本発明の第１、第２の実施
例を示すブロツク図であり、第３図及び第４図は
各々の例に基づくシフトレジスタによる駆動方式
を示す図である。第５図はシフトレジスタ及びデ
コーダの組み合せを示す図であり、第６図は一般
的な四相駆動のシフトレジスタを採用した場合の
デコーダであり、第７図はこのシフトレジスタを
駆動する基本クロツク波形図である。第８図は本
発明を従来一般的な二相クロツク方式のRAMに
導入した場合のタイミング発生回路の構成を示す
図であり、第９図はそれに基づくタイミング波形
図である。第１０図は本発明を16ピンマルチアド
レス方式の64Kワード×１ビツトRAMに導入し
た場合のブロツク図であり、第１１図はそのピン
配置を示す図である。第１２図ａ，ｂは第１０図
に示す新方式RAMの従来のページモードと新し
い“シフトモード”サイクルのタイング波形の違
いを示す図である。 図中の符号、Q1〜Q12……MOSトランジスタ、
C1〜C9……コンデンサ。
例を示すブロツク図であり、第３図及び第４図は
各々の例に基づくシフトレジスタによる駆動方式
を示す図である。第５図はシフトレジスタ及びデ
コーダの組み合せを示す図であり、第６図は一般
的な四相駆動のシフトレジスタを採用した場合の
デコーダであり、第７図はこのシフトレジスタを
駆動する基本クロツク波形図である。第８図は本
発明を従来一般的な二相クロツク方式のRAMに
導入した場合のタイミング発生回路の構成を示す
図であり、第９図はそれに基づくタイミング波形
図である。第１０図は本発明を16ピンマルチアド
レス方式の64Kワード×１ビツトRAMに導入し
た場合のブロツク図であり、第１１図はそのピン
配置を示す図である。第１２図ａ，ｂは第１０図
に示す新方式RAMの従来のページモードと新し
い“シフトモード”サイクルのタイング波形の違
いを示す図である。 図中の符号、Q1〜Q12……MOSトランジスタ、
C1〜C9……コンデンサ。
Claims (1)
- 【特許請求の範囲】 １ メモリセルアレイ、行アドレスレコーダ回路
および列デコーダ回路を有し、行ストローブ信号
の活性化に応答してアドレス端子を介して取りこ
んだ行アドレス信号によつて行の選択を行ない、
行ストローブ信号の活性化した状態で列ストロー
ブ信号を活性化することによつて前記アドレス端
子を介して取りこんだ列アドレス信号によつて列
の選択を行なうメモリ回路において、メモリセル
アレイの各列と出力回路との間にそれぞれ列選択
回路と、行ストローブ信号を活性化したまま列ス
トローブ信号を変化させることに対応して上記各
列の列選択回路を１つづつ順次選択付勢する制御
回路とを設けたことを特徴とするメモリ回路。 ２ 上記制御回路は該アレイの各列に対応し各出
力がその列の列選択回路の制御に用いられるシフ
ト段を複数有するシストレジスタと、上記行スト
ローブ信号が活性化した状態で列ストローブ信号
が活性と非活性状態を繰り返す毎にシフトクロツ
クを発生する手段とを有し、該シフトクロツクに
よつて上記シフトレジスタのシフト動作を制御す
るようにしたことを特徴とする特許請求の範囲第
１項に記載のメモリ回路。 ３ 上記シフトレジスタは上記列デコーダによつ
て指定された列に対応する列選択回路から順次連
続的に列選択回路を付勢することを特徴とする特
許請求の範囲第２項に記載のメモリ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10085080A JPS5727477A (en) | 1980-07-23 | 1980-07-23 | Memory circuit |
| DE8181105827T DE3176967D1 (en) | 1980-07-23 | 1981-07-23 | Memory device |
| EP85103712A EP0162234A3 (en) | 1980-07-23 | 1981-07-23 | Memory device |
| US06/286,398 US4429375A (en) | 1980-07-23 | 1981-07-23 | Consecutive addressing of a semiconductor memory |
| EP81105827A EP0045063B1 (en) | 1980-07-23 | 1981-07-23 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10085080A JPS5727477A (en) | 1980-07-23 | 1980-07-23 | Memory circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60208188A Division JPS6177195A (ja) | 1985-09-20 | 1985-09-20 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5727477A JPS5727477A (en) | 1982-02-13 |
| JPS6118837B2 true JPS6118837B2 (ja) | 1986-05-14 |
Family
ID=14284790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10085080A Granted JPS5727477A (en) | 1980-07-23 | 1980-07-23 | Memory circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4429375A (ja) |
| EP (1) | EP0045063B1 (ja) |
| JP (1) | JPS5727477A (ja) |
| DE (1) | DE3176967D1 (ja) |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4344156A (en) * | 1980-10-10 | 1982-08-10 | Inmos Corporation | High speed data transfer for a semiconductor memory |
| JPS57117168A (en) * | 1981-01-08 | 1982-07-21 | Nec Corp | Memory circuit |
| JPS57150190A (en) * | 1981-02-27 | 1982-09-16 | Hitachi Ltd | Monolithic storage device |
| US4577282A (en) | 1982-02-22 | 1986-03-18 | Texas Instruments Incorporated | Microcomputer system for digital signal processing |
| US4491910A (en) * | 1982-02-22 | 1985-01-01 | Texas Instruments Incorporated | Microcomputer having data shift within memory |
| JPS581891A (ja) * | 1982-04-23 | 1983-01-07 | Hitachi Ltd | モノリシツク記憶装置 |
| JPS5930295A (ja) * | 1982-08-12 | 1984-02-17 | Fujitsu Ltd | 半導体メモリのアクセス方式 |
| US4484308A (en) * | 1982-09-23 | 1984-11-20 | Motorola, Inc. | Serial data mode circuit for a memory |
| JPS5975490A (ja) * | 1982-10-22 | 1984-04-28 | Hitachi Ltd | 半導体記憶装置 |
| JPS59180870A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6010493A (ja) * | 1983-06-29 | 1985-01-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6072020A (ja) * | 1983-09-29 | 1985-04-24 | Nec Corp | デュアルポ−トメモリ回路 |
| JPS60117492A (ja) * | 1983-11-29 | 1985-06-24 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60136086A (ja) * | 1983-12-23 | 1985-07-19 | Hitachi Ltd | 半導体記憶装置 |
| US4688197A (en) * | 1983-12-30 | 1987-08-18 | Texas Instruments Incorporated | Control of data access to memory for improved video system |
| US5163024A (en) * | 1983-12-30 | 1992-11-10 | Texas Instruments Incorporated | Video display system using memory with parallel and serial access employing serial shift registers selected by column address |
| JPS60236184A (ja) * | 1984-05-08 | 1985-11-22 | Nec Corp | 半導体メモリ |
| JPS6167154A (ja) * | 1984-09-11 | 1986-04-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6194290A (ja) * | 1984-10-15 | 1986-05-13 | Fujitsu Ltd | 半導体メモリ |
| EP0179605B1 (en) * | 1984-10-17 | 1992-08-19 | Fujitsu Limited | Semiconductor memory device having a serial data input circuit and a serial data output circuit |
| JPS61104391A (ja) * | 1984-10-23 | 1986-05-22 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61160898A (ja) * | 1985-01-05 | 1986-07-21 | Fujitsu Ltd | 半導体記憶装置 |
| EP0523760B1 (en) * | 1985-01-22 | 1997-06-04 | Texas Instruments Incorporated | Serial accessed semiconductor memory |
| JPS61227289A (ja) * | 1985-03-30 | 1986-10-09 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61239491A (ja) * | 1985-04-13 | 1986-10-24 | Fujitsu Ltd | 電子装置 |
| JPS6221357A (ja) * | 1985-07-22 | 1987-01-29 | Toshiba Corp | メモリシステム |
| JPS62117187A (ja) * | 1985-11-15 | 1987-05-28 | Mitsubishi Electric Corp | ２ポ−ト半導体記憶装置 |
| JPH0642313B2 (ja) * | 1985-12-20 | 1994-06-01 | 日本電気株式会社 | 半導体メモリ |
| JPS62194561A (ja) * | 1986-02-21 | 1987-08-27 | Toshiba Corp | 半導体記憶装置 |
| US4800530A (en) * | 1986-08-19 | 1989-01-24 | Kabushiki Kasiha Toshiba | Semiconductor memory system with dynamic random access memory cells |
| KR960001106B1 (ko) * | 1986-12-17 | 1996-01-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 메모리 |
| DE3742514A1 (de) * | 1986-12-24 | 1988-07-07 | Mitsubishi Electric Corp | Variable verzoegerungsschaltung |
| JP2982902B2 (ja) * | 1987-06-16 | 1999-11-29 | 三菱電機株式会社 | 半導体メモリ |
| JPS6468851A (en) * | 1987-09-09 | 1989-03-14 | Nippon Electric Ic Microcomput | Semiconductor integrated circuit |
| US4825410A (en) * | 1987-10-26 | 1989-04-25 | International Business Machines Corporation | Sense amplifier control circuit |
| US5034917A (en) * | 1988-05-26 | 1991-07-23 | Bland Patrick M | Computer system including a page mode memory with decreased access time and method of operation thereof |
| JPH04176088A (ja) * | 1990-10-26 | 1992-06-23 | Hitachi Micom Syst:Kk | 半導体記憶装置 |
| JP3992757B2 (ja) * | 1991-04-23 | 2007-10-17 | テキサス インスツルメンツ インコーポレイテツド | マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム |
| GB2259589A (en) * | 1991-09-12 | 1993-03-17 | Motorola Inc | Self - timed random access memories |
| JPH07248958A (ja) * | 1994-03-14 | 1995-09-26 | Fujitsu Ltd | メモリ制御方式 |
| US5526316A (en) * | 1994-04-29 | 1996-06-11 | Winbond Electronics Corp. | Serial access memory device |
| US5666494A (en) * | 1995-03-31 | 1997-09-09 | Samsung Electronics Co., Ltd. | Queue management mechanism which allows entries to be processed in any order |
| US5638534A (en) * | 1995-03-31 | 1997-06-10 | Samsung Electronics Co., Ltd. | Memory controller which executes read and write commands out of order |
| TW388982B (en) * | 1995-03-31 | 2000-05-01 | Samsung Electronics Co Ltd | Memory controller which executes read and write commands out of order |
| KR0156969B1 (ko) * | 1995-05-15 | 1998-12-01 | 김주용 | 버스트 페이지 억세스 장치 |
| US6043684A (en) * | 1995-12-20 | 2000-03-28 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
| US5835970A (en) * | 1995-12-21 | 1998-11-10 | Cypress Semiconductor Corp. | Burst address generator having two modes of operation employing a linear/nonlinear counter using decoded addresses |
| US6411140B1 (en) | 1995-12-20 | 2002-06-25 | Cypress Semiconductor Corporation | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
| US5903174A (en) * | 1995-12-20 | 1999-05-11 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew among input signals within an integrated circuit |
| US6115321A (en) * | 1997-06-17 | 2000-09-05 | Texas Instruments Incorporated | Synchronous dynamic random access memory with four-bit data prefetch |
| US5889416A (en) * | 1997-10-27 | 1999-03-30 | Cypress Semiconductor Corporation | Symmetrical nand gates |
| US6097222A (en) * | 1997-10-27 | 2000-08-01 | Cypress Semiconductor Corp. | Symmetrical NOR gates |
| US6240047B1 (en) | 1998-07-06 | 2001-05-29 | Texas Instruments Incorporated | Synchronous dynamic random access memory with four-bit data prefetch |
| KR102468291B1 (ko) * | 2018-04-30 | 2022-11-21 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3857046A (en) * | 1970-11-04 | 1974-12-24 | Gen Instrument Corp | Shift register-decoder circuit for addressing permanent storage memory |
| NL7309642A (nl) * | 1973-07-11 | 1975-01-14 | Philips Nv | Geintegreerd geheugen. |
| US3969706A (en) * | 1974-10-08 | 1976-07-13 | Mostek Corporation | Dynamic random access memory misfet integrated circuit |
| US4120048A (en) * | 1977-12-27 | 1978-10-10 | Rockwell International Corporation | Memory with simultaneous sequential and random address modes |
| DE2948159C2 (de) * | 1979-11-29 | 1983-10-27 | Siemens AG, 1000 Berlin und 8000 München | Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen |
-
1980
- 1980-07-23 JP JP10085080A patent/JPS5727477A/ja active Granted
-
1981
- 1981-07-23 EP EP81105827A patent/EP0045063B1/en not_active Expired
- 1981-07-23 DE DE8181105827T patent/DE3176967D1/de not_active Expired
- 1981-07-23 US US06/286,398 patent/US4429375A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3176967D1 (en) | 1989-02-09 |
| EP0045063B1 (en) | 1989-01-04 |
| EP0045063A3 (en) | 1982-02-10 |
| US4429375A (en) | 1984-01-31 |
| EP0045063A2 (en) | 1982-02-03 |
| JPS5727477A (en) | 1982-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6118837B2 (ja) | ||
| US4685089A (en) | High speed, low-power nibble mode circuitry for dynamic memory | |
| US4567579A (en) | Dynamic memory with high speed nibble mode | |
| US6144615A (en) | Synchronous dynamic random access memory | |
| US4733376A (en) | Semiconductor memory device having serial data input circuit and serial data output circuit | |
| KR100206063B1 (ko) | 동기 낸드 디램 구조 | |
| US4562555A (en) | Semiconductor memory device | |
| US6038184A (en) | Semiconductor memory device having internal timing generator shared between data read/write and burst access | |
| US6301185B1 (en) | Random access memory with divided memory banks and data read/write architecture therefor | |
| US4422160A (en) | Memory device | |
| US4754433A (en) | Dynamic ram having multiplexed twin I/O line pairs | |
| EP0388175B1 (en) | Semiconductor memory device | |
| US5317540A (en) | Semiconductor memory device | |
| US5654912A (en) | Semiconductor memory device with reduced read time and power consumption | |
| US5383160A (en) | Dynamic random access memory | |
| EP0062547A2 (en) | Memory circuit | |
| US4354259A (en) | Semiconductor memory device having improved column selection structure | |
| EP0162234A2 (en) | Memory device | |
| US4485461A (en) | Memory circuit | |
| JPH0158596B2 (ja) | ||
| JP2567177B2 (ja) | 半導体記憶装置 | |
| JPH11250659A (ja) | バンク選択可能なｙデコーダ回路および動作方法 | |
| JPH0316083A (ja) | 半導体メモリ装置 | |
| JPS6145482A (ja) | 半導体記憶装置 |