JPS6010493A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、半導体記憶装置に関し、特に簡単な回路構成
によシ各メモリセルをシリアルにかつ高速度でアクセス
できるようにした記憶装置に関する。

技術の背景 例えばダイナミックランダムアクセスメモリ等の半導体
記憶装置においては、オートリフレッシュ時能あるいは
ニブルモードによる読み出し機能等が設けられたものが
あシ、これらの機能を実現するためには各メモリセルの
データを順次シリアルにアクセスする機能が必要とされ
る。そして、この場合、シリアルアクセスは高速度で行
なわれることが必要であると共に、シリアルアクセスの
ために使用される回路部分が少なくしたがってシリアル
アクセス時における消費電力が少ないことが必要とされ
る。

従来技術と問題点 従来、オートリ７レツシニ機能を有するタ゛イナミック
ランダムアクセスメモリ装置においては、オートリフレ
ッシュ時はリフレッシュアドレスカウンタ出力をアドレ
ス切換回路を介して通常動作用のアドレスバッファに入
力し、さらにローデコーダすなわちワードデコーダによ
って目的とする１本のワード線を選択してリフレッシュ
動作を行なっていた。

ところが、このような従来形のメモリ装置においては、
オートリフレ、シネ時にも通常の動作と同様にアドレス
切換回路、アドレスバッファおよびローデコーダを動作
させていたため、オートリフレッシ−のためにかなシの
電力を消費し、かつオートリフレッシ−動作の速度を通
常のアクセス動作の速度より高速化することは不可能と
カリ、したがりて、記憶装置全体の動作速度をよシ高速
化することが不可能であるという不都合があった。

また、シリアルアクセスを行なうメモリ装置としてニゾ
ルモードによる動作が可能なものがあるが、従来形のニ
ブルモード機能を有するメモリ装置においては、複数の
メモリセルからのデータを複数本のデータバスを介して
データレジスタに並列に転送し、このデータレジスタに
格納された複数ビットのデータをシリアルに出力してい
た。

しかしながら、このようなメモリ装置においては、１回
のアクセスによって読み出されるデータのビット数を多
くする必要がある場合には、データバスの本数およびデ
ータレジスタのビット数ヲ増大する必要があシ、ハード
ウェア量が極めて多くなるという不都合があった。

発明の目的 本発明の目的は、前述の従来形における問題点に鑑み、
半導体記憶装置において、アドレスデコーダと並列的に
シフトレジスタを設は該シフトレジスタから順次選択信
号を印加するという病態に基づき、簡単な回路構成によ
り、シリアルアクセスが高速度で行なわれるようにする
と共にシリアルアクセス時の消費電力を軽減することに
おる。

発明の構成 そしてこの目的は、本発明によれば、行選択線および列
選択線を選択してメモリセルを選択することによりデー
タの入出力を行なう構成を具備し、少なくとも行選択線
または列選択線の一方を順次選択するシフトレジスタを
設けることによシメモリセルのデータをシリアルに入力
及び／又は出力できるようにしたことを特徴とする半導
体記憶装置を提供することによって達成される。

発明の実施例 以下図面によシ本発明の実施例を従来例と比較しながら
説明する。

第１図は、従来形のオートリフレッシュ機能を有するダ
イナミックランダムアクセスメモリの構成を部分的に示
す。同図において、メモリセルアレイ１は複数のワード
線ＷＬおよび複数のビット線ＢＬの交差部に配列された
複数のメモリセルＭｅによって構成されたものである。

２はワード線を選択するローデコーダ、３はローデコー
ダ２に反転および非反転アドレス信号Ａ、＾を入力する
アドレスバッファ、４はローデコーダ２にワードドライ
ブ信号ＷＤを印加するワードドライブ回路である。５は
アドレス切換回路、６はローイネーブル回路、７はり７
レツシ一イネーブル回路で１１７．８はリフレッシュア
ドレスカウンタである０なお１第１図においては、コラ
ムデコーダその他の部分は省略されている。

第１図において、通常のアクセス動作の場合は、ローア
ドレスストローブ信号ＲＡＳが低レベルになシ、ローイ
ネーブル回路６からワードドライブ回路４およびアドレ
スバッファ３にローイネーブル信号ＲＦ　ｒ　Ｒ”２が
印加される。この時、リフＶヮシュ信号ＲＦＳ）ｌは高
レベルとなっておシ、リフレッ泳イネーブル回路７から
はりフレッシェイネーブル信号ＲＥＦ　、　ＲＥＦは出
力されない。このため、アドレス切シ換え回路５は外部
アドレス信号へ〇。

をアドレスバッファ３に入力するように切シ換えられて
いる。そして、アドレスバッファ３はこの入力された外
部アドレス信号ＡＥＸＴの各ビットの非反転および反転
アドレス信号Ａ、Ａをローデコーダ２に入力する。また
、ローイネーブル信号ＲＢ。

ＲＥによってワードドライブ回路４が作動しワードドラ
イブ信号ＷＤを発生してローデコーダ２に入力する。ロ
ーデコーダ２は入力された非反転および反転アドレス信
号Ａ、Ａをデコードしてワード線ＷＬを選択し、選択さ
れたワード線ＷＬにワードドライブ信号ＷＤを印加する
。これにょシ、選択されたワード線ＷＬと図示しないコ
ラムデコーダ等によって選択されたビット線ＢＬとに接
続されたメモリセルＭＣにアクセスが行なわれる。

これに対して、オートリフレッシュ時はりフレッシー信
号ＲＦＳＨが低レベルになる。これＫよシ、ワードドラ
イブ回路４およびアドレスバッファ３は前記と同様の動
作を行なうが、リフレッシュイネーブル回路７はリフレ
ッシュ信号ＲＦＳＨが低レベルであるためリフレッシュ
イネーブル信号ＲＦＥ。

ＲＦＥをアクティブにしてアドレス切シ換え回路５に印
加する。これによシ、アドレス切シ換え回路５はリフレ
ッシュアドレスカウンタ８からのリフレッシュアドレス
Ａゆ、ヲアドレスパッファ３に入力するように切シ換え
られる。したがって、アドレスバッファ３はリフレッシ
ュアドレスＡＲ１！Ｆ’の各ビットの非反転および反転
アドレス信号Ａ、Ａを作成してローデコーダ２に印加す
る。リフレッ江アドレスカウンタ８はリフレッシュアド
レス信号Ａよ、を順次更新しているため、ローデコーダ
２によって各ワード線ＷＬが順次選択され、ワード線ご
とにリフレッシュ動作が行なわれる。

ところが、第１図の従来形の記憶装置においては、オー
トリフレ、シ一時にも通常の動作と同様にアドレス切換
回路５、アドレスバッファ３およびローデコーダ２等を
動作させていたため前述のような不都合があった。

第２図は、このような従来形の不都合を解消するために
考案された本発明の１実施例に係わる半導体記憶装置を
部分的に示す。同図において、メモリセルアレイ１、ア
ドレスバッファ３およびりフレッシュイネーブル回路７
は第１図の装置に用いられているものと同じでアシ同一
参照数字で示されている。参照数字９は、ローデコーダ
およびリフレッシュアドレスレジスタとしてのシフトレ
ジスタを含む語選択回路である。ワードドライブ回路１
０は、ローイネーブル回路１１から入力されるローイネ
ーブル信号ＲＥ　、　ＲＥの他にリフレッシュイネーブ
ル回路７から入力されるリフレッシ−イネーブル信号Ｒ
ＦＥ　、　ＲＦＥによりて制御され、語選択回路９にワ
ードドライブ信号ＷＤを供給するものである。また、ロ
ーイネーブル回路１１は、ローアドレスストローブ信号
ＲＡＳの入力に応じてローイネーブル信号ＲＥ　、　Ｒ
Ｅを出力するものである。なお、語選択回路９内のりフ
レッシーアドレスレジスタはローデコーダと並列的に設
けられておシ、例えばワード線ＷＬと同じ段数を有し各
段が各々のワード線に対応している。そして、該リフレ
ッシエアドレスレジスタはいわゆるリングカウンタ形式
で動作し、全ビットのうちで１ビ、トのみが＠１＃であ
シ他はすべて′０＃となっている。この＠１＃でおる１
ビツトによって目的とする１本のワード線を順次選択す
ることによジオ−トリフレッシュ動作を行なう。

第２図の記憶装置においては、通常のアクセス動作が行
表われる場合には、ローアドレスストローブ信号ＲＡＳ
が低レベルにされ、リフレアシ瓢信・・−号ＲＦＳ１１
は高レベルに保持される。これによシ、ローイネーブル
回路１１からローイネーブル信号ＲＫ　、　Ｒｇが出力
されてワードドライブ回路１０およびアドレスバッファ
３に印加される。これによシ、アドレスバッファ３が活
性化され、該アドレスバッファ３に入力される外部アド
レス信号ＡＥＸＴの各ビットに対応する非反転および反
転アドレス信号Ａ、Ａが作成されて語選択回路９に入力
される。また、ワードドライブ回路１０も活性化されて
ワードドライブ信号ＷＤが作成され語選択回路９に印加
される。語選択回路９において内部のローデコーダが入
力された非反転および反転アドレス信号Ａ、Ａをデコー
ドし、１本のワード線ＷＬを選択して該ワード線にワー
ドドライブ信号ＷＤを印加する。また、図示しないコラ
ムデコーダによってレット線ＢＬが選択され、選択され
たワード線ＷＬおよび選択されたビット線ＢＬに接続さ
れたメモリセルＭＣにアクセスが行なわれデータの読み
出しまたは書き込みが行なわれる。

これに対して、オートリフレッシュ時には、リフレッシ
ュ信号ＲＦ　８Ｈが低レベルとされリフレッシュイネー
ブル回路７からリフレッシエイネーブル信号ＲＦＩＤ　
、　ＲＦＥ　がワードドライブ回路１０および語選択回
路９に印加される。これによシ、ワードドライブ回路１
０はワードドライブ信号ＷＤを作成し語選択回路９に印
加する。また、語選択回路９はリフレッシュイネーブル
信号ＲＦＥ、ＲＦＩの印加によジローデコーダからの信
号に代えて内部のシフトレジスタからの信号によってワ
ード線ＷＬを選択し選択したワード線ＷＬにワードドラ
イブ信号ＷＤを印加する。これによシ、ワード線ＷＬの
リフレッシュ動作が行なわれる。そして、該シフトレジ
スタすなわちリフレッシュアドレスレジスタにおいては
データ１が順次シフトされて各ワード線ＷＬが順次リフ
レッシ−される。

第３図は、語選択回路９内に設けられたワード線１本分
に対応する回路の詳細を示す。同図の回路は、ローデコ
ーダを構成するノアゲート１２、リフレッシエアドレス
レジスタを構成する１段分のりフレッシコ、アドレスレ
ジスタ回路１３、そしてトランジスタＱｘ　、Ｑ＊およ
びＱ３を具備する。

第３図の回路においては、通常のアクセス動作時にはリ
フレッシュイネーブル信号ＲＦＥが低レベル、反転リフ
レッシュイネ−グル信号ＲＦＥが高レベルとなる。これ
によシ、トランジスタＱ１がカットオンし、トランジス
タＱ２がオンとなる。したがって、ローデコーダ回路の
ノアゲート１２の出力がトランジスタＱ２を介してトラ
ンジスタＱ３のゲートに印加される。これによシ、トラ
ンジスタＱ３がオンとなりワードドライブ信号ＷＤが選
択ワード線ＷＬに印加される。これに対して、オートリ
フレッシ一時にはリフレッシュイネーブル信号ＲＦＥが
高レベル、反転リフレッシュイネ−グル信号ＲＦＥが低
レベルとなシ、トランジスタＱｔがオン、トランジスタ
Ｑ雪がオフとなる。したがって、リフレッシュアドレス
レジスタ回路１３からの信号がトランジスタＱｌを介し
てトランジスタＱｓのゲートに印加され、咳リフレッシ
ュアドレスレジスタ回路１３の出力が＠１＃の場合はト
ランジスタＱ３がオンとなってワードドライブ信号ＷＤ
がワード線ＷＬに印加される。もし、リフレッシ−アド
レスレジスタ回路１３の出力が“Ｏ＃であれば、トラン
ジスタＱ３がオフのままとなシ対応ワード線ＷＬにはワ
ードドライブ信号ＷＤが印加されない。このようにして
、リフレッシュアドレスレジスタの各段の内出力が１１
＃でおるワード線ＷＬのみが選択され順次リフレッシュ
動作が行なわれる。

上述のように、第２図および第３図を参照して説明した
記憶装置においては、リフレッシュ動作時はアドレスバ
ッファおよびワードデコーダは動作の必要がなくかつワ
ード線の選択信号はリフレッシュアドレスレジスタから
直接ワード線に印加されるため高速動作が期待できると
共に消費電力を軽減することが可能に々る。また、語選
択回路９において用いられているリフレッシュアドレス
レジスタすなわちシフトレジスタはランダムなデータを
転送するものではなく、１ビツトの１＃のみを順次転送
するリングカウンタ形式の回路であるため、従来の一般
的なシフトレジスタよシも大幅に回路構成を簡略化する
ことが可能である。

第４図は、従来形のニブルモード機能を有するダイナミ
ックランダムアクセスメモリの概略の構成を示す。同図
において、１４は例えば２５６×２５６ビツトのメモリ
セルがマトリックス状に配列されたメモリセルアレイ、
１５は入出力ゲート、１６はコラムデコーダ、１７は例
えば４ビ、トのデータレジスタ、１８は４ビ、トのシフ
トレジスタ、そして１９は出力バッファである。また、
入出力ゲート１５とデータレジスタ１７とは例えば４本
並列の信号線から成るデータバス２０によって接続され
ている。

第４図の記憶装置においては、図示しないローデコーダ
によって１本のワード線が選択され、かつコラムデコー
ダ１６によって例えば４本のビット線が選択される。つ
１シそれら選択ビット線に接続された入出力ゲート１５
中の各トランスファ・ゲート４個が駆動される。これに
よシ、メモリセルアレイ１４から４ビツトのデータが入
出力ゲート１５によって読み出され、データバスＤＢを
介して並列にデータレジスタ１７に転送される。そして
、データレジスタ１７に転送された４ビット並列のデー
タはシフトレジスタ１８から発生される転送パルスによ
シシリアルに出力され出力バッファ１９を介してデータ
出力り。１．として読み出される。このような構成によ
シ、メモリセルアレイ１４を１回アクセスするのみで４
ビツトのデータが読み出され、この４ビツトのデータを
順次シリアルに出力するから、１ビツトずつアクセスす
る場合に比べてよシ高速度でデータ読み出しを行なうこ
とができる。このような動作態様をニブルモードと称し
ておシ、画像メモリ等のシリアルなデータを高速度で読
み出す必要がある記憶装置に用いられている。

ところが、第４図の記憶装置においては、１回のアクセ
スで読み出されるデータのビット数を例えば８ビツトあ
るいは１６ビツトさらには２５６ビツト等のように増大
する必要がある場合には、データバス２０およびデータ
レジスタ１７等のビット数を増大する必要があシ、ハー
ドウェア量が極めて多くなるという不都合があった。

第５図は、本発明の実施例に係わる半導体記憶装置とし
ての、ニブルモード機能を有するメモリ装置の構成を示
す。同図において、メモリセルアレイ１４および出カバ
、ファ１９は第４図の装置のものと同じでアシ、同じ参
照数字で示されている。そして、第５図のメモリ装置が
第４図のものと異なる点は、第５図のメモリ装置におい
ては入出力ゲート２１と出カバ、ファ１９とを接続する
データバス２４が１本即ち１ビツト分しか設けられてい
ない点およびコラムデコーダ２２と並列的にシフトレジ
スタ２３が設けられている点である。

シフトレジスタ２３は第２図の記憶装置に用いられてい
るリフレッシュアドレスレジスタと同様に、リングカウ
ンタ形式のものが用いられ、例えば２５６段の内の１段
のみが“１′を出力し他の段はすべて′θ″を出力する
ようにされる。

第５図のメモリ装置においては、通常のアクセス動作の
場合は、図示しないローデコーダによって１本のワード
線が選択され、コラムデコーダ２２によって該選択ワー
ド線に接続された複数のメモリセルの内の１ビ、トが選
択され、入出力グー）２１．７’−タパス２４およヒ出
カパッ７ア１９を介してデータ出力り。Ｕ、として取シ
出される。

これに対して、シリアル読み出しを行なう場合は図示し
ないローデコーダによって１本のワード線が選択され、
シフトレジスタ２３からの信号によって１本のビット線
が選択される。これにょシｌビット分のデータが入出力
ゲート２１、データバス２４および出力バッファ１９を
介シてデータ出力り。ＵＴとして取シ出される。そして
、図示しないローデコーダが１本のワード線を選択して
いる状態で、シフトレジスタ２３のデータ″１１＃が順
次シフトされ選択ワード線に接続されたメモリセルから
のデータが順次同様にしてシリアルに読み出される。

第５図に示すような構成を用いることにょシ、データバ
スの本数およびデータレジスタのビット数に制限される
ことなく多数のビットのデータをシリアルにアクセスす
ることが可能になる。なお。

第５図の回路においてはデータバス２４等を含む出力デ
ータの転送経路は１系統であると説明したが、例えばデ
ータバス等を２系統設けることによってデータ読出速度
をよシ高速化することも可能である。

発明の効果 このように、本発明によれば、コラム選択線またはロー
選択線を順次選択するシフトレジスタを設け、シリアル
アクセス時には該シフトレジスタから選択信号を順次供
給するようＫしたから、簡単な回路構成によシ高速度で
シリアルアクセスを行なうととが可能になシ、シリアル
アクセス時の消費電力を軽減することが可能になる。

【図面の簡単な説明】

第１図は従来形のオートリフレッシ−機能を有する半導
体記憶装置の構成を示すブロック回路図、第２図は本発
明の１実施例に係わるオートリフレッシ−機能を有する
半導体記憶装置の構成を示すブロック回路図、第３図は
第２図における語選択回路の詳細を示すブロック回路図
、第４図は従来形のニブルモード機能を有する半導体記
憶装置の構成を示すブロック回路図、第５図は本発明の
実施例に係わるニブルモード機能を有する半導体記憶装
置の構成を示すブロック回路図である。 １．１４・・・メモリセルアレイ、２・・・ローデコー
ダ、３・・・アドレス切換回路４　、１０−・・ワード
ドライブ回路、５・・・アドレス切換回路、６．１１・
・・ローイネーブル回路、７・・・リフレッシュイネー
ブル回路、８・・・リフレッシュアドレスカウンタ、９
・・・語選択回路、１２・・・ＮＯＲゲート回路、１３
・・・リフレッシュアドレスレジスタ回路、１５．２１
・・・入出力ゲー）、１６．２２・・・コラムデコーダ
、１７・・・データレジスタ、１８・・・シフトレジス
タ、１９・・・出力バッファ、２０．２４・・・データ
バス、２３・・・シフトレジスタ、ＷＬ・・・ワード線
、ＢＬ・・・ピット線、ＭＣ・・・メモリセル、Ｑｌ　
＋　Ｑｓ　＊　Ｑｓ　・・・トランジスタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士　西　舘　和　之 弁理士　内　１）幸　男 弁理士　山　口　昭　之

Claims (1)

【特許請求の範囲】
1. 行選択線および列選択線を選択してメモリセルを選択す
   ることにょフデータの人出刃を行なう構成を具備し、少
   なくとも行選択線または列選択線の一方を順次選択する
   シフトレジスタを設けることによりメモリセルのデータ
   をシリアルに入力及び／又は出力できるようにしたこと
   を特徴とする半導体記憶装置。