JPH01251497A - 入出力回路 - Google Patents
入出力回路Info
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- JPH01251497A JPH01251497A JP63079558A JP7955888A JPH01251497A JP H01251497 A JPH01251497 A JP H01251497A JP 63079558 A JP63079558 A JP 63079558A JP 7955888 A JP7955888 A JP 7955888A JP H01251497 A JPH01251497 A JP H01251497A
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- circuits
- circuit
- clock signal
- sequentially
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- 230000001360 synchronised effect Effects 0.000 abstract description 5
- 238000006243 chemical reaction Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 101100073357 Streptomyces halstedii sch2 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ産業上の利用分野
本発明は入出力回路に関し、例えば画像データ等を記憶
するメモリ回路に通用して好適なものである。
するメモリ回路に通用して好適なものである。
Ｂ発明の概要
本発明は、入出力回路において、データを順次循環酷に
切り換えて、複数のパスラインに対して出力又は入力す
ることにより、集積回路化した際に小型で、消費電力及
び瞬時電流を低減することができる。
切り換えて、複数のパスラインに対して出力又は入力す
ることにより、集積回路化した際に小型で、消費電力及
び瞬時電流を低減することができる。
Ｃ従来の技術
従来、この種のメモリ回路においては、入力された画像
データの繰り返し周波数を低い周波数に変換してメモリ
素子に書き込むと共に、メモリ素子から低い繰り返し周
波数で読み出して繰り返し周波数を変換して出力するこ
とにより、書き込み及び読み出し速度の遅いメモリ素子
でも、画像データを確実に記憶することができるように
なされている（ＮＬＫＫＥＩ ＥＬＥＣＴＯＩ？０ＮＩ
Ｃ５１９８５，３，１１頁２１９〜２３９）。
データの繰り返し周波数を低い周波数に変換してメモリ
素子に書き込むと共に、メモリ素子から低い繰り返し周
波数で読み出して繰り返し周波数を変換して出力するこ
とにより、書き込み及び読み出し速度の遅いメモリ素子
でも、画像データを確実に記憶することができるように
なされている（ＮＬＫＫＥＩ ＥＬＥＣＴＯＩ？０ＮＩ
Ｃ５１９８５，３，１１頁２１９〜２３９）。
すなわち第３図において、１は全体としてメモリ回路を
示し、８ビツトの画像データ■〕６を構成する１ビット
のデータＤ Ｇ ｌ ” Ｄ Ｇ ＩＩをそれぞれシリ
アルパラレル変換回路２Ａ〜２Ｎに与える。
示し、８ビツトの画像データ■〕６を構成する１ビット
のデータＤ Ｇ ｌ ” Ｄ Ｇ ＩＩをそれぞれシリ
アルパラレル変換回路２Ａ〜２Ｎに与える。
第４図に示すように、シリアルパラレル変換回路２Ａ〜
２Ｎは、直列接続されて、画像データＤ、のクロック信
号５ｅｌｌに同期したタイミングでデータを取り込むよ
うになされたマスタースレーブ型のＤフリップフロップ
回路３Ａ〜３Ｆで構成され、一端のＤフリップフロップ
回路３ＡにデータＤＧ＋−＝ＤＧａを与える。
２Ｎは、直列接続されて、画像データＤ、のクロック信
号５ｅｌｌに同期したタイミングでデータを取り込むよ
うになされたマスタースレーブ型のＤフリップフロップ
回路３Ａ〜３Ｆで構成され、一端のＤフリップフロップ
回路３ＡにデータＤＧ＋−＝ＤＧａを与える。
その結果、データＤｃ＋＝Ｄ６ａにおいては、クロック
信号ＳＣＩ＋に同期したタイミングで順次一端のＤフリ
ップフロップ回路３Ａから他端のＤフリップフロップ回
路３Ｎに転送され、クロック信号５ＣＩＩの所定周期毎
にメモリブロック４八〜４Ｈに取り込むことにより（第
３図）、画像データＤ。
信号ＳＣＩ＋に同期したタイミングで順次一端のＤフリ
ップフロップ回路３Ａから他端のＤフリップフロップ回
路３Ｎに転送され、クロック信号５ＣＩＩの所定周期毎
にメモリブロック４八〜４Ｈに取り込むことにより（第
３図）、画像データＤ。
の繰り返し周波数に対して低い繰り返し周波数で、メモ
リブロック４Ａ〜４Ｈに画像データＤ、を書き込むこと
ができる。
リブロック４Ａ〜４Ｈに画像データＤ、を書き込むこと
ができる。
これとは逆に、メモリブロック４八〜４Ｈから読み出し
たデータを、パラレルシリアル変換回路を介して出力す
れば、低い繰り返し周波数でデータを読み出して、高い
繰り返し周波数の画像データＤ、を送出することができ
る。
たデータを、パラレルシリアル変換回路を介して出力す
れば、低い繰り返し周波数でデータを読み出して、高い
繰り返し周波数の画像データＤ、を送出することができ
る。
Ｄ発明が解決しようとする問題点
ところで、この種のシリアルパラレル変換回路及びパラ
レルシリアル変換回路を用いた入出力回路においては、
消費電力及瞬時電流が大きい問題がある。
レルシリアル変換回路を用いた入出力回路においては、
消費電力及瞬時電流が大きい問題がある。
すなわち、この種のＣＭ ＯＳ （ｃｏｍｐｌｅｍｅｎ
Ｌａｌ ｔａｅｔａｌ ｏｘｉｓｉｄｅ ｓｅｍｉｃｏ
ｎｄａｃｔｏｒ）のマスタースレーブ型りフリップフロ
ップ回路においては、１回路について数十〔μＷ／ＭＨ
ｚ／ｂｊＬ ）程度、電力を消費する。
Ｌａｌ ｔａｅｔａｌ ｏｘｉｓｉｄｅ ｓｅｍｉｃｏ
ｎｄａｃｔｏｒ）のマスタースレーブ型りフリップフロ
ップ回路においては、１回路について数十〔μＷ／ＭＨ
ｚ／ｂｊＬ ）程度、電力を消費する。
これに対して、実際上３０ （Ｍｔｌｚ ）程度の画像
データをメモリ素子に確実に書き込み又は読み出す場合
、画像データの１ビツトについて、７００個程度の直列
接続された０７９７１７０７１回路が必要になる。
データをメモリ素子に確実に書き込み又は読み出す場合
、画像データの１ビツトについて、７００個程度の直列
接続された０７９７１７０７１回路が必要になる。
従って画像データの１ビツトについて、全体として７０
０ ｆ：ｓ＋Ｗ）程度の電力を消費することとなり、実
用上集積回路化することが困難な問題がある。
０ ｆ：ｓ＋Ｗ）程度の電力を消費することとなり、実
用上集積回路化することが困難な問題がある。
さらに、この種のＤフリツブフロフプ回路においては、
クロック信号ＳＣＫの立ち上がり及び立ち下がりに１回
路について０．１ （ｍＡ）程度の瞬時電流が流れ、当
該入出力回路を構成する０７９７１７０７１回路がクロ
ック信号ＳＣＫに同期して動作することから、全体とし
て７０〔…へ］程度の瞬時電流が流れる問題があった。
クロック信号ＳＣＫの立ち上がり及び立ち下がりに１回
路について０．１ （ｍＡ）程度の瞬時電流が流れ、当
該入出力回路を構成する０７９７１７０７１回路がクロ
ック信号ＳＣＫに同期して動作することから、全体とし
て７０〔…へ］程度の瞬時電流が流れる問題があった。
この問題を解決するための１つの方法として、第５図及
び第６図に示すようなシリアルパラレル変換回路５を用
いる方法がある。
び第６図に示すようなシリアルパラレル変換回路５を用
いる方法がある。
すなわち、データＤＧＩ〜ｆ）ｃｏをクロック信号５ｃ
ｘ（第６図（Ａ））に同期して接点を切り換える選択回
路７を介して、２系統の直列接続されたＤフリップフロ
ップ回路８Ａ〜８Ｍ及び９へ〜９Ｍに与える。
ｘ（第６図（Ａ））に同期して接点を切り換える選択回
路７を介して、２系統の直列接続されたＤフリップフロ
ップ回路８Ａ〜８Ｍ及び９へ〜９Ｍに与える。
Ｄフリップフロップ回路８Ａ〜８Ｍ及び９Ａ〜９Ｍは、
クロック信号５ＣＩＩの１／２分周のクロック信号Ｓｃ
ｗｔ （第６図（Ｂ））に同期してデータＤＣＩ〜Ｄ
Ｇ ＩＩを順次転送するようになされ、これによりＤ
フリップフロップ回路８Ａ〜８Ｍ及び９Ａ〜９Ｍを低い
周波数で駆動して繰り返し周波数の低いデータを得るこ
とができる。
クロック信号５ＣＩＩの１／２分周のクロック信号Ｓｃ
ｗｔ （第６図（Ｂ））に同期してデータＤＣＩ〜Ｄ
Ｇ ＩＩを順次転送するようになされ、これによりＤ
フリップフロップ回路８Ａ〜８Ｍ及び９Ａ〜９Ｍを低い
周波数で駆動して繰り返し周波数の低いデータを得るこ
とができる。
従ってＤフリップフロップ回路８Ａ〜８Ｍ及び９Ａ〜９
Ｍのクロック（言号ｓ ｃｘｚを、クロック信号ＳＣＫ
の周波数の１／２に分周した分、消費電力を１／２に低
減することができる。
Ｍのクロック（言号ｓ ｃｘｚを、クロック信号ＳＣＫ
の周波数の１／２に分周した分、消費電力を１／２に低
減することができる。
ところがこの構成を用いても、瞬時電流は低減し得す、
実用上集積回路化することが困難な問題がある。
実用上集積回路化することが困難な問題がある。
さらに第７図に示すように、この種の０７９７１７０７
１回路は、それぞれ２個のＣＭＯ３Ｉ−ランジスタで構
成されたトランジションゲート１１及び１２、同様にそ
れぞれ２個のＣＭＯ３Ｉ−ランジスタで構成された反転
増幅回路１３．１４及び１５．４個のＣＭＯＳトランジ
スタで構成されたラッチ回路１６及び１７とで構成され
るようになされ、全体として合計１８個のトランジスタ
で構成される。
１回路は、それぞれ２個のＣＭＯ３Ｉ−ランジスタで構
成されたトランジションゲート１１及び１２、同様にそ
れぞれ２個のＣＭＯ３Ｉ−ランジスタで構成された反転
増幅回路１３．１４及び１５．４個のＣＭＯＳトランジ
スタで構成されたラッチ回路１６及び１７とで構成され
るようになされ、全体として合計１８個のトランジスタ
で構成される。
従ってこの様に、１ビツトについて７００個の０７９７
１７０７１回路を用いる場合においては、８ビツトの画
像データを処理するにつき、全体として１０Ｂ個ものト
ランジスタが必要になり、集積回路化した際に、１つの
チップ中における０７９７１７０７１回路の占有面積が
増大し、その分チップが大型化する問題があった。
１７０７１回路を用いる場合においては、８ビツトの画
像データを処理するにつき、全体として１０Ｂ個ものト
ランジスタが必要になり、集積回路化した際に、１つの
チップ中における０７９７１７０７１回路の占有面積が
増大し、その分チップが大型化する問題があった。
本発明は以上の点を考慮してなされたもので、集積回路
化した際に小型で、消費電力及び瞬時電流を低減するこ
とができる入出力回路を提案しようとするものである。
化した際に小型で、消費電力及び瞬時電流を低減するこ
とができる入出力回路を提案しようとするものである。
Ｅ問題点を解決するための手段
かかる問題点を解決するため本発明においては、第１の
データラインＢＳと、第１のデータラインＢＳと同数の
ライン数でなる単位データラインＬＡ、ＬＢ、ＬＣ，・
・・・・・ＬＮを、複数備えた第２のデータラインＬＡ
、、ＬＢ、Ｌ、Ｃ，・・・・・・ＬＮと、第１のデータ
ラインＢＳと、上記単位データラインＬＡ、ＬＢ、ＬＣ
，・・・・・・ＬＮとをそれぞれ結ぶスイッチ手段３３
Ａ１３３Ａ２．３３Ａ３．３３Ａ４、・・・・・・３３
Ｎ１．３３Ｎ２．３３Ｎ３．３３Ｎ４．３５Ａ１，３５
Ａ２．３５Ａ３．３５Ａ４、・・・・・・３５Ｎ１，３
５Ｎ２．３５Ｎ３．３５Ｎ４と、スイッチ手段３３Ａ！
、３３Ａ２．３３Ａ３．３３Ａ４、・・・・・・３３Ｎ
ｌ、３３Ｎ２．３３Ｎ３．３３Ｎ４．３５Ａ１．３５Ａ
２．３５Ａ３．３５Ａ４、・・・・・・３５Ｎｌ、３５
Ｎ２．３５Ｎ３．３５Ｎ４を、第１のデータラインＢＳ
に入力及び又は出力されるデータＤ、、、、Ｄ、、−、
、Ｄ、、−１、Ｄ。。い・・・・・・Ｄ６゜−いり、、
、、ＤＧ、−３、Ｄ、、−４の繰り返し周期で、順次循
環的に閉制御する制御手段３７Ａ、３７Ｂ、３７Ｃ１・
・・・・・３７Ｎとを備えるようにする。
データラインＢＳと、第１のデータラインＢＳと同数の
ライン数でなる単位データラインＬＡ、ＬＢ、ＬＣ，・
・・・・・ＬＮを、複数備えた第２のデータラインＬＡ
、、ＬＢ、Ｌ、Ｃ，・・・・・・ＬＮと、第１のデータ
ラインＢＳと、上記単位データラインＬＡ、ＬＢ、ＬＣ
，・・・・・・ＬＮとをそれぞれ結ぶスイッチ手段３３
Ａ１３３Ａ２．３３Ａ３．３３Ａ４、・・・・・・３３
Ｎ１．３３Ｎ２．３３Ｎ３．３３Ｎ４．３５Ａ１，３５
Ａ２．３５Ａ３．３５Ａ４、・・・・・・３５Ｎ１，３
５Ｎ２．３５Ｎ３．３５Ｎ４と、スイッチ手段３３Ａ！
、３３Ａ２．３３Ａ３．３３Ａ４、・・・・・・３３Ｎ
ｌ、３３Ｎ２．３３Ｎ３．３３Ｎ４．３５Ａ１．３５Ａ
２．３５Ａ３．３５Ａ４、・・・・・・３５Ｎｌ、３５
Ｎ２．３５Ｎ３．３５Ｎ４を、第１のデータラインＢＳ
に入力及び又は出力されるデータＤ、、、、Ｄ、、−、
、Ｄ、、−１、Ｄ。。い・・・・・・Ｄ６゜−いり、、
、、ＤＧ、−３、Ｄ、、−４の繰り返し周期で、順次循
環的に閉制御する制御手段３７Ａ、３７Ｂ、３７Ｃ１・
・・・・・３７Ｎとを備えるようにする。
Ｆ作用
スイッチ手段３３Ａ１．３３Ａ２．３３Ａ３．３３Ａ４
、・・・・・・３３Ｎｌ、３３Ｎ２．３３Ｎ３．３３Ｎ
４．３５Ａｌ、３５Ａ２．３５Ａ３．３５Ａ４、・・・
・・・３５Ｎ１ ３５Ｎ２．３５Ｎ３．３５Ｎ４を順次
循環的に閉制御すれば、第１のデータラインＢＳに人力
されたデータＤ Ｇ ｌ−いＤＧｔ−ｇ、ＤＧＩ−３、
ＤＧＩ−４、・・・・・・ＤＧａ−１、ＤＧｍ−Ｚ、Ｄ
ＧＩ−３、Ｄ Ｇ ａ −４を繰り返し周期の長いデー
タに変換し”ζ第２のデータラインＬＡ、ＬＢ、ＬＣ，
・・・・・・ＬＮに出力することができ、逆に第２のデ
ータラインＬＡ、ＬＢ、ＬＣ１・・・・・・ＬＮのデー
タを繰り返し周期の短いデータに変換して第１のデータ
ラインＢＳに出力することができる。
、・・・・・・３３Ｎｌ、３３Ｎ２．３３Ｎ３．３３Ｎ
４．３５Ａｌ、３５Ａ２．３５Ａ３．３５Ａ４、・・・
・・・３５Ｎ１ ３５Ｎ２．３５Ｎ３．３５Ｎ４を順次
循環的に閉制御すれば、第１のデータラインＢＳに人力
されたデータＤ Ｇ ｌ−いＤＧｔ−ｇ、ＤＧＩ−３、
ＤＧＩ−４、・・・・・・ＤＧａ−１、ＤＧｍ−Ｚ、Ｄ
ＧＩ−３、Ｄ Ｇ ａ −４を繰り返し周期の長いデー
タに変換し”ζ第２のデータラインＬＡ、ＬＢ、ＬＣ，
・・・・・・ＬＮに出力することができ、逆に第２のデ
ータラインＬＡ、ＬＢ、ＬＣ１・・・・・・ＬＮのデー
タを繰り返し周期の短いデータに変換して第１のデータ
ラインＢＳに出力することができる。
Ｇ実施例
以下図面について、本発明の一実施例を詳述する。
１１図において、３０は全体としてシリアルパラレル変
換回路を示し、第４図に示すシリアルパラレル変換回路
２Ａ〜２Ｈに代えて用いて、全体として入力回路を構成
するようにする。
換回路を示し、第４図に示すシリアルパラレル変換回路
２Ａ〜２Ｈに代えて用いて、全体として入力回路を構成
するようにする。
すなわち、直列接続されて、画像データＤ、のクロツタ
信号５ＣＫ（第２図（Ａ））に同期したタイミングでデ
ータを取り込むようになされた４個のＤフリップフロフ
ジ回路３１Ａ〜３１Ｄにおいて、一端のＤフリップフロ
ップ回路３１ＡにデータＩ）、ｔを与える。
信号５ＣＫ（第２図（Ａ））に同期したタイミングでデ
ータを取り込むようになされた４個のＤフリップフロフ
ジ回路３１Ａ〜３１Ｄにおいて、一端のＤフリップフロ
ップ回路３１ＡにデータＩ）、ｔを与える。
その結果、データＤＧＩにおいては、クロック信号５Ｃ
１１に同期したタイミングで順次一端のＤフリップフロ
ップ回路３１Ａから他端のＤフリップフロップ回路３１
Ｄに転送され、各０７９７１７０７１回路３１Ａ〜３１
０がら転送されるデータＤ 、、＋ −Ｉ” Ｄ ａ
＋ −ａが４本のデータバスラインＢＳに出力される。
１１に同期したタイミングで順次一端のＤフリップフロ
ップ回路３１Ａから他端のＤフリップフロップ回路３１
Ｄに転送され、各０７９７１７０７１回路３１Ａ〜３１
０がら転送されるデータＤ 、、＋ −Ｉ” Ｄ ａ
＋ −ａが４本のデータバスラインＢＳに出力される。
従って当１亥データＤ、ｌ−，”−ＤＣ，、、，４をク
ロック信号ＳＣＫの１／４の低い繰り返し周波数で取り
込むようにすれば、画像データＤ６の繰り返し周波数に
対して１／４の低い繰り返し周波数で、データＤＧ、−
ｗＤＧ、をそれぞれパラレルデータに変換してなるデー
タを得ることができる。
ロック信号ＳＣＫの１／４の低い繰り返し周波数で取り
込むようにすれば、画像データＤ６の繰り返し周波数に
対して１／４の低い繰り返し周波数で、データＤＧ、−
ｗＤＧ、をそれぞれパラレルデータに変換してなるデー
タを得ることができる。
この実施例においては、各データ ＤＧＩ−１〜ＤＧ＠
−４について、さらにシリアルパラレル変換処理して、
繰り返し周波数の低いデータに変換する。
−４について、さらにシリアルパラレル変換処理して、
繰り返し周波数の低いデータに変換する。
すなわち、Ｎ個のＤフリップフロップ回路３７八〜３７
Ｎは、直列接続されて、クロック信号ＳＣＫの１／４分
周のクロック信号５Ｃ１１４（第２図（Ｂ））に基づい
て駆動するようになされ、一端のＤフリップフロップ回
路３７Ａに、クロック信号Ｓ ＣＨ２のＮ９周期毎に、
クロック信号ＳＣＫに同期したタイミングで立ち上がる
ポインタ信号ＳＰ （第２図（Ｃ））が与えられる。
Ｎは、直列接続されて、クロック信号ＳＣＫの１／４分
周のクロック信号５Ｃ１１４（第２図（Ｂ））に基づい
て駆動するようになされ、一端のＤフリップフロップ回
路３７Ａに、クロック信号Ｓ ＣＨ２のＮ９周期毎に、
クロック信号ＳＣＫに同期したタイミングで立ち上がる
ポインタ信号ＳＰ （第２図（Ｃ））が与えられる。
従ってポインタ信号ＳＰが、順次クロック信号Ｓ ｃ＋
＋ａに同期したタイミングで転送され、これによりＤフ
リツプフロフプ回路３７Ａ〜３７Ｎの出力ＳＨ１，ＳＮ
□、・・・・・・（第２図（Ｄ）及び（Ｅ））が、順次
クロック信号Ｓ ＣＩＫ４に同期して立も上がるように
なされているいる。
＋ａに同期したタイミングで転送され、これによりＤフ
リツプフロフプ回路３７Ａ〜３７Ｎの出力ＳＨ１，ＳＮ
□、・・・・・・（第２図（Ｄ）及び（Ｅ））が、順次
クロック信号Ｓ ＣＩＫ４に同期して立も上がるように
なされているいる。
これに対して、４本のデータバスラインＢＳには、それ
ぞれＮ個のゲート回路３３Ａｌ〜３３Ｎ４が接続され、
それぞれＤフリップフロ′ンブ回路３７Ａ〜３７Ｎの出
力が論理「ト１」レヘルに立ち上がるとゲートを開くよ
うになされている。
ぞれＮ個のゲート回路３３Ａｌ〜３３Ｎ４が接続され、
それぞれＤフリップフロ′ンブ回路３７Ａ〜３７Ｎの出
力が論理「ト１」レヘルに立ち上がるとゲートを開くよ
うになされている。
従って、各データバスラインＢＳに接続されたＮ個のゲ
ート回路３３Ａ１〜３３Ｎ４においては、ポインタ信号
Ｓ、が、順次クロック信号Ｓ ｃｔａに同期したタイミ
ングで転送されることから、順次循環的に閉制御され、
これによりそれぞれデータバスラインＢＳに出力された
データ ＤＧ、、〜Ｄい−４をクロック信号ＳＣＫの４
周期毎に、順次ゲート回路３３Ａ１〜３３Ｎ４から循環
的に得ることができる。
ート回路３３Ａ１〜３３Ｎ４においては、ポインタ信号
Ｓ、が、順次クロック信号Ｓ ｃｔａに同期したタイミ
ングで転送されることから、順次循環的に閉制御され、
これによりそれぞれデータバスラインＢＳに出力された
データ ＤＧ、、〜Ｄい−４をクロック信号ＳＣＫの４
周期毎に、順次ゲート回路３３Ａ１〜３３Ｎ４から循環
的に得ることができる。
かくして、ゲート回路３３Ａ１〜３３Ｎ４のうち、各０
７９７７７０７１回路３７Ａ〜３７Ｎに接続された４個
のゲート回路３３Ａ１〜３３Ａ４．３３Ｂ１〜３３Ｂ４
、・・・・・・３３Ｎ１〜３３Ｎ４毎に、出力データを
取り込むようにすれば、データバスラインＢＳに出力さ
れたデータ ＤＣｔ−＋〜Ｄ ６１− ａをクロック信
号Ｓ ＣＨ２のＮ倍の周期で、取り込むことができる。
７９７７７０７１回路３７Ａ〜３７Ｎに接続された４個
のゲート回路３３Ａ１〜３３Ａ４．３３Ｂ１〜３３Ｂ４
、・・・・・・３３Ｎ１〜３３Ｎ４毎に、出力データを
取り込むようにすれば、データバスラインＢＳに出力さ
れたデータ ＤＣｔ−＋〜Ｄ ６１− ａをクロック信
号Ｓ ＣＨ２のＮ倍の周期で、取り込むことができる。
このためこの実施例においては、ラッチ回路３５Ａ１〜
３５Ｎ４を用いて、ゲート回路３３Ａ１〜３３Ｎ４を介
して得られたデータをラッチし、その出力データをそれ
ぞれパスラインＬＡ、Ｌ、Ｂ、ＬＣ，・・・・・・ＬＮ
を介してメモリブロック４Ａに出力するようになされて
いる。
３５Ｎ４を用いて、ゲート回路３３Ａ１〜３３Ｎ４を介
して得られたデータをラッチし、その出力データをそれ
ぞれパスラインＬＡ、Ｌ、Ｂ、ＬＣ，・・・・・・ＬＮ
を介してメモリブロック４Ａに出力するようになされて
いる。
かくしてクロック信号Ｓｃ、ｌに対してクロック信号Ｓ
ｃｗａを４倍の周期に設定することができるので、そ
の分消費電流を低減することができる。
ｃｗａを４倍の周期に設定することができるので、そ
の分消費電流を低減することができる。
さらにこの場合各パスラインＬＡ、ＬＢ、Ｌ’Ｃ１・・
・・・・ＬＮに接続されたラッチ回路３５Ａ１〜３５Ｎ
４及びゲート回路３３Ａ１〜３３Ｎ４においては、０７
９７７７０７１回路（第７図）のラッチ回路１６又は１
７、トランシジョンゲ−１・１１又は１２とで構成する
ことができる。
・・・・ＬＮに接続されたラッチ回路３５Ａ１〜３５Ｎ
４及びゲート回路３３Ａ１〜３３Ｎ４においては、０７
９７７７０７１回路（第７図）のラッチ回路１６又は１
７、トランシジョンゲ−１・１１又は１２とで構成する
ことができる。
従って１系統Ｎ個のＤフリップフロップ回路３７Ａ〜３
７Ｂ、４個のＤフリップフロラ１回路３ＩＡ〜３１Ｂ及
び合計６個のトランジスタで構成される８系統Ｎ個のラ
ッチ回路３５Ａ１〜３５Ｎ４及びゲート回路３３Ａ１〜
３３Ｎ４を用いて、８ビツトの画像データを処理する入
力回路を構成することができ、その分瞬時電流を低減し
得ると共に集積回路化した際にチップ上の占有面積を小
面積化することができる。
７Ｂ、４個のＤフリップフロラ１回路３ＩＡ〜３１Ｂ及
び合計６個のトランジスタで構成される８系統Ｎ個のラ
ッチ回路３５Ａ１〜３５Ｎ４及びゲート回路３３Ａ１〜
３３Ｎ４を用いて、８ビツトの画像データを処理する入
力回路を構成することができ、その分瞬時電流を低減し
得ると共に集積回路化した際にチップ上の占有面積を小
面積化することができる。
具体的には、ｌ系統に７００個の０７９７７７０７１回
路を用いた従来構成の入力回路と同様の繰り返し周期で
なるデータを得る場合においては、必要なトランジスタ
の数を約１／２に低減することができた。
路を用いた従来構成の入力回路と同様の繰り返し周期で
なるデータを得る場合においては、必要なトランジスタ
の数を約１／２に低減することができた。
かくしてデータバスラインＢＳは、画像データＤ６をＤ
フリップフロ２１回路３１Ａ〜３１Ｂを介して人力する
第１のデータラインを構成するのに対し、パスラインＬ
Ａ、ＬＢ、Ｌ、Ｃ，・・・・・・ＬＮは、それぞれデー
タバスラインＢＳと同数のライン数でなる単位データラ
インを構成し、ハスラインＬＡ、ＬＢ、ＬＣ，・・・・
・・ＬＮ全体として複数の単位データラインを備えた第
２のデータラインを構成する。
フリップフロ２１回路３１Ａ〜３１Ｂを介して人力する
第１のデータラインを構成するのに対し、パスラインＬ
Ａ、ＬＢ、Ｌ、Ｃ，・・・・・・ＬＮは、それぞれデー
タバスラインＢＳと同数のライン数でなる単位データラ
インを構成し、ハスラインＬＡ、ＬＢ、ＬＣ，・・・・
・・ＬＮ全体として複数の単位データラインを備えた第
２のデータラインを構成する。
さらに、ラッチ回路３５Ａ１〜３５Ｎ４及びゲート回路
３３Ａ１〜３３Ｎ４は、データバスラインＢＳと、パス
ラインＬＡ、ＬＢＸＬＣ，・・・・・・ＬＮとをそれぞ
れ結ぶスイッチ手段を構成するのに対し、Ｄフリップフ
ロップ回路３７Ａ〜３７Ｂは、当該スイッチ手段を、デ
ータバスラインＢＳに入力されるデータＩ）６ｔ−＋−
［）ａｓ−ｎの繰り返し周間で、順次循環的に閉制御す
る制御手段を構成する。
３３Ａ１〜３３Ｎ４は、データバスラインＢＳと、パス
ラインＬＡ、ＬＢＸＬＣ，・・・・・・ＬＮとをそれぞ
れ結ぶスイッチ手段を構成するのに対し、Ｄフリップフ
ロップ回路３７Ａ〜３７Ｂは、当該スイッチ手段を、デ
ータバスラインＢＳに入力されるデータＩ）６ｔ−＋−
［）ａｓ−ｎの繰り返し周間で、順次循環的に閉制御す
る制御手段を構成する。
以上の構成によれば、スイッチ手段を用いて人力された
データを順次循環的に切り換えて、複数のハスラインに
出力することにより、繰り返し周波数が低（、かつ全体
として少ないトランジスタを用いて入力回路を構成する
ことができ、かくして集積回路化した際に小型で、消費
電力及び瞬時電流を低減することができる なお上述の実施例においては、本発明を入力回路に適用
して場合について述べたが、本発明はこれに限らず、出
力回路にも通用することができる。
データを順次循環的に切り換えて、複数のハスラインに
出力することにより、繰り返し周波数が低（、かつ全体
として少ないトランジスタを用いて入力回路を構成する
ことができ、かくして集積回路化した際に小型で、消費
電力及び瞬時電流を低減することができる なお上述の実施例においては、本発明を入力回路に適用
して場合について述べたが、本発明はこれに限らず、出
力回路にも通用することができる。
すなわち、パスラインＬＡ、ＬＢ、ＬＣｌ・・・・・・
ＬＮを介して繰り返し周波数の低いデータをラッチして
データバスラインＢＳに１頭次循環的に出力する。さら
に当該データバスラインＢＳに出力されたデータをシリ
アルデータに変換して出力すれば、集積回路化した際に
小型で、消費電力及び瞬時電流を低減することができる
。
ＬＮを介して繰り返し周波数の低いデータをラッチして
データバスラインＢＳに１頭次循環的に出力する。さら
に当該データバスラインＢＳに出力されたデータをシリ
アルデータに変換して出力すれば、集積回路化した際に
小型で、消費電力及び瞬時電流を低減することができる
。
さらに上述の実施例においては、画像データの１ビツト
のデータを、Ｄフリップフロップ回路３１Ａ〜３１Ｄ間
で転送することにより、データバスラインＢＳに当８亥
１ビットデータを切り換えて入力する場合について述べ
たが、本発明はこれに限らず、データバスラインＢＳと
して８本のパスラインを用意して、８ビツトの画像デー
タを直接当該パスラインに入力するようにしてもよい。
のデータを、Ｄフリップフロップ回路３１Ａ〜３１Ｄ間
で転送することにより、データバスラインＢＳに当８亥
１ビットデータを切り換えて入力する場合について述べ
たが、本発明はこれに限らず、データバスラインＢＳと
して８本のパスラインを用意して、８ビツトの画像デー
タを直接当該パスラインに入力するようにしてもよい。
さらに上述の実施例においては、画像データのメモリ回
路に本発明を適用して場合について述べたが、本発明は
画像データに限らず、種々のデータのメモリ回路に広く
適用することができる。
路に本発明を適用して場合について述べたが、本発明は
画像データに限らず、種々のデータのメモリ回路に広く
適用することができる。
さらに本発明はメモリ回路の入出力回路に限らず、種々
のデータ処理回路の入出力回路に広く通用することがで
きる。
のデータ処理回路の入出力回路に広く通用することがで
きる。
Ｈ発明の効果
以上のように本発明によれば、データを順次循環的に切
り換えて、複数のパスラインに対して出力又は人力する
ことにより、繰り返し周波数が低く、かつ全体として少
ないトランジスタを用いて入出力回路を構成することが
でき、かくして集積回路化した際に小型で、消費電力及
び瞬時電流を低減することができる。
り換えて、複数のパスラインに対して出力又は人力する
ことにより、繰り返し周波数が低く、かつ全体として少
ないトランジスタを用いて入出力回路を構成することが
でき、かくして集積回路化した際に小型で、消費電力及
び瞬時電流を低減することができる。
第１図は本発明による一実施例のシリアルパラレル変換
回路を示すブロック図、第２図はその動作の説明に供す
る信号波形図、第３図はメモリ回路を示すブロック図、
第４図及び第５図は従来のシリアルパラレル変換回路を
示すブロック図、第６図はその動作の説明に供する信号
波形図、第７図は０７９７７７０７１回路を示すブロッ
ク図である。 １・・・・・・メモリ回路、２Ａ〜２ Ｈ１５，３０・
・・・・・シリアルパラレル変換回路、３Ａ〜３Ｎ、８
Ａ〜８Ｍ、９Ａ〜９Ｍ、３１Ａ〜３１０．３７Ａ〜３７
Ｎ・・・・・・０７９７７７０７１回路、４Ａ〜４ Ｈ
・・・・・・メモリブロック、１６．１７．３５Ａ１〜
３５Ｎ４・・・・・・ラッチ回路、３３Ａ１〜３３Ｎ４
・・・・・・ゲート回路。
回路を示すブロック図、第２図はその動作の説明に供す
る信号波形図、第３図はメモリ回路を示すブロック図、
第４図及び第５図は従来のシリアルパラレル変換回路を
示すブロック図、第６図はその動作の説明に供する信号
波形図、第７図は０７９７７７０７１回路を示すブロッ
ク図である。 １・・・・・・メモリ回路、２Ａ〜２ Ｈ１５，３０・
・・・・・シリアルパラレル変換回路、３Ａ〜３Ｎ、８
Ａ〜８Ｍ、９Ａ〜９Ｍ、３１Ａ〜３１０．３７Ａ〜３７
Ｎ・・・・・・０７９７７７０７１回路、４Ａ〜４ Ｈ
・・・・・・メモリブロック、１６．１７．３５Ａ１〜
３５Ｎ４・・・・・・ラッチ回路、３３Ａ１〜３３Ｎ４
・・・・・・ゲート回路。
Claims (1)
- 【特許請求の範囲】 第１のデータラインと、 上記第１のデータラインと同数のライン数でなる単位デ
ータラインを、複数備えた第２のデータラインと、 上記第１のデータラインと、上記単位データラインとを
それぞれ結ぶスイッチ手段と、 上記スイッチ手段を、上記第１のデータラインに入力及
び又は出力されるデータの繰り返し周期で、順次循環的
に閉制御する制御手段と を具えたことを特徴とする入出力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63079558A JP2797312B2 (ja) | 1988-03-31 | 1988-03-31 | 入出力回路 |
| US07/331,275 US5025419A (en) | 1988-03-31 | 1989-03-30 | Input/output circuit |
| EP89303150A EP0335715B1 (en) | 1988-03-31 | 1989-03-30 | Input circuits |
| DE68923573T DE68923573T2 (de) | 1988-03-31 | 1989-03-30 | Eingangsschaltungen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63079558A JP2797312B2 (ja) | 1988-03-31 | 1988-03-31 | 入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01251497A true JPH01251497A (ja) | 1989-10-06 |
| JP2797312B2 JP2797312B2 (ja) | 1998-09-17 |
Family
ID=13693338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63079558A Expired - Lifetime JP2797312B2 (ja) | 1988-03-31 | 1988-03-31 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797312B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010493A (ja) * | 1983-06-29 | 1985-01-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPS626482A (ja) * | 1985-06-29 | 1987-01-13 | Toshiba Corp | 半導体記憶装置 |
| JPS6218879A (ja) * | 1985-07-17 | 1987-01-27 | Victor Co Of Japan Ltd | 画像メモリ |
| JPS62214586A (ja) * | 1986-03-14 | 1987-09-21 | Fujitsu Ltd | スタチツクカラム型ダイナミツクｒａｍ |
-
1988
- 1988-03-31 JP JP63079558A patent/JP2797312B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010493A (ja) * | 1983-06-29 | 1985-01-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPS626482A (ja) * | 1985-06-29 | 1987-01-13 | Toshiba Corp | 半導体記憶装置 |
| JPS6218879A (ja) * | 1985-07-17 | 1987-01-27 | Victor Co Of Japan Ltd | 画像メモリ |
| JPS62214586A (ja) * | 1986-03-14 | 1987-09-21 | Fujitsu Ltd | スタチツクカラム型ダイナミツクｒａｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2797312B2 (ja) | 1998-09-17 |
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Legal Events
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|---|---|---|---|
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