JPH02265326A - 逐次比較型ａ／ｄコンバータ - Google Patents
逐次比較型ａ／ｄコンバータInfo
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- JPH02265326A JPH02265326A JP8752289A JP8752289A JPH02265326A JP H02265326 A JPH02265326 A JP H02265326A JP 8752289 A JP8752289 A JP 8752289A JP 8752289 A JP8752289 A JP 8752289A JP H02265326 A JPH02265326 A JP H02265326A
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- 238000005070 sampling Methods 0.000 claims abstract description 25
- 238000006243 chemical reaction Methods 0.000 abstract description 30
- 238000010586 diagram Methods 0.000 description 15
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は逐次比較型Ａ／Ｄコンバータに関し、特に逐次
比較レジスタを用いる逐次比較型Ａ／Ｄコンバータに関
する。
比較レジスタを用いる逐次比較型Ａ／Ｄコンバータに関
する。
従来の逐次比較型Ａ／Ｄコンバータについて、第５図を
参照して説明する。
参照して説明する。
第５図は従来の例を示す逐次比較型Ａ／Ｄコンバータの
ブロック図である。
ブロック図である。
第５図に示すように、従来の逐次比較型Ａ／Ｄコンバー
タは、入力端子３に外部から印加されるアナログレベル
（以下、サンプリングレベルと称す）をコンパレータ４
に入力するとともに、リファレンスレベルをコンパレー
タ４に入力している。すなわち、逐次比較レジスタ１は
あらかじめ所定のデータを設定され、このデータによっ
てサンプリングレベルと比較すべき電圧を発生するリフ
ァレンスレベル発生回路２を制御し、その出力である第
一のリファレンスレベルをコンバレータ４に入力してい
る。この時、コンパレータ４は前記サンプリングレベル
と前記第一のリファレンスレベルとの電圧レベルを比較
し、その出力により制御回路を駆動する。この制御回路
５は逐次比較レジスタ１の最上位ビットを更新するか否
かを制御して第二のリファレンスレベルを発生している
。
タは、入力端子３に外部から印加されるアナログレベル
（以下、サンプリングレベルと称す）をコンパレータ４
に入力するとともに、リファレンスレベルをコンパレー
タ４に入力している。すなわち、逐次比較レジスタ１は
あらかじめ所定のデータを設定され、このデータによっ
てサンプリングレベルと比較すべき電圧を発生するリフ
ァレンスレベル発生回路２を制御し、その出力である第
一のリファレンスレベルをコンバレータ４に入力してい
る。この時、コンパレータ４は前記サンプリングレベル
と前記第一のリファレンスレベルとの電圧レベルを比較
し、その出力により制御回路を駆動する。この制御回路
５は逐次比較レジスタ１の最上位ビットを更新するか否
かを制御して第二のリファレンスレベルを発生している
。
かかる一連の動作により、第三、第四のリファレンスレ
ベルが発生し、その都度逐次比較レジスタ１のビットは
逐次上位から更新される。
ベルが発生し、その都度逐次比較レジスタ１のビットは
逐次上位から更新される。
こうして、Ａ／Ｄ変換が終了すると、逐次比較レジスタ
１にはサンプリングレベルに相当するデジタル値が保持
されることとなるので、これを内部データバス６に取り
込むことにより、サンプリングレベルのデジタル値を読
むことができる。
１にはサンプリングレベルに相当するデジタル値が保持
されることとなるので、これを内部データバス６に取り
込むことにより、サンプリングレベルのデジタル値を読
むことができる。
第６図は第５図に示す逐次比較レジスタおよび制御回路
の詳細図である。
の詳細図である。
第６図に示すように、制御回路５はコンパレータの出力
信号４ａを一方の入力とする２人力ＡＮＤ５Ａ〜５Ｆと
、２人力ＡＮＤ５Ａ〜５Ｆの各々の他方の入力に接続さ
れるカウンターＴｏ−，，’ｒ５とを含んで構成される
。２人力ＡＮＤ５Ａ〜５Ｆの出力は逐次比較レジスタ１
に接続される。更に、カウンタＴｎ（ｎ：０〜５）は内
部クロックφによってカウント動作を行ない、自身の保
持する内容を２人力ＡＮＤ５Ａ〜５Ｆに入力するととも
に、次段のカウンターＴｎ−ｔ（ｎ＝１〜５）および比
較レジスタ１に入力する。一方、比較レジスタ１はＲ，
〜Ｒ５からなる６ビツトのレジスタとして構成される。
信号４ａを一方の入力とする２人力ＡＮＤ５Ａ〜５Ｆと
、２人力ＡＮＤ５Ａ〜５Ｆの各々の他方の入力に接続さ
れるカウンターＴｏ−，，’ｒ５とを含んで構成される
。２人力ＡＮＤ５Ａ〜５Ｆの出力は逐次比較レジスタ１
に接続される。更に、カウンタＴｎ（ｎ：０〜５）は内
部クロックφによってカウント動作を行ない、自身の保
持する内容を２人力ＡＮＤ５Ａ〜５Ｆに入力するととも
に、次段のカウンターＴｎ−ｔ（ｎ＝１〜５）および比
較レジスタ１に入力する。一方、比較レジスタ１はＲ，
〜Ｒ５からなる６ビツトのレジスタとして構成される。
各ビットのレジスタＲｎは２人力ＡＮＤ５ｎ （ｎ＝ｏ
〜５）により更新されるとともに、カウンターＴｏ〜Ｔ
５の出力によりクリアされる。また、レジスタＲｎは内
部データバス６から命令により任意の値に設定され、自
身の内容をリファレンスレベル発生回路２ヘデータバス
１ａにより出力する。
〜５）により更新されるとともに、カウンターＴｏ〜Ｔ
５の出力によりクリアされる。また、レジスタＲｎは内
部データバス６から命令により任意の値に設定され、自
身の内容をリファレンスレベル発生回路２ヘデータバス
１ａにより出力する。
第７図は第５図および第６図に示すＡ／Ｄコンバータの
動作を説明するためのタイミング図である。
動作を説明するためのタイミング図である。
第７図に示すように、この波形はカウンターＴ５〜Ｔ、
とクロックφのタイミングを示しており、第５図に示す
入力端子３に印加される未知なサンプリングレベルを第
６図に示す制御回路５によりＡ／Ｄ変換する場合を考え
る。
とクロックφのタイミングを示しており、第５図に示す
入力端子３に印加される未知なサンプリングレベルを第
６図に示す制御回路５によりＡ／Ｄ変換する場合を考え
る。
まず、制御回路５のカウンターＴ、〜Ｔ５は。
Ｔ、＝ＴＩ ＝Ｔ２ ＝Ｔ、＝Ｔ４＝Ｌ、Ｔ、＝Ｈに設
定され、逐次変換レジスタ１はＲｏ＝Ｒｔ＝Ｒ２＝Ｒ，
＝Ｒ４＝Ｈ，Ｒ，＝Ｌにイニシャライズされているとす
る。
定され、逐次変換レジスタ１はＲｏ＝Ｒｔ＝Ｒ２＝Ｒ，
＝Ｒ４＝Ｈ，Ｒ，＝Ｌにイニシャライズされているとす
る。
この時、逐次比較レジスタ１の出力はＩＦ’となり、こ
のデジタルデータに対応したリファレンスレベルがリフ
ァレンスレベル発生回路２により発生されてコンパレー
タ４に入力される。今、未知のサンプリングレベルが２
７’だと仮定すると、コンパレータ４は２７”に相当す
るサンプリングレベルとＩＦ’に相当するリファレンス
レベルとの大小比較を行ない、Ｈを出力し、制御回路ら
にこのコンパレータ４のＨ出力４ａを入力する。この時
、２人力ＡＮＤ５Ａ〜５Ｆにおいて、２人力ＡＮＤ５Ｆ
のみ出力はＨになり、他の出力はＬとなるので、逐次比
較レジスタ１のＲ５はＨに更新される。これにより、制
御回路５のカウンターＴ、％Ｔ、は、’ｒｏ＝’ｒ、
＝’ｒ２＝’ｒ、 ＝Ｔ、 ＝Ｌに、またＴ４＝Ｈにカ
ウントアツプするとともに、Ｔ４の出力により逐次比較
レジスタ１のＲ４はＬにクリアされる。
のデジタルデータに対応したリファレンスレベルがリフ
ァレンスレベル発生回路２により発生されてコンパレー
タ４に入力される。今、未知のサンプリングレベルが２
７’だと仮定すると、コンパレータ４は２７”に相当す
るサンプリングレベルとＩＦ’に相当するリファレンス
レベルとの大小比較を行ない、Ｈを出力し、制御回路ら
にこのコンパレータ４のＨ出力４ａを入力する。この時
、２人力ＡＮＤ５Ａ〜５Ｆにおいて、２人力ＡＮＤ５Ｆ
のみ出力はＨになり、他の出力はＬとなるので、逐次比
較レジスタ１のＲ５はＨに更新される。これにより、制
御回路５のカウンターＴ、％Ｔ、は、’ｒｏ＝’ｒ、
＝’ｒ２＝’ｒ、 ＝Ｔ、 ＝Ｌに、またＴ４＝Ｈにカ
ウントアツプするとともに、Ｔ４の出力により逐次比較
レジスタ１のＲ４はＬにクリアされる。
次に、逐次比較レジスタ１は、Ｒｏ＝Ｒ１＝Ｒ，＝ｌ’
ｊ３＝Ｒ，＝Ｈ，Ｒ，＝Ｌとなり、出力は２ＦＨとなる
。この時、リファレンスレベル発生回路２は２Ｆ’に相
当する第二のリファレンスレベルを発生する。以下、一
連の動作により第三。
ｊ３＝Ｒ，＝Ｈ，Ｒ，＝Ｌとなり、出力は２ＦＨとなる
。この時、リファレンスレベル発生回路２は２Ｆ’に相
当する第二のリファレンスレベルを発生する。以下、一
連の動作により第三。
第四のリファレンスレベルが発生し、その都度逐次比較
レジスタ１のビットは逐次上位がら更新する。この時の
制御回路５のカウンターの値は、第７図に示すごとく、
カウントアツプを行なう、こうしてＡ／Ｄ変換が終了す
ると、逐次比較レジスタ１には２７Ｈが変換結果として
保持される。このデジタルデータを命令により内部デー
タバス６に取り込むと、サンプリングレベルのデジタル
値を読むことができる。
レジスタ１のビットは逐次上位がら更新する。この時の
制御回路５のカウンターの値は、第７図に示すごとく、
カウントアツプを行なう、こうしてＡ／Ｄ変換が終了す
ると、逐次比較レジスタ１には２７Ｈが変換結果として
保持される。このデジタルデータを命令により内部デー
タバス６に取り込むと、サンプリングレベルのデジタル
値を読むことができる。
上述した従来の逐次比較型Ａ／Ｄコンバータは、−回の
Ａ／Ｄ変換に要する時間が固定されている。すなわち、
一つのリファレンスレベルを発生し、サンプリングレベ
ルとの比較を行ない、逐次比較レジスタの所定のビット
を更新するまでの時間を−サイクルタイムとすると、６
ビツト精度の逐次比較型Ａ／ＤコンバータではＡ／Ｄ変
換に要する時間が６サイクルタイムとなる。
Ａ／Ｄ変換に要する時間が固定されている。すなわち、
一つのリファレンスレベルを発生し、サンプリングレベ
ルとの比較を行ない、逐次比較レジスタの所定のビット
を更新するまでの時間を−サイクルタイムとすると、６
ビツト精度の逐次比較型Ａ／ＤコンバータではＡ／Ｄ変
換に要する時間が６サイクルタイムとなる。
従って、同一レベルのサンプリングレベルを繰り返して
Ａ／Ｄ変換を行なう時でも毎回６サイクルタイムを要す
る。その結果、逐次比較レジスタの所定のデータからリ
ファレンスレベルを発生し、必らず最上位ビットから更
新を行なうため、あらかじめ明らかな有効ビットでも比
較し、更新せざるを得ないという欠点がある。
Ａ／Ｄ変換を行なう時でも毎回６サイクルタイムを要す
る。その結果、逐次比較レジスタの所定のデータからリ
ファレンスレベルを発生し、必らず最上位ビットから更
新を行なうため、あらかじめ明らかな有効ビットでも比
較し、更新せざるを得ないという欠点がある。
本発明の目的は、かかる変換効率を上げ短時間で変換す
ることのできる逐次比較型Ａ／Ｄコンバータを提供する
ことにある。
ることのできる逐次比較型Ａ／Ｄコンバータを提供する
ことにある。
本発明の逐次比較型Ａ／Ｄコンバータは、内部データバ
スに接続された逐次比較レジスタと、前記逐次比較レジ
スタの内容にしたがって比較すべき電圧を発生するリフ
ァレンスレベル発生回路と、比較される電圧のサンプリ
ングレベルと前記、リファレンスレベルとを比較するコ
ンパレータと、前記コンパレータの出力番こより前記逐
次比較レジスタの内容を更新する制御回路とを有する逐
次比較型Ａ／Ｄコンバータにおいて、前記内部データバ
スと制御回路とを直結し且つ前記逐次比較レジスタへ任
意のデータを設定する手段を設け、この任意のデータの
更新すべきビットを前記副書回路により制御して構成さ
れる。
スに接続された逐次比較レジスタと、前記逐次比較レジ
スタの内容にしたがって比較すべき電圧を発生するリフ
ァレンスレベル発生回路と、比較される電圧のサンプリ
ングレベルと前記、リファレンスレベルとを比較するコ
ンパレータと、前記コンパレータの出力番こより前記逐
次比較レジスタの内容を更新する制御回路とを有する逐
次比較型Ａ／Ｄコンバータにおいて、前記内部データバ
スと制御回路とを直結し且つ前記逐次比較レジスタへ任
意のデータを設定する手段を設け、この任意のデータの
更新すべきビットを前記副書回路により制御して構成さ
れる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の逐次比較型Ａ／Ｄコンバー
タのブロック図である。
タのブロック図である。
第１図に示すように、本実施例は入力端子３からサンプ
リングレベルをコンパレータ４に入力するとともに、逐
次比較レジスタ１の保持するデータに従ってリファレン
スレベル発生回路２からリファレンスレベルをコンパレ
ータ４に入力する。
リングレベルをコンパレータ４に入力するとともに、逐
次比較レジスタ１の保持するデータに従ってリファレン
スレベル発生回路２からリファレンスレベルをコンパレ
ータ４に入力する。
この逐次比較レジスタ１は自身の保持するデータを前述
のリファレンスレベル発生回路２に出力ｌａするだけで
なく、命令により内部データバス６に対して読み出しあ
るいは書き込みが可能である。一方、制御回路５はコン
パレータ４の出力４ａを入力とし、命令により内部デー
タバス６がら設定されたデータに応じて逐次比較レジス
タ１のデータの選ばれたビットを更新するように制御す
る。
のリファレンスレベル発生回路２に出力ｌａするだけで
なく、命令により内部データバス６に対して読み出しあ
るいは書き込みが可能である。一方、制御回路５はコン
パレータ４の出力４ａを入力とし、命令により内部デー
タバス６がら設定されたデータに応じて逐次比較レジス
タ１のデータの選ばれたビットを更新するように制御す
る。
以下、本実施例を６ビツト精度の逐次比較型Ａ／Ｄコン
バータを例にとり、第２図および第３図を参照して説明
する。
バータを例にとり、第２図および第３図を参照して説明
する。
第２図は第１図に示す逐次比較レジスタおよび制御回路
の詳細図である。
の詳細図である。
第２図に示すように、制御回路５はコンパレータの出力
信号４ａを一方の入力とする２人力ＡＮＤ５Ａ〜５Ｆと
、２人力ＡＮＤ５Ａ〜５Ｆの各々の他方の入力に接続さ
れるカウンターＴ０〜Ｔ。
信号４ａを一方の入力とする２人力ＡＮＤ５Ａ〜５Ｆと
、２人力ＡＮＤ５Ａ〜５Ｆの各々の他方の入力に接続さ
れるカウンターＴ０〜Ｔ。
とを含んで構成される。これらのカウンターＴ。
〜Ｔ５は、内部データバス６から命令によりデータを入
力し、また２人力ＡＮＤ５Ａ〜５Ｆの出力は逐次比較レ
ジスタ１に接続される。更に、カウンタＴｎ （ｎ＝０
〜５）は内部クロックφによってカウント動作を、行な
い、自身の保持する内容を２人力ＡＮＤ５Ａ〜５Ｆに入
力するとともに、次段のカウンタＴｎ−１（ｎ＝ｌ〜５
）および比較レジスタ１に入力する。一方、比較レジス
タ１はＲ，〜Ｒ５からなる６ビツトのレジスタとして構
成される。各ビットのレジスタＲｎは、２人力ＡＮＤ５
ｎ （ｎ＝ｏ〜５）により更新されるとともに、カウン
タＴ、％Ｔ、の出力によりクリアされる。また、レジス
タＲｎは内部データバス６がら命令により任意の値に設
定され、自身の内容をリファレンスレベル発生回路２ヘ
データバス１ａにより出力する。
力し、また２人力ＡＮＤ５Ａ〜５Ｆの出力は逐次比較レ
ジスタ１に接続される。更に、カウンタＴｎ （ｎ＝０
〜５）は内部クロックφによってカウント動作を、行な
い、自身の保持する内容を２人力ＡＮＤ５Ａ〜５Ｆに入
力するとともに、次段のカウンタＴｎ−１（ｎ＝ｌ〜５
）および比較レジスタ１に入力する。一方、比較レジス
タ１はＲ，〜Ｒ５からなる６ビツトのレジスタとして構
成される。各ビットのレジスタＲｎは、２人力ＡＮＤ５
ｎ （ｎ＝ｏ〜５）により更新されるとともに、カウン
タＴ、％Ｔ、の出力によりクリアされる。また、レジス
タＲｎは内部データバス６がら命令により任意の値に設
定され、自身の内容をリファレンスレベル発生回路２ヘ
データバス１ａにより出力する。
第３図は第１図および第２図に示すＡ／Ｄコンバータの
動作を説明するためのタイミング図である、尚、−巡目
のＡ／Ｄ変換動作については、第７図と同じであるので
、これを参照しながら説明する。
動作を説明するためのタイミング図である、尚、−巡目
のＡ／Ｄ変換動作については、第７図と同じであるので
、これを参照しながら説明する。
第７図に示すように、入力端子３に印加される未知なサ
ンプリングレベルを第２図に示す制御回路５によりＡ／
Ｄ変換する場合を考える。
ンプリングレベルを第２図に示す制御回路５によりＡ／
Ｄ変換する場合を考える。
まず、第７図に示すように、制御回路５のカウンタＴ
ｏ ”−Ｔ ｑは、Ｔ、＝Ｔ、＝’ｒ２＝’ｒ、＝Ｔ４
＝Ｌ、’ｒ、＝）（に設定され、逐次変換レジスタ１は
Ｒ，＝Ｒ，＝Ｒ２＝Ｒｓ ＝Ｒ４＝Ｈ，Ｒ。
ｏ ”−Ｔ ｑは、Ｔ、＝Ｔ、＝’ｒ２＝’ｒ、＝Ｔ４
＝Ｌ、’ｒ、＝）（に設定され、逐次変換レジスタ１は
Ｒ，＝Ｒ，＝Ｒ２＝Ｒｓ ＝Ｒ４＝Ｈ，Ｒ。
＝Ｌにイニシャライズされている。
この時、逐次比較レジスタ１の出力はＩＦ’となり、こ
のデジタルデータに対応したリファレンスレベルがリフ
ァレンスレベル発生回路２により発生されてコンパレー
タ４に入力される。今、未知のサンプリングレベルが２
７’だと仮定すると、コンパレータ４は２７’に相当す
るサンプリングレベルとＩＦＨに相当するリファレンス
レベルとの大小比較を行ない、Ｈを出力し、制御回路５
にこのコンパレータ４のＨ出力４ａを入力する。この時
、２人力ＡＮＤ５Ａ〜５Ｆにおいて、２人力ＡＮＤ５Ｆ
のみ出力はＨになり、他の出力はＬどなるので、逐次比
較レジスタ１のＲ５はＨに更新される。これにより、制
御回路５のカウンタＴｏ〜Ｔ５はＴ、＝Ｔ１＝Ｔ２＝’
ｒ３＝７ｓ ＝Ｌに、またＴ４＝Ｈにカウントアツプす
るとともに、Ｔ４の出力により逐次比較レジスタ１のＲ
４はＬにクリアされる。
のデジタルデータに対応したリファレンスレベルがリフ
ァレンスレベル発生回路２により発生されてコンパレー
タ４に入力される。今、未知のサンプリングレベルが２
７’だと仮定すると、コンパレータ４は２７’に相当す
るサンプリングレベルとＩＦＨに相当するリファレンス
レベルとの大小比較を行ない、Ｈを出力し、制御回路５
にこのコンパレータ４のＨ出力４ａを入力する。この時
、２人力ＡＮＤ５Ａ〜５Ｆにおいて、２人力ＡＮＤ５Ｆ
のみ出力はＨになり、他の出力はＬどなるので、逐次比
較レジスタ１のＲ５はＨに更新される。これにより、制
御回路５のカウンタＴｏ〜Ｔ５はＴ、＝Ｔ１＝Ｔ２＝’
ｒ３＝７ｓ ＝Ｌに、またＴ４＝Ｈにカウントアツプす
るとともに、Ｔ４の出力により逐次比較レジスタ１のＲ
４はＬにクリアされる。
次に、逐次比較レジスタ１は、Ｒ，＝Ｒ，＝Ｒ２＝Ｒ３
＝Ｒ５＝Ｈ，Ｒ４＝Ｌとなり、出力は２Ｆ’となる。こ
の時、リファレンスレベル発生回路２は２Ｆ’に相当す
る第二のリファレンスレベルを発生する。以下、一連の
動作により、第三、第四のリファレンスレベルが発生し
、その都度逐次比較レジスタ１のビットは逐次上位から
更新する。この時の制御回路５のカウンターの値は、第
７図に示すごとく、カウントアツプを行なう、こうして
−巡目のＡ／Ｄ変換が終了すると、逐次比較レジスタ１
には２７’が変換結果として保持される。このデジタル
データを命令により内部データバス６に取り込むと、サ
ンプリングレベルのデジタル値を読むことができる。
＝Ｒ５＝Ｈ，Ｒ４＝Ｌとなり、出力は２Ｆ’となる。こ
の時、リファレンスレベル発生回路２は２Ｆ’に相当す
る第二のリファレンスレベルを発生する。以下、一連の
動作により、第三、第四のリファレンスレベルが発生し
、その都度逐次比較レジスタ１のビットは逐次上位から
更新する。この時の制御回路５のカウンターの値は、第
７図に示すごとく、カウントアツプを行なう、こうして
−巡目のＡ／Ｄ変換が終了すると、逐次比較レジスタ１
には２７’が変換結果として保持される。このデジタル
データを命令により内部データバス６に取り込むと、サ
ンプリングレベルのデジタル値を読むことができる。
以上述べた動作を説明は、従来例で説明した逐次比較型
Ａ／Ｄコンバータの動作と同じである。
Ａ／Ｄコンバータの動作と同じである。
次に、繰り返してＡ／Ｄ変換を行なうことを第３図を参
照して説明する。この時、サンプリングレベルとしては
下位３ビツトの範囲内の変動があるとし、上位３ビツト
は有効であると仮定する。
照して説明する。この時、サンプリングレベルとしては
下位３ビツトの範囲内の変動があるとし、上位３ビツト
は有効であると仮定する。
すなわち、二度目のＡ／Ｄ変換結果としては、１回目の
変換結果１０ ０１１１”に対して１００ＸＸＸＢが予
想されるとする。今、命令によりバス６を介して制御回
路５に有効ビット３に対応するデジタルデータｏ００１
００Ｂを設定する。この時、カウンターＴｏ〜Ｔ５は’
ｒｏ＝’ｒ。
変換結果１０ ０１１１”に対して１００ＸＸＸＢが予
想されるとする。今、命令によりバス６を介して制御回
路５に有効ビット３に対応するデジタルデータｏ００１
００Ｂを設定する。この時、カウンターＴｏ〜Ｔ５は’
ｒｏ＝’ｒ。
＝Ｔ、＝Ｔ、＝’ｒ、＝ｌ、、’ｒ２＝）ｉとなり、逐
次比較レジスタ１のＲ２はＬにクリアされ、その出力は
２３’となる。従って、リファレンスレベル発生回路２
は２３’に相当する第一のリファレンスレベルを発生す
る。今、サンプリングレベルが２２１に相当すると仮定
すると、コンパレータ４の出力はＬどなる。制御回路５
はこのコンパレータ４の出力を受け、２人力ＡＮＤ５Ａ
〜５Ｆの出力を全てＬとし、逐次比較レジスタ１のＲ２
はＬのままとなる。一方、制御回路５のカウンターＴｏ
〜Ｔ５はＴｏ＝Ｔ、＝Ｔ、＝’ｒ４＝’ｒ、＝Ｌ、Ｔｌ
＝Ｈにカウントアツプされるとともに、カウンタＴ１の
出力により逐次比較レジスタ１のＲ１はＬにクリアされ
る。従って、逐次比較レジスタ１はＲ□ ＝Ｈ，Ｒ１＝
Ｒ２＝Ｒ３＝Ｒ４＝Ｌ、Ｒ，＝Ｈとなり、出力は２１’
となる。この時、リファレンスレベル発生回路２は２１
’に相当する第二のリファレンスレベルを発生する。以
下、同様にして第三のリファレンスレベルを発生し、逐
次比較レジスタ１は更新され、変換が終了すると２２”
が変換結果として保持される。かかる動作の説明では、
逐次比較レジスタ１に保持されているデータをもとに第
２回目のＡ／Ｄ変換を行なったが、新たに命令により内
部データバス６から逐次比較レジスタ１にデータを設定
してもよい。
次比較レジスタ１のＲ２はＬにクリアされ、その出力は
２３’となる。従って、リファレンスレベル発生回路２
は２３’に相当する第一のリファレンスレベルを発生す
る。今、サンプリングレベルが２２１に相当すると仮定
すると、コンパレータ４の出力はＬどなる。制御回路５
はこのコンパレータ４の出力を受け、２人力ＡＮＤ５Ａ
〜５Ｆの出力を全てＬとし、逐次比較レジスタ１のＲ２
はＬのままとなる。一方、制御回路５のカウンターＴｏ
〜Ｔ５はＴｏ＝Ｔ、＝Ｔ、＝’ｒ４＝’ｒ、＝Ｌ、Ｔｌ
＝Ｈにカウントアツプされるとともに、カウンタＴ１の
出力により逐次比較レジスタ１のＲ１はＬにクリアされ
る。従って、逐次比較レジスタ１はＲ□ ＝Ｈ，Ｒ１＝
Ｒ２＝Ｒ３＝Ｒ４＝Ｌ、Ｒ，＝Ｈとなり、出力は２１’
となる。この時、リファレンスレベル発生回路２は２１
’に相当する第二のリファレンスレベルを発生する。以
下、同様にして第三のリファレンスレベルを発生し、逐
次比較レジスタ１は更新され、変換が終了すると２２”
が変換結果として保持される。かかる動作の説明では、
逐次比較レジスタ１に保持されているデータをもとに第
２回目のＡ／Ｄ変換を行なったが、新たに命令により内
部データバス６から逐次比較レジスタ１にデータを設定
してもよい。
第４図は本発明の第二の実施例を示す逐次比較型Ａ／Ｄ
コンバータのブロック図である。
コンバータのブロック図である。
第４図に示すように、本実施例は、複数の入力端子３八
〜３Ｃから各々のサンプリングレベルをマルチプレクサ
７を介してコンパレータ４に入力する。一方、リファレ
ンスレベル発生回路２は、複数の逐次比較レジスタＩＡ
〜ＩＣのうち、マルチプレクサ７により選択された入力
端子に対応する特定の逐次比較レジスタの保持するデー
タにしたがってリファレンスレベルをコンパレータ４に
入力する。上記複数の逐次比較レジスタＩＡ〜ＩＣはマ
ルチプレクサ７により選択された入力端子に対応して一
つが選択され、自身の保持するデータをリファレンスレ
ベル発生回路２に出力する一方、命令により内部データ
バス６に対して読み出し及び書き込みが可能である。ま
た、制御回路５はコンパレータ４の出力を入力とし、命
令により内部データバス６から設定されたデータに応じ
て逐次比較レジスタ１のデータの選ばれたビットを更新
するように制御する。
〜３Ｃから各々のサンプリングレベルをマルチプレクサ
７を介してコンパレータ４に入力する。一方、リファレ
ンスレベル発生回路２は、複数の逐次比較レジスタＩＡ
〜ＩＣのうち、マルチプレクサ７により選択された入力
端子に対応する特定の逐次比較レジスタの保持するデー
タにしたがってリファレンスレベルをコンパレータ４に
入力する。上記複数の逐次比較レジスタＩＡ〜ＩＣはマ
ルチプレクサ７により選択された入力端子に対応して一
つが選択され、自身の保持するデータをリファレンスレ
ベル発生回路２に出力する一方、命令により内部データ
バス６に対して読み出し及び書き込みが可能である。ま
た、制御回路５はコンパレータ４の出力を入力とし、命
令により内部データバス６から設定されたデータに応じ
て逐次比較レジスタ１のデータの選ばれたビットを更新
するように制御する。
次に、上述したＡ／Ｄコンバータの動作について説明す
る。
る。
今、入力端子３Ａを命令により選択したとし、このサン
プリングレベルをマルチプレクサ７を介してコンパレー
タ４に入力する。この時、複数の逐次比較レジスタＩＡ
〜ＩＣのうち逐次比較レジスタＩＡが入力端子３Ａに対
応して選択され、レジスタでの変換結果は１個に保持さ
れる。以下、一連の変換動作は前述した第一の実施例と
同様に行なわれる。
プリングレベルをマルチプレクサ７を介してコンパレー
タ４に入力する。この時、複数の逐次比較レジスタＩＡ
〜ＩＣのうち逐次比較レジスタＩＡが入力端子３Ａに対
応して選択され、レジスタでの変換結果は１個に保持さ
れる。以下、一連の変換動作は前述した第一の実施例と
同様に行なわれる。
同様に、入力端子３Ｂを選択してＡ／Ｄ変換を行なえば
、変換結果は逐次比較レジスタＩＢに保持されていく。
、変換結果は逐次比較レジスタＩＢに保持されていく。
要するに、複数の入力のサンプリングレベルのＡ／Ｄ変
換を行なう際、前述した第一の実施例では一つのサンプ
リングレベルのＡ／Ｄ変換が終了する度にデータを設定
する必要があるのに対し、この第二の実施例ではそのま
ま継続して実行できるため、ソフトウェアを軽減できる
という利点がある。
換を行なう際、前述した第一の実施例では一つのサンプ
リングレベルのＡ／Ｄ変換が終了する度にデータを設定
する必要があるのに対し、この第二の実施例ではそのま
ま継続して実行できるため、ソフトウェアを軽減できる
という利点がある。
以上二つの実施例について説明したが、これらの実施例
によれば、任意のデータを設定可能な逐次比較レジスタ
を有し、あらかじめ明らかな有効ビットはそのまま保持
し、未確定なビットがら比較し更新をすることにり、変
換効率を向上し、短時間で変換することができる。
によれば、任意のデータを設定可能な逐次比較レジスタ
を有し、あらかじめ明らかな有効ビットはそのまま保持
し、未確定なビットがら比較し更新をすることにり、変
換効率を向上し、短時間で変換することができる。
以上説明したように、本発明の逐次比較型Ａ／Ｄコンバ
ータは、コンパレータ出力により逐次比較レジスタにお
いてその上位有効ビットから逐次比較するので、より短
時間でＡ／Ｄ変換を行なうことができるという効果があ
る。
ータは、コンパレータ出力により逐次比較レジスタにお
いてその上位有効ビットから逐次比較するので、より短
時間でＡ／Ｄ変換を行なうことができるという効果があ
る。
また、本発明は入力端子が複数の場合に各々の入力端子
に応じた逐次比較レジスタを設けることにより、入力端
子を切り換える度に逐次比較レジスタにデータを設定す
る必要がなく、前回の変換結果のデータをもとに有効ビ
ットを制御回路に制定するだけで良いという効果がある
。
に応じた逐次比較レジスタを設けることにより、入力端
子を切り換える度に逐次比較レジスタにデータを設定す
る必要がなく、前回の変換結果のデータをもとに有効ビ
ットを制御回路に制定するだけで良いという効果がある
。
第１図は本発明の第一の実施例を示す逐次比較型Ａ／Ｄ
コンバータのブロック図、第２図は第１図に示す逐次比
較レジスタおよび制御回路の詳細図、第３図は第１図お
よび第２図に示すＡ／Ｄコンバータの動作を説明するた
めのタイミング図、第４図は本発明の第二の実施例を示
す逐次比較型Ａ／Ｄコンバータのブロック図、第５図は
従来の一例を示す逐次比較型Ａ／Ｄコンバータのブロッ
ク図、第６図は第５図に示す逐次比較レジスタおよび制
御回路の詳細図、第７図は第５図および第６図に示すＡ
／Ｄコンバータの動作を説明するためのタイミング図で
ある。
コンバータのブロック図、第２図は第１図に示す逐次比
較レジスタおよび制御回路の詳細図、第３図は第１図お
よび第２図に示すＡ／Ｄコンバータの動作を説明するた
めのタイミング図、第４図は本発明の第二の実施例を示
す逐次比較型Ａ／Ｄコンバータのブロック図、第５図は
従来の一例を示す逐次比較型Ａ／Ｄコンバータのブロッ
ク図、第６図は第５図に示す逐次比較レジスタおよび制
御回路の詳細図、第７図は第５図および第６図に示すＡ
／Ｄコンバータの動作を説明するためのタイミング図で
ある。
１、ＩＡ〜ＩＣ・・・逐次比較レジスタ、２・・・リフ
ァレンスレベル発生回路、３，３Ａ〜３ｃ・・・入力端
子、４・・・コンパレータ、５用制御回路、６・・・内
部データバス、７・・・マルチプレクサ、５Ａ〜５Ｆ・
・・２人力Ａ Ｎ Ｄ 、 Ｔ ６ ” Ｔ ５ ・”
カウンター、Ｒ６−Ｒ５・・・レジスタ。
ァレンスレベル発生回路、３，３Ａ〜３ｃ・・・入力端
子、４・・・コンパレータ、５用制御回路、６・・・内
部データバス、７・・・マルチプレクサ、５Ａ〜５Ｆ・
・・２人力Ａ Ｎ Ｄ 、 Ｔ ６ ” Ｔ ５ ・”
カウンター、Ｒ６−Ｒ５・・・レジスタ。
Claims (1)
- 内部データバスに接続された逐次比較レジスタと、前記
逐次比較レジスタの内容にしたがって比較すべき電圧を
発生するリファレンスレベル発生回路と、比較される電
圧のサンプリングレベルと前記リファレンスレベルとを
比較するコンパレータと、前記コンパレータの出力によ
り前記逐次比較レジスタの内容を更新する制御回路とを
有する逐次比較型Ａ／Ｄコンバータにおいて、前記内部
データバスと制御回路とを直結し且つ前記逐次比較レジ
スタへ任意のデータを設定する手段を設け、この任意の
データの更新すべきビットを前記制御回路により制御す
ることを特徴とする逐次比較型Ａ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8752289A JPH02265326A (ja) | 1989-04-05 | 1989-04-05 | 逐次比較型ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8752289A JPH02265326A (ja) | 1989-04-05 | 1989-04-05 | 逐次比較型ａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02265326A true JPH02265326A (ja) | 1990-10-30 |
Family
ID=13917326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8752289A Pending JPH02265326A (ja) | 1989-04-05 | 1989-04-05 | 逐次比較型ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02265326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05343998A (ja) * | 1992-06-10 | 1993-12-24 | Mitsubishi Electric Corp | 逐次変換型ａ／ｄ変換装置 |
| KR100360871B1 (ko) * | 1994-12-14 | 2003-01-24 | 엘지전자 주식회사 | 디지탈비교회로 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5121703A (en) * | 1974-08-16 | 1976-02-21 | Bunsaku Taketomi | Denshikikino kumitatehoho |
| JPS5890959A (ja) * | 1981-11-26 | 1983-05-30 | アキレス株式会社 | 積層シ−ト |
| JPS63274215A (ja) * | 1987-04-30 | 1988-11-11 | Mitsubishi Electric Corp | Ａ−ｄ変換装置 |
-
1989
- 1989-04-05 JP JP8752289A patent/JPH02265326A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5121703A (en) * | 1974-08-16 | 1976-02-21 | Bunsaku Taketomi | Denshikikino kumitatehoho |
| JPS5890959A (ja) * | 1981-11-26 | 1983-05-30 | アキレス株式会社 | 積層シ−ト |
| JPS63274215A (ja) * | 1987-04-30 | 1988-11-11 | Mitsubishi Electric Corp | Ａ−ｄ変換装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05343998A (ja) * | 1992-06-10 | 1993-12-24 | Mitsubishi Electric Corp | 逐次変換型ａ／ｄ変換装置 |
| KR100360871B1 (ko) * | 1994-12-14 | 2003-01-24 | 엘지전자 주식회사 | 디지탈비교회로 |
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