JPS61256826A - Ｄ／ａコンバ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段（第１図）Ｆ　作用 Ｇ　実施例 Ｇ１第１実施例（第１図〜第３図） Ｇ２第２実施例（第４図） Ｇ３第３実施例（第５図） Ｇ４第４実施例（第６図） Ｇ５その他の実施例 Ｈ発明の効果 Ａ　産業上の利用分野 この発明はディジタル信号をアナログ信号に変換（以下
、Ｄ／Ａ変換と云う）するＤ／Ａコンバータ、特に複数
個のディジタル入力信号を処理してアナログ出力信号を
得る場合等に用いて好適な積分型Ｄ／Ａコンバータに関
する１、 Ｂ　発明の概要 積分回路に供給される電荷量を制御するスイッチトキャ
パシタを、第１及び第２のディジタル入力信号が供給さ
れる制御手段により制御して第１及び第２のディジタル
入力信号の積に対応したアナログ出力信号を積分回路の
出方側より取り出すことにより、斯る信号処理を単一の
Ｄ／Ａコンバータで達成しようとするものである。

Ｃ従来の技術 複数個のディジタル入力信号の積をＤ／Ａ変換するＤ／
Ａコンバータの一例として、従来例えば第７図に示すよ
うなものが提案されている。同図において、（１）はデ
ィジタル信号が供給される入力端子であって、この入力
端子（１）は入力されるディジタル信号のビット数ｎに
対応してｎ個の端子（ｉｏ）、　（１１）、　（１２）
・・・（１ｎ）を有し、ｎビットのパラレルの入力ディ
ジタル信号は、最上位のピッ）　（ＭＳＢ）が端子（１
ｏ）に、最上位の次のビットが端子（１１）にというよ
うな態様で、以下同様にして順次に各端子に与えられ、
端子（１ｎ）には入力ディジタル信号の最下位のビット
　（ＬＳＢ）が与えられる。

端子（１ｏ）〜（１ｎ）に同時に入力されるｎビットの
入力ディジタル信号は、データレジスタ（２）の２つの
入力端子群（３）及び（４）に所定の態様で供給される
。すなわち、入力端子群（３）及び（４）は夫々ｍ（ｍ
＝ｎ−１）個の入力端子（３ｏ）〜（３ｍ）及び（４ｏ
）〜（４ｍ）を有し、端子（１ｏ）が入力端子（３ｏ）
だけに接続され、端子（１ｎ）が端子（４ｍ）だけに接
続され、更に端子（１１）が入力端子（３１）と（４０
）に接続され、更にまた端子（１２）が入力端子（３１
）と（４１）に接続され、以下同様にして入力端子（１
）の各端子と、入力端子群（３）及び（４）の各入力端
子とが接続される。

従って、データレジスタ（２）の入力端子（３ｏ）に対
して入力ディジタル信号の最上位のビットが与えられ、
また入力端子（３工）には、入力ディジタル信号の最上
位の次のビットが与えられ、以下同様にして、入力ディ
ジタル信号の各ビットが入力端子（３２）　、　　（３
３）　　・・・　（３ｍ）に順次与えられる。またデー
タレジスタ（２）の入力端子（４０）に対して入力ディ
ジタル信号の最上位の次のビットが与えられ、更に入力
端子（４１）には入力ディジタル信号の最上位の次の次
のビットが与えられ、以下同様にして人力ディジタル信
号の各ビットが入力端子（４２）　、　　（４３）　　
・・・（４ｍ）に順次与えられ、最後に入力端子（４ｍ
）には端子（１ｎ）に供給される入力ディジタル信号の
最下位のビットが与えられる。

データレジスタ（２）は、入力端子群（３）及び（４）
に与えられている入力ディジタル信号を切換えて、ｍ個
の出力端子（５ｏ　）　、　　（５１）　　・・・　（
５ｍ）から成る出力端子群（５）に出力させるが、この
出力端子群（５）に対して、２つの入力端子群（３）及
び（４）の内のどちらの群のディジタル信号が出力され
るのかは、データレジスタ（２）の制御端子（６）に制
御回路（７）より供給される切換制御信号によって制御
される。

従って、データレジスタ（２）の切換え動作に応じて、
入力端子群（３）からのディジタル信号、すなわち入力
ディジタル信号の最上位のビットから、最下位の１つ上
のビットまでのｍビットのディジタル信号が出力端子群
（５）に出力されたり、或いは入力端子（４）からのデ
ィジタル信号、すなわち入力ディジタル信号の最上位の
１つ下のビットから、最下位のビットまでのｍビットの
ディジタル信号が出力端子群（５）に出力されたりする
。

データレジスタ（２）を、その出力端子群（５）に２つ
の入力端子群（３）及び（４）に与えられているディジ
タル信号の内のどちらのものが切換え出力されるように
するかは、入力ディジタル信号の情報領域が所定の領域
を越えているか否かの識別結果によるもので、入力ディ
ジタル信号の情報領域についての情報は、入力ディジタ
ル信号の最上位ビットを含む所定の桁数のビット情報に
基づいて得ることができる。

斯る識別動作は制御回路（７）で行われ、制御回路（７
）は、入力ディジタル信号の最上位のビットを含む所定
数のビット情報に基づいて、人力ディジタル信号の情報
領域が所定の領域を越えているか否かを識別し、それに
応じた情報領域信号（切換制御信号）を発生する。

制御回路（７）からの信号はデータレジスタ（２）及び
後述するデータレジスタ（８）の各制御端子（６）及び
（９）に与えられ、；゛−タレジスタ（２）及び（８）
は、入力ディジタルへ号における情報領域の状態に応じ
た切換動作を行い、入力ディジタル信号がフルスケール
の各以上の情報領域の信号の場合には、データレジスタ
（２）がその出力端子群（５）にその入力端子群（３）
のディジタル信号を出力し、また入力ディジタル信号が
フルスケールの各以下の情報領域の信号の場合には、デ
ータレジスタ（２）がその出力端子群（５）にその入力
端子群（４）のディジタル信号を出力する。

データレジスタ（２）からの出力は、ラッチ回路αωに
供給され、ラッチ回路αφは端子（１１）からランチ信
号が印加された時点でデータレジスタ（２ンからの信号
をランチしてＤ／Ａコンバータ（１２）に与える。

Ｄ／Ａコンバータ（１２）は、外部基準入力端子（Ｉ３
）を備えた乗算型のもので、この入力端子（１３）には
、別なり／Ａコンバータ（１４）から出力された外部基
準信号が与えられるよっになされている。

データレジスタ（８）はその２つの入力端子群（１５）
（１６）に対して固定データ発生回路（１７）から夫々
別のデータζ示すディジタル信号を与えられるようにな
されており、データレジスタ（８）の出力端子群（１８
〉には、データレジスタ（８）による切換動作に応じて
固定データ発生回路（１７）の一方のデータを示すディ
ジタル信号が出力されたり、或いは固定データ発生回路
（１７）の他方のデータを示すディジタル信号が出力さ
れたりする。

データレジスタ（８）からのディジタル信号は、ラッチ
回路（１９）に端子（１１）よりランチ信号が印加され
た時点でラッチされ、Ｄ／Ａコンバータ（１４）に入力
信号として与えられる。Ｄ／Ａコンバータ（１４）は入
力されたディジタル信号をアナログ信号に変換して、そ
れをＤ／Ａコンバータ（１２）の入力端子（１３）へ外
部基準入力信号（外部基準電圧）として供給する。

入力端子（１）に与えられた入力ディジタル信号が、フ
ルスケールのＡ以上の情報領域の信号であって、データ
レジスタ（２）がその入力端子群（３）のディジタル信
号をその出力端子群（５）に出力している時に、データ
レジスタ（８）がその入力端子群（１５）に与えられて
いる固定データ発生回路（７）の一方のデータを示すデ
ィジタル信号を出力端子群（１８）に出力し、データレ
ジスタ（２）がその入力端子群（４）のディジタル信号
をその出力端子群（１５）に出力している時に、データ
レジスタ（８）がその入力端子群（１６）に与えられて
いる固定データ発生回路（１７）の他方のデータを示す
ディジタル信号を出力端子群（１８）に出力するものと
した場合には、固定データ発生回路（１７）の一方のデ
ータは、フルスケールの％以上の情報領域の入力ディジ
タル信号が所定のように伸長されたアナログ信号として
Ｄ／Ａコンバータ（１２）から出力端子（２０）に送出
されるために必要とされる外部基準電圧■をＤ／Ａコン
バータ（１４）で発生させ得るようなものとなされてお
り、また固定データ発生回路（Ｉ７）の他方のデータは
、フルスケールのＡ以下の情報領域の人力ディジタル信
号と対応するアナログ信号がＤ／Ａコンバータ（１２）
から出力端子（２０）に送出されるために必要とされる
外部基準電圧Ｖ／２をＤ／Ａコンバータ（１４）で発生
させるようなものとされている。

また、スイッチトキャパシタを使用したＤ／Ａコンバー
タが特開昭５８−１１５９２５号公報に記載されている
。

〔発明が解決しようとする問題点〕

ところが、第７図の如き構成を成す従来回路の場合、２
個のディジタル入力信号の積のＤ／Ａ変換出力を得るの
に、２個のＤ／Ａコンバータを用いる必要があり、それ
だけ構成が複雑になると共に、コスト的にも高価になる
等の欠点があった。

また、上記特開昭５８−１１５９２５号公報に記載され
たＤ／Ａコンバータば、単一のディジタル入力信号をＤ
／Ａ変換するもので、複数個のディジタル入力信号をＤ
／Ａ変換出来るものではない。

この発明は斯る点に鑑みてなされたもので、単一のＤ／
Ａコンバータにより複数個のディジタル人力信号の積を
Ｄ／Ａ変換することが可能なり／Ａコンバータを提供す
るものである。

Ｅ　問題点を解決するための手段 この発明によるＤ／Ａコンバータは、積分回路（２６）
と、定電流回路（２１）からの定電流を定電圧に変換す
る電流−電圧変換手段（２２）と、この電流−電圧変換
手段と上記積分回路の間に設けられ、上記積分回路に供
給される電ｒ１量を制御するスイッチトキャパシタ（２
３）と、第１及び第２のディジタル入力信号が供給され
、上記スイッチトキャパシタの開閉を制御する制御手段
（２Ｂ）　。

（３１）　、　　（３９）〜（４６）と、この制御手段
にクロック信号を供給するクロック発生手段（３４）　
。

（３５）とを備え、上記第１及び第２のディジタル入力
信号の積に対応したアナログ出力信号を上記積分回路の
出力側より取り出すように構成している。

Ｆ　作用 電流−電圧変換手段（２２）において定電流回路（２１
）からの定電流を定電圧に変換してスイッチトキャパシ
タ（２３）を介して積分回路（２６）に供給する。この
ときスイッチトキャパシタの開閉を、第１及び第２のデ
ィジタル人力信号が供給される制御手段（２８）　、　
　（３１）　、　　（３９）〜（４６）により制御する
。そして、積分回路の出力側に第１及び第２のディジタ
ル入力信号の積に対応したアナログ出力信号を取り出す
ようにする。

Ｇ　実施例 以下、この発明の諸実施例を第１図〜第６図に基づいて
詳しく説明する。

Ｇ１第１実施例 第１図はこの発明の第１実施例の回路構成を示ずもので
、同図において、（２１）は基準電流源としての定電流
回路であって、この定電流回路（２１）からの定電流は
電流−電圧変換回路（２２）に供給されて定電圧に変換
され、スイッチトキャパシタ（Ｓｗｉｔｃｈｅｄ　Ｃａ
ｐａｃｉｔｏｒ）　　（２３）に供給される。スインチ
トキャパシタ（２３）はコンデンサ（２３ａ　）と、こ
のコンデンサ（２３ａ　）の両端に夫々設けられたスイ
ッチ（２３ｂ　）　、　　（２３ｃ　）から成る。スイ
ッチ（２３ｂ）の接点ａは電流−電圧変換回路（２２）
の出力側に接続され、その接点すは接地される。

また、スイッチ（２３ｃ）の接点ａは、コンデンサ（２
４）及び差動増幅器（２５）から成る積分回路（２６）
の反転入力端子に接続され、その接点すは接地される。

スイッチトキャパシタ（２３）は、後述される制御信号
によりスイッチ（２３ｂ　）　、　　（２３ｃ　）が同
図に実線で示すように切換えられるときは非反転回路（
Ｎｏｎ　Ｉｎｖｅｒｔｉｎｇ　Ｃ１ｒｃｕｉｔ　）とし
て働き、スイッチ、（２３ｂ　）　、　　（２３ｃ　）
が同図に破線で示すように切換えられるときは反転回路
（Ｉｎｖｅｒｔｉｎｇ　Ｃ１ｒｃｕｉｔ　）として働く
。つまり、スイッチトキャパシタ　（２３）が非反転回
路として働くときは、スイッチ（２３ｂ　）が接点ａに
あるときスイッチ（２３ｃ　）も接点ａにあり、スイッ
チ（２３ｂ）が接点すにあるときスイッチ（２３ｃ）も
接点すにあり、一方、反転回路として働くときは、スイ
ッチ（２３ｂ　）が接点ａにあるときスイッチ（２３ｃ
）は接点すにあり、スイッチ（２３ｂ）が接点すにある
ときスイッチ（２３ｃ）は接点ａにある。

このように動作するスイッチトキャパシタ（２３）を介
して電流−電圧変換回路（２２）からの定電圧が積分回
路（２６）に供給される。そして積分回路（２６）の出
力側より出力端子（２７）が取り出される。

（２８）はカウンタ（２９）及び比較器（３０）から成
る第１のコントロール信号発生回路であって、第１のデ
ィジタル入力信号により制御され、第１のディジタル入
力信号の大きさに比例した時間のパルス信号をコントロ
ール信号３５　　（第２図Ｅ）として発生する。いま、
例えば第１のディジタル入力信号を８ビツトとするとコ
ントロール信号発生回路（２８）のコントロール信号（
出力パルス）の時間幅は、これに対応して最小０１最大
２Ｂ−１＝２５５に対応したものとする。後述の第２図
の例では、第１のディジタル入力信号の大きさは、０１
１００１００２　＝　　１００ｔｏを選んである。

（３１）はカウンタ（３２）及び比較器（３３）から成
る第２のコントロール信号発生回路であって、第２のデ
ィジタル入力信号により制御され、第２のディジタル入
力信号の大きさに比例した時間のパルス信号をコントロ
ール信？ｊ　Ｓ　４　　（第２　Ｅ　Ｄ　）として発生
する。いま、例えば第２のディジタル入力信号を４ビツ
トとすると、コントロール信号発生回路（３１）のコン
トロール信号（出力パルス）の時間幅は、これに対応し
て最小１．最大２４＝１６に対応したものとする。後述
の第２図の例では、第２のディジタル入力信号の大きさ
は、ＩＬＯ１２＝１３１ｏに選んである。

（３４）はクロック発生器であって、このクロック発生
器（３４）からのクロック信号Ｓｔ　　（第２図Ａ）は
１／　１６分周器（３５）に供給されると共にコントロ
ール信号発生回路（３１）のカウンタ（３２）のクロッ
ク端子に供給される。クロック発生器（３４）はサンプ
ル時間の間に少くともコントロール信号発生回路（３１
）の最大出力パルス時間幅に対応するパルス数（こ＼で
は１６）とコントロール信号発生回路（２８）の最大出
力パルス時間幅に対応した数（こ＼では２２５）の積（
こ＼では１６Ｘ　２２５＝２’　Ｘ　（２８−１）−２
１２−２４）以上の繰り返しを持つようなりロック周波
数を有するようにする。

１／１６分周器（３５）はその出力の１周期中に２４＝
１６個のクロックパルスを含むようにされており、この
１７１６分周器（３５）からの出力信号Ｓ３　　（第２
図Ｃ）はカウンタ（２９）のクロック端子に供給される
と共にインバータ（３６）及びオア回路（３７）を介し
てカウンタ（３２）のクリア端子に供給され、その出力
信号の端縁例えば立上りでカウンタ（３２）がリセット
される。

（３日）はコンバータ全体のスタート信号Ｓ２（第２図
Ｂ）が供給される入力端子であって、この入力端子（３
８）からのスタート信号は、　１／１６分周器（３５）
にリセット信号として供給されると共にカウンタ（２９
）のクリア端子に供給され、またオア回路（３７）を介
してカウンタ（３２）のクリア端子に供給される。

コントロール信号発生回路（２８）及び（３１）からの
コントロール信号Ｓ５及びＳ４はアンド回路（３９）に
供給され、アンド回路（３９）の出力信号Ｓ６　（第２
図Ｆ）はアンド回路（４０）及び（４１）の一方の入力
端に供給される。（４２）はスイッチトキャパシタ（２
３）のスイッチ（２３ｂ）及び（２３ｃ　）を切換える
ためのクロック信号を発生するクロック発生器であって
、このクロック発生器（４２）からは、第３図に示すよ
うに、互いに逆相の関係にある２つのクロック信号Ｓ７
及びＳ８が発生される。これ等の信号Ｓ７及びＳ８は夫
々アンド回路（４０）及び（４１）の他方の入力端に供
給される。

アンド回路（４０）及び（４１）は、クロック発生器（
４２）からのクロック信号Ｓ丁及び＄８を、アンド回路
（３９）の出力信号Ｓ６で実質的にマスクするように働
きこれにより、スイッチトキャパシタ（２３）はコント
ロール信号Ｓ６及びＳ４が同時に出力されている時のみ
動作することになる。

アンド回路（４１）の出力信号はスイッチトキャパシタ
（２３）のスイッチ（２３ｃ　）の制御信号として直接
使用される。また、アンド回路（４０）及び（４１）の
各出力信号が夫々アンド回路（４３）及び（４４）の一
方の入力端に供給される。一方、比較器（３０）に供給
される第１のディジタル入力信号の極性を示すピッＩ−
（ＭＳＢ）と比較器（３３）に供給される第２のディジ
タル入力信号の極性を示すビット（ＭＳＢ）とがイクス
クルージブオア回路（４５ンに供給され、その出力信号
がアンド回路（４３）及び（４４）の他方の入力端に供
給される。

なお、イクスクルーシブオア回路（４５）の出力信号は
、第１及び第２のディジタル入力信号の極性が同じ時ロ
ーレベルとなり、異なる時ハイレベルとなる。アンド回
路（４３）及び（４４）は第１及び第２のディジタル入
力信号の極性を示すビットによって、クロック発生器（
４２）からのクロック信号Ｓ７．Ｓｓのいずれをスイッ
チトキャパシタ（２３）のスイッチ（２３ｂ　）に与え
るかを実質的に決定し、これによってスイッチトキャパ
シタ（２３）の非反転動作と反転動作を切換えている。

つまり、アンド回路（４１）よりクロック発生器（４２
）からのクロック信号Ｓ８がスイッチトキャパシタ（２
３）のスイッチ（２３ｃ）に供給されているときに、ア
ンド回路（４４）及びオア回路（４６）を介してスイッ
チ（２３ｂ　）にクロック発生器（４２）からのクロッ
ク信号Ｓ８が供給され−ば同相の関係にあるので、スイ
ッチトキャパシタ（２３）は非反転回路として働き、一
方アンド回路（４３）及びオア回路（４６）を介して（
２３ｂ）にクロック発生器（４２）からのクロック信号
Ｓ７が供給され−ば逆相の関係にあるので、スイッチト
キャパシタ（２３）は反転回路として働くことになる。

次に第１図の回路動作を第２図及び第３図を参照しなが
ら説明する。

時間ｔｏで入力端子（３８）より第２図Ｂに示すような
スタート信号Ｓ２が１／１６分周器（３５）に供給され
ると共にカウンタ（２９）のクリア端子に供給され、ま
たオア回路（３７）を介してカウンタ（３２）に供給さ
れ、スタート信号Ｓ２の立下る時間ｔ１で１／１６分周
器（３５）、カウンタ（２９）及び（３２）がリセット
される。この結果、　１／１６分周器（３５）の出力信
号Ｓ３が第２図Ｃに示すようにハイレベルとなると同時
に、コントロール信号発生回路（３１）及び（２Ｂ）の
出力信号（コントロール信号）Ｓ４及びＳｓが夫々第２
図り及びＥに示すようにハイレベルとなる。

コントロール信号発生回路（３１）及び（２８）の出力
信号Ｓ４及びＳｓがハイレベルになると、アンド回路（
３９）の出力信号Ｓ８が第２図Ｆに示すようにハイレベ
ルとなる。この信号Ｓ６がアンド回路（４０）及び（４
１）に供給されてそのゲートを開き、クロック発生器（
４２）からの第３図Ａ及びＢに示すようなりロック信号
ＳＴ及びＳｓを通す。

アンド回路（４１）を通ったクロック信号Ｓ８はそのま
＼制御信号としてスイッチトキャパシタ（２３）のスイ
ッチ（２３ｃ　）に供給されると共にアンド回路（４４
）に供給される。また、アンド回路（４０）を通ったク
ロック信号Ｓ丁はアンド回路（４３）に供給される。そ
して、アンド回路（４４）を通るクロック信号Ｓ８また
はアンド回路（４３）を通るクロック信号Ｓ７のいずれ
をオア回路（４６）を介してスイッチトキャパシタ（２
３）のスイッチ（２３ｂ）に制御信号として供給するか
は、イクスクルーシブオア回路（４５）の出力信号によ
り制御される。

すなわち、イクスクルーシブオア回路（４５）の出力信
号がハイレベルのとき、つまり比較器（３ｏ）及び（３
３）に供給される第１及び第２のディジタル入力信号の
極性が同じとき、アンド回路（４３）がゲートを閉じて
アンド回路（４４）がゲートを開き、アンド回路（４４
）を通るクロック信号ｓ８がオア回路（４６）を介して
スイッチトキャパシタ（２３）のスイッチ（２３ｂ）に
制御信号として供給される。従って、このときスイッチ
トキャパシタ（２３）は非反転回路として働く。一方イ
クスクルーシプオア回路（４５）の出力信号がローレベ
ルのとき、つまり比較器（３０）及び（３３）に供給さ
れる第１及び第２のディジタル信号の極性が異なるとき
、アンド回路（４４）がゲートを閉じてアンド回路（４
３）がゲートを開き、アンド回路（４３）を通るクロッ
ク信号Ｓ７がオア回路（４６）を介してスイッチトキャ
パシタ（２３）のスイッチ（２３ｂ　）に制御信号とし
て供給される。従って、このときスイッチトキャパシタ
（２３）は反転回路として働く。

このようにして働（スイッチトキャパシタ　（２３）の
コンデンサ（２３ａ）に電流−電圧変換回路（２２）か
らの定電圧が蓄積されると、この定電圧は積分回路（２
６）に供給されてコンデンサ（２４）に充電され始める
。

また、時間ｔ１でカウンタ（２９）及び（３２）が動作
を開始し、カウンタ（２９）は１／１６分周器（３５）
からの出力信号Ｓ３をカウント状態となり、カウンタ（
３２）はクロック発生器（３４）からの第２図Ａに示す
ようなりロック信号Ｓ１を順次カウントし始める。時間
ｔ２では１／１６分周器（３５）の出力信号がハイレベ
ルよりローレベルに反転する。

いま、比較器（３３）の一方の入力側に供給されている
第２のディジタル入力信号の値を上述の如（１１０１２
＝　１３１ｏとしているため、時間ｔ３で比較器（３３
）の他方の入力側に供給されているカウンタ（３２）の
内容と一方の入力側に供給されている第２のディジタル
入力信号が一致し、比較器（３３）が出力信号を発生す
る。この出力信号はカウンタ（３２）の禁止端子（ＩＮ
Ｈ）に供給され、カウンタ（３２）の内容がＯとなる。

この結果コントロール信号発生回路（３１）の出力信号
Ｓ４も第２図りに示ス如＜ローレベルとなる。このロー
レベルの間アンド回路（３９）の出力信号Ｓｓも第２図
Ｆに示すようにローレベルにあるので、アンド回路（４
０）　、　　（４１）のゲートは開かず、クロック発生
器（４２）からのクロック信号Ｓ？ｌＳ＠はスイッチト
キャパシタ（２３）には供給されず、定電流回路（２１
）より電流−電圧変換回路（２２）及びスイッチトキャ
パシタ（２３）を介して積分回路（２６）へ供給される
定電圧の供給は実質的に遮断される。

時間ｔ４でカウンタ（２９）が１／１６分周器（３５）
からの出力信号Ｓ３をカウントし、またカウンタ（３２
）が１／１６分周器（３５）からの出力信号Ｓ３よりリ
セットされ、再びクロック発生器（３４）からのクロッ
ク信号をカウントし始める。また、時間ｔ４で１／１６
分周器（３５）の出力信号Ｓ３はローレベルよりハイレ
ベルに反転する。

時間ｔ５で再び１／１６分周！（３５）の出力信号Ｓ３
がハイレベルよりローレベルに反転する。また時間ｔ６
では上述した時間ｔ３と同じようなことが起きる。そし
て、時間ｔ７〜ｔ　ｉ２の間上述同様の動作が繰り返し
行われる。

時間ｔ１３で、比較器（３０）の一方の入力側に供給さ
れている第１のディジタル入力信号の値である１００１
０−１１００１００２回を越えて、カウンタ（２９）が
１／１６分周１ｓ（３５）からの出力信号Ｓ３をカウン
トするようになると、比較器（３０）の出力側に信号が
発生され、この信号がカウンタ（２９）の禁止端子（Ｉ
ＮＨ）に供給されてカウンタ（２９）の内容が０となる
。この結果コントロール信号発生回路（２日）の出力信
号Ｓ５も第２図已に示す如くローレベルとなる。これに
よりアンド回路（３９）の出力信号Ｓ６も第２図Ｆに示
すようにローレベルとなり、この結果スイッチトキャパ
シタ（２３）は動作しないので、積分回路（２６）への
定電圧の供給が実質的に遮断される。

時間ｔ１４で入力端子（３８）よりスタート信号Ｓ２が
再びｌ／１６分周器（３５）にリセット信号として供給
されると共にカウンタ（２９）及び（３２）のクリア端
子に供給され、上述した時間ｔ１〜ｔ３の動作が同様に
行われる。たヌ゛シ、この時比較器（３０）及び（３３
）に供給されるディジタル入力信号の大きさは上述の如
く設定した値と変っているかも知れない。

このようにして本実施例ではスイッチ（２３ｂ）及び（
２３ｃ）のオン時間を８１ｒ　Ｎ　２とすればｌＮ１＝
ｌＮｔ　ＸＮ２　ｌとし、Ｎ１及びＮ２の２つのディジ
タル入力信号に対応させることにより、２つのディジタ
ル入力信号の積のＤ／Ａ変換出力を得ることができる。

Ｇ２第２実施例 第４図はこの発明の第２実施例の回路構成を示すもので
、同図において、第１図と対応する部分には同一符号を
付し、その詳細説明は省略する。

本実施例では、入力端子（４７）に供給されるディジタ
ル信号を差分処理回路（４８）に供給し、こ＼で隣り合
ったサンプル値の差分を取る。そして、差分処理回路（
４８）の出力を浮動小数点処理回路（４９）に供給し、
こ＼で仮数部と指数部に分ける。

仮数部は第１のディジタル入力信号として比較器（３０
）に供給し、指数部は第２のディジタル入力信号として
比較器（３３）に供給する。その他の構成は第１図と同
様である。

積分回路（２６）は各サンプルをリセットすることなく
、次々と積分してゆくことにより、出力端子（２７）に
所望のアナログ信号を得ることができる。

本実施例によって出力端子（２７）に得られるアナログ
信号の中低域のＳ／Ｎ比は、比較器（３０）に供給され
る第１のディジタル入力信号よりも大きくすることがで
きる。

Ｇ３第３実施例 第５図はこの発明の第３実施例の回路構成を示すもので
、同図において、第１図と対応する部分には同一符号を
付し、その詳細説明は省略する。

本実施例では、コントロール信号発生回路（３１）によ
り定電流回路（２１）を制御するようにし、コントロー
ル信号発生回路（３１）の比較器（３３）に供給される
第２のディジタル入力信号の大きさと、コントロール（
を号発生回１１　（３１）のコントロール信号Ｓ４のパ
ルス幅ＷＮ（第２図り参照）及び定電流回路（２１）の
電流値Ｉの関係を、次のようにする。

このようにすることによって、本実施例ではコントロー
ル信号発生回路（３１）のコントロール信号Ｓ４のパル
ス幅ｗＮの最大値を小さくすることができ、サンプリン
グ周波数をあげることができると夫にＩＣクロック数の
低下によりＩＣを作りやすくすることができる。

Ｇ４第４実施例 第６図は、この発明の第４実施例の回路構成を示すもの
で、同図において、第１図と対応する部分には同一符号
を付し、その詳細説明は省略する。

本実施例では、クロック信号Ｓ？、Ｓ８を発生するクロ
ック発生器（４２）をコントロール信号発生回路（３１
）からのコントロール信号Ｓ４で制御し、比較器（３３
）に供給される第２のディジタル入力信号の大きさとク
ロック発生器（４２）のクロック信号Ｓｔ、Ｓｅの周波
数を対応させることにより、第２のディジタル入力信号
の大きさに比例したパルス数を得るようにしたものであ
る。このとき、コントロール信号Ｓ４をクロック発生器
（４２）に供給し、コントロール信号ｓ５をアンド回路
（４０）及び（４１）に供給するようになし、この場合
アンド回路（３９）は不要である。

これにより本実施例では回路構成が簡略化される。

Ｇ５その他の実施例 上述の各実施例において、第１及び第２のディジタル入
力信号の少なくとも一方のディジタル値の絶対値を２０
　（ｎ−０，１，２，・・・）としてもよい。これは浮
動小数点演算に用いられる。

また、上述の各実施例において、積分回路（２６）を除
くその他の全回路が複数個、積分回路（２６）に接続さ
れるようにしてもよい。こ＼でその個数をＮとすると、 が得られる。上記（１１式において、Ｖｏｕｔはアナロ
グ出力信号、ＤＩｘｎはｎ番目の乗算回路（積分回路を
除く全回路相当）の第１のディジタル入力信号、Ｄ　Ｉ
２ｎはｎ番目の乗算回路の第２のディジタル入力信号で
ある。斯る構成とすることにより、個々のディジタル入
力信号の最大値よりも、はるかに大きな加算信号を飽和
させることなくアナログ出力信号として得ることができ
、特に電子楽器の出力部に用いて有用である。

また、これに関連してコントロール信号発生回路（２８
）の部分を複数個とした構成としてもよい。

このときの個数をＮとすると、 が得られる。上記（２１式においてＤＩｎはｎ番目のコ
ントロール信号発生回路（２８）に供給される第１のデ
ィジタル入力信号である。

また、上述の各実施例において、定電流回路（２１）と
して２個の値の異なる定電流回路を準備し、第１のディ
ジタル入力信号の上位ビット変換には大きな電流値の定
電流回路か、両方を用い、第１のディジタル入力信号の
下位ビット変換には小さな電流値の定電流回路のみを用
いた縦続積分型Ｄ／Ａコンバータとしてもよい。これに
より、本実施例ではクロック周波数を低下させることが
できる。

Ｈ発明の効果 上述の如くこの発明によれば、積分回路と定電流回路の
間に設けられたスイッチトキャパシタを第１及び第２の
ディジタル人力信号の大きさに対応させて制御するよう
にしたので、複数個のディジタル入力信号の積のＤ／Ａ
変換出力を１個のＤ／Ａコンバータで作ることができ、
それだけ構成が簡略化されると共にコスト的にも廉価と
なる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
及び第３図は第１図の動作説明に供するための信号波形
図、第４図〜第６図は夫々この発明の他の実施例を示す
ブロック図、第７図は従来例の説明に供するためのブロ
ック図である。 （２１）は定電流回路、（２２）は電流−電圧変換回路
、（２３）　はスイッチトキャパシタ、（２６）は積分
回路、（２８）は第１のコントロール信号発生回路、（
３１）は第２のコントロール信号発生回路、（３４）　
、　　（４２）はクロック発生器、（３５）は１／１．
６分周器、（３９）　、　　（４０）　、　　（４１）
　、　　（４３）　。 （４４）はアンド回路、（４５）はイクスクルーシブオ
ア回路、（４６）はオア回路である。

Claims (1)

1. 【特許請求の範囲】 積分回路と、 定電流回路からの定電流を定電圧に変換する電流−電圧
   変換手段と、 該電流−電圧変換手段と上記積分回路の間に設けられ、
   上記積分回路に供給される電荷量を制御するスイッチト
   キャパシタと、 第１及び第２のディジタル入力信号が供給され、上記ス
   イッチトキャパシタの開閉を制御する制御手段と、 該制御手段にクロック信号を供給するクロック発生手段
   と を備え、上記第１及び第２のディジタル入力信号の積に
   対応したアナログ出力信号を上記積分回路の出力側より
   取り出すようにしたことを特徴とするＤ／Ａコンバータ
   。