JPH06268521A

JPH06268521A - Ａ／ｄコンバータ

Info

Publication number: JPH06268521A
Application number: JP5049654A
Authority: JP
Inventors: Koji Okada; 浩司岡田
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1993-03-10
Filing date: 1993-03-10
Publication date: 1994-09-22
Also published as: US6222475B1

Abstract

(57)【要約】【目的】多ビット化しても回路規模があまり増大しない
Ａ／Ｄコンバータを提供することを目的とする。【構成】上位比較電圧生成手段１は基準電圧ＶRH, ＶRL
を抵抗ストリングによって分圧して区分し各上位比較電
圧を生成する。上位コンパレータ群２は入力アナログ電
圧信号Ａinと各上位比較電圧との大小を比較する。上位
判定変換手段３は、上位コンパレータ群２の各出力信号
から、入力アナログ電圧信号Ａinが上位比較電圧生成手
段１の区分した各レベル領域のどのレベル領域に属する
かを判定し、上位ディジタル・コードＤH を出力する。
下位比較電圧生成手段４は、上位判定変換手段３が判定
した入力アナログ電圧信号Ａinの属するレベル領域に対
応する上位比較電圧生成手段１の抵抗ストリングの各抵
抗の両端に、コンデンサ・ストリングを接続することに
よって分圧して区分する。そして、区分された各小レベ
ル領域の境界の電圧を下位比較電圧として出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡ／Ｄコンバータに係
り、詳しくは、並列比較方式Ａ／Ｄコンバータまたは２
ステップパラレル方式Ａ／Ｄコンバータに関するもので
ある。

【０００２】従来、高速Ａ／Ｄ変換が要求される画像処
理等においては、全並列比較方式（フラッシュ）方式Ａ
／Ｄコンバータが広く用いられていた。しかしながら、
フラッシュ方式Ａ／Ｄコンバータは変換速度が速い反
面、ｎビット変換に対して（２ ⁿ−１）個のコンパレー
タを必要とし、回路規模がビット数の指数関数で増大す
るという欠点があった。

【０００３】そのため、変換速度を落とさずにコンパレ
ータの数を減らして回路規模を小さくすることができる
直並列比較方式Ａ／Ｄコンバータが提案された。しかし
ながら、直並列比較方式Ａ／Ｄコンバータでは、ｎビッ
ト変換に対してｎビット相当の精度をもつＤ／Ａコンバ
ータと減算器とが必要となる。そのため、９ビット変換
くらいまでは、Ｄ／Ａコンバータと減算器との増加によ
ってコンパレータ数の減少が相殺され、直並列比較方式
Ａ／Ｄコンバータの回路規模はフラッシュ方式Ａ／Ｄコ
ンバータに比べてあまり変わらない。

【０００４】そこで、直並列比較方式Ａ／Ｄコンバータ
を改良してＤ／Ａコンバータと減算器とを省いた上で同
一抵抗ストリングを用いた直並列比較方式（２ステップ
パラレル方式）Ａ／Ｄコンバータの開発が進められてい
る。

【０００５】

【従来の技術】従来の２ステップパラレル方式Ａ／Ｄコ
ンバータについては、IEEE-ISSCC，論文番号WAM-36，19
82年2 月に詳しく解説されている。

【０００６】図２０は、４ビットＡ／Ｄコンバータを例
にとって従来の２ステップパラレル方式Ａ／Ｄコンバー
タの構成を示す回路図である。高電位側基準電圧ＶRHと
低電位側基準電圧ＶRLは、直列に接続された全て抵抗値
が等しい１６個の抵抗Ｒによって構成される抵抗ストリ
ングにて分圧されている。

【０００７】その抵抗Ｒは４個で１ブロックを成し、各
ブロックＢ１〜Ｂ４の接続点はそれぞれコンパレータ１
２〜１０のマイナス入力端子に接続されている。すなわ
ち、コンパレータ１２〜１０の各マイナス入力端子には
基準電圧Ｖ1 〜Ｖ3 が印加されている。

【０００８】また、各ブロックＢ１〜Ｂ４における４個
の抵抗Ｒ間の３つの接続点は、それぞれ３連のスイッチ
ＳA 〜ＳD を介して、コンパレータ２０１〜２０３のマ
イナス入力端子に接続されている。ここで、コンパレー
タ２０１〜２０３の各マイナス入力端子に印加される基
準電圧を、それぞれ基準電圧Ｖa 〜Ｖc と表すことにす
る。

【０００９】そして、各コンパレータ１２〜１０，２０
１〜２０３のプラス入力端子には入力アナログ信号Ａin
が入力されている。従って、コンパレータ１２〜１０は
それぞれ基準電圧Ｖ1 〜Ｖ3 と入力アナログ信号Ａinと
を比較し、基準電圧Ｖ1 〜Ｖ3 の方が入力アナログ信号
Ａinより大きいときはＬレベル、入力アナログ信号Ａin
の方が基準電圧Ｖ1 〜Ｖ3 より大きいときはＨレベルの
出力信号を出力する。

【００１０】コンパレータ１２〜１０の各出力信号（サ
ーモメータ・コード）は、第１エンコーダ４０に入力さ
れる。そして、第１エンコーダ４０により、入力信号Ａ
inが、基準電圧ＶRH〜Ｖ1,Ｖ1 〜Ｖ2,Ｖ2 〜Ｖ3,Ｖ3 〜
ＶRLのどのレベル領域（以下、大レベル領域とする）に
あるかが判定され、バイナリーコードにエンコードされ
て上位２ビットのディジタル出力en11, en10に変換され
る。

【００１１】この上位２ビットのディジタル出力en11,
en10に基づいてスイッチ制御回路（図示略）は、入力信
号Ａinの大レベル領域に対応する１組のスイッチＳA 〜
ＳDをオンさせる。

【００１２】そのため、オンしたスイッチＳA 〜ＳD を
介して、コンパレータ２０１〜２０３の各マイナス入力
端子には、入力信号Ａinの大レベル領域を四分圧した各
基準電圧Ｖa 〜Ｖc が印加される。従って、コンパレー
タ２０１〜２０３はそれぞれ基準電圧Ｖa 〜Ｖc と入力
アナログ信号Ａinとを比較し、基準電圧Ｖa 〜Ｖc の方
が入力アナログ信号Ａinより大きければＬレベル、入力
アナログ信号Ａinの方が基準電圧Ｖa 〜Ｖc より大きけ
ればＨレベルの出力信号を出力する。

【００１３】コンパレータ２０１〜２０３の各出力信号
は、第１エンコーダ４０と同じ構成の第２エンコーダ２
０４に入力される。そして、第２エンコーダ２０４によ
り、入力信号Ａinが、当該大レベル領域を四分割したレ
ベル領域（基準電圧Ｖa 以上, Ｖa 〜Ｖb,Ｖb 〜Ｖc,Ｖ
c 以下）のどこにあるかが判定されてエンコードされ、
下位２ビットのディジタル出力en21, en20に変換され
る。

【００１４】このように、従来の４ビット２ステップパ
ラレル方式Ａ／Ｄコンバータでは、まず、コンパレータ
１２〜１０および第１エンコーダ４０によって１回目の
Ａ／Ｄ変換を行い、上位２ビットのディジタル出力en1
1, en10を求める。次に、上位２ビットのディジタル出
力en11, en10に基づいてスイッチＳA 〜ＳD を切り換
え、コンパレータ２０１〜２０３および第２エンコーダ
２０４によって２回目のＡ／Ｄ変換を行い、下位２ビッ
トのディジタル出力en21, en20を求めている。

【００１５】ところで、この２ステップパラレル方式Ａ
／Ｄコンバータには、ＩＣ化したときにチップ上の基板
レイアウトが容易になるという利点がある。図２１に、
図２０に示す４ビット２ステップパラレル方式Ａ／Ｄコ
ンバータを元にして、基板レイアウトが容易になるよう
に再構成した例を示す。尚、図２１においては、図２０
との違いを分かりやすくするために、図２０と同じ部品
については符号を等しくしている。

【００１６】図２１に示すように、抵抗Ｒによって構成
される抵抗ストリングは三重に折り畳まれている。そし
て、１回目のＡ／Ｄ変換を行うコンパレータ１２〜１０
および第１エンコーダ４０については、図２０と同様に
接続されている。すなわち、抵抗ＲとスイッチＳA 〜Ｓ
D とは矩形を成して中心に配置され、その右側にコンパ
レータ１２〜１０が配置され、さらにその右側に第１エ
ンコーダ４０が配置されている。一方、抵抗Ｒとスイッ
チＳA 〜ＳD とが成す矩形の下側には２回目のＡ／Ｄ変
換を行うコンパレータ２０〜２２が配置され、さらにそ
の下側には２回目のＡ／Ｄ変換を行う第２エンコーダ５
０が配置されている。このように、規則的に配置された
各抵抗ＲとスイッチＳA 〜ＳD との周囲に、コンパレー
タ１２〜１１０，２０〜２２と各エンコーダ４０，５０
とを規則的に配置することにより、基板レイアウトにも
規則性をもたせることができる。

【００１７】尚、図２１に示すコンパレータ１１を、抵
抗ＲとスイッチＳA 〜ＳD とが成す矩形の左側または上
側に配置し直すことにより、コンパレータ１１のマイナ
ス入力端子とブロックＢ２，Ｂ３の接続点とを結ぶ配線
が、各抵抗ＲおよびスイッチＳA 〜ＳD 上を通らなくな
るため基板レイアウトの容易さはさらに増すことにな
る。

【００１８】但し、図２１では、各スイッチＳA 〜ＳD
を介して各コンパレータ２０〜２２のマイナス入力端子
に印加される電圧の順序が、図２０における各スイッチ
ＳA〜ＳD と各コンパレータ２０１〜２０３とのそれと
は一つ毎に異なっている。これは、抵抗ストリングの上
から第１列目（ブロックＢ１）と第３列目（ブロックＢ
３）では左側の方が電圧が高く、第２列目（ブロックＢ
２）と第４列目（ブロックＢ４）では右側の方が電圧が
高いためである。そのため、第２エンコーダ５０を第１
エンコーダ４０と同じ構成にすると、下位２ビットのデ
ィジタル出力en21, en20が正しく得られないことにな
る。従って、第２エンコーダ５０については、抵抗スト
リングの電圧の規則性を勘案して構成する必要があり、
図２０に示す第２エンコーダ２０４より多少構成が複雑
になる。

【００１９】その他の構成および動作については、図２
１に示す２ステップパラレル方式Ａ／Ｄコンバータと図
２０に示すそれとは同じである。尚、２回のＡ／Ｄ変換
を行っている間に入力アナログ信号Ａinのレベルが変動
しないように、入力アナログ信号Ａinを一旦保持するサ
ンプルホールド回路が必要であるが、図２０およひ図２
１においては省略してある。

【００２０】

【発明が解決しようとする課題】しかし、２ステップパ
ラレル方式Ａ／Ｄコンバータにおいても、多ビット化を
すすめるとなると回路規模の増大は避けられない。

【００２１】例えば、６ビットの２ステップパラレル方
式Ａ／Ｄコンバータでは、抵抗Ｒが６４個、７連スイッ
チが８個（スイッチの合計５６個）、コンパレータが１
４個、それぞれ必要になる上に各エンコーダの構成も複
雑になり、４ビットの場合に比べると回路規模が約４倍
に増大してしまう。また、８ビットの２ステップパラレ
ル方式Ａ／Ｄコンバータでは、抵抗Ｒが２５６個、１５
連スイッチが１６個（スイッチの合計２４０個）、コン
パレータが３０個、それぞれ必要になる上に各エンコー
ダの構成も複雑になり、４ビットの場合に比べると回路
規模が約１６倍に増大してしまう。

【００２２】加えて、回路規模の増大、特にコンパレー
タの増加に伴って消費電力も増大することになる。本発
明はこの問題を解決するためになされたものであって、
その目的は、多ビット化しても回路規模があまり増大し
ないＡ／Ｄコンバータを提供することにある。

【００２３】

【課題を解決するための手段】図１は本発明の原理説明
図である。上位比較電圧生成手段１は、基準電圧ＶRH,
ＶRLを抵抗ストリング（またはコンデンサ・ストリン
グ）によって分圧して区分し、その区分された各レベル
領域の境界の電圧を上位比較電圧として出力する。

【００２４】上位コンパレータ群２は、入力アナログ電
圧信号Ａinと各上位比較電圧との大小を比較する。上位
判定変換手段３は、上位コンパレータ群２の各出力信号
から、入力アナログ電圧信号Ａinが前記区分された各レ
ベル領域のどのレベル領域に属するかを判定し、そのレ
ベル領域に対応する予め定められた上位ディジタル・コ
ードＤH を出力する。

【００２５】下位比較電圧生成手段４は、上位判定変換
手段３が判定した入力アナログ電圧信号Ａinの属するレ
ベル領域に対応する上位比較電圧生成手段１の抵抗スト
リング（またはコンデンサ・ストリング）の各抵抗（ま
たは各コンデンサ）の両端に、第２のコンデンサ・スト
リング（または高抵抗ストリング）を接続することによ
って分圧して区分する。そして、区分された各小レベル
領域の境界の電圧を下位比較電圧として出力する。

【００２６】下位コンパレータ群５は、入力アナログ電
圧信号Ａinと各下位比較電圧との大小を比較する。下位
判定変換手段６は、下位コンパレータ群５の各出力信号
から、入力アナログ電圧信号Ａinが前記区分された各小
レベル領域のどの小レベル領域に属するかを判定し、そ
の小レベル領域に対応する予め定められた下位ディジタ
ル・コードＤL を出力する。

【００２７】

【作用】従って本発明によれば、上位コンパレータ群２
と上位判定変換手段３とによって１回目のＡ／Ｄ変換を
行い、入力アナログ電圧信号ＡinをＡ／Ｄ変換したディ
ジタル値の上位ビットである上位ディジタル・コードＤ
H を得る。

【００２８】そして、下位比較電圧生成手段４は、入力
アナログ電圧信号Ａinの属するレベル領域に対応する上
位比較電圧生成手段１の抵抗ストリング（またはコンデ
ンサ・ストリング）の各抵抗（または各コンデンサ）の
両端に、第２のコンデンサ・ストリング（または高抵抗
ストリング）を接続する。これにより、入力アナログ電
圧信号Ａinの属するレベル領域は各小レベル領域に区分
される。

【００２９】続いて、下位コンパレータ群５と下位判定
変換手段６とによって２回目のＡ／Ｄ変換を行い、入力
アナログ電圧信号ＡinをＡ／Ｄ変換したディジタル値の
下位ビットである下位ディジタル・コードＤL を得る。

【００３０】

【実施例】以下、本発明を６ビットＡ／Ｄコンバータに
具体化した一実施例を図２〜図１８に従って説明する。

【００３１】尚、本実施例においては説明の便宜上、図
２１に示す従来例と同じ部品については符号を等しくし
てある。図２は、本実施例のＡ／Ｄコンバータの構成を
示す回路図である。

【００３２】高電位側基準電圧ＶRHと低電位側基準電圧
ＶRLは、直列に接続された全て抵抗値が等しい１６個の
抵抗Ｒによって構成される抵抗ストリングにて分圧され
ている。各抵抗Ｒは４個で１ブロックを成し、抵抗スト
リングは各ブロックＢ１〜Ｂ４で三重に折り畳まれてお
り、各ブロックＢ１〜Ｂ４の接続点はそれぞれコンパレ
ータ１２〜１０のマイナス入力端子に接続されている。
すなわち、コンパレータ１２〜１０の各マイナス入力端
子には、従来例と同様に基準電圧Ｖ1 〜Ｖ3 が印加され
ている。

【００３３】各ブロックＢ１〜Ｂ４における４個の抵抗
Ｒにおいて、左端の抵抗Ｒの左側と抵抗Ｒ間の３つの接
続点と右端の抵抗Ｒの右側とはそれぞれ、５連の各スイ
ッチＳA 〜ＳD に接続されている。各スイッチＳA 〜Ｓ
D の左端のスイッチＳA1, ＳB1, ＳC1，ＳD1は、スイッ
チＳE1を介してコンデンサＣ４に接続されている。ま
た、各スイッチＳA 〜ＳD の右端のスイッチＳA5, ＳB
5, ＳC5，ＳD5は、スイッチＳH2を介してコンデンサＣ
１に接続されている。尚、スイッチＳB1とスイッチＳC
1、スイッチＳA5とスイッチＳB5、スイッチＳC5とスイ
ッチＳD5は、それぞれ並列に接続されることになるた
め、本実施例においては同じスイッチとして兼用してい
る。

【００３４】各スイッチＳA 〜ＳD のスイッチＳA2, Ｓ
B2, ＳC2, ＳD2は、コンパレータ２０のマイナス入力端
子に接続されている。また、コンパレータ２０のマイナ
ス入力端子は、スイッチＳF1を介してコンデンサＣ４
に、スイッチＳE2を介してコンデンサＣ１に、それぞれ
接続されている。

【００３５】各スイッチＳA 〜ＳD のスイッチＳA3, Ｓ
B3, ＳC3, ＳD3は、コンパレータ２１のマイナス入力端
子に接続されている。また、コンパレータ２１のマイナ
ス入力端子は、スイッチＳG1を介してコンデンサＣ４
に、スイッチＳF2を介してコンデンサＣ１に、それぞれ
接続されている。

【００３６】各スイッチＳA 〜ＳD のスイッチＳA4, Ｓ
B4, ＳC4, ＳD4は、コンパレータ２２のマイナス入力端
子に接続されている。また、コンパレータ２２のマイナ
ス入力端子は、スイッチＳH1を介してコンデンサＣ４
に、スイッチＳG2を介してコンデンサＣ１に、それぞれ
接続されている。

【００３７】尚、各スイッチＳE 〜ＳH は２連のスイッ
チである。また、各コンパレータ２２〜２２の各マイナ
ス入力端子に印加される基準電圧を、それぞれ基準電圧
Ｖd〜Ｖf と表すことにする。

【００３８】各コンパレータ１２〜１０のプラス入力端
子には、サンプル・ホールド（Ｓ／Ｈ）回路８０を介し
て入力アナログ信号Ａinが入力されている。従って、コ
ンパレータ１２〜１０はそれぞれ基準電圧Ｖ1 〜Ｖ3 と
入力アナログ信号Ａinとを比較する。そして、各コンパ
レータ１２〜１０は、基準電圧Ｖ1〜Ｖ3 の方が入力ア
ナログ信号Ａinより大きいときはＬレベル（＝
「０」）、入力アナログ信号Ａinの方が基準電圧Ｖ1 〜
Ｖ3 より大きいときはＨレベル（＝「１」）の出力信号
（サーモメータ・コード）CM12〜CM10を出力する。

【００３９】各コンパレータ１２〜１０の出力信号CM12
〜CM10は、第１エンコーダ４０に入力される。そして、
第１エンコーダ４０により、入力信号Ａinが、基準電圧
ＶRH〜Ｖ1,Ｖ1 〜Ｖ2,Ｖ2 〜Ｖ3,Ｖ3 〜ＶRLのどのレベ
ル領域（大レベル領域）にあるかが判定され、バイナリ
ーコードにエンコードされて上位２ビットのディジタル
出力en11, en10に変換される。

【００４０】スイッチ制御回路９０は、この上位２ビッ
トのディジタル出力en11, en10に基づいて、入力信号Ａ
inの大レベル領域に対応する１組のスイッチＳA 〜ＳD
をオンさせる。すなわち、後記するように、スイッチ制
御回路９０から出力される制御信号ＳA に従って、スイ
ッチＳA の各スイッチＳA1〜ＳA4は同時にオンする。同
様に、スイッチ制御回路９０から出力される各制御信号
ＳB 〜ＳD に従って、スイッチＳB 〜ＳD の各スイッチ
ＳB1〜ＳB4, ＳC1〜ＳC4, ＳD1〜ＳD4はそれぞれ同時に
オンする。

【００４１】そのため、オンしたスイッチＳA 〜ＳD を
介して、コンパレータ２０〜２２の各マイナス入力端子
には、入力信号Ａinの大レベル領域を四分圧した各基準
電圧Ｖd 〜Ｖf が印加される。また、各コンパレータ２
０〜２２のプラス入力端子には、サンプル・ホールド
（Ｓ／Ｈ）回路８０を介して入力アナログ信号Ａinが入
力されている。

【００４２】従って、コンパレータ２０〜２２はそれぞ
れ基準電圧Ｖd 〜Ｖf と入力アナログ信号Ａinとを比較
する。そして、コンパレータ２０〜２２は、基準電圧Ｖ
d 〜Ｖf の方が入力アナログ信号Ａinより大きければＬ
レベル（＝「０」）、入力アナログ信号Ａinの方が基準
電圧Ｖd 〜Ｖf より大きければＨレベル（＝「１」）の
出力信号CM20〜CM22を出力する。

【００４３】各コンパレータ２０〜２２の各出力信号CM
20〜CM22と、上位２ビットのディジタル出力en11, en10
のうち下位のディジタルen10とは、第２エンコーダ５０
に入力される。そして、第２エンコーダ５０により、入
力信号Ａinが、当該大レベル領域を四分割した中レベル
領域（基準電圧Ｖd 以上または以下, Ｖd 〜Ｖe,Ｖe〜
Ｖf,Ｖf 以下または以上）のどこにあるかが判定されて
エンコードされ、中位２ビットのディジタル出力en21,
en20に変換される。

【００４４】スイッチ制御回路１００は、この中位２ビ
ットのディジタル出力en21, en20と、上位２ビットのデ
ィジタル出力en11, en10のうち下位のディジタルen10と
に基づいて、入力信号Ａinの中レベル領域に対応する１
組のスイッチＳE 〜ＳF をオンさせる。すなわち、後記
するように、スイッチ制御回路１００から出力される制
御信号ＳE に従って、スイッチＳE の各スイッチＳE1,
ＳE2は同時にオンする。同様に、スイッチ制御回路１０
０から出力される各制御信号ＳF 〜ＳH に従って、スイ
ッチＳF 〜ＳH の各スイッチＳF1, ＳF2, ＳG1, ＳG2,
ＳH1, ＳH2はそれぞれ同時にオンする。

【００４５】容量の等しい各コンデンサＣ１〜Ｃ４は直
列に接続されている。従って、直列に接続されたコンデ
ンサＣ１〜Ｃ４の両端に印加された電圧（すなわち、各
スイッチＳE 〜ＳF のうちオンしたスイッチを介して印
加された電圧）は、各コンデンサＣ１〜Ｃ４によって四
分圧されることになる。

【００４６】そして、各コンデンサＣ１〜Ｃ４間の３つ
の接続点は、それぞれコンパレータ３０〜３２のマイナ
ス入力端子に接続されている。また、各コンパレータ３
０〜３２のプラス入力端子には、サンプル・ホールド
（Ｓ／Ｈ）回路８０を介して入力アナログ信号Ａinが入
力されている。

【００４７】そのため、オンしたスイッチＳE 〜ＳF を
介して、コンパレータ３０〜３２の各マイナス入力端子
には、入力信号Ａinの中レベル領域を四分圧した電圧Ｖ
g 〜Ｖi が印加される。従って、コンパレータ３０〜３
２はそれぞれ電圧Ｖg 〜Ｖiと入力アナログ信号Ａinと
を比較する。そして、コンパレータ３０〜３２は、電圧
Ｖg 〜Ｖi との方が入力アナログ信号Ａinより大きけれ
ばＬレベル（＝「０」）、入力アナログ信号Ａinの方が
電圧Ｖg 〜Ｖi より大きければＨレベル（＝「１」）の
出力信号CM20〜CM22を出力する。

【００４８】各コンパレータ３０〜３２の各出力信号CM
30〜CM32と、上位２ビットのディジタル出力en11, en10
のうち下位のディジタルen10とは、第３エンコーダ６０
に入力される。そして、第３エンコーダ６０により、入
力信号Ａinが、当該中レベル領域を四分割した小レベル
領域（電圧Ｖg 以上または以下, Ｖg 〜Ｖh,Ｖh 〜Ｖi,
Ｖi 以下または以上）のどこにあるかが判定されてエン
コードされ、下位２ビットのディジタル出力en31, en30
に変換される。

【００４９】図３は、第１エンコーダ４０の回路図であ
る。第１エンコーダ４０は、ＡＮＤ回路４１とＮＯＲ回
路４２とから構成されている。図４は、第１エンコーダ
４０の機能表である。

【００５０】図５は、第２エンコーダ５０の回路図であ
る。第２エンコーダ５０は、ＮＡＮＤ回路５１〜５４と
ＮＯＲ回路５５，５６とから構成されている。図６は、
第２エンコーダ５０の機能表である。

【００５１】図７は、第３エンコーダ６０の回路図であ
る。第３エンコーダ６０は、ＮＡＮＤ回路６１〜６４と
ＮＯＲ回路６５，６６とから構成されている。図８は、
第３エンコーダ６０の機能表である。

【００５２】さて、Ｓ／Ｈ回路８０および各スイッチ制
御回路９０，１００は、クロック生成回路７０の生成す
るクロックCLK1〜CLK3に従って動作する。図９は、クロ
ック生成回路７０の回路図である。クロック生成回路７
０は、水晶発振器７１とＤフリップフロップ７２〜７５
とＡＮＤ回路７６，７７とインバータ回路７８とから構
成されている。そして、クロック生成回路７０は、外部
からリセット信号RESET が入力されると、水晶発振器７
１から出力される基準クロックCLK0に従ってクロックCL
K1〜CLK3を生成する。尚、このクロック生成回路７０の
構成および動作は公知であるため詳細な説明は省略す
る。

【００５３】図１０は、水晶発振器７１の回路図であ
る。水晶発振器７１は、ＣＭＯＳ構成のインバータ回路
７１ａ，７１ｂと帰還抵抗７１ｃと水晶発振子７１ｄと
コンデンサ７１ｅ，７１ｆとから構成されている。そし
て、水晶発振器７１は、水晶発振子７１ｄから出力され
る発振信号を増幅し、基準クロックCLK0として出力す
る。尚、この水晶発振器７１の構成および動作は公知で
あるため詳細な説明は省略する。

【００５４】図１１は、クロック生成回路７０から生成
されるクロックCLK1〜CLK3のタイムチャートである。ク
ロック生成回路７０に外部からリセット信号RESET が入
力されると、まず、水晶発振器７１から出力される基準
クロックCLK0の１周期分の長さのクロックCLK1が生成さ
れる。そして、クロックCLK1が生成されてから基準クロ
ックCLK0の２周期経過後、基準クロックCLK0の２周期分
の長さのクロックCLK2が生成される。続いて、クロック
CLK1が生成されてから基準クロックCLK0の３周期経過
後、基準クロックCLK0の１周期分の長さのクロックCLK3
が生成される。

【００５５】図１２は、Ｓ／Ｈ回路８０の回路図であ
る。Ｓ／Ｈ回路８０は、クロックCLK1によって開閉制御
されるスイッチ８１と、コンデンサ８２と、オペアンプ
に１００％負帰還を施したバッファ・アンプ８３とから
構成されている。

【００５６】クロックCLK1が入力されるとスイッチ８１
がオンし、外部から入力されたアナログ信号ＡINによっ
てコンデンサ８２が充電される。次に、スイッチ８１が
オフすると、コンデンサ８２に充電されたアナログ信号
ＡINは保持される。ここで、バッファ・アンプ８３は、
コンデンサ８２に充電されたアナログ信号ＡINが負荷抵
抗（各コンパレータ１２〜１０，２０〜２２，３０〜３
２の入力抵抗）によって放電されるのを防ぐために設け
られている。

【００５７】このようにＳ／Ｈ回路８０は、クロックCL
K1に従って外部から入力されたアナログ信号ＡINをサン
プリングして保持し、入力アナログ信号Ａinとして各コ
ンパレータ１２〜１０，２０〜２２，３０〜３２のプラ
ス入力端子に出力する。

【００５８】図１３は、各スイッチＳA 〜ＳH の構成を
示す回路図である。各スイッチＳA〜ＳH は、ＣＭＯＳ
構成のインバータ回路８４とＣＭＯＳトランスミッショ
ンゲート８５とから構成される公知のＣＭＯＳアナログ
スイッチである。

【００５９】そして、各スイッチＳA 〜ＳH は、スイッ
チ制御回路９０、１００から出力されるＨレベル（＝
「１」）の制御信号ＳA 〜ＳH （説明の便宜上、制御信
号の符号は、対応するスイッチＳA 〜ＳH と同じものを
用いる）に従ってオンする（すなわち、各端子α，β間
を導通させる）。また、各スイッチＳA 〜ＳH は、スイ
ッチ制御回路９０、１００から出力されるＬレベル（＝
「０」）の制御信号ＳA〜ＳH に従ってオフする（すな
わち、各端子α，β間を非導通にさせる）。

【００６０】図１４は、スイッチ制御回路９０の回路図
である。スイッチ制御回路９０は、ＡＮＤ回路９１〜９
７とＮＯＲ回路９８とから構成されている。そして、ス
イッチ制御回路９０は、クロックCLK2に従って、図１５
の機能表に示すような制御信号ＳA 〜ＳD を生成する。

【００６１】図１６は、スイッチ制御回路１００の回路
図である。スイッチ制御回路１００は、ＡＮＤ回路１０
１〜１１６とＯＲ回路１１７〜１２０とインバータ回路
１２１とから構成されている。そして、スイッチ制御回
路９０は、クロックCLK3に従って、図１７の機能表に示
すような制御信号ＳE 〜ＳH を生成する。

【００６２】次に、本実施例の動作を、図１８に従って
説明する。本実施例では、入力アナログ信号Ａinに対す
る６ビットのＡ／Ｄ変換動作を、上位ビット（ＭＳＢ）
から２ビットずつ３回に分けて行う。

【００６３】１回目のＡ／Ｄ変換は、コンパレータ１２
〜１０および第１エンコーダ４０によって行い、上位２
ビットのディジタル出力en11, en10を得る。例えば、入
力アナログ信号Ａinが基準電圧Ｖ2 〜Ｖ3 のレベル領域
にある場合、各コンパレータ１２，１１の出力信号CM1
2,CM11 は共にＬレベル（「０」）になり、コンパレー
タ１０の出力信号CM10はＨレベル（「１」）になる。

【００６４】第１エンコーダ４０は、各出力信号CM12,C
M11,CM10に基づいて入力アナログ信号Ａinが基準電圧Ｖ
2 〜Ｖ3 の大レベル領域にあることを判定し、図４に示
すように、ディジタル出力en11＝「０」, en10＝「１」
を出力する。

【００６５】スイッチ制御回路９０は、この上位２ビッ
トのディジタル出力en11, en10に基づいて、図１５に示
すように、入力信号Ａinの大レベル領域（基準電圧Ｖ2
〜Ｖ3 ）に対応するスイッチＳC1〜ＳC5をオンさせる。

【００６６】２回目のＡ／Ｄ変換は、コンパレータ２０
〜２２および第２エンコーダ５０によって行い、中位２
ビットのディジタル出力en21, en20を得る。例えば、入
力アナログ信号Ａinが基準電圧Ｖd 〜Ｖe の中レベル領
域にある場合、コンパレータ２０の出力信号CM20はＬレ
ベル（「０」）になり、各コンパレータ２１，２２の出
力信号CM21,CM22 は共にＨレベル（「１」）になる。

【００６７】第２エンコーダ５０は、各出力信号CM20,C
M21,CM22と前記ディジタル出力en10＝「１」とに基づい
て入力アナログ信号Ａinが基準電圧Ｖd 〜Ｖe の中レベ
ル領域にあることを判定し、図６に示すように、ディジ
タル出力en21＝「１」, en20＝「０」を出力する。

【００６８】スイッチ制御回路１００は、この中位２ビ
ットのディジタル出力en21, en20と前記ディジタル出力
en10＝「１」とに基づいて、図１７に示すように、入力
信号Ａinの中レベル領域（基準電圧Ｖd 〜Ｖe ）に対応
するスイッチＳF1, ＳF2をオンさせる。

【００６９】３回目のＡ／Ｄ変換は、コンパレータ３０
〜３２および第３エンコーダ６０によって行い、下位２
ビットのディジタル出力en31, en30を得る。例えば、入
力アナログ信号Ａinが電圧Ｖi 以上の小レベル領域にあ
る場合、各コンパレータ３０〜３２の出力信号CM30,CM3
1,CM32は全てＨレベル（「１」）になる。

【００７０】第３エンコーダ６０は、各出力信号CM30,C
M31,CM32と前記ディジタル出力en10＝「１」とに基づい
て入力アナログ信号Ａinが基準電圧Ｖd 〜Ｖe の中レベ
ル領域にあることを判定し、図８に示すように、ディジ
タル出力en31＝「１」, en30＝「１」を出力する。

【００７１】その結果、入力アナログ信号Ａinは各ディ
ジタル出力en11,en10,en21,en20,en31,en30 により、６
ビットのデジタル値「０１１０１１」にＡ／Ｄ変換され
る。このように本実施例によれば、１６個の抵抗Ｒと、
４個の５連スイッチＳA 〜ＳD と４個の２連スイッチＳ
E 〜ＳH と（スイッチの合計２５個）、９個のコンパレ
ータ１２〜１０，２０〜２２，３０〜３２とコンデンサ
Ｃ１〜Ｃ４とで、６ビットのＡ／Ｄコンバータを構成す
ることができる。

【００７２】従って、本実施例では、従来の６ビット２
ステップパラレル方式Ａ／Ｄコンバータに比べて、大幅
に回路規模を小さくすることが可能になる。また、本実
施例では、従来例に比べてコンパレータの数を減らすこ
とができることから、消費電力を少なくすることができ
る。

【００７３】この回路規模の縮小および消費電力の低減
の両効果は、本実施例と同様の構成により多ビット化を
すすめることで、さらに有利に奏するようになる。尚、
本発明は上記実施例に限定されるものではなく、以下の
ように実施してもよい。

【００７４】１）各コンデンサＣ１〜Ｃ４を、全て抵抗
値が等しい各抵抗ｒ１〜ｒ４に置き換える。この場合
は、各抵抗ｒ１〜ｒ４の直列抵抗と抵抗Ｒとが並列に接
続されることになるため、抵抗Ｒの抵抗値に影響を及ぼ
さないよう、抵抗ｒ１〜ｒ４の抵抗値を十分に大きくし
ておく必要がある。

【００７５】２）上記実施例において、３回目のＡ／Ｄ
変換を３ビット以上にして実施する。例えば、各コンデ
ンサＣ１〜Ｃ４を直列にした８個のコンデンサに置き換
えると共に、コンパレータ３０〜３２を７個に増やし
て、第３エンコーダ６０の構成を適宜に変更する。これ
により、３回目のＡ／Ｄ変換を３ビットにすることがで
きる。この場合は、３回のＡ／Ｄ変換によって７ビット
のＡ／Ｄ変換を行うことが可能になる。

【００７６】また、上記実施例において、各コンデンサ
Ｃ１〜Ｃ４を直列にした１６個のコンデンサに置き換え
ると共に、コンパレータ３０〜３２を１５個に増やし
て、第３エンコーダ６０の構成を適宜に変更する。これ
により、３回目のＡ／Ｄ変換を４ビットにすることがで
きる。この場合は、３回のＡ／Ｄ変換によって８ビット
のＡ／Ｄ変換を行うことが可能になる。

【００７７】同様にして、３回目のＡ／Ｄ変換を多ビッ
トにすれば、全体としてさらに多ビットのＡ／Ｄコンバ
ータを実現することができる。３）上記実施例において、１回目のＡ／Ｄ変換と３回目
のＡ／Ｄ変換とを組み合わせ、４ビットのＡ／Ｄコンバ
ータとして実施する。この場合の回路図を図１９に示
す。尚、図１９において、図１に示す上記実施例および
図２０に示す従来例と同じ構成については符号を等しく
してある。この場合は、コンパレータの数については図
１９に示す従来例と同じであるものの、抵抗Ｒおよびス
イッチの数を少なくすることができる。

【００７８】４）各スイッチＳA 〜ＳH を各コンパレー
タ１２〜１０，２０〜２２，３０〜３２の初段差動回路
に受け持たせる。すなわち、一般的なコンパレータの初
段は差動回路によって構成されているが、その差動トラ
ンジスタ対を切り換えることにより、初段差動回路にス
イッチの機能を受け持たせる。尚、この方法については
公知であるため詳細な説明は省略する。

【００７９】５）各コンパレータ１２〜１０，２０〜２
２，３０〜３２にサンプル・ホールド機能を持たせるこ
とにより、Ｓ／Ｈ回路８０を省略する。尚、この方法に
ついては公知であるため詳細な説明は省略する。

【００８０】６）抵抗Ｒによる抵抗ストリングを、直列
に接続された全て容量が等しいコンデンサによるコンデ
ンサ・ストリングに置き換える。７）上記１）〜６）を適宜に組み合わせて実施する。

【００８１】

【発明の効果】以上詳述したように本発明によれば、多
ビット化しても回路規模があまり増大しないＡ／Ｄコン
バータを提供することができるという優れた効果があ
る。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明を６ビットＡ／Ｄコンバータに具体化し
た一実施例の構成を示す回路図である。

【図３】第１エンコーダ４０の回路図である。

【図４】第１エンコーダ４０の機能表である。

【図５】第２エンコーダ５０の回路図である。

【図６】第２エンコーダ５０の機能表である。

【図７】第３エンコーダ６０の回路図である。

【図８】第３エンコーダ６０の機能表である。

【図９】クロック生成回路７０の回路図である。

【図１０】水晶発振器７１の回路図である。

【図１１】クロック生成回路７０から生成されるクロッ
クCLK1〜CLK3のタイムチャートである。

【図１２】Ｓ／Ｈ回路８０の回路図である。

【図１３】各スイッチＳA 〜ＳH の構成を示す回路図で
ある。

【図１４】スイッチ制御回路９０の回路図である。

【図１５】スイッチ制御回路９０の機能表である。

【図１６】スイッチ制御回路１００の回路図である。

【図１７】スイッチ制御回路１００の機能表である。

【図１８】図２に示す一実施例の動作を説明するための
説明図である。

【図１９】本発明を４ビットＡ／Ｄコンバータに具体化
した別の実施例の構成を示す回路図である。

【図２０】４ビットＡ／Ｄコンバータを例にとって従来
の２ステップパラレル方式Ａ／Ｄコンバータの構成を示
す回路図である。

【図２１】図２０に示す４ビット２ステップパラレル方
式Ａ／Ｄコンバータを元にして、基板レイアウトが容易
になるように再構成した従来例の回路図である。

【符号の説明】

１上位比較電圧生成手段２上位コンパレータ群３上位判定変換手段４上位比較電圧生成手段５上位コンパレータ群６上位判定変換手段

Claims

【特許請求の範囲】

【請求項１】基準電圧（ＶRH, ＶRL）を抵抗ストリン
グまたはコンデンサ・ストリングによって分圧して区分
し、その区分された各レベル領域の境界の電圧を上位比
較電圧として出力する上位比較電圧生成手段（１）と、入力アナログ電圧信号（Ａin）と各上位比較電圧との大
小を比較する上位コンパレータ群（２）と、上位コンパレータ群（２）の各出力信号から、入力アナ
ログ電圧信号（Ａin）が前記区分された各レベル領域の
どのレベル領域に属するかを判定し、そのレベル領域に
対応する予め定められた上位ディジタル・コード（ＤH
）を出力する上位判定変換手段（３）と、前記上位判定変換手段（３）が判定した入力アナログ電
圧信号（Ａin）の属するレベル領域に対応する前記上位
比較電圧生成手段（１）の抵抗ストリングまたはコンデ
ンサ・ストリングの各抵抗または各コンデンサの両端
に、第２のコンデンサ・ストリングまたは高抵抗ストリ
ングを接続することによって分圧して区分し、その区分
された各小レベル領域の境界の電圧を下位比較電圧とし
て出力する下位比較電圧生成手段（４）と、入力アナログ電圧信号（Ａin）と各下位比較電圧との大
小を比較する下位コンパレータ群（５）と、下位コンパレータ群（５）の各出力信号から、入力アナ
ログ電圧信号（Ａin）が前記区分された各小レベル領域
のどの小レベル領域に属するかを判定し、その小レベル
領域に対応する予め定められた下位ディジタル・コード
（ＤL ）を出力する下位判定変換手段（６）とを備えた
ことを特徴とするＡ／Ｄコンバータ。
【請求項２】基準電圧を分圧して区分し、その区分さ
れた各レベル領域の境界の電圧を上位比較電圧として出
力する上位比較電圧生成手段と、入力アナログ電圧信号と各上位比較電圧との大小を比較
する上位コンパレータ群と、上位コンパレータ群の各出力信号から、入力アナログ電
圧信号が前記区分された各レベル領域のどのレベル領域
に属するかを判定し、そのレベル領域に対応する予め定
められた上位ディジタル・コードを出力する上位判定変
換手段と、前記上位判定変換手段が判定した入力アナログ電圧信号
の属するレベル領域を分圧して区分し、その区分された
各中レベル領域の境界の電圧を中位比較電圧として出力
する中位比較電圧生成手段と、入力アナログ電圧信号と各中位比較電圧との大小を比較
する中位コンパレータ群と、中位コンパレータ群の各出力信号から、入力アナログ電
圧信号が前記区分された各中レベル領域のどの中レベル
領域に属するかを判定し、その中レベル領域に対応する
予め定められた中位ディジタル・コードを出力する中位
判定変換手段と、前記中位判定変換手段が判定した入力アナログ電圧信号
の属するレベル領域を分圧して区分し、その区分された
各小レベル領域の境界の電圧を下位比較電圧として出力
する下位比較電圧生成手段と、入力アナログ電圧信号と各下位比較電圧との大小を比較
する下位コンパレータ群と、下位コンパレータ群の各出力信号から、入力アナログ電
圧信号が前記区分された各小レベル領域のどの小レベル
領域に属するかを判定し、その小レベル領域に対応する
予め定められた下位ディジタル・コードを出力する下位
判定変換手段とを備えたことを特徴とするＡ／Ｄコンバ
ータ。
【請求項３】請求項２記載のＡ／Ｄコンバータにおい
て、前記上位比較電圧生成手段と前記中位比較電圧生成
手段とは抵抗ストリングまたはコンデンサ・ストリング
によって構成され、前記下位比較電圧生成手段は、前記
中位判定変換手段が判定した入力アナログ電圧信号の属
するレベル領域に対応する前記中位比較電圧生成手段の
抵抗ストリングまたはコンデンサ・ストリングの各抵抗
または各コンデンサの両端に、第２のコンデンサ・スト
リングまたは高抵抗ストリングを接続することによって
分圧して区分し、その区分された各小レベル領域の境界
の電圧を下位比較電圧として出力することを特徴とする
Ａ／Ｄコンバータ。