JP2002314419A - Ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】 【課題】容量形Ｄ／Ａ変換回路を内蔵するディジタル出
力（分解能）８〜１６ビット程度のＡ／Ｄ変換回路の全
容量値を最小とし、Ａ／Ｄ変換回路を実現するＩＣチッ
プ面積、従ってコストを大幅に削減する。 【解決手段】内蔵のＤ／Ａ変換回路１１１におけるアナ
ログスイッチＳ〔Ｓ１（ＭＳＢ）〜Ｓ１２（ＬＳＢ）〕
はそれぞれ１２ビットディジタル出力Ｄｏｕｔの各ビッ
トに対応し、当該ビットの“１”，“０”に応じて、そ
れぞれ基準電圧源ＶＲＨ，ＶＲＬに切替えられる。最初
に全スイッチＳをＶｉｎ側に倒して変換対象アナログ入
力を取込み、以後スイッチＳ１からＳ１２まで順次の切
換と比較により“１”側か“０”側かを決定する。容量
列１は１₁ 〜１₆ の６段、つまり（ディジタル出力ビッ
ト数）／２の個数で、結合容量２は２₁ 〜２₅ の５つで
構成される。そして各容量列１は容量値Ｃと２Ｃの２つ
の容量で、結合容量２は容量値４Ｃ／３の容量で構成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路上
に容量素子をアレイ状に配列して構成した、いわゆる容
量アレイ型（容量形ともいう）のＤ／Ａ変換回路を内蔵
するＡ／Ｄ変換回路（以下容量形Ａ／Ｄ変換回路とも略
記する）であって、特に全容量値を大きく低減できるよ
うに構成したＡ／Ｄ変換回路に関する。

【０００２】なお、以下各図において同一の符号は同一
もしくは相当部分を示す。

【０００３】

【従来の技術】８〜１６ビット程度の分解能を持ったＤ
／Ａ変換回路およびＡ／Ｄ変換回路としては、２つの容
量列を結合容量によって結合した２段容量形（ダブルス
テージ形ともいう）のＤ／Ａ変換回路が特開昭５７−１
２４９３３号公報に開示され、同様なＤ／Ａ変換回路を
内蔵するＡ／Ｄ変換回路が特開平５−２０６８５６号公
報に開示されている。

【０００４】なお、Ｄ／Ａ変換回路は、一般的に図６の
ような構成で逐次比較型のＡ／Ｄ変換回路に組込まれ
る。また図５はＡ／Ｄ変換回路の比較動作時における比
較電圧値の推移の説明図である。図６において、Ｖｉｎ
はＡ／Ｄ変換対象のアナログ入力、２００はアナログ入
力Ｖｉｎをサンプリングして保持するサンプル・ホール
ド回路（なお、以下ではアナログ入力Ｖｉｎは、このよ
うに保持されたアナログ入力のサンプル値を指すものと
する）、１００は別途入力する基準電源電圧Ｖｒｅｆを
用いて次に述べるディジタル出力Ｄｏｕｔをアナログ出
力Ｖｏに変換するＤ／Ａ変換回路、３００はアナログ入
力（サンプル値）Ｖｉｎとアナログ出力Ｖｏとを比較し
比較結果をＣＰｏとして出力するコンパレータ、４００
は逐次比較レジスタである。

【０００５】この逐次比較レジスタ４００は、クロック
信号ＣＬＫを入力しつつ、ディジタル出力Ｄｏｕｔを上
位ビット側から順次設定しながら、この設定のつどのコ
ンパレータの比較結果ＣＰｏによって当該設定のビット
値を確定する。そして、このように上位ビット側から順
次ビット値が確定されつつ最終のＡ／Ｄ変換値に近づい
ていくディジタル出力Ｄｏｕｔを、Ｄ／Ａ変換回路１０
０に制御信号を兼ねるＤ／Ａ変換対象入力として与える
と共に、逐次のＡ／Ｄ変換結果として外部に出力するこ
とを繰り返す。

【０００６】なお、Ｄ／Ａ変換回路１００に入力される
基準電源電圧Ｖｒｅｆは本例では図５に示す高電位基準
電圧ＶＲＨおよび低電位基準電圧ＶＲＬからなるものと
する。次に図５を参照しつつ、図６の動作を説明する。
図５に示すように、ここではアナログ入力Ｖｉｎが高電
位基準電圧ＶＲＨに等しい時、その最終のＡ／Ｄ変換結
果としてのディジタル出力Ｄｏｕｔが最大値（１１１１
・・・１）₂ になり、アナログ入力Ｖｉｎが低電位基準
電圧ＶＲＬに等しい時、その最終のＡ／Ｄ変換結果とし
てのディジタル出力Ｄｏｕｔが最小値（００００・・・
０）₂ になるようにＡ／Ｄ変換が行われる。この関係は
ディジタル出力Ｄｏｕｔの桁数（全ビット数）をＮとす
ると一般に次式（１）で表される。

【０００７】

【数１】 （アナログ入力Ｖｉｎ）＝〔（ディジタル出力Ｄｏｕｔ）／２^N 〕 ×（ＶＲＨ−ＶＲＬ）＋ＶＲＬ ・・・（１） （アナログ出力Ｖｏ）＝〔（ディジタル出力Ｄｏｕｔ）／２^N 〕 ×（ＶＲＨ−ＶＲＬ）＋ＶＲＬ ・・・（１Ａ） なお、Ｄ／Ａ変換回路１００がアナログ入力Ｖｉｎに対
する最終のＡ／Ｄ変換結果（ディジタル出力Ｄｏｕｔ）
を出力する途中の過程では、式（１）の関係は式（１
Ａ）の関係に置換わる。即ち式（１）におけるアナログ
入力Ｖｉｎは、Ｄ／Ａ変換回路１００のアナログ出力Ｖ
ｏとなり、同じく式（１）におけるディジタル出力Ｄｏ
ｕｔはアナログ出力Ｖｏに対応してＤ／Ａ変換回路１０
０に入力されたディジタル出力Ｄｏｕｔとなる。

【０００８】図６において、アナログ入力Ｖｉｎがサン
プル・ホールド回路２００に保持されると、先ず逐次比
較レジスタ４００は、第１ビット（最上位ビットＭＳ
Ｂ））のみを“１”とした値（１０００・・・０）₂ の
ディジタル出力ＤｏｕｔをＤ／Ａ変換回路１００に与え
る。これによりＤ／Ａ変換回路１００は、ディジタル値
（１０００・・・０）₂ に対応する電圧、 〔｛１×（１／２）｝（ＶＲＨ−ＶＲＬ）＋ＶＲＬ〕＝
（ＶＲＨ＋ＶＲＬ）／２ を生成し、アナログ出力Ｖｏとして出力する。

【０００９】コンパレータ３００はこのアナログ出力Ｖ
ｏとアナログ入力Ｖｉｎとの比較結果ＣＰｏを出力し、
これにより逐次比較レジスタ４００はアナログ入力Ｖｉ
ｎがアナログ出力Ｖｏ以上であれば第１ビットを“１”
と確定してそのままとし、そうでなければ“０”と確定
（リセット）する。続いて逐次比較レジスタ４００は第
１ビットを上記の確定状態としたまま、この最上位ビッ
トに次ぐ第２ビットを“１”としたディジタル値、従っ
て値（１１００・・・０）₂ または（０１００・・・
０）₂ のディジタル出力ＤｏｕｔをＤ／Ａ変換回路１０
０に与え、Ｄ／Ａ変換回路１００はこれに対応するアナ
ログ出力Ｖｏ（下記）を生成し出力する。

【００１０】ここで、ディジタル値（１１００・・・
０）₂ に対応するアナログ出力Ｖｏは、 〔｛１×（１／２）＋１×（１／２² ）｝（ＶＲＨ−Ｖ
ＲＬ）＋ＶＲＬ〕＝（３ＶＲＨ＋ＶＲＬ）／４ であり、（０１００・・・０）₂ に対応するアナログ出
力Ｖｏは、 〔｛０×（１／２）＋１×（１／２² ）｝（ＶＲＨ−Ｖ
ＲＬ）＋ＶＲＬ〕＝（ＶＲＨ＋３ＶＲＬ）／４ である。

【００１１】この状態でのコンパレータ３００の比較結
果ＣＰｏにより、逐次比較レジスタ４００はアナログ入
力Ｖｉｎがアナログ出力Ｖｏ以上であれば第２ビットを
“１”と確定してそのままとし、そうでなければ“０”
と確定（リセット）する。次に逐次比較レジスタ４００
は第１ビット，第２ビットを上記の確定状態としたま
ま、さらに第３ビットを“１”としたディジタル値、従
って値（１１１０・・・０）₂ ，（１０１０・・・０）
₂ ，（０１１０・・・０）₂ または（００１０・・・
０）₂ のディジタル出力ＤｏｕｔをＤ／Ａ変換回路１０
０に与え、Ｄ／Ａ変換回路１００はこれに対応するアナ
ログ出力Ｖｏ（下記）を生成し出力する。

【００１２】ここで、ディジタル値（１１１０・・・
０）₂ に対応するアナログ出力Ｖｏは、 〔｛１×（１／２）＋１×（１／２² ）＋１×（１／２
³ ）｝×（ＶＲＨ−ＶＲＬ）＋ＶＲＬ〕＝（７ＶＲＨ＋
ＶＲＬ）／８ であり、（１０１０・・・０）₂ に対応するアナログ出
力Ｖｏは、 〔｛１×（１／２）＋０×（１／２² ）＋１×（１／２
³ ）｝×（ＶＲＨ−ＶＲＬ）＋ＶＲＬ〕＝（５ＶＲＨ＋
３ＶＲＬ）／８ である。また（０１１０・・・０）₂ に対応するアナロ
グ出力Ｖｏは、 〔｛０×（１／２）＋１×（１／２² ）＋１×（１／２
³ ）｝×（ＶＲＨ−ＶＲＬ）＋ＶＲＬ〕＝（３ＶＲＨ＋
５ＶＲＬ）／８ であり、（００１０・・・０）₂ に対応するアナログ出
力Ｖｏは、 〔｛０×（１／２）＋０×（１／２² ）＋１×（１／２
³ ）｝×（ＶＲＨ−ＶＲＬ）＋ＶＲＬ〕＝（ＶＲＨ＋７
ＶＲＬ）／８ である。

【００１３】この状態でのコンパレータ３００の比較結
果ＣＰｏにより、逐次比較レジスタ４００はアナログ入
力Ｖｉｎがアナログ出力Ｖｏ以上であれば第３ビットを
“１”と確定してそのままとし、そうでなければ“０”
と確定（リセット）する。以後もこのような動作を逐次
繰り返すことで、第４ビット以下の各ビットを決定し、
最下位ビット（ＬＳＢ）を決定した時点で最終のディジ
タル出力Ｄｏｕｔが定まり、正規のＡ／Ｄ変換結果とな
る。

【００１４】ところで、この種のＡ／Ｄ変換回路に従来
内蔵されている２段容量形Ｄ／Ａ変換回路は、１つの容
量列のみによって構成されるＤ／Ａ変換回路に比べ、Ｌ
ＳＩ化する場合、小さいチップ占有面積で高分解能が得
られるという利点を持っている。図７は従来の１２ビッ
トの２段容量形Ｄ／Ａ変換回路を内蔵するＡ／Ｄ変換回
路（２段容量形Ａ／Ｄ変換回路）の構成例を示す。なお
図８（ａ）〜（ｃ）は図７のＤ／Ａ変換回路１００の部
分の動作の説明図である。

【００１５】図７において、Ｓ（Ｓ１〜Ｓ１２）はそれ
ぞれディジタル出力Ｄｏｕｔの第１ビット（最上位ビッ
トＭＳＢ）〜第１２ビット（最下位ビットＬＳＢ）に対
応したアナログスイッチであり、それぞれのビットにお
いて、ディジタル出力Ｄｏｕｔが“１”の場合、高電位
基準電圧源ＶＲＨに接続され、“０”の場合、低電位基
準電圧源ＶＲＬに接続される。

【００１６】Ｖｏは前述のようにＤ／Ａ変換回路１００
のアナログ出力である。１（１₁ ，１₂ ）の２つの容量
列は、それぞれバイナリーに重み付けされたＣ，２Ｃ，
４Ｃ，８Ｃ，１６Ｃ，３２Ｃの各容量値を持つ６つの容
量からなる。また、３は終端容量で最小の容量値Ｃを持
ち、容量列１₂ と結合容量２との接続点と低電位基準電
圧源ＶＲＬとの間に、アナログスイッチ群Ｓと無関係に
固定接続されている。

【００１７】結合容量２は、容量アレイ中の最小容量値
Ｃの（６４／６３）倍の容量値を持つ。この結合容量２
の容量値（６４Ｃ／６３）は、図７中のａ点より左側
を、アナログスイッチＳ７〜Ｓ１２が全て低電位基準電
圧源ＶＲＬに接続された状態で見た時の合成容量値が、
最小容量値Ｃに等しくなるように決められている。以
下、図８を参照しつつ、図７の動作を説明する。最上位
ビットＭＳＢであるスイッチＳｌのビットが“１”であ
り、その他のビットが“０”である場合、図５に示した
ようにアナログ出力Ｖｏが、（１／２）（ＶＲＨ＋ＶＲ
Ｌ）となる必要がある。

【００１８】この場合の等価回路を図８（ａ）に示す。
同図より明らかなように、Ｖｏ＝（１／２）（ＶＲＨ＋
ＶＲＬ）であり、正しい値となっている。次に例えば、
スイッチＳ１のビットとスイッチＳ２のビットが“１”
であり、その他のビットが“０”である場合、図５に示
したようにアナログ出力Ｖｏが、（３／４）ＶＲＨ＋
（１／４）ＶＲＬとなる必要がある。この場合の等価回
路を図８（ｂ）に示す。回路が開放であるので、アナロ
グ出力Ｖｏのノードの全電荷量が０である。ゆえに以下
の式（２）が成り立つ。

【００１９】

【数２】 １６Ｃ（Ｖｏ−ＶＲＬ）＋４８Ｃ（Ｖｏ−ＶＲＨ）＝０ ・・・（２） この式（２）より、 Ｖｏ＝（３／４）ＶＲＨ＋（１／４）ＶＲＬ となり、正しい値となっている。

【００２０】次に例えば、スイッチＳ７のビットが
“１”であり、その他のビットが“０”である場合、Ｖ
ｏが、〔（１／２⁷ ）（ＶＲＨ−ＶＲＬ）＋ＶＲＬ〕＝
（１／１２８）ＶＲＨ＋（１２７／１２８）ＶＲＬとな
る必要がある。この場合の等価回路を図８（ｃ）に示
す。ここで同図に示すようにＬＳＢ側の電位をＶ１、電
荷をＱ１、出力側の電荷をＱ２とする。電荷Ｑ１とＱ２
は、回路が開放であるので０である。ゆえに、最下位ビ
ットＬＳＢ側では、電荷Ｑ１について次式（３）が成立
し、またＶｏ側では電荷Ｑ２について次式（４）が成立
する。

【００２１】

【数３】 ３２Ｃ（Ｖ１−ＶＲＬ）＋３２Ｃ（Ｖ１−ＶＲＨ） ＋（６４Ｃ／６３）（Ｖ１−Ｖｏ）＝Ｑ１＝０ ・・・（３） （６４Ｃ／６３）（Ｖｏ−Ｖ１） ＋６３Ｃ（Ｖｏ−ＶＲＬ）＝Ｑ２＝０ ・・・（４） 式（１）と（２）より、Ｖ１を消去して整理すると、 Ｖｏ＝（１／１２８）ＶＲＨ＋（１２７／１２８）ＶＲ
Ｌ となって、正しい値となっている。

【００２２】図７の回路のＡ／Ｄ変換動作としては、図
６で述べたと同様にアナログスイッチ群ＳをＭＳＢ（Ｓ
１）側から順次切り換えては、Ｄ／Ａ変換回路１００の
アナログ出力Ｖｏと、アナログ入力（サンプル値）Ｖｉ
ｎとの大きさを比較し、ビット値を順次決定していくこ
ととなる。

【００２３】

【発明が解決しようとする課題】上述した２段容量形Ａ
／Ｄ変換回路は、１つの容量列のみによって構成される
Ａ／Ｄ変換回路に比べて、容量列を構成する容量の最大
容量値が小さくなるので容量値の合計が小さくなる。Ａ
／Ｄ変換回路をＬＳＩ化する際、容量値とチップ面積は
比例するので、２段容量形Ａ／Ｄ変換回路はチップ面積
を小さくでき、コストを下げることができる。

【００２４】しかしながら、より高性能化の要求のた
め、必要とされる分解能が８ビットから１６ビットまで
増えるにつれ、従来の２段容量形Ａ／Ｄ変換回路では、
やはり容量列を構成する容量の最大容量値が大きくな
り、容量値の合計が大となり、回路をＬＳＩ化する際、
チップ面積やコストが増大するという問題点があった。
例えば、８ビットの２段容量形Ａ／Ｄ変換回路では、容
量列中の最小容量値をＣとすると、容量列中の最大容量
値は８Ｃ、全容量値は、（３１＋１６／１５）・Ｃであ
るが、１６ビットの２段容量形Ａ／Ｄ変換回路では、容
量列中の最大容量値は１２８Ｃ、全容量値は（５１１＋
２５６／２５５）・Ｃであり、全容量値は８ビットに比
べて約１６倍に増える。

【００２５】一般的に容量型Ａ／Ｄ変換回路をチップ上
に実現する場合、チップ全体の面積に占める容量の面積
の割合は大きく、容量値が約１６倍に増えると、チップ
面積も約１６倍近く増大することを意味する。本発明の
目的は、この間題を解消し、例えば分解能が８ビットか
ら１６ビットヘ増加しても全容量値を最小にしてチップ
面積の増加を最も抑制することができる容量型Ａ／Ｄ変
換回路を提供すること、さらには全容量値が最小ではな
いものの、従来よりは充分に小さくかつ各容量素子の精
度を高めることができる容量型Ａ／Ｄ変換回路を提供す
ることにある。

【００２６】

【課題を解決するための手段】前記の課題を解決するた
めに請求項１のＡ／Ｄ変換回路は、アナログ入力保持手
段によって保持したアナログ入力信号（アナログ入力Ｖ
ｉｎ）を所定の複数桁（Ｎ、例えば１２桁）のディジタ
ル出力信号（ディジタル出力Ｄｏｕｔ）に変換するＡ／
Ｄ変換回路であって、最上位ビットから順次１ビットず
つビット値を確定するように生成され前記ディジタル出
力信号に漸近していく、前記所定の複数桁と同桁数のデ
ィジタル信号（ビット値の確定の途上にあるディジタル
出力Ｄｏｕｔ、以下漸近ディジタル信号という）を与え
られ、該漸近ディジタル信号を前記アナログ入力信号と
比較できるように変換してなるアナログ信号（〔（漸近
ディジタル信号）／２^N 〕×（ＶＲＨ−ＶＲＬ）＋ＶＲ
Ｌの値を持つアナログ信号、以下変換アナログ信号とい
う）を少なくとも成分として含むアナログ出力信号（ア
ナログ出力Ｖｏ）を生成するＤ／Ａ変換手段、少なくと
も生成された前記アナログ出力信号を入力し、前記変換
アナログ信号と前記アナログ入力信号との大小を比較す
る比較手段（コンパレータ３００，３０１など）、前記
漸近ディジタル信号を生成して前記Ｄ／Ａ変換手段に与
えつつ、該漸近ディジタル信号に対応する前記アナログ
出力信号についての前記比較手段の比較結果（ＣＰｏ）
を入力し、この入力のつど、直近に前記Ｄ／Ａ変換手段
に与えた前記漸近ディジタル信号内の確定済のビットに
次ぐ未確定のビットの値を確定するＡ／Ｄ変換制御手段
（逐次比較レジスタ４００）を備え、全桁のビット値が
確定した前記漸近ディジタル信号を前記ディジタル出力
信号とするＡ／Ｄ変換回路において、前記Ｄ／Ａ変換手
段が（Ｄ／Ａ変換回路１１１として）、前記ディジタル
出力信号の、桁順に並ぶ２桁のビットごとに設けられ、
該２桁の各ビットに１対１に対応する容量を持ち、該容
量のうち上位桁側の容量の値が下位桁側の容量の値
（Ｃ、以下基準容量値という）の２倍であるような容量
列を（１₁ 〜１₆ などとして）３段以上備えると共に、
該容量列の全段の各容量の一端を、当該の容量に対応す
る前記漸近ディジタル信号が“１”であるか“０”であ
るかに応じて、それぞれ第１接続点か第２接続点に接続
するアナログスイッチ群（Ｓｌ〜Ｓ１２など）と、前記
容量列１段ごとの各容量の他端を一括してなる接続点
を、桁順で隣接する容量列の段間ごとに結合する、基準
容量値の（４／３）倍の容量値を持つ結合容量（２₁ 〜
２₅ など）と、前記容量列のうち、前記ディジタル出力
信号の最下位ビットに対応する容量を持つ容量列（１₆
など）の各容量の前記他端を一括してなる接続点と第２
接続点間に設けられ、基準容量値と等しい容量値を持つ
終端容量（３）とを備え、前記容量列のうち、前記ディ
ジタル出力信号の最上位ビットに対応する容量を持つ容
量列（１₁ ）の各容量の前記他端を一括してなる接続点
を前記アナログ出力信号の出力端子（ノードｐ）とし、
少なくとも、前記アナログ出力信号を生成する際は、前
記第１接続点を前記ディジタル出力信号の上限値（１１
１１・・・１）に変換される前記アナログ入力信号に等
しい電圧を持つ第１の基準電圧源（ＶＲＨ）に接続さ
れ、前記第２接続点を前記ディジタル出力信号の下限値
（００００・・・０）に変換される前記アナログ入力信
号に等しい電圧を持つ第２の基準電圧源（ＶＲＬ）に接
続されるようるする。

【００２７】また請求項２のＡ／Ｄ変換回路では、請求
項１に記載の（例えば１２ビット）Ａ／Ｄ変換回路にお
いて、前記（Ｄ／Ａ変換手段をＤ／Ａ変換回路１１２と
し）Ｄ／Ａ変換手段の容量列を前記ディジタル出力信号
の１桁に対応する基準容量値の容量のみで構成して、こ
の新たな容量列を（１₁ 〜１₁₂のように）前記ディジタ
ル出力信号の桁数分設け、（２₁ 〜２₁₁で示される）前
記結合容量の容量値を基準容量値の２倍とする。

【００２８】また請求項３のＡ／Ｄ変換回路では、請求
項１または２に記載のＡ／Ｄ変換回路において、前記比
較手段が（コンパレータ３００として）前記アナログ出
力信号を入力する際、別に（サンプル・ホールド回路２
００などによって保持された）前記アナログ入力信号を
入力するようにする。

【００２９】また請求項４のＡ／Ｄ変換回路では、請求
項１または２に記載のＡ／Ｄ変換回路において、前記Ｄ
／Ａ変換手段が、前記アナログ入力保持手段を兼ね、前
記アナログ出力信号の生成を開始する前に、前記アナロ
グ入力信号を保持するようにする。また請求項５のＡ／
Ｄ変換回路では、請求項４に記載のＡ／Ｄ変換回路にお
いて、前記Ｄ／Ａ変換手段が、前記アナログ出力信号の
出力端子を所定の電位（中間電位Ｖｎなど）にクランプ
され、前記アナログスイッチ群を前記のいずれかの接続
状態にされるとともに、前記第１接続点および第２接続
点を前記アナログ入力信号に接続されて該アナログ入力
信号の保持を行うようにし、前記比較手段が、前記のよ
うに生成されて入力した前記アナログ出力信号が、前記
出力端子のクランプ時の前記所定の電位を上回るか否か
を判定することにより前記の比較を行うようにする。

【００３０】また請求項６のＡ／Ｄ変換回路では、請求
項５に記載のＡ／Ｄ変換回路において、前記比較手段が
（コンパレータ３０１として）、前記アナログ出力信号
の出力端子を入力端とするインバータ（ＩＮＶ）と、該
インバータの入力端と出力端を短絡する短絡スイッチ
（Ｓｃ）とを持ち、前記Ｄ／Ａ変換手段が前記アナログ
入力信号を保持する際は、前記短絡スイッチがオンさ
れ、前記Ｄ／Ａ変換手段が前記アナログ出力信号を生成
する際は、前記短絡スイッチがオフされるようにする。

【００３１】また請求項７のＡ／Ｄ変換回路は、請求項
１ないし６のいずれかに記載のＡ／Ｄ変換回路におい
て、半導体集積回路からなるようにする。本発明の作用
は以下の如くである。すなわち本発明では基本的にＡ／
Ｄ変換回路内のＤ／Ａ変換回路における容量列を３段以
上、従って結合容量を２個以上設ける構成とする。

【００３２】そして請求項１に関わる発明（第１発明と
いう）では、容量列の段数をディジタル出力の全ビット
数（分解能）の１／２とし、Ａ／Ｄ変換回路を構成する
全容量値を最も小さくする。また請求項２に関わる発明
（第２発明という）では、容量列の段数をディジタル出
力の全ビット数に等しくし、Ａ／Ｄ変換回路を構成する
全容量値を充分小さくすると共に各容量素子の精度を高
める。

【００３３】

【発明の実施の形態】図３は本発明を説明するための多
段（本例では３段）の１２ビット容量型Ａ／Ｄ変換回路
の構成例を示す。このＡ／Ｄ変換回路においては図７に
対し、サンプル・ホールド回路２００が省略されると共
にＤ／Ａ変換回路１００が１１０に置換わり、コンパレ
ータ３００が３０１に置換わっている。

【００３４】そして、Ｄ／Ａ変換回路１１０におけるア
ナログスイッチＳ（Ｓ１〜Ｓ１２）への２つの電圧入力
端である第１および第２の各接続点には、それぞれアナ
ログ入力Ｖｉｎと高電位基準電圧源ＶＲＨを切り換える
スイッチＳ１Ｈ、およびアナログ入力Ｖｉｎと低電位基
準電圧源ＶＲＬを切り換えるスイッチＳ２Ｌが設けられ
ている。

【００３５】Ｄ／Ａ変換回路１１０においては容量列１
の段数（Ｘとする）が３段、従って結合容量２が２₁ と
２₂ の２つであり、かつ各容量列１₁ 、１₂ 、１₃ ごと
の桁数（入力ビット数）が等しく４である。なお、図４
（ａ）〜（ｄ）は図３の動作説明図である。図３におい
ても、Ｓ（Ｓ１〜Ｓ１２）はディジタル出力Ｄｏｕｔの
各ビットに対応したアナログスイッチであり、それぞれ
のビットにおいて、ディジタル出力Ｄｏｕｔが“１”の
場合、第１接続点に接続され、“０”の場合、第２接続
点に接続される。

【００３６】また第１接続点には、スイッチＳ１Ｈによ
ってアナログ入力Ｖｉｎと高電位基準電圧源ＶＲＨが切
り換え接続され、第２接続点には、スイッチＳ２Ｌによ
ってアナログ入力Ｖｉｎと低電位基準電圧源ＶＲＬが切
り換え接続される。そしてＤ／Ａ変換回路１１０のアナ
ログ出力Ｖｏはコンパレータ３０１に入力される。３段
（つまり３つ）の容量列１₁ 、１₂ 、１₃ は何れもバイ
ナリーに重み付けされた容量値Ｃ、２Ｃ、４Ｃ、８Ｃの
４つの容量からなる。結合容量２₁ と２₂ は何れも、容
量アレイ中の最小容量値Ｃの（１６／１５）倍の容量値
（１６Ｃ／１５）を持つ。

【００３７】この結合容量２の容量値（１６Ｃ／１５）
は、図３中のａ点あるいはｂ点より左側を、アナログス
イッチＳ５〜Ｓ１２が全て第２接続点に接続された状態
で見た時の合成容量値が、最小容量値Ｃに等しくなるよ
うに決められている。コンパレータ３０１は、インバー
タＩＮＶとインバータの入力と出力を短絡するスイッチ
Ｓｃとで構成されている。コンパレータ３０１の入力
は、アナログ出力Ｖｏであり、コンパレータ３０１の比
較結果ＣＰｏは、逐次比較レジスタ４００によって、デ
ィジタル出力Ｄｏｕｔへ変換される。また、逐次比較レ
ジスタ４００は、ディジタル出力Ｄｏｕｔによってアナ
ログスイッチ群Ｓ１〜Ｓ１２のオン・オフを制御する。

【００３８】次に図４を参照しつつ、図３の動作を説明
する。最初は、Ｄ／Ａ変換回路１１０に、Ａ／Ｄ変換対
象のアナログ入力Ｖｉｎを、充電によって記憶保持させ
る。即ち、第１接続点の切り換えスイッチＳ１Ｈと第２
接続点の切り換えスイッチＳ２Ｌを、いずれもアナログ
入力Ｖｉｎに接続し、アナログスイッチ群Ｓ１〜Ｓ１２
を第１接続点か第２接続点のどちらかに接続するように
する。

【００３９】そして、コンパレータ３０１のスイッチＳ
ｃをオンにする。これによりインバータＩＮＶの入力電
圧と出力電圧は等しく、インバータＩＮＶの電源の中間
の電位Ｖｎとなり、同時にこの電位ＶｎはインバータＩ
ＮＶの動作のしきい値となる。この時の等価回路を図４
（ａ）に示す。ここで、アナログ出力Ｖｏの出力点とし
てのノードｐの電荷量Ｑｉｎは以下の式（１１）で表さ
れる。

【００４０】

【数４】 Ｑｉｎ＝１６Ｃ（Ｖｎ−Ｖｉｎ） ・・・（１１） こうしてＤ／Ａ変換回路１１０の充電動作が完了する
と、Ｄ／Ａ変換回路１１０は本来のＤ／Ａ変換動作に移
る。なお、Ｄ／Ａ変換回路１１０および実施例の図１，
図２で後述するＤ／Ａ変換回路１１１，１１２について
も、その基本的なＤ／Ａ変換機能には式（１Ａ）の関係
が同様にあてはまる。但し、図１〜図３におけるアナロ
グ出力Ｖｏには式（１Ａ）のアナログ出力Ｖｏが成分と
して含まれることになる。

【００４１】このＤ／Ａ変換動作では先ず第１ビット
（ＭＳＢビット）の比較を行う。この時は、コンパレー
タ３０１のスイッチＳｃはオフとなり、第１接続点の切
り換えスイッチＳ１Ｈと第２接続点の切り換えスイッチ
Ｓ２Ｌは、それぞれ高電位基準電圧源ＶＲＨと低電位基
準電圧源ＶＲＬに接続される。これらのスイッチ（Ｓ
ｃ、Ｓ１Ｈ、Ｓ２Ｌ）は、以後の比較期間中は切り換わ
らない。

【００４２】アナログスイッチ群Ｓは、Ｓ１が第１接続
点に接続され、Ｓ２〜Ｓ１２が第２接続点に接続され
る。この時の等価回路を図４（ｂ）に示す。ここでノー
ドｐの電位をＶｏ、電荷量をＱとすると、Ｑは以下の式
（１２）で表される。

【００４３】

【数５】 Ｑ＝８Ｃ（Ｖｏ−ＶＲＨ）＋８Ｃ（Ｖｏ−ＶＲＬ） ・・・（１２） ここで、ノードｐには、充放電経路がないので、アナロ
グ入力Ｖｉｎの入力時の電荷Ｑｉｎは保持されている。
つまりＱ＝Ｑｉｎであり、式（１１）と（１２）から、
電位Ｖｏは以下の式（１３）のように計算できる。

【００４４】

【数６】 ８Ｃ（Ｖｏ−ＶＲＨ）＋８Ｃ（Ｖｏ−ＶＲＬ）＝１６Ｃ（Ｖｎ−Ｖｉｎ） 故に、 Ｖｏ＝Ｖｎ＋（ＶＲＨ＋ＶＲＬ）／２−Ｖｉｎ ・・・（１３） 従って、この式（１３）から次の関係が得られる。

【００４５】Ｖｉｎ＞（ＶＲＨ＋ＶＲＬ）／２ なら
ば、Ｖｏ＜Ｖｎとなり、コンパレータ３０１の出力ＣＰ
ｏは“Ｈ”（＝“１”）となる。 Ｖｉｎ ＜（ＶＲＨ＋ＶＲＬ）／２ならば、Ｖｏ＞Ｖ
ｎとなり、コンパレータ出力ＣＰｏは“Ｌ”（＝
“０”）となる。 このように、第１ビットでは、アナログ入力電圧Ｖｉｎ
が、（ＶＲＨ＋ＶＲＬ）／２より大きいか、小さいかを
比較している。この時のコンパレータ出力ＣＰｏは、逐
次比較レジスタ４００の第１ビットの値として設定格納
され、ディジタル出力Ｄｏｕｔとして外部に出力される
と同時に、アナログスイッチＳ１の確定した制御出力と
なる。

【００４６】第１ビットの比較が完了すると、直ちに第
２ビットの比較状態となる。ここでは、第１ビットの比
較結果が、“Ｌ”（＝“０”）であった場合、すなわち
Ｖｉｎ＜（ＶＲＨ＋ＶＲＬ）／２の場合を説明する。こ
の第２ビットの比較状態では、アナログスイッチ群は、
Ｓ２が第１接続点に接続され、Ｓ２以外は第２接続点に
接続される。

【００４７】この時の等価回路を図４（ｃ）に示す。こ
こでノードｐの電位をＶｏ、電荷量をＱとすると、Ｑは
以下の式（１４）で表され、第１ビットの時と同様に、
Ｖｏは、以下の式（１５）の様に計算できる。

【００４８】

【数７】 Ｑ＝４Ｃ（Ｖｏ−ＶＲＨ）＋１２Ｃ（Ｖｏ−ＶＲＬ） ・・・（１４） また、 Ｑ＝Ｑｉｎ よって式（１４）と（１１）から、 ４Ｃ（Ｖｏ−ＶＲＨ）＋１２Ｃ（Ｖｏ−ＶＲＬ） ＝１６Ｃ（Ｖｎ−Ｖｉｎ） 故に、 Ｖｏ＝Ｖｎ＋（１／４）ＶＲＨ＋（３／４）ＶＲＬ−Ｖｉｎ ・・・（１５） 従って、この式（１５）から次の関係が得られる。

【００４９】Ｖｉｎ＞（１／４）ＶＲＨ＋（３／４）
ＶＲＬならば、Ｖｏ＜Ｖｎとなり、コンパレータ出力Ｃ
Ｐｏは“Ｈ”（＝“１”）となる。 Ｖｉｎ＜（１／４）ＶＲＨ＋（３／４）ＶＲＬなら
ば、Ｖｏ＞Ｖｎとなり、コンパレータ出力ＣＰｏは
“Ｌ”（＝“０”）となる。 このように、第２ビットでは、アナログ入力電圧Ｖｉｎ
が、（１／４）ＶＲＨ＋（３／４）ＶＲＬより大きいか
小さいかを比較している。

【００５０】この時のコンパレータ出力ＣＰｏは、逐次
比較レジスタ４００の第２ビットの値として設定格納さ
れ、ディジタル出力Ｄｏｕｔとして外部に出力されると
同時に、アナログスイッチＳ２の確定した制御出力とな
る。次ビット以降も同様の手順で比較が行われるが、１
例として、第５ビットの比較動作を説明する。ここで
は、第１ビット〜第４ビットまでの比較結果ＣＰｏが、
“Ｌ”（＝“０”）であった場合としている。この第５
ビットの比較状態では、アナログスイッチ群は、Ｓ５が
第１の接続点に接続され、Ｓ５以外は第２の接続点に接
続される。

【００５１】この時の等価回路を図４（ｄ）に示す。こ
こでノードｐの電位をＶｏ、電荷量をＱ２、ＬＳＢ側の
ノードの電位をＶ１、電荷量をＱ１とすると、Ｑ１，Ｑ
２はそれぞれ以下の式（１６），（１７）で表される。

【００５２】

【数８】 Ｑ１＝８Ｃ（Ｖ１−ＶＲＬ）＋８Ｃ（Ｖ１−ＶＲＨ） ＋（１６Ｃ／１５）（Ｖ１−Ｖｏ） ・・・（１６） Ｑ２＝（１６Ｃ／１５）（Ｖｏ−Ｖ１）＋１５Ｃ（Ｖｏ−ＶＲＬ） ・・・（１７） ＬＳＢ側のノードでは、回路が開放であるので、Ｑｌは
０である。ノードｐでは、これまでと同様に、Ｑ２＝Ｑ
ｉｎである。従って式（１６），（１７）は次式（１
８），（１９）に置き換えられる。

【００５３】

【数９】 ８Ｃ（Ｖ１−ＶＲＬ）＋８Ｃ（Ｖ１−ＶＲＨ） ＋（１６Ｃ／１５）（Ｖ１−Ｖｏ）＝０ ・・・（１８） （１６Ｃ／１５）（Ｖｏ−Ｖ１）＋１５Ｃ（Ｖｏ−ＶＲＬ） ＝１６Ｃ（Ｖｎ−Ｖｉｎ） ・・・（１９） これらの式（１８），（１９）より、Ｖ１を消去して、
整理すると、アナログ出力Ｖｏは以下の式（２０）で表
せる。

【００５４】

【数１０】 Ｖｏ＝Ｖｎ＋（１／３２）ＶＲＨ＋（３１／３２）ＶＲＬ−Ｖｉｎ ＝Ｖｎ＋〔（１／２⁵ ）（ＶＲＨ−ＶＲＬ）＋ＶＲＬ〕−Ｖｉｎ ・・・（２０） 従って、この式（２０）から次の関係が得られる。

【００５５】Ｖｉｎ＞（１／３２）ＶＲＨ＋（３１／
３２）ＶＲＬならば、Ｖｏ＜Ｖｎとなり、コンパレータ
出力ＣＰｏは“Ｈ”（＝“１”）となる。 Ｖｉｎ＜（１／３２）ＶＲＨ＋（３１／３２）ＶＲＬ
ならば、Ｖｏ＞Ｖｎとなり、コンパレータ出力ＣＰｏは
“Ｌ”（＝“０”）となる。 以上の様に、順次比較が行われ、最終的にアナログ出力
ＶｏがインバータＩＮＶの中間電位Ｖｎに最も近くなる
ようなアナログスイッチ群Ｓ１〜Ｓ１２のオンオフの組
合せを探す動作が行われる。

【００５６】このとき逐次比較レジスタ４００に設定格
納された値が、１２ビットのディジタルデータ（ディジ
タル出力Ｄｏｕｔ）として外部にも出力されており、こ
のディジタル出力Ｄｏｕｔがアナログ入力Ｖｉｎの確定
したディジタル変換値となる。以上の比較動作中の比較
電圧値（アナログ出力Ｖｏ）の推移は図５と同じであ
る。

【００５７】図３に示す３段容量型Ａ／Ｄ変換回路の全
容量値は後述する表１に示すとおり、４８．１Ｃであ
る。図７に示した２段容量型Ａ／Ｄ変換回路の全容量値
は同じく表１に示すとおり、１２８．０Ｃであり、３段
容量型では２段容量型に比べて全容量値が小さくなって
いることが分かる。 （実施の形態１）図１は第１発明の一実施例としての多
段（本例では１２ビット６段）容量型Ａ／Ｄ変換回路の
構成を示す。図１においては図３のＤ／Ａ変換回路１１
０が１１１に置換わっている。

【００５８】Ｄ／Ａ変換回路１１１においては容量列１
の段数Ｘ＝６、つまりディジタル出力全ビット数１２の
１／２であり、従って結合容量２が、２₁ ，２₂ ，〜２
₅ の５つ、かつ各容量列１₁ ，１₂ ，〜１₆ それぞれの
桁数（入力ビット数）が等しく２つとなっている。６つ
の容量列１₁ ，１₂ ，〜１₆ は、全てバイナリーに重み
付けされている容量値Ｃと２Ｃの２つの容量からなる。
５つの結合容量２₁ ，２₂ ，〜２₅ は、いずれも容量ア
レイの最小容量値Ｃの（４／３）倍の容量値（４Ｃ／
３）を持っている。

【００５９】この結合容量２の容量値（４Ｃ／３）は、
図１中のａ点、ｂ点、ｃ点、ｄ点またはｅ点の各点より
左側を、アナログスイッチＳ３〜Ｓ１２が、全て第２接
続点、さらには低電位基準電圧源ＶＲＬに接続された状
態で見た時の合成容量値が、最小容量Ｃに等しくなるよ
うに決められている。次に示す表１は、８〜１６ビット
Ａ／Ｄ変換回路における、結合容量で結合される容量列
１の段数Ｘの値、又は結合容量２の個数と全容量値との
関係を示す。

【００６０】

【表１】 この表１中、容量列の段数Ｘ＝２（結合容量数＝１）の
場合は、従来技術である２段容量形に相当する。表１よ
り明らかなように、特に第１発明である段数Ｘの値がデ
ィジタル出力の全ビット数（分解能）の１／２の時、全
容量値は最小となる（表１中の四角太枠で囲んだ値）。
これは、各容量列ごとの桁数（従ってアナログスイッチ
Ｓで切り替わる容量の個数）が２つの場合に相当する。

【００６１】表１に示すとおり、図１に示すＡ／Ｄ変換
回路の全容量値は、２５．７Ｃであり、他方、図７に示
した従来の全容量値は、１２８．０Ｃである。このよう
に本第１発明によって、従来例に比べ全容量値を著しく
小さくできることが分かる。図１の動作は、図３の場合
と同じ考え方で説明される。 （実施の形態２）図２は第２発明の一実施例としての多
段（本例では１２ビット１２段）容量形Ａ／Ｄ変換回路
の構成を示す。図２においては図３のＤ／Ａ変換回路１
１０が１１２に置換わっている。

【００６２】Ｄ／Ａ変換回路１１２においては容量列１
の段数Ｘ＝１２、つまりディジタル出力全ビット数１２
に等しく、従って結合容量２が、２₁ ，２₂ ，〜２₁₁の
１１個、かつ各容量列１₁ ，１₂ ，〜１₁₂ごとの桁数が
等しく１となっている。１２個の容量列１₁ ，１₂ ，〜
１₁₂は、全て最小容量値Ｃを持つ１つの容量からなる。
１１個の結合容量２₁ ，２₂ ，〜２₁₁は、いずれも容量
アレイの最小容量値Ｃの２倍の容量値２Ｃを持ってい
る。

【００６３】この結合容量２の容量値２Ｃは、図２中の
結合容量２₁ ，２₂ ，〜２₁₁のそれぞれの右側の端子か
ら左側を、アナログスイッチＳ２〜Ｓ１２が、全て第２
接続点、さらには低電位基準電圧源ＶＲＬに接続された
状態で見た時の合成容量値が、最小容量Ｃに等しくなる
ように決められている。図２のＡ／Ｄ変換回路の全容量
値は表１に示すように３５Ｃで、図１の回路の全容量値
２５．７Ｃには及ばないが、図７の従来回路の全容量値
１２８．０に比べれば十分小さい。しかも図２のＡ／Ｄ
変換回路では容量値Ｃずつと２Ｃずつの容量素子がそれ
ぞれ並んだ構成であり、ＩＣ上に容量素子を実現する際
に容量値の精度を高めることが容易になる。図２の動作
も図３の場合と同じ考え方で説明される。

【００６４】以上の実施例に示したＡ／Ｄ変換回路にお
いては、図７に示した通常のコンパレータ３００を使用
していないが、図１，図２のＤ／Ａ変換回路１１１，１
１２をそれぞれ、切り換えスイッチＳ１Ｈ，Ｓ２Ｌを取
り除いた形で、図７へＤ／Ａ変換回路１００と置き換え
て組込み、コンパレータ３００を用いるようにしても、
図７で述べたと同様なＡ／Ｄ変換動作が可能なことは明
らかであり、これも本発明に包含される。

【００６５】

【発明の効果】本発明では、容量型Ａ／Ｄ変換回路にお
いて、基本的に、容量列を３段以上（容量列段数Ｘ≧
３、結合容量を２つ以上）設ける構成とし、第１発明で
は容量列の段数をディジタル出力の全ビット数（分解
能）の１／２として、容量列１段ごとをＣ（最小容量
値）と２Ｃの各容量値を持つ２つの容量で、また結合容
量を容量値４Ｃ／３の容量で構成するようにしたので、
従来の技術である、結合容量が１つの場合に比べて、各
容量列中のバイナリーに重み付けされた最大容量値が著
しく抑えられ、Ａ／Ｄ変換回路の全容量値を最小にする
ことができる。

【００６６】また第２発明では、容量列の段数をディジ
タル出力の全ビット数に等しくして、容量列１段ごとを
最小容量値のＣの単一容量で、また結合容量を容量値２
Ｃの容量で構成するようにしたので、Ａ／Ｄ変換回路の
全容量値は最小ではないものの、従来に比べては充分小
さく、さらにＡ／Ｄ変換回路を容量値Ｃの容量の組合せ
配列で構成できるので、Ａ／Ｄ変換回路をＩＣチップ上
に実現する際に容量素子の精度を高め、高精度なＡ／Ｄ
変換を実現することが容易になる。

【００６７】従来技術と、容量列段数Ｘの値がディジタ
ル出力全ビット数の１／２の時との全容量値の比較を次
の表２に示す。

【００６８】

【表２】 この表２より、第１発明の１０ビットＡ／Ｄ変換回路の
全容量値は従来の３３％まで小さくなっており、同じく
第１発明の１６ビットＡ／Ｄ変換回路では、従来の６．
７％という非常に小さな容量値で構成できることが分か
る。

【００６９】前述のように、容量型Ａ／Ｄ変換回路をチ
ップ上で実現する場合、チップ全体の面積に占める容量
の面積の割合は大きく、容量値が１／２に小さくなれ
ば、ほぼＡ／Ｄ変換回路全体も１／２近く小さくでき
る。チップ面積の大きさはコストに直結するので、本発
明では大幅なチップ面積の削減、すなわち大幅なコスト
の削減を達成することができる。

【図面の簡単な説明】

【図１】第１発明の一実施例としての多段容量形Ａ／Ｄ
変換回路の構成図

【図２】第２発明の一実施例としての多段容量形Ａ／Ｄ
変換回路の構成図

【図３】本発明を説明するための多段容量形Ａ／Ｄ変換
回路の構成図

【図４】図３の動作説明図

【図５】Ａ／Ｄ変換動作中において変換対象アナログ入
力電圧と比較する電圧値の推移を示す図

【図６】Ａ／Ｄ変換回路の一般的な構成例を示すブロッ
ク図

【図７】図１に対応する従来の２段容量形Ａ／Ｄ変換回
路の構成例を示す図

【図８】図７の動作説明図

【符号の説明】

１（１₁ 〜１₁₂） 容量列 ２（２₁ 〜２₁₁） 結合容量 ３ 終端容量 Ｓ（Ｓ１〜Ｓ１２） アナログスイッチ １１１，１１２ Ｄ／Ａ変換回路 ２００ サンプル・ホールド回路 ３００，３０１ コンパレータ ４００ 逐次比較レジスタ Ｖｉｎ アナログ入力 Ｖｏ アナログ出力 Ｄｏｕｔ ディジタル出力 ＶＲＨ 高電位基準電圧（源） ＶＲＬ 低電位基準電圧（源） ＣＰｏ 比較結果 ＩＮＶ インバータ Ｓｃ 短絡スイッチ Ｓ１Ｈ，Ｓ２Ｌ 切り換えスイッチ

Claims (7)

【特許請求の範囲】
1. 【請求項１】アナログ入力保持手段によって保持したア
   ナログ入力信号を所定の複数桁のディジタル出力信号に
   変換するＡ／Ｄ変換回路であって、 最上位ビットから順次１ビットずつビット値を確定する
   ように生成され前記ディジタル出力信号に漸近してい
   く、前記所定の複数桁と同桁数のディジタル信号（以下
   漸近ディジタル信号という）を与えられ、該漸近ディジ
   タル信号を前記アナログ入力信号と比較できるように変
   換してなるアナログ信号（以下変換アナログ信号とい
   う）を少なくとも成分として含むアナログ出力信号を生
   成するＤ／Ａ変換手段、 少なくとも生成された前記アナログ出力信号を入力し、
   前記変換アナログ信号と前記アナログ入力信号との大小
   を比較する比較手段、 前記漸近ディジタル信号を生成して前記Ｄ／Ａ変換手段
   に与えつつ、該漸近ディジタル信号に対応する前記アナ
   ログ出力信号についての前記比較手段の比較結果を入力
   し、この入力のつど、直近に前記Ｄ／Ａ変換手段に与え
   た前記漸近ディジタル信号内の確定済のビットに次ぐ未
   確定のビットの値を確定するＡ／Ｄ変換制御手段を備
   え、 全桁のビット値が確定した前記漸近ディジタル信号を前
   記ディジタル出力信号とするＡ／Ｄ変換回路において、 前記Ｄ／Ａ変換手段が、 前記ディジタル出力信号の、桁順に並ぶ２桁のビットご
   とに設けられ、該２桁の各ビットに１対１に対応する容
   量を持ち、該容量のうち上位桁側の容量の値が下位桁側
   の容量の値（以下基準容量値という）の２倍であるよう
   な容量列を３段以上備えると共に、 該容量列の全段の各容量の一端を、当該の容量に対応す
   る前記漸近ディジタル信号が“１”であるか“０”であ
   るかに応じて、それぞれ第１接続点か第２接続点に接続
   するアナログスイッチ群と、 前記容量列１段ごとの各容量の他端を一括してなる接続
   点を、桁順で隣接する容量列の段間ごとに結合する、基
   準容量値の（４／３）倍の容量値を持つ結合容量と、 前記容量列のうち、前記ディジタル出力信号の最下位ビ
   ットに対応する容量を持つ容量列の各容量の前記他端を
   一括してなる接続点と第２接続点間に設けられ、基準容
   量値と等しい容量値を持つ終端容量とを備え、 前記容量列のうち、前記ディジタル出力信号の最上位ビ
   ットに対応する容量を持つ容量列の各容量の前記他端を
   一括してなる接続点を前記アナログ出力信号の出力端子
   とし、 少なくとも、前記アナログ出力信号を生成する際は、前
   記第１接続点を前記ディジタル出力信号の上限値に変換
   される前記アナログ入力信号に等しい電圧を持つ第１の
   基準電圧源に接続され、前記第２接続点を前記ディジタ
   ル出力信号の下限値に変換される前記アナログ入力信号
   に等しい電圧を持つ第２の基準電圧源に接続されること
   を特徴とするＡ／Ｄ変換回路。
2. 【請求項２】請求項１に記載のＡ／Ｄ変換回路におい
   て、 前記Ｄ／Ａ変換手段の容量列を前記ディジタル出力信号
   の１桁に対応する基準容量値の容量のみで構成して、こ
   の新たな容量列を前記ディジタル出力信号の桁数分設
   け、前記結合容量の容量値を基準容量値の２倍としたこ
   とを特徴とするＡ／Ｄ変換回路。
3. 【請求項３】請求項１または２に記載のＡ／Ｄ変換回路
   において、 前記比較手段が前記アナログ出力信号を入力する際、別
   に前記アナログ入力信号を入力することを特徴とするＡ
   ／Ｄ変換回路。
4. 【請求項４】請求項１または２に記載のＡ／Ｄ変換回路
   において、 前記Ｄ／Ａ変換手段が、前記アナログ入力保持手段を兼
   ね、前記アナログ出力信号の生成を開始する前に、前記
   アナログ入力信号を保持することを特徴とするＡ／Ｄ変
   換回路。
5. 【請求項５】請求項４に記載のＡ／Ｄ変換回路におい
   て、 前記Ｄ／Ａ変換手段が、前記アナログ出力信号の出力端
   子を所定の電位にクランプされ、前記アナログスイッチ
   群を前記のいずれかの接続状態にされるとともに、前記
   第１接続点および第２接続点を前記アナログ入力信号に
   接続されて該アナログ入力信号の保持を行うようにし、 前記比較手段が、前記のように生成されて入力した前記
   アナログ出力信号が、前記出力端子のクランプ時の前記
   所定の電位を上回るか否かを判定することにより前記の
   比較を行うことを特徴とするＡ／Ｄ変換回路。
6. 【請求項６】請求項５に記載のＡ／Ｄ変換回路におい
   て、 前記比較手段が、前記アナログ出力信号の出力端子を入
   力端とするインバータと、該インバータの入力端と出力
   端を短絡する短絡スイッチとを持ち、 前記Ｄ／Ａ変換手段が前記アナログ入力信号を保持する
   際は、前記短絡スイッチがオンされ、前記Ｄ／Ａ変換手
   段が前記アナログ出力信号を生成する際は、前記短絡ス
   イッチがオフされるようにしたことを特徴とするＡ／Ｄ
   変換回路。
7. 【請求項７】請求項１ないし６のいずれかに記載のＡ／
   Ｄ変換回路において、 半導体集積回路からなることを特徴とするＡ／Ｄ変換回
   路。