以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.構成
図1に本実施形態のA/D変換回路の構成例を示す。本実施形態のA/D変換回路は、入力電圧VINをA/D変換する回路であって、電荷再分配型のD/A変換回路DACを含む。具体的には、図1は逐次比較型のA/D変換回路の例であり、この場合にはA/D変換回路は、D/A変換回路DAC、比較回路10、制御回路20を含む。またS/H(サンプル・ホールド)回路30を含むことができる。
なお本実施形態のA/D変換回路は、図1の構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また、以下では逐次比較型のA/D変換回路に本実施形態を適用した場合を例にとり説明するが、本実施形態のA/D変換回路は逐次比較型以外の他の方式のA/D変換回路にも適用可能である。
制御回路20は、比較回路10からの比較結果信号CPQによりレジスター値が設定される逐次比較レジスターSAR(Successive Approximation Register)を有し、逐次比較用データRDA(入力デジタルデータ)を出力する。D/A変換回路DACは、制御回路20からの逐次比較用データRDAをD/A変換して、逐次比較用データRDAに対応するD/A変換信号DQを出力する。
比較回路10は、コンパレーター(例えばラッチ型コンパレーター)により実現され、例えば信号SINと信号DQの比較処理を行う。
制御回路20は逐次比較レジスターSARを有する。そして比較回路10が、MSBのビットからLSBのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理結果(「1」、「0」)が、逐次比較レジスターSARの各レジスター値として記憶される。
制御回路20は、A/D変換回路の各回路ブロックの制御処理も行う。例えば制御回路20は制御信号SSWを出力して、D/A変換回路DACに含まれるスイッチ素子(スイッチアレイ部)のスイッチ制御(オン・オフ制御)を行う。
D/A変換回路DACは、制御回路20からの逐次比較用データRDAのD/A変換を行う。そして逐次比較用データRDAに対応するD/A出力信号DQ(RDAをD/A変換したアナログ信号)を出力する。
S/H(サンプル・ホールド)回路30は、A/D変換の対象となる入力信号(入力電圧)VINをサンプル・ホールドする回路である。
なお本実施形態では電荷再分配型のD/A変換回路DACを用いているため、図1のS/H回路30の機能は、実際にはD/A変換回路DACにより実現される。
図2に本実施形態のA/D変換回路の詳細な構成例を示す。図2のA/D変換回路は、第1のD/A変換部DAC1と、第1の直列キャパシターCS1と、第2のD/A変換部DAC2と、スイッチ制御を行う制御回路20と、比較回路10を含む。第1のD/A変換部DAC1は、出力ノードNC(比較ノード)に接続される。直列キャパシターCS1は、出力ノードNCと第1のノードN1との間に設けられる。第2のD/A変換部DAC2は、第1のノードN1に接続される。DAC1とDAC2によりD/A変換回路DACが構成される。
第1のD/A変換部DAC1は、第1のキャパシターアレイ部CAR1と第1のスイッチアレイ部SAR1を含む。第1のスイッチアレイ部SAR1が有する複数のスイッチ回路(スイッチ素子)は、DACの入力デジタルデータの上位側ビットに応じてスイッチ制御される。即ち制御回路20からの制御信号SSW1に基づきスイッチ制御される。
第2のD/A変換部DAC2は、第2のキャパシターアレイ部CAR2と第2のスイッチアレイ部SAR2を含む。第2のキャパシターアレイ部SAR2が有する複数のスイッチ回路(スイッチ素子)は、DACの入力デジタルデータの下位側ビットに応じてスイッチ制御される。即ち制御回路20からの制御信号SSW2に基づきスイッチ制御される。
比較回路10は、D/A変換回路DACの出力ノードNCの電圧と比較用の電圧VCMとの比較処理を行って、比較結果信号CPQを出力する。
以上のように本実施形態のA/D変換回路は、D/A変換回路DAC(DAC1、DAC2)と比較回路10と制御回路20を含む。比較回路10の第1の入力端子(反転入力端子)には、DACの出力ノードNC(比較ノード、サンプリングノード)が接続され、第2の入力端子(非反転入力端子)には、比較用の電圧VCMに設定される。そして制御回路20は、D/A変換回路DACの逐次比較用のスイッチ制御を行う。このようにすることで、逐次比較型のA/D変換回路が実現される。
図3に本実施形態のA/D変換回路の更に詳細な構成例を示す。図3では、主に本実施形態のA/D変換回路が有するD/A変換回路DACの詳細な構成例を示している。
DAC1のキャパシターアレイ部CAR1は、キャパシターCA1〜CA4(広義には第1〜第nのキャパシター。nは2以上の整数)を有する。これらのキャパシターCA1〜CA4は、例えば1:2:4:8というように、その容量値がバイナリーに重み付けされている。
DAC1のスイッチアレイ部SAR1は、キャパシターCA1〜CA4に接続されるスイッチ回路SA1〜SA4(広義には第1〜第nのスイッチ回路)を有する。例えばキャパシターCA1〜CA4の一端は、スイッチ回路SA1〜SA4の一端に接続され、キャパシターCA1〜CA4の他端はノードNCに接続される。スイッチ回路SA1〜SA4の他端は、第1、第2の電圧出力ノードNQ1、NQ2に接続される。
なお、DAC2のキャパシターアレイ部CAR2、スイッチアレイ部SAR2の構成もCAR1、SAR1と同様であるため、以下では、キャパシターアレイ部CAR1、スイッチアレイ部SAR1の構成を中心に説明を行い、CAR2、SAR2の説明は、適宜、省略する。
また図3では、A/D変換回路のビット数(分解能)が8ビットの場合の例を示しているが、A/D変換回路のビット数(DACのビット数)はこれに限定されず、8ビットとは異なるビット数であってもよい。また、図3ではDAC1、DAC2のビット数が共に4ビットになっているが、本実施形態はこれに限定されず、DAC1、DAC2のビット数は4ビットとは異なるビット数であってもよい。また、各キャパシターの容量値の重み付けも図3の例には限定されず、後述するDEMのような重み付けであってもよい。また、図3では、D/A変換回路DACが、キャパシターCS1を介して接続される2つのD/A変換部DAC1、DAC2を含む構成となっているが、本実施形態はこれに限定されない。例えばD/A変換回路DACは、1つのD/A変換部DAC1だけを含むものであってもよい。
図3の本実施形態のA/D変換回路は、第1、第2の電圧選択回路60、70を含む。第1の電圧選択回路60(第1のマルチプレクサー)は、電圧選択を行って、第1の電圧CQ1を第1の電圧出力ノードNQ1に出力する。この第1の電圧選択回路60は、第1、第2、第3のスイッチ素子SE1、SE2、SE3を含む。
第2の電圧選択回路70(第2のマルチプレクサー)は、電圧選択を行って、第2の電圧CQ2を第2の電圧出力ノードNQ2に出力する。この第2の電圧選択回路70は、第1、第2、第3のスイッチ素子SF1、SF2、SF3を含む。
また図3のA/D変換回路は、スイッチ素子SVC1、SVC2を含むことができる。スイッチ素子SVC1は、電圧VCMの入力ノードと、ノードNCとの間に設けられる。スイッチ素子SVC2は、電圧VCMの入力ノードと、ノードN1との間に設けられる。
そして本実施形態では、スイッチ回路SA1〜SA4(第1〜第nのスイッチ回路)のうちのスイッチ回路SA1(広義には第jのスイッチ回路。jは1≦j≦nとなる整数)は、第1のスイッチ素子SA11と第2のスイッチ素子SA12を有する。
第1のスイッチ素子SA11は、キャパシターCA1〜CA4(第1〜第nのキャパシター)のうちのキャパシターCA1(広義には第jのキャパシター)の一端と、第1の電圧出力ノードNQ1との間に設けられる。例えばスイッチ素子SA11の一端はキャパシターCA1に接続され、スイッチ素子SA11の他端はノードNQ1に接続される。
第2のスイッチ素子SA12は、キャパシターCA1(第jのキャパシター)の一端と、第2の電圧出力ノードNQ2との間に設けられる。例えばスイッチ素子SA12の一端はキャパシターCA1に接続され、スイッチ素子SA12の他端はノードNQ2に接続される。
同様に、スイッチ回路SA2(第jのスイッチ回路)は、第1のスイッチ素子SA21と第2のスイッチ素子SA22を含む。第1のスイッチ素子SA21は、キャパシターCA2(第jのキャパシター)の一端と、第1の電圧出力ノードNQ1との間に設けられる。第2のスイッチ素子SA22は、キャパシターCA2(第jのキャパシター)の一端と、第2の電圧出力ノードNQ2との間に設けられる。他のスイッチ回路SA3、SA4、SB1〜SB4の構成も同様である。
そして本実施形態では、第1の電圧選択回路60は、第1の基準電圧VN、入力電圧VIN等が入力されて電圧選択を行い、選択された電圧を第1の電圧CQ1として第1の電圧出力ノードNQ1に出力する。第2の電圧選択回路70は、第2の基準電圧VP、入力電圧VIN等が入力されて電圧選択を行い、選択された電圧を第2の電圧CQ2として第2の電圧出力ノードNQ2に出力する。
ここで、第1の基準電圧VN、第2の基準電圧VPは、D/A変換の基準となる電圧であり、これらのVN、VPによりD/A変換の変換範囲が規定される。例えば第1の基準電圧VNは低電位側の電圧(例えばGND)であり、第2の基準電圧VPは高電位側の電圧(例えばVREF)である。また入力電圧VINは、A/D変換の対象となる電圧である。
更に具体的には、本実施形態のA/D変換回路では、サンプリング期間(入力電圧VINのサンプリング期間)においては、第1のスイッチ素子SA11及び第2のスイッチ素子SA12は共にオンになる。
またサンプリング期間では、第1の電圧選択回路60は、第1の電圧CQ1として入力電圧VINを選択して出力する。第2の電圧選択回路70は、第2の電圧CQ2として入力電圧VINを選択して出力する。
なお、以下では、第1のスイッチ素子としてSA11を例にとり、第2のスイッチ素子としてSA12を例にとり、その構成・動作等を説明するが、他の第1のスイッチ素子SA21〜SA41、SB11〜SB41や、他の第2のスイッチ素子SA22〜SA42、SB12〜SB42の構成・動作等も、SA11、SA12と同様である。
一方、コンバージョン期間では、第1のスイッチ素子SA11及び第2のスイッチ素子SA12は、入力デジタルデータの各ビットに応じて排他的にオン・オフされる(他の第1、第2のスイッチ素子も同様)。具体的には、入力デジタルデータの対応するビットが「0」である場合には、例えばSA11がオンになり、SA12がオフになる。一方、入力デジタルデータの対応するビットが「1」である場合には、例えばSA11がオフになり、SA12がオンになる。
そしてコンバージョン期間では、第1の電圧選択回路60は、第1の電圧CQ1として第1の基準電圧VNを選択して出力する。一方、第2の電圧選択回路9は、第2の電圧CQ2として第2の基準電圧VPを選択して出力する。
更に図3では、第1、第2の電圧選択回路60、70に対してリセット用電圧であるVCMが入力される。ここでは、リセット用電圧としてコモン電圧VCMを使用している。以下では、VCMを、適宜、リセット用電圧と呼んだり、コモン電圧と呼んだりすることとする。
そして、サンプリング期間の前のリセット期間においては、第1のスイッチ素子SA11及び第2のスイッチ素子SA12は共にオンになる。そして、第1の電圧選択回路60は、第1の電圧CQ1としてリセット用電圧VCMを選択して出力し、第2の電圧選択回路70は、第2の電圧CQ2としてリセット用電圧VCMを選択して出力する。また、このリセット期間においては、スイッチ素子SVC1、SVC2がオンになり、キャパシターCA1〜CA4、CB1〜CB4の他端は、リセット用電圧VCMに設定される。これによりキャパシターCA1〜CA4、CB1〜CB4の両端がリセット用電圧VCMに設定されるようになる。
図4(A)、図4(B)に第1、第2の電圧選択回路60、70の具体的な構成例を示す。
図4(A)の第1の電圧選択回路60は、第1の基準電圧VNの入力ノードと第1の電圧出力ノードNQ1との間に設けられる第1のN型トランジスターTE1と、入力電圧VINの入力ノードと第1の電圧出力ノードNQ1との間に設けられる第2のN型トランジスターTE2を含む。またリセット用電圧VCMの入力ノードと第1の電圧出力ノードNQ1との間に設けられる第3のN型トランジスターTE3を含むことができる。そして、N型トランジスターTE1、TE2、TE3のゲートには、各々、制御信号CTLA1、CTLA2、CTLA3が入力され、これらの制御信号によりTE1、TE2、TE3はオン・オフ制御される。
図4(B)の第2の電圧選択回路70は、第2の基準電圧VPの入力ノードと第2の電圧出力ノードNQ2との間に設けられる第1のP型トランジスターTF1と、入力電圧VINの入力ノードと第2の電圧出力ノードNQ2との間に設けられる第2のP型トランジスターTF2を含む。またリセット用電圧VCMの入力ノードと第2の電圧出力ノードNQ2との間に設けられる第3のP型トランジスターTF3を含むことができる。そして、P型トランジスターTF1、TF2、TF3のゲートには、各々、制御信号XCTLA1、XCTLA2、XCTLA3が入力され、これらの制御信号によりTF1、TF2、TF3はオン・オフ制御される。
なお、XCTLA1、XCTLA2、XCTLA3の「X」は負論理を意味する。即ち、制御信号XCTLA1、XCTLA2、XCTLA3は、CTLA1、CTLA2、CTLA3の反転信号(論理反転信号)になる。
このように、図4(A)の第1の電圧選択回路60では、図3の第1、第2、第3のスイッチ素子SE1、SE2、SE3が、各々、第1、第2、第3のN型トランジスターTE1、TE2、TE3(N型MOSトランジスター)により実現されている。また図4(B)の第2の電圧選択回路70では、図3の第1、第2、第3のスイッチ素子SF1、SF2、SF3が、各々、第1、第2、第3のP型トランジスターTF1、TF2、TF3(P型MOSトランジスター)により実現されている。
図4(C)に、スイッチアレイ部SAR1、SAR2の具体的な構成例を示す。図4(C)では、図3のスイッチ回路SB1のスイッチ素子SB11、SB12が、各々、N型トランジスターTB11、P型トランジスターTB12により実現されている。そしてN型トランジスターTB11のゲートには、制御信号CTLB1が入力されてオン・オフ制御され、P型トランジスターTB12のゲートには、制御信号XCTLC1が入力されてオン・オフ制御される。これらの制御信号CTLB1、制御信号XCTLC1は、入力デジタルデータの対応するビット(LSB)の論理レベルに応じて設定される信号である。
またスイッチ回路SB2のスイッチ素子SB21、SB22が、各々、N型トランジスターTB21、P型トランジスターTB22により実現されている。そしてN型トランジスターTB21のゲートには、制御信号CTLB2が入力されてオン・オフ制御され、P型トランジスターTB22のゲートには、制御信号XCTLC2が入力されてオン・オフ制御される。これらの制御信号CTLB2、制御信号XCTLC2は、入力デジタルデータの対応する各ビット(LSBの次のビット)の論理レベルに応じて設定される信号である。他のスイッチ回路SB3、SB4、SA1〜SA4の構成も同様である。
前述のように、第1の基準電圧VNは低電位側の基準電圧(例えばGND)であり、第2の基準電圧VPは高電位側の基準電圧(例えばVREF)である。
この場合に図4(C)では、第1のスイッチ素子SB11〜SB41、SA11〜SA41は、N型トランジスターTB11〜TB41、TA11〜TA41で実現される。一方、第2のスイッチ素子SB12〜SB42、SA12〜SA42は、P型トランジスターTB12〜TB42、TA12〜TA42で実現される。
次に図5〜図7を用いて本実施形態の詳細な動作について説明する。図5は本実施形態の動作を説明するための信号波形例である。
リセット期間においては、図5のA1に示すように制御信号CTLA3がHレベル、XCTLA3がLレベルになる。
そして、Hレベルの制御信号CTLA3は、図4(A)の第1の電圧選択回路60のスイッチ素子SE3を構成するN型トランジスターTE3のゲートに入力される。またLレベルの制御信号XCTLA3は、図4(B)の第2の電圧選択回路70のスイッチ素子SF3を構成するP型トランジスターTF3のゲートに入力される。従って、図6(A)に示すように、リセット期間においてはスイッチ素子SE3、SF3が共にオンになる。
またリセット期間においては、第1のスイッチ素子SB11〜SB41、SA11〜SA41を構成する図4(C)のN型トランジスターTB11〜TB41、TA11〜TA41に入力される制御信号CTLB1〜CTLB8は、図5に示すように全てHレベルになる。また第2のスイッチ素子SB12〜SB42、SA12〜SA42を構成する図4(C)のP型トランジスターTB12〜TB42、TA12〜TA42に入力される制御信号XCTLC1〜XCTLC8は、図5に示すように全てLレベルになる。従って、図6(A)に示すように、リセット期間においては第1のスイッチ素子SA41、第2のスイッチ素子SA42は共にオンになる。
このようにリセット期間では、図6(A)に示すように第1の電圧選択回路60のスイッチ素子SE3と、第2の電圧選択回路70のスイッチ素子SF3が共にオンになる。また、スイッチ回路SA4の第1のスイッチ素子SA41、第2のスイッチ素子SA42も共にオンになる。更にスイッチ素子SVC1もオンになる。
従って図6(A)に示すようにキャパシターCA4の一端及び他端が共にリセット用の電圧VCMに設定されて、キャパシターCA4のリセット処理が実現される。
即ち、このようなリセット処理を行わないと、前回のA/D変換での電荷がスイッチアレイ部のキャパシターに残存することで、この残存した電荷が今回のA/D変換に対して悪影響を及ぼす問題が生じる。また、複数チャンネルの信号を、時分割で1つのA/D変換回路でA/D変換する構成の場合には、1つのチャンネルの信号のA/D変換でのキャパシターの残存電荷が、他のチャンネルの信号のA/D変換に悪影響を及ぼすおそれがある。例えば第1のチャンネルの信号の電圧が高電位であり、第2のチャンネルの信号の電圧が低電位であった場合に、第1のチャンネルの信号のA/D変換でのキャパシターの残存電荷が、第2のチャンネルの信号に悪影響を及ぼす問題が生じる。
この点、本実施形態では、図6(A)で説明したように、リセット期間においては、キャパシターの両端がリセット用電圧に設定されるリセット処理が行われる。従って、このリセット処理により、キャパシターの残存電荷を除去できるため、上記のような問題の発生を効果的に抑制できる。
リセット期間の次のサンプリング期間においては、図5のA2に示すように制御信号CTLA2がHレベル、XCTLA2がLレベルになる。
そして、Hレベルの制御信号CTLA2は、図4(A)のように第1の電圧選択回路60のスイッチ素子SE2を構成するN型トランジスターTE2のゲートに入力される。またLレベルの制御信号XCTLA2は、図4(B)のように第2の電圧選択回路70のスイッチ素子SF2を構成するP型トランジスターTF2のゲートに入力される。従って、図6(B)に示すように、サンプリング期間においてはスイッチ素子SE2、SF2が共にオンになる。
また、サンプリング期間においても、リセット期間と同様に、第1のスイッチ素子SB11〜SB41、SA11〜SA41、第2のスイッチ素子SB12〜SB42、SA12〜SA42は全てオンになる。従って、図6(B)に示すように第1のスイッチ素子SA41、第2のスイッチ素子SA42は共にオンになる。また、スイッチ素子SVC1はオンになり、キャパシターCA4の他端は電圧VCMに設定される。
従って、サンプリング期間においては、図6(B)に示すように、A/D変換の対象となる入力電圧VINが、第1、第2の電圧選択回路60、70を介して、キャパシターCA4の一端に入力されるようになる。これにより電荷再分配型のD/A変換回路における入力電圧VINのサンプリング動作を実現できる。
サンプリング期間の次のコンバージョン期間においては、図5のA3に示すように制御信号CTLA1がHレベル、XCTLA1がLレベルになる。
そして、Hレベルの制御信号CTLA1は、図4(A)のように第1の電圧選択回路60のスイッチ素子SE1を構成するN型トランジスターTE1のゲートに入力される。またLレベルの制御信号XCTLA1は、図4(B)のように第2の電圧選択回路70のスイッチ素子SF1を構成するP型トランジスターTF1のゲートに入力される。従って、図7に示すように、コンバージョン期間においてはスイッチ素子SE1、SF1が共にオンになる。
従って、第1の電圧選択回路60は、第1の電圧CQ1として第1の基準電圧VNを出力し、第2の電圧選択回路70は、第2の電圧CQ2として第2の基準電圧VPを出力することになる。
一方、コンバージョン期間においては、第1のスイッチ素子SB11〜SB41、SA11〜SA41、第2のスイッチ素子SB12〜SB42、SA12〜SA42は、入力デジタルデータの各ビットの論理レベル(「0」、「1」)に応じて、排他的にオン・オフ制御される。
そして図5のA4では、制御信号CTLB8、XCTLC8が共にLレベルになっている。これは、入力デジタルデータの最上位ビット(MSB)の論理レベルが「1」であることを意味する。
そして図4(C)に示すように、Lレベルの制御信号CTLB8は、第1のスイッチ素子SA41を構成するN型トランジスタTA41に入力され、Lレベルの制御信号XCTLC8は、第2のスイッチ素子SA42を構成するP型トランジスタTA42に入力される。従って、図7に示すように、第1のスイッチ素子SA41はオフになる一方で、第2のスイッチ素子SA42はオンになる。
従って、キャパシターCA4の一端には、第2の電圧選択回路70からの第1の電圧CQ1=VPが、第2のスイッチ素子SA42を介して入力されることになる。つまり、CA4は、入力デジタルデータの最上位ビットに対応するキャパシターであり、図5のA4では最上位ビットの論理レベルは「1」となっている。従って、論理レベル「1」に対応する第2のスイッチ素子SA42の方がオンになり、キャパシターCA4の一端には、論理レベル「1」に対応する第2の基準電圧VPが入力されることになる。
逆に、最上位ビットの論理レベルが「0」である場合には、論理レベル「0」に対応する第1のスイッチ素子SA41の方がオンになり、キャパシターCA4の一端には、論理レベル「0」に対応する第1の基準電圧VNが入力されることになる。
このようにコンバージョン期間においては、第1の電圧選択回路60は、ノードNQ1にCQ1=VNを出力し、第2の電圧選択回路70は、ノードNQ2にCQ2=VPを出力する。そして、第1、第2のスイッチ素子SA41、SA42は、入力デジタルデータの対応するビットの論理レベルに応じて排他的にオン・オフされる。従って、キャパシターCA4の一端には、当該ビットの論理レベルが「1」の場合には、第2の基準電圧VPが入力され、論理レベルが「0」の場合には、第1の基準電圧VNが入力されるため、入力デジタルデータの論理レベルに応じたコンバージョンを実現できるようになる。
以上のように本実施形態によれば、サンプリング期間においては、図3の第1の電圧選択回路60が、ノードNQ1にCQ1=VINを出力し、第2の電圧選択回路70も、ノードNQ2にCQ2=VINを出力する。そして、第1のスイッチ素子SB11〜SB41、SA11〜SA41、第2のスイッチ素子SB12〜SB42、SA12〜SA42は共にオンになるため、キャパシターCB1〜CB4、CA1〜CA4の一端には、入力電圧VINが入力されるようになり、サンプリング動作を実現できるようになる。
一方、コンバージョン期間においては、第1の電圧選択回路60が、ノードNQ1にCQ1=VNを出力し、第2の電圧選択回路70が、ノードNQ2にCQ2=VPを出力する。そして、第1のスイッチ素子SB11〜SB41、SA11〜SA41、第2のスイッチ素子SB12〜SB42、SA12〜SA42は、入力デジタルデータの各ビットの論理レベルに応じて、排他的にオン・オフ制御されるため、入力デジタルデータの各ビットの論理レベルに応じたコンバージョンを実現することが可能になる。
そして本実施形態では、このような第1、第2の電圧選択回路60、70を設けることで、スイッチアレイ部SAR1、SAR2に設けられるスイッチ素子の個数を減らすことができるという利点がある。そして、このようにスイッチ素子の個数を減らすことで、スイッチアレイ部SAR1、SAR2のレイアウト面積が小さくなり、結果的に、A/D変換回路のレイアウト面積も大幅に縮小することが可能になる。
例えば図8に本実施形態の比較例の構成を示す。この比較例では、本実施形態のような第1、第2の電圧選択回路60、70は設けられていない。そして、CB1〜CB4、CA1〜CA4の各キャパシターに対して、VCM、VIN、VN、VPの各電圧に対応する4つのスイッチ素子が設けられている。即ち、バイナリーに重み付けられたCB1〜CB4、CA1〜CA4の各キャパシターに対して、リセット用電圧VCM、入力電圧VIN、第1の基準電圧VN、第2の基準電圧VPの各電圧を切り替えるための4つのスイッチ素子(アナログスイッチ)が設けられる。従って、本実施形態に比べて、スイッチアレイ部SAR1、SAR2に設けられるスイッチ素子の個数が多くなり、レイアウト面積が大きくなってしまうという問題がある。特に、後述するようなDEMなどのデジタル補正技術を採用した場合には、各キャパシターに接続されるスイッチ素子の個数が非常に多くなり、キャパシターアレイ部の面積よりも、スイッチアレイ部の面積の方が支配的になり、レイアウトの制約になってしまう。
これに対して、本実施形態では図3に示すように、CB1〜CB4、CA1〜CA4の各キャパシターに対して2つの第1、第2のスイッチ素子を設ければ済む。これは、第1、第2の電圧選択回路60、70が電圧選択を行うことで、2つの電圧出力ノードNQ1、NQ2に対して第1、第2の電圧CQ1、CQ2が出力され、これらの第1、第2の電圧CQ1、CQ2に対応する2つのスイッチ素子を、CB1〜CB4、CA1〜CA4の各キャパシターに対応して設ければよいからである。従って、各キャパシターの近傍には、入力デジタルデータの各ビットに応じて排他的にオン・オフ制御される第1、第2のスイッチ素子だけを配置すれば済むようになる。従って、スイッチアレイ部を小面積化することが可能になり、上述の比較例のようにスイッチアレイ部の面積が、レイアウト面積の縮小化の制約になってしまう事態を回避することができるため、A/D変換回路の全体での小面積化を図れるようになる。
また図9に、図8の比較例におけるスイッチアレイ部SAR1、SAR2の詳細な構成例を示す。
図9に示すように、図8の比較例では、VCM、VINの各電圧に対しては、N型トランジスターとP型トランジスターからなるトランスファーゲートにより各スイッチ素子が構成される。例えば図9のキャパシターCB1に対応する4つの第1〜第4のスイッチ素子SK11〜SK14のうち、電圧VCMが入力されるスイッチ素子SK11は、N型トランジスターTN11とP型トランジスターTP11からなるトランスファーゲートにより構成される。また電圧VINが入力されるスイッチ素子SK12は、N型トランジスターTN12とP型トランジスターTP12からなるトランスファーゲートにより構成される。また電圧VNが入力されるスイッチ素子SK13はN型トランジスターTN13により構成され、電圧VPが入力されるスイッチ素子SK14はP型トランジスターTP13により構成される。
従って、この比較例では、キャパシターCB1に対して、6つのトランジスターTN11、TP11、TN12、TP12、TN13、TP13が必要になってしまう。キャパシターCB2〜CB4、CA1〜CA4についても同様である。
これに対して本実施形態では図4(C)に示すように、CB1〜CB4、CA1〜CA4の各キャパシターに対して2つのトランジスターを設ければ済むようになる。例えばキャパシターCB1に対してはN型トランジスターTB11とP型トランジスターTB12が設けられ、キャパシターCB2に対してはN型トランジスターTB21とP型トランジスターTB22が設けられる。
即ち、本実施形態では前述したように、第1の基準電圧VNが低電位側の基準電圧であり、第2の基準電圧VPが高電位側の基準電圧である場合に、キャパシターCB1に接続される第1のスイッチ素子SB11はN型トランジスターTB11で実現され、第2のスイッチ素子SB12はP型トランジスターTB12により実現される。またキャパシターCB2に接続される第1のスイッチ素子SB21はN型トランジスターTB21により実現され、第2のスイッチ素子SB22はP型トランジスターTB22により実現される。
従って、図8、図9の比較例では各キャパシターに対して6つのトランジスターを設ける必要があったのに対して、図3〜図4(C)の本実施形態では、各キャパシターに対して2つのトランジスターを設ければ済むようになる。従って、スイッチアレイ部SAR1、SAR2のトランジスターの個数を、比較例に比べて1/3程度にすることができる。従って、スイッチアレイ部SAR1、SAR2のレイアウト面積の大幅な縮小化が図れ、A/D変換回路のレイアウト面積を縮小することが可能になる。
なお、図3では、リセット処理を実現するために、第1の電圧選択回路60にスイッチ素子SE3を設け、第2の電圧選択回路70にスイッチ素子SF3を設ける構成になっているが、本実施形態はこれに限定されない。例えばスイッチ素子SE3、SF3を省略した構成も可能である。
2.DEM
図10に本実施形態のA/D変換回路の第2の構成例を示す。図10は、いわゆるDEM(Dynamic Element Matching)のスイッチ制御を行う場合の構成例である。
例えば図10では、制御回路20は、DACの入力デジタルデータの各ビットに対するキャパシターの割り当てを動的に変化させるスイッチ制御を、第1のスイッチアレイ部51に対して行う。即ち、DEMのスイッチ制御を行う。このようなDEMのスイッチ制御を行うことで、第1のキャパシターアレイ部41のキャパシターの組み合わせパターンにランダム性を持たせることが可能になり、第1のキャパシターアレイ部41のキャパシターでの見かけ上の容量比精度を向上できる。
まず、DEM手法を用いた図10の第2の構成例を説明する前に、基本的な逐次比較処理について、図3等を用いて説明する。
まずサンプリング期間においては、前述の図6(B)で説明したように、図3のスイッチ回路SA1〜SA4、SB1〜SB4を介して、キャパシターCA1〜CA4、CB1〜CB4の一端が入力電圧VINに設定される。またスイッチ素子SVC1がオンになることで、キャパシターCA1〜CA4の他端が電圧VCMに設定される。これにより入力電圧VINのサンプリングが行われる。そしてスイッチ素子SVC1がオフすると、そのタイミングでの入力電圧VINがホールドされる。
次に、A/D変換の逐次比較期間になると、入力デジタルデータ(逐次比較用データ)の各ビットに基づいて、スイッチ回路SA1〜SA4、SB1〜SB4がオン・オフ制御され、キャパシターCA1〜CA4、CB1〜CB4の一端は第1の基準電圧VN(例えばGND)又は第2の基準電圧VP(VREF)に設定される。
例えば、DACの分解能をp=m+n=4+4=8ビットとする。するとp=8ビットの入力デジタルデータ(逐次比較用データ)が10000000である場合には、入力デジタルデータのMSBに対応するキャパシターCA4の一端は第2の基準電圧VP(VREF)に設定される。また、他のキャパシターCA3〜CA1、CB4〜CB1の一端は第1の基準電圧VN(GND)に設定される。
そして逐次比較期間では、最上位ビットであるMSBから順次、逐次比較処理が行われる。具体的には、キャパシターCA1〜CA4、CB1〜CB4の一端を、スイッチ回路SA1〜SA4、SB1〜SB4を用いて、DACの入力デジタルデータに応じて、第1の基準電圧VN又は第2の基準電圧VPに接続されるかを切り替える。これより比較回路10の反転入力端子のノードNCの電圧は、DACの出力値からVINのサンプリング電圧を引いた電圧になる。そして比較回路10は、ノードNCの電圧と電圧VCMを比較し、その結果を比較結果信号CPQとして制御回路20に出力する。これにより逐次比較によるA/D変換が実現される。
そして図10の第2の構成例では、入力デジタルデータの上位ビット側のDAC1に対してDEMのスイッチ制御が行われる。具体的には、入力デジタルデータの上位ビット側のDAC1に対しては、DEMのスイッチ制御が、制御回路20からの制御信号SSW1に基づき行われる一方で、下位ビット側のDAC2に対しては、DEMのスイッチ制御ではない通常のスイッチ制御が、制御回路20からの制御信号SSW2に基づき行われる。このようにすることで、ICのレイアウト面積の増加を抑制しながら、容量比精度を高めて、変換精度を向上できる。
例えば電荷再分配型のDACにおいては、下位ビットに比べて上位ビットの方が容量比精度の要求が高い。即ち図3のように直列キャパシターCS1を設ける構成では、上位ビット側のDAC1のキャパシターCA1と、下位ビット側のDAC2のキャパシターCB1は例えば同じ容量値になっている。従って、キャパシターCA1についての容量比精度のバラツキとキャパシターCB1についての容量比精度のバラツキは同等となる。
しかしながら、CA1は上位ビット側のキャパシターであるため、下位ビット側のCB1と同程度の容量比精度のバラツキがCA1に生じると、変換精度が著しく低下してしまう。
この点、図10では、上位ビット側のキャパシターCA1〜CA4に対するスイッチ制御として、DEMのスイッチ制御が行われるため、キャパシターCA1〜CA4についての見かけ上の容量比精度が、下位ビット側のキャパシターCB1〜CB4に比べて高くなる。従って、ICのレイアウト面積の大規模化を抑制しながら、変換精度を向上することが可能になる。
この場合に比較例の手法として、上位ビット側のDAC1のみならず下位ビット側のDAC2についても、DEMのスイッチ制御を行う手法も考えられる。
しかしながら、この比較例の手法では、下位ビット側のDAC2についても、DEM制御のための制御回路が必要になってしまう。また、下位ビット側のDAC2のキャパシターアレイ部42において、DEM用のキャパシター構成やレイアウト配置が必要になってしまう。このため、比較例の手法では、回路の大規模化や処理の繁雑化を招くおそれがある。
この点、図10では、上位ビット側のDAC1に対してだけDEMによるスイッチ制御が行われるため、比較例の手法に比べて、回路の大規模化や処理の繁雑化を抑制できるようになる。
次に本実施形態のDEM(ダイナミック・エレメント・マッチング)手法の詳細について説明する。図11に、上位ビット側のキャパシターアレイ部CAR1及びスイッチアレイ部SAR1と、制御回路20の詳細な構成例を示す。
なお、以下では、上位ビット側のDAC1が6ビットのDACであり、下位ビット側のDAC2が4ビットのDACである場合を例にとり説明する。即ち、入力デジタルデータが10ビット(ビット1〜ビット10。D0〜D9)である場合を例にとり説明する。この場合には図3の4つのキャパシターCA1〜CA4は、6つのキャパシターCA1〜CA6になる。
図11では、キャパシターアレイ部CAR1は、第1型キャパシター1C1〜1C15と、第2型キャパシター3C1〜3C16を有する。第2型キャパシター3C1〜3C16は、第1型キャパシター1C1〜1C15とは容量値が異なっており、例えば第1型キャパシター1C1〜1C15の3倍(広義には整数倍)の容量値になっている。そして第1型キャパシター1C1〜1C15、第2型キャパシター3C1〜3C16の他端は出力ノードNCに接続される。
スイッチアレイ部SAR1は、スイッチ回路SWX1〜SWX15、SWY1〜SWY16を有する。これらのスイッチ回路SWX1〜SWX15、SWY1〜SWY16は、第1型キャパシター1C1〜1C15、第2型キャパシター3C1〜3C16の一端に接続される。そして、スイッチ回路SWX1〜SWX15、SWY1〜SWY16は、入力デジタルデータの上位ビット側(ビット5〜ビット10)であるD4〜D9により生成された信号DX1〜DX15、DY1〜DY16に基づいて、スイッチ制御される。
本実施形態では、これらのスイッチ回路SWX1〜SWX15、SWY1〜SWY16として、図3、図4(C)で説明した第1、第2のスイッチ素子からなるスイッチ回路を用いることになる。このため、これらのスイッチ回路SWX1〜SWX15、SWY1〜SWY16には、第1、第2の電圧選択回路60、70からの第1、第2の電圧CQ1、CQ2と、入力デジタルデータに対応する信号DX1〜DX15、DY1〜DY16が入力されることになる
具体的には、サンプリング期間においては、前述したように、第1、第2の電圧選択回路60、70からの第1、第2の電圧は、CQ1=CQ2=VINになる。従って、第1型キャパシター1C1〜1C15、第2型キャパシター3C1〜3C16の一端は、スイッチ回路SWX1〜SWX15、SWY1〜SWY16を介して、入力電圧VINに設定されることになる。
また、逐次比較期間(変換期間)においては、第1、第2の電圧選択回路60、70からの第1、第2の電圧は、CQ1=VN、CQ2=VPになる。そして、スイッチ回路SWX1〜SWX15、SWY1〜SWY16は、逐次比較期間(変換期間(変換期間)においては、第1型キャパシター1C1〜1C15、第2型キャパシター3C1〜3C16の一端を、CQ1=VN又はCQ2=VPに接続する。例えば信号DX1〜DX15、DY1〜DY16の論理レベルが「1」である場合には、第2の基準電圧VP(VREF)に接続し、信号DX1〜DX15、DY1〜DY16の論理レベルが「0」である場合には、第1の基準電圧VN(GND)に接続する。
制御回路20は、第1、第2の割り当て決定回路21、22と、第1、第2のカウンター23、24を含む。
第1のカウンター23は、カウント処理を行って、第1のカウント値CTXを第1の割り当て決定回路21に出力する。第1の割り当て決定回路21は、第1のカウンター23からの第1のカウント値CTXに基づいて、入力デジタルデータD4〜D9の各ビット(ビット5〜ビット10)に対する第1型キャパシター1C1〜1C15の割り当てを決定する処理を行う。
第2のカウンター24は、カウント処理を行って、第2のカウント値CTYを第2の割り当て決定回路22に出力する。第2の割り当て決定回路22は、第2のカウンター24からの第2のカウント値CTYに基づいて、入力デジタルデータD4〜D9の各ビット(ビット5〜ビット10)に対する第2型キャパシター3C1〜3C16の割り当てを決定する処理を行う。
このように第1、第2の割り当て決定回路21、22が、入力デジタルデータの各ビットへの第1型キャパシター1C1〜1C15、第2型キャパシター3C1〜3C16の割り当て決定処理を行うことで、キャパシターアレイ部CAR1のキャパシターのDEMが実現される。これらの第1、第2の割り当て決定回路21、22による割り当て決定処理は、例えば入力デジタルデータD4〜D9を用いたビットローテーション処理により実現できる。
なお、第1のカウンター23の総カウント数を第1の総カウント数とし、第2のカウンター24の総カウント数を第2の総カウント数とした場合に、第1、第2のカウンター23、24は、第1、第2の総カウント数が異なるカウンターである。具体的には、第1、第2のカウンター23、24は、第1、第2の総カウント数の最大公約数が1となるカウンターである。例えば第1のカウンター23の第1の総カウント数は15であり、第2のカウンター24の第2の総カウント数は16である。そして、第1の総カウント数=15と第2の総カウント数=16は、その最大公約数が1になっている。なお、第1、第2の総カウント数は15、16には限定されず、少なくとも異なる総カウント数であればよく、望ましくはその最大公約数が1になる総カウント数であればよい。
次に、本実施形態のDEM手法について図12(A)〜図13(B)を用いて更に詳細に説明する。なお以下では、第1型キャパシター1C1〜1C15を、適宜、「1C」と総称し、第2型キャパシター3C1〜3C16を、適宜、「3C」と総称する。
図12(A)に、入力デジタルデータの各ビット5〜10への第1型キャパシター1C、第2型キャパシター3Cの割り当て数の例を示す。前述したように、第2型キャパシター3Cの容量値は、第1型キャパシター1Cの容量値の3倍になっている。
例えば入力デジタルデータのビット5(D4)には、1個の第1型キャパシター1Cが割り当てられる。同様に、ビット6、7(D5、D6)には、各々、2個、4個の第1型キャパシター1Cが割り当てられる。これにより、1:2:4というようにバイナリーに重み付けされたキャパシターCA1、CA2、CA3が実現される。即ち、キャパシターCA1、CA2、CA3は、図12(A)のビット5、6、7に対応し、各々、1個、2個、4個の第1型キャパシター1Cにより実現される。
入力デジタルデータのビット8(D7)には、2個の第1型キャパシター1Cと2個の第2型キャパシター3Cが割り当てられる。同様にビット9(D8)には、4個の第1型キャパシター1Cと4個の第2型キャパシター3Cが割り当てられ、ビット10(D9)には、2個の第1型キャパシター1Cと10個の第2型キャパシター3Cが割り当てられる。これにより、8:16:32というようにバイナリーに重み付けされたキャパシターCA4、CA5、CA6が実現される。即ち、キャパシターCA4、CA5、CA6は、各々、図12(A)のビット8、9、10に対応し、CA4、CA5、CA6の各キャパシターは、2個と2個、4個と4個、2個と10個というような第1型キャパシター1Cと第2型キャパシター3Cのペアーにより実現される。
なお図12(A)では、第2型キャパシター3Cが第1型キャパシター1Cの3倍の容量値を有するキャパシターである場合について示したが、本実施形態はこれに限定されない。例えば図12(B)では、第2型キャパシター6Cは第1型キャパシター1Cの6倍の容量値を有するキャパシターになっており、図12(B)には、この場合の入力デジタルデータの各ビット5〜10への第1型キャパシター1C、第2型キャパシター6Cの割り当て数の例が示されている。図12(B)の割り当てによっても、1:2:4:8:16:32というようにバイナリーに重み付けされたキャパシターアレイ部CAR1のキャパシターCA1、CA2、CA3、CA4、CA5、CA6を実現できる。
図13(A)は、図11の第1の割り当て決定回路21の動作を説明する図である。第1の割り当て決定回路21は、0、1、2・・・14というように順次インクリメントされる第1のカウンター23からのカウント値CTXに基づいて、信号DX1〜DX15を生成して、スイッチアレイ部SAR1に出力する。
例えばカウント値CTX=0の場合には、信号DX1によって、図11の第1型キャパシター1C1は、図13(A)に示すように入力デジタルデータのビット5(D4)に割り当てられる。具体的には、信号DX1により制御されるスイッチ回路SWX1は、入力デジタルデータのビット5が「1」である場合には、第1型キャパシター1C1の一端にCQ2=VP(VREF)を接続し、「0」である場合には、1C1の一端にCQ1=VN(GND)を接続する。
またカウント値CTX=0の場合に、信号DX2、DX3によって、図11の第1型キャパシター1C2、1C3は、図13(A)に示すように入力デジタルデータのビット6(D5)に割り当てられる。具体的には、信号DX2、DX3により制御されるスイッチ回路SWX2、SWX3は、入力デジタルデータのビット6が「1」である場合には、1C2、1C3の一端にCQ2=VPを接続し、「0」である場合には、1C2、1C3の一端にCQ1=VNを接続する。
同様に、カウント値CTX=0の場合に、信号DX4〜DX7、DX8〜DX9、DX10〜DX13、DX14〜DX15によって、第1型キャパシター1C4〜1C7、1C8〜1C9、1C10〜1C13、1C14〜1C15は、各々、入力デジタルデータのビット7、8、9、10に割り当てられる。
以上のようにすることで、図12(A)に示すようなビット5〜10への第1型キャパシター1Cの割り当てが実現される。
そして、カウント値CTXがインクリメントされると、入力デジタルデータの各ビットに対する第1型キャパシター1Cの割り当て状態が変化する。即ち図13(A)に示すように、カウント値CTXがインクリメントされるごとに、DX1〜DX15による各ビットへの第1型キャパシター1Cの割り当て状態(DX1〜DX15の信号状態)が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第1型キャパシター1Cの割り当てが動的に変化するようになる。
例えば図13(A)に示すようにカウント値CTX=1の場合には、信号DX1、DX2によって、第1型キャパシター1C1、1C2は入力デジタルデータのビット6に割り当てられる。即ちカウント値CTX=0の場合には、1C1はビット5に割り当てられていたが、カウント値がCTX=1にインクリメントされると、1C1はビット6に割り当てられるようになる。
またカウント値CTX=1の場合には、信号DX3〜DX6によって、第1型キャパシター1C3〜1C6は入力デジタルデータのビット7に割り当てられる。即ちカウント値CTX=0の場合には、1C3はビット6に割り当てられていたが、カウント値がCTX=1にインクリメントされると、1C3はビット7に割り当てられるようになる。
そして、カウント値がCTX=1からCTX1=2にインクリメントされると、今度は、信号DX1によって1C1がビット6に割り当てられ、信号DX2〜DX5によって1C2〜1C5がビット7に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第1型キャパシター1Cの割り当てが動的に変化し、DEMが実現されるようになる。即ち、第1型キャパシター1C1〜1C15が入力デジタルデータの上位側のビット5〜10に対して均等に使用されるようになるため、見かけ上の容量比精度を向上できる。
図13(B)は、図11の第2の割り当て決定回路22の動作を説明する図である。第2の割り当て決定回路22は、0、1、2・・・15というように順次インクリメントされる第2のカウンター24からのカウント値CTYに基づいて、信号DY1〜DY16を生成して、スイッチアレイ部SAR1に出力する。
例えばカウント値CTY=0の場合には、信号DY1、DY2によって、第2型キャパシター3C1、3C2は入力デジタルデータのビット8に割り当てられる。具体的には、信号DY1、DY2により制御されるスイッチ回路SWY1、SWY2は、入力デジタルデータのビット8が「1」である場合には。第2型キャパシター3C1、3C2の一端にCQ2=VPを接続し、「0」である場合には3C1、3C2の一端にCQ1=VNを接続する。
そして、カウント値CTYがインクリメントされると、入力デジタルデータの各ビットに対する第2型キャパシター3Cの割り当て状態が変化する。即ち図13(B)に示すように、カウント値CTYがインクリメントされるごとに、DY1〜DY16による各ビットへの第2型キャパシター3Cの割り当て状態(DY1〜DX16の信号状態)が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第2型キャパシター3Cの割り当てが動的に変化するようになる。
例えば図13(B)に示すようにカウント値CTY=1の場合には、信号DY1によって第2型キャパシター3C1はビット8に割り当てれ、信号DY2〜DY5によって、第2型キャパシター3C2〜3C5はビット9に割り当てられる。即ちカウント値CTY=0の場合には、3C2はビット8に割り当てられていたが、カウント値がCTY=1にインクリメントされると、3C2はビット9に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第2型キャパシター3Cの割り当てが動的に変化し、DEMが実現されるようになる。
図14(A)〜図14(C)に第1型キャパシター1C、第2型キャパシター3Cの構成例を示す。
図14(A)に示すように、第1型キャパシター1Cは、M=1個のユニットキャパシターUXにより構成される。一方、図14(B)に示すように、第2型キャパシター3Cは、N=3個のユニットキャパシターUY1〜UY3より構成される。そして半導体チップ上には例えば図14(C)のような配置で、第1型キャパシター1C、第2型キャパシター3Cがレイアウト配置されることになる。このように第1型キャパシター1C、第2型キャパシター3Cをユニットキャパシターにより構成すれば、容量比精度を維持しながら、異なる容量値の第1型キャパシター、第2型キャパシターを実現できるようになる。例えば第1型キャパシターと第2型キャパシターの容量比を整数倍にすることなどが可能になる。
なお、第1型キャパシター、第2型キャパシターのユニットキャパシター数M、Nは、異なる整数であれば十分であり、M=1、N=3には限定されない。
以上のように本実施形態によれば、入力デジタルデータの各ビットに対する第1型キャパシター1C、第2型キャパシター3Cの割り当てを動的に変化させるDEMのスイッチ制御が、第1のスイッチアレイ部SAR1に対して行われる。これにより第1型キャパシター1C、第2型キャパシター3Cが例えば全ビットに対して均等に使用されるようになるため、第1のキャパシターアレイ部CAR1でのキャパシターの見かけ上の容量比精度を向上できる。
また図11に示すように、キャパシターアレイ部CAR1には、容量値の異なる第1型キャパシター1C、第2型キャパシター3Cが設けられる。このようにすれば、例えば第1型キャパシター1Cだけを用いてDEMの割り当てを行う手法に比べて、DEMの割り当てパターン数を増やすことが可能になり、ランダム性が高まるため、DEMの効果を更に向上できる。
例えば図13(A)、図13(B)では、第1型キャパシターC1についての15個の割り当てパターンと、第2型キャパシター3Cについての16個の割り当てパターンが設定され、15と16の最大公約数は1である。従って、第1型キャパシター1Cと第2型キャパシター3Cの組み合わせにより、15×16=240個の割り当てパターンを設定でき、DEMの割り当てパターン数が増えるため、DEMの効果を向上できる。特にオーバーサンプリングによるA/D変換を行った場合には、A/D変換回路の後段に接続される平均化フィルターなどにより、ランダム性が平滑化され、変換精度を向上することが可能になる。
また、キャパシターアレイ部CAR1を第1型キャパシター1Cだけにより構成した場合には、63個の第1型キャパシター1Cを設ける必要がある。従って、第1型キャパシター1Cに接続されるスイッチ回路についても63個分設ける必要が生じ、ICのレイアウト面積が大規模化してしまう。
この点、キャパシターアレイ部CAR1を、容量値の異なる第1型キャパシター1C、第2型キャパシター3Cにより構成すれば、例えば図11に示すように15+16=31個のスイッチ回路SWX1〜SWX15、SWY1〜SWY16を設けるだけで済む。従って、キャパシターアレイ部CAR1を第1型キャパシター1Cだけにより構成した場合に比べて、ICのレイアウト面積を縮小できる。
更に本実施形態では、このようにDEMにより制御されるスイッチアレイ部SAR1のSWX1〜SWX15、SWY1〜SWY16の各スイッチ回路として、図3、図4(C)に示すような2つのスイッチ素子からなるスイッチ回路を用いている。
この点、図8の比較例の手法を用いた場合には、SWX1〜SWX15、SWY1〜SWY16の各スイッチ回路として、4つのスイッチ素子からなるスイッチ回路を用いる必要がある。また、トランジスター数で考えると、これらの各スイッチ回路として、6つのトランジスターからなるスイッチ回路を用いる必要がある。このため、DEM手法を採用しようとした場合に、そのレイアウト面積が非常に大きくなってしまう。
これに対して本実施形態の手法によれば、SWX1〜SWX15、SWY1〜SWY16の各スイッチ回路として、2つのスイッチ素子からなるスイッチ回路を用いることができ、トランジスター数で考えた場合にも、2つのトランジスターからなるスイッチ回路を用いることができる。従って、DEM手法を採用した場合に、図8の比較例に比べて、レイアウト面積の縮小の効果が非常に大きいという利点がある。
3.全差動型
図15に本実施形態の全差動型のA/D変換回路の構成例を示す。
図15の全差動型のA/D変換回路は、比較回路10と、比較回路10の非反転入力端子に接続されるメインのD/A変換部DAC1P、DAC2Pと、反転入力端子に接続されるメインのD/A変換部DAC1N、DAC2Nを含む。また、比較回路10の非反転入力端子に接続されるコードシフト用のサブD/A変換部SDAC1Pと、反転入力端子に接続されるコードシフト用のサブD/A変換部SDAC1Nを含む。
コードシフト用のサブD/A変換部SDAC1P、SDAC1Nは、コードデータに対応するコード信号(コードデータをD/A変換することで得られる信号)を出力する。ここで、コードデータは時間的に変化するデータ(所定タイミング毎に変化するデジタルデータ)である。具体的には所定のデータ範囲内において、1又は複数回のA/D変換タイミング毎に異なった値になるデータである。
また図15では、非反転側(正側)の第1、第2の電圧選択回路MUX1P、MUX2Pと、反転側(負側)の第1、第2の電圧選択回路MUX1N、MUX2Nが設けられている。
非反転側の第1の電圧選択回路MUX1P(第1のマルチプレクサー)は、第1の基準電圧VN、非反転側の入力電圧PIN、コモン電圧VCMが入力されて、非反転側の第1の電圧CQ1Pを出力する。非反転側の第2の電圧選択回路MUX2P(第2のマルチプレクサー)は、第2の基準電圧VP、非反転側の入力電圧PIN、コモン電圧VCMが入力されて、非反転側の第2の電圧CQ2Pを出力する。
反転側の第1の電圧選択回路MUX1Nは、第1の基準電圧VN、反転側の入力電圧NIN、コモン電圧VCMが入力されて、反転側の第1の電圧CQ1Nを出力する。反転側の第2の電圧選択回路MUX2Nは、第2の基準電圧VP、反転側の入力電圧NIN、コモン電圧VCMが入力されて、反転側の第2の電圧CQ2Nを出力する。非反転側の入力電圧PINの信号と反転側の入力電圧NINの信号とは、差動信号を構成する信号である。
非反転側(正側)のメインのDAC1P、DAC2P及び反転側(負側)のメインのDAC1N、DAC2Nは、図3のメインのDAC1、DAC2と同様に、キャパシターアレイ部とスイッチアレイ部を含む。
そして、メインのDAC1P、DAC2Pが有するスイッチ回路ASW_1P(アナログスイッチ)と、メインのDAC1N、DAC2Nが有するスイッチ回路ASW_1Nは、図3、図4(C)で説明した第1、第2のスイッチ素子(第1、第2のトランジスター)からなるスイッチ回路である。例えばスイッチ回路ASW_1Pには、非反転側の第1、第2の電圧選択回路MUX1P、MUX2Pからの第1、第2の電圧CQ1P、CQ2Pが入力される。またスイッチ回路ASW_1Nには、反転側の第1、第2の電圧選択回路MUX1N、MUX2Nからの第1、第2の電圧CQ1N、CQ2Nが入力される。そして、リセット期間、サンプリング期間、コンバージョン期間において、図5〜図7で説明したような動作が行われることになる。
一方、サブのSDAC1Pが有するスイッチ回路ASW_2Pと、サブのSDAC1Nが有するスイッチ回路ASW_2Nには、電圧選択回路を介さずに直接に電圧VN、VCM、VPが入力される。
また、図15では、メインのDAC1P、DAC1Nは、DEMを実現する構成のDACとなっており、図11〜図13(B)で説明したDEMの制御手法により、そのスイッチアレイ部のスイッチ回路ASW_1P、ASW_1Nがスイッチ制御されることになる。
なお、スイッチ回路ASW_3BP、ASW_3AP、ASW_4P、ASW_3BN、ASW_3AN、ASW_4Nは、リセット期間等において、ノードNCP、N1P、NCN、N1Nをコモン電圧VCMに設定するためのスイッチ回路である。
そして逐次比較期間では、非反転側のDAC1P、DAC2Pのスイッチ回路ASW_1Pは、入力デジタルデータ(逐次比較用データ)の対応するビットが「1」である場合には、第2の電圧選択回路MUX2Pの出力電圧であるCQ2P=VPを選択して、対応するキャパシターの一端に出力する。一方、入力デジタルデータの対応するビットが「0」である場合には、第1の電圧選択回路MUX1Pの出力電圧であるCQ1P=VNを選択して、対応するキャパシターの一端に出力することになる。
また、逐次比較期間において、反転側のDAC1N、DAC2Nのスイッチ回路ASW_1Nは、入力デジタルデータの対応するビットが「1」である場合には、第1の電圧選択回路MUX1Nの出力電圧であるCQ1N=VNを選択して、対応するキャパシターの一端に出力する。一方、入力デジタルデータの対応するビットが「0」である場合には、第2の電圧選択回路MUX2Nの出力電圧であるCQ2N=VPを選択して、対応するキャパシターの一端に出力することになる。
以上の図15の全差動型の構成では、キャパシターアレイ部として、非反転側の出力ノード(NCP)に一端が接続される複数のキャパシターを有する非反転側キャパシターアレイ部が設けられる。また、反転側の出力ノード(NCN)に一端が接続される複数のキャパシターを有する反転側キャパシターアレイ部が設けられる。またスイッチアレイ部として、非反転側キャパシターアレイ部の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する非反転側スイッチアレイ部が設けられる。また、反転側キャパシターアレイ部の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する反転側スイッチアレイ部が設けられる。
そしてこのような全差動型の構成においても、図3〜図7で説明したような第1、第2のスイッチ素子からなるスイッチ回路を用いることで、特にスイッチアレイ部のレイアウト面積が縮小し、A/D変換回路の小面積化を図れる。またメインのDAC1P、DAC1NにおいてDEMのスイッチ制御を行うことで、見かけ上の容量比精度を高めて、変換精度を向上できるようになる。
4.レイアウト配置
図16(A)に本実施形態のA/D変換回路のレイアウト配置例を示す。図16(A)は、A/D変換回路のIC(集積回路装置)を上方から平面視したレイアウト配置図である。
図16(A)は、図15の全差動型のA/D変換回路のレイアウト配置例である。
図16(A)のP側(非反転側)のキャパシターアレイ領域には、図15のP側のDAC1P、DAC2P、SDAC1Pのキャパシターアレイ部のキャパシターが配置される。またP側のスイッチアレイ領域には、P側のDAC1P、DAC2P、SDAC1Pのスイッチアレイ部のスイッチ素子が配置される。
図15のN側(反転側)のキャパシターアレイ領域には、図16(A)のN側のDAC1N、DAC2N、SDAC1Nのキャパシターアレイ部のキャパシターが配置される。またN側のスイッチアレイ領域には、N側のDAC1N、DAC2N、SDAC1Nのスイッチアレイ部のスイッチ素子が配置される。
そしてP側のキャパシターアレイ領域とN側のキャパシターアレイ領域の間には、比較回路CP(比較回路10)やその他の回路が配置される。
ここで、P側のキャパシターアレイ領域からN側のキャパシターアレイ領域へと向かう方向を第1の方向DR1とし、第1の方向DR1に直交する方向を第2の方向DR2とする。また第1の方向DR1の反対方向を第3の方向DR3とし、第2の方向DR2の反対方向を第4の方向DR4とする。なお第1の方向DR1は、例えばP側のキャパシターアレイ領域の中央部の位置(中心点)からN側のキャパシターアレイ領域の中央部の位置へと向かう方向である。
例えば比較回路CP等の回路の配置領域において第2の方向DR2に沿った軸を対称軸としたとする。この場合に図16(A)では、P側のDAC1P、DAC2P、SDAC1Pの各々のキャパシターアレイ部は、N側のDAC1N、DAC2N、SDAC1Nの各々のキャパシターアレイ部に対して、上記の対称軸に対して線対称となる位置にレイアウト配置される。同様に、P側のDAC1P、DAC2P、SDAC1Pの各々のスイッチアレイ部は、N側のDAC1N、DAC2N、SDAC1Nの各々のスイッチアレイ部に対して、上記の対称軸に対して線対称となる位置にレイアウト配置される。
このような線対称のレイアウト配置にすることで、レイアウト効率を向上することが可能になり、レイアウト面積の縮小化を実現できる。また、全差動型の回路において線対称のレイアウト配置を採用すれば、非反転側の回路特性と反転側の回路特性を揃えることが可能になり、全差動型を用いた場合の回路特性を最適化できる。
そして図16(A)では、P側、N側のキャパシターアレイ領域及びP側、N側のスイッチアレイ領域の例えばDR4方向側において、第1の基準電圧VN、第2の基準電圧VP、コモン電圧VCMの電圧線(電源線)が、例えばDR1方向に沿って配線されている。
そして図16(A)に示すように、第1、第2の電圧選択回路60、70は、第1の基準電圧VNの電圧線や第2の基準電圧VPの電圧線(及びコモン電圧VCMの電圧線)に対して、平面視において少なくとも一部が重なるように配置される。具体的には図16(B)に示すように、第1、第2の電圧選択回路60、70を構成するトランジスターTRが、第1、第2の基準電圧VN、VP等の電圧線に対して、平面視において少なくとも一部が重なるように配置される。例えば第1、第2の基準電圧VN、VP等の電圧線の下方にトランジスターTRが配置される。
このようにすれば、第1、第2の基準電圧VN、VP等の電圧線の配線領域を有効活用して、第1、第2の電圧選択回路60、70のトランジスターTRを配置できるようになる。これによりレイアウト効率を向上することができ、A/D変換回路のレイアウト面積の縮小化等を図れるようになる。
即ち、第1、第2の電圧選択回路60、70(MUX1P、MUX2P、MUX1N、MUX2N)は、図3や図15に示すようにスイッチアレイ部の多数のスイッチ回路に対して、第1、第2の電圧CQ1、CQ2(CQ1P、CQ2P、CQ1N、CQ2N)を供給する必要がある。このため、これらの第1、第2の電圧選択回路60、70を構成するトランジスター(図4(A)、図4(B)のTE1〜TE3、TF1〜TF3)のサイズを大きくして、オン抵抗を小さくすることが望ましい。
この点、図16(A)、図16(B)のレイアウト手法では、第1、第2の基準電圧VN、VP等の電圧線の配線領域が比較的広い領域になることに着目して、これらの電圧線の下方に第1、第2の電圧選択回路60、70を構成するトランジスターを配置している。こうすることで、第1、第2の電圧選択回路60、70を構成するトランジスターのオン抵抗を低くすることができる。従って、第1、第2の電圧選択回路60、70は、スイッチアレイ部の多数のスイッチ回路に対して、低いインピーダンスで第1、第2の電圧CQ1、CQ2を供給できるようになる。この結果、第1、第2の電圧選択回路60、70のトランジスターのオン抵抗による電圧降下が原因でA/D変換回路の特性が劣化してしまうなどの事態を効果的に抑制できる。また入力電圧PIN、NINは、図16(A)に示すようにVP、VN等の電圧線のDR4方向側から入力されるため、これらの入力電圧PIN、NINが入力される第1、第2の電圧選択回路60、70を、VP、VN等の電圧線の下方に配置することは、レイアウト的に効率が良いという利点もある。
5.電子機器
図17に本実施形態のA/D変換回路を含む電子機器の構成例を示す。この電子機器は、センサー510、検出回路520、A/D変換回路530、処理部540を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路520、A/D変換回路530、処理部540は集積回路装置により実現できる。
図17の電子機器としては、例えば生体計測機器(脈拍計、歩数計等)、携帯型情報端末、映像機器(デジタルカメラ、ビデオカメラ)、時計などの種々の機器を想定できる。
センサー510は、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等であって、電子機器の用途に応じた様々なセンサーが用いられる。検出回路520はセンサー510から出力されるセンサー信号を増幅して、所望信号を抽出する。またA/D変換回路530は検出回路520からの検出信号(所望信号)をデジタルデータに変換して、処理部540へ出力する。
処理部540は、A/D変換回路530からのデジタルデータに対して必要なデジタル信号処理を実行する。また処理部540は、検出回路520のゲイン制御等を行ってもよい。ここで処理部540で行われるデジタル信号処理としては、センサー信号から適正な所望信号を抽出するための高速フーリエ変換等の種々の処理を想定できる。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またA/D変換回路、電子機器の構成・動作や、A/D変換手法、D/A変換手法、電圧選択手法、スイッチ制御手法、DEM手法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。