JPWO2016031066A1 - 撮像装置および撮像システム - Google Patents

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Abstract

撮像装置の列回路は、複数の機能回路部と、一定の第１の電圧を供給する第１の電圧線と、前記第１の電圧よりも低く一定の第２の電圧を供給する第２の電圧線と、一定の第３の電圧を供給する第３の電圧線と、前記第３の電圧よりも低く一定の第４の電圧を供給する第４の電圧線と、前記第１の電圧線がドレインに電気的に接続され、前記第３の電圧線がゲートに電気的に接続されたＮＭＯＳトランジスタと、前記第２の電圧線がドレインに電気的に接続され、前記第４の電圧線がゲートに電気的に接続されたＰＭＯＳトランジスタと、を有する。複数の前記機能回路部の少なくとも１つは、第１の電源端子と第２の電源端子とを有する論理回路を有する。前記第１の電源端子は前記ＮＭＯＳトランジスタのソースに電気的に接続され、前記第２の電源端子は前記ＰＭＯＳトランジスタのソースに電気的に接続されている。

Description

本発明は、撮像装置および撮像システムに関する。
ＴＤＣ（＝Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）型ＡＤ変換回路とＳＳ（＝Ｓｉｎｇｌｅ Ｓｌｏｐｅ）型ＡＤ変換回路とを組み合せたｔｄｃＳＳ（＝ｔｉｍｅ ｔｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ Ｓｉｎｇｌｅ Ｓｌｏｐｅ）型ＡＤ変換回路を用いた撮像装置の一例として、特許文献１に開示された構成が知られている。図１５は、第１の従来例のｔｄｃＳＳ型ＡＤ変換回路の構成の一部を示している。以下では、図１５に示す回路の構成および動作について説明する。
図１５に示す回路は、比較部１０３１、ラッチ部１０３３、カウント部１０３４、バッファ回路ＢＵＦを有する。比較部１０３１は、電圧比較器ＣＯＭＰを有する。ＡＤ変換の対象となるアナログ信号Ｓｉｇｎａｌと、時間の経過と共に減少する参照信号Ｒａｍｐとが電圧比較器ＣＯＭＰに入力される。電圧比較器ＣＯＭＰは、アナログ信号Ｓｉｇｎａｌと参照信号Ｒａｍｐとを比較した結果に基づく比較信号ＣＯを出力する。ラッチ部１０３３は、複数のラッチ回路Ｌ＿０〜Ｌ＿７を有する。複数のラッチ回路Ｌ＿０〜Ｌ＿７は、互いに位相の異なる複数の位相信号ＣＫ［０］〜ＣＫ［７］の論理状態をラッチする。カウント部１０３４は、カウンタ回路ＣＮＴを有する。カウンタ回路ＣＮＴは、ラッチ回路Ｌ＿７から出力される位相信号ＣＫ［７］に基づいてカウントを行う。制御信号ＲＳＴは、カウンタ回路ＣＮＴのリセット動作を行うための信号である。
比較部１０３１において、アナログ信号Ｓｉｇｎａｌの振幅に応じたタイムインターバル（時間軸方向の大きさ）が生成される。バッファ回路ＢＵＦは、入力信号を反転して出力する反転バッファ回路である。
ラッチ部１０３３を構成するラッチ回路Ｌ＿０〜Ｌ＿７は、バッファ回路ＢＵＦからの制御信号ＨｏｌｄがＨ状態（Ｈｉｇｈ状態）のときにイネーブル（有効、トグル）状態である。このとき、ラッチ回路Ｌ＿０〜Ｌ＿７は、入力された位相信号ＣＫ［０］〜ＣＫ［７］をそのまま出力する。また、ラッチ回路Ｌ＿０〜Ｌ＿７は、バッファ回路ＢＵＦからの制御信号ＨｏｌｄがＨ状態からＬ状態（Ｌｏｗ状態）に遷移するときにディスエーブル（無効、ホールド）状態となる。このとき、ラッチ回路Ｌ＿０〜Ｌ＿７は、入力された位相信号ＣＫ［０］〜ＣＫ［７］の論理状態をラッチする。
次に、第１の従来例の回路の動作について説明する。図１６は、参照信号Ｒａｍｐ、アナログ信号Ｓｉｇｎａｌ、スタートパルスＳｔａｒｔＰ、位相信号ＣＫ［０］〜ＣＫ［７］、比較信号ＣＯ、バッファ回路ＢＵＦからの制御信号Ｈｏｌｄ、ラッチ部１０３３のラッチ回路Ｌ＿０〜Ｌ＿７の出力信号Ｑ０〜Ｑ７の波形を示している。図１６の横方向は時間を示し、図１６の縦方向は電圧を示している。
比較部１０３１が比較を開始する第１のタイミングで、スタートパルスＳｔａｒｔＰにより、位相信号ＣＫ［０］〜ＣＫ［７］の生成が開始される。生成された位相信号ＣＫ［０］〜ＣＫ［７］はラッチ部１０３３のラッチ回路Ｌ＿０〜Ｌ＿７に入力される。バッファ回路ＢＵＦからの制御信号ＨｏｌｄがＨ状態であるため、ラッチ回路Ｌ＿０〜Ｌ＿７はイネーブル状態である。このとき、ラッチ回路Ｌ＿０〜Ｌ＿７は、位相信号ＣＫ［０］〜ＣＫ［７］をそのまま出力する。
カウント部１０３４は、ラッチ部１０３３のラッチ回路Ｌ＿７から出力される位相信号ＣＫ［７］に基づいてカウントを行う。このカウントでは、位相信号ＣＫ［７］の立上りまたは立下りのタイミングでカウント値が増加または減少する。アナログ信号Ｓｉｇｎａｌと参照信号Ｒａｍｐとの電圧が略一致した第２のタイミングで比較部１０３１からの比較信号ＣＯが反転する。比較信号ＣＯがバッファ回路ＢＵＦでバッファリングされた後、第３のタイミングでバッファ回路ＢＵＦからの制御信号ＨｏｌｄがＬ状態となる。
これによって、ラッチ回路Ｌ＿０〜Ｌ＿７がディスエーブル状態となる。このとき、位相信号ＣＫ［０］〜ＣＫ［７］の論理状態がラッチ回路Ｌ＿０〜Ｌ＿７にラッチされる。カウント部１０３４は、ラッチ回路Ｌ＿７が動作を停止することによりカウント値をラッチする。ラッチ部１０３３がラッチしている論理状態と、カウント部１０３４がラッチしているカウント値とにより、アナログ信号Ｓｉｇｎａｌに対応したデジタルデータが得られる。
ｔｄｃＳＳ型ＡＤ変換回路を用いた撮像装置の他の例として、特許文献２に開示された構成が提案されている。図１７は、第２の従来例のｔｄｃＳＳ型ＡＤ変換回路の構成の一部を示している。以下では、図１７に示す回路の構成および動作について説明する。
図１７に示す回路は、比較部１０３１、ラッチ制御部１０３２、ラッチ部１０３３、カウント部１０３４を有する。比較部１０３１、カウント部１０３４は、図１５に示す比較部１０３１、カウント部１０３４とそれぞれ同一である。
ラッチ制御部１０３２は、反転遅延回路ＤＬＹ、ＡＮＤ回路ＡＮＤ１を有する。ラッチ制御部１０３２は、ラッチ部１０３３の動作を制御するための制御信号を生成する。反転遅延回路ＤＬＹには、比較部１０３１からの比較信号ＣＯが入力される。反転遅延回路ＤＬＹは、比較信号ＣＯを反転して遅延させることにより遅延比較信号ｘＣＯ＿Ｄを生成する。ＡＮＤ回路ＡＮＤ１には、反転遅延回路ＤＬＹからの遅延比較信号ｘＣＯ＿Ｄと比較部１０３１からの比較信号ＣＯとが入力される。ＡＮＤ回路ＡＮＤ１は、遅延比較信号ｘＣＯ＿Ｄと比較信号ＣＯとの論理積（ＡＮＤ）をとった制御信号Ｈｏｌｄ＿Ｌを出力する。
ラッチ部１０３３は、ラッチ回路Ｌ＿０〜Ｌ＿７、ＡＮＤ回路ＡＮＤ２を有する。ラッチ回路Ｌ＿０〜Ｌ＿７は、図１５に示すラッチ回路Ｌ＿０〜Ｌ＿７と同一である。ＡＮＤ回路ＡＮＤ２は、ラッチ制御部１０３２の反転遅延回路ＤＬＹからの遅延比較信号ｘＣＯ＿Ｄと制御信号Ｅｎａｂｌｅとの論理積（ＡＮＤ）をとった制御信号Ｈｏｌｄ＿Ｃをラッチ回路Ｌ＿７に出力する。
次に、第２の従来例の回路の動作について説明する。図１８は、スタートパルスＳｔａｒｔＰ、位相信号ＣＫ［０］〜ＣＫ［７］、遅延比較信号ｘＣＯ＿Ｄ、比較信号ＣＯ、ＡＮＤ回路ＡＮＤ１からの制御信号Ｈｏｌｄ＿Ｌ、制御信号Ｅｎａｂｌｅ、ＡＮＤ回路ＡＮＤ２からの制御信号Ｈｏｌｄ＿Ｃ、ラッチ部１０３３のラッチ回路Ｌ＿０〜Ｌ＿７の出力信号Ｑ０〜Ｑ７の波形を示している。図１８の横方向は時間を示し、図１８の縦方向は電圧を示している。
以下では、第１の従来例の回路の動作と異なる部分について説明する。比較部１０３１が比較を開始する第１のタイミングの後、比較部１０３１に入力されるアナログ信号Ｓｉｇｎａｌと参照信号Ｒａｍｐとの電圧が略一致するまで、比較部１０３１からの比較信号ＣＯはＬ状態である。比較信号ＣＯがＬ状態である間、反転遅延回路ＤＬＹからの遅延比較信号ｘＣＯ＿ＤはＨ状態である。反転遅延回路ＤＬＹからの遅延比較信号ｘＣＯ＿ＤがＨ状態であり、比較部１０３１からの比較信号ＣＯがＬ状態であるため、ＡＮＤ回路ＡＮＤ１からの制御信号Ｈｏｌｄ＿ＬはＬ状態である。このため、ラッチ回路Ｌ＿０〜Ｌ＿６はディスエーブル状態である。
一方、比較部１０３１が比較を開始する第１のタイミングで制御信号ＥｎａｂｌｅはＨ状態であり、反転遅延回路ＤＬＹからの遅延比較信号ｘＣＯ＿ＤがＨ状態であるため、ＡＮＤ回路ＡＮＤ２からの制御信号Ｈｏｌｄ＿ＣはＨ状態である。このため、ラッチ回路Ｌ＿７はイネーブル状態である。
続いて、アナログ信号Ｓｉｇｎａｌと参照信号Ｒａｍｐとの電圧が略一致した第２のタイミングで比較部１０３１からの比較信号ＣＯが反転する。反転遅延回路ＤＬＹからの遅延比較信号ｘＣＯ＿ＤがＨ状態であり、比較部１０３１からの比較信号ＣＯがＬ状態からＨ状態に変化するため、ＡＮＤ回路ＡＮＤ１の制御信号Ｈｏｌｄ＿ＬはＬ状態からＨ状態に変化する。これによって、ラッチ回路Ｌ＿０〜Ｌ＿６はイネーブル状態となる。
さらに、比較部１０３１からの比較信号ＣＯが反転したタイミングから所定の時間が経過した第３のタイミングで反転遅延回路ＤＬＹからの遅延比較信号ｘＣＯ＿ＤがＨ状態からＬ状態に変化する。これによって、ＡＮＤ回路ＡＮＤ１の制御信号Ｈｏｌｄ＿ＬおよびＡＮＤ回路ＡＮＤ２の制御信号Ｈｏｌｄ＿ＣがＨ状態からＬ状態に変化するため、ラッチ回路Ｌ＿０〜Ｌ＿７はディスエーブル状態となる。
上記の動作では、第２のタイミングから第３のタイミングまでの期間のみ、ラッチ回路Ｌ＿０〜Ｌ＿６が動作する。このため、第１の従来例と比較して、消費電流を低減することができる。
反転遅延回路ＤＬＹの具体的な構成として、多数のインバータ回路が接続された、いわゆるＤｅｌａｙ Ｌｉｎｅを適用した構成が考えられる。例えば、Ｄｅｌａｙ Ｌｉｎｅは非特許文献１に開示されている。
日本国特開２０１１−５５１９６号公報 日本国特開２０１２−３９３８６号公報
ＩＴＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ Ｖｏｌ．３７， Ｎｏ．２９
しかしながら、従来のｔｄｃＳＳ型ＡＤ変換回路を用いた撮像装置には、電源およびグランドの電圧変化（バウンス）に起因するＡＤ変換精度の低下がある。以下、このＡＤ変換精度の低下について説明する。
従来のｔｄｃＳＳ型ＡＤ変換回路を用いた撮像装置が有するカラム回路では、行列状に配置された画素の配列の各列に対応して、機能回路（比較部１０３１、ラッチ制御部１０３２、ラッチ部１０３３、カウント部１０３４）が配置されている。カラム回路の各部には電源電圧ＶＤＤが供給されている。カラム回路の端の列と比べて中央の列に近くなるほど（つまり、電源から遠くなるほど）、配線抵抗がより大きくなる。これによって、より大きな電圧降下が発生する。この結果、カラム回路の各部において電源電圧ＶＤＤが低下する。また、回路で消費される電流がより大きくなるほど、電圧降下はより大きくなる。同様の理由によって、カラム回路の端の列と比べて中央の列に近くなるほど（つまり、グランドから遠くなるほど）、カラム回路の各部においてグランド電圧ＧＮＤは上昇する。例えば、カラム回路の端の列では電源電圧ＶＤＤが３．３［Ｖ］、グランド電圧ＧＮＤが０［Ｖ］であっても、カラム回路の中央の列では電源電圧ＶＤＤが２．７［Ｖ］、グランド電圧ＧＮＤが０．６［Ｖ］程度になる場合がある。
ＡＤ変換期間中（例えば、全画素で略一定となるリセットレベルのＡＤ変換期間中）に全列の比較部１０３１からの比較信号ＣＯが略同時に反転することにより機能回路が略同時に動作を開始する（イネーブル状態になる）場合がある。機能回路を構成する論理回路の状態が変化するとき、その論理回路を貫通する電流が流れる。この場合、全列の機能回路内で過渡的な電流が略同時に流れる。
カラム回路の特に中央列付近では、この過渡的な電流と配線抵抗とによる電源およびグランドの過渡的なバウンスが発生する。例えば、バウンスは、電源電圧ＶＤＤ＝２．７［Ｖ］およびグランド電圧ＧＮＤ＝０．３［Ｖ］を中心とした過渡的な電圧のリンギングである。過渡的な電流の値が大きいため、電源およびグランドのバウンスが発生しやすい。このため、機能回路の誤動作が発生する可能性がある。この結果、ＡＤ変換精度が低下する可能性がある。
例えば、反転遅延回路ＤＬＹに用いられる論理回路すなわちインバータ回路が信号に与える遅延時間は、電源電圧とグランド電圧との差に大きく依存する。カラム回路の中央列付近の反転遅延回路ＤＬＹでは、電源およびグランドのバウンスに応じてインバータ回路の遅延時間が変化する。これによって、ラッチタイミングである第３のタイミングが変化する。
複数のインバータ回路が接続された反転遅延回路ＤＬＹでは、電源およびグランドの電圧（バウンスの大きさ）の変化に応じて各インバータ回路の遅延時間が変化するとともに、各インバータ回路の遅延時間が累積する。これによって、反転遅延回路ＤＬＹの遅延時間が大きく変化する。このため、ラッチ回路Ｌ＿０〜Ｌ＿７が位相信号ＣＫ［０］〜ＣＫ［７］の論理状態を正確にラッチできない可能性がある。この現象は、多数の比較部１０３１からの比較信号ＣＯが略同時に変化する場合に発生しやすい。この結果、ＡＤ変換精度が低下する可能性がある。
本発明は、ＡＤ変換精度の低下を抑制することができる撮像装置および撮像システムを提供する。
本発明の第１の態様によれば、撮像装置は、光電変換素子を有する複数の画素が行列状に配置された撮像部と、複数の前記画素の配列の１列または複数列毎に配置され、対応する列の前記画素から出力される画素信号に対応するデジタル信号を出力する列回路と、を有し、前記列回路は、複数の機能回路部と、一定の第１の電圧を供給する第１の電圧線と、前記第１の電圧よりも低く一定の第２の電圧を供給する第２の電圧線と、前記第１の電圧線および前記第２の電圧線と異なる電圧線であって一定の第３の電圧を供給する第３の電圧線と、前記第１の電圧線および前記第２の電圧線と異なる電圧線であって前記第３の電圧よりも低く一定の第４の電圧を供給する第４の電圧線と、前記第１の電圧線がドレインに電気的に接続され、前記第３の電圧線がゲートに電気的に接続されたＮＭＯＳトランジスタと、前記第２の電圧線がドレインに電気的に接続され、前記第４の電圧線がゲートに電気的に接続されたＰＭＯＳトランジスタと、を有し、複数の前記機能回路部の少なくとも１つは、第１の電源端子と第２の電源端子とを有する論理回路を有し、前記第１の電源端子は前記ＮＭＯＳトランジスタのソースに電気的に接続され、前記第２の電源端子は前記ＰＭＯＳトランジスタのソースに電気的に接続されている。
本発明の第２の態様によれば、撮像システムは、前記撮像装置を有する。
上記の各態様によれば、論理回路に対する電圧変化（バウンス）の影響を低減することが可能となる。このため、ＡＤ変換精度の低下を抑制することができる。
本発明の第１の実施形態の撮像装置の構成を示すブロック図である。 本発明の第１の実施形態の比較遅延部の構成を示す回路図である。 本発明の第１の実施形態の比較遅延部の他の構成を示す回路図である。 本発明の第２の実施形態の比較遅延部の構成を示す回路図である。 本発明の第３の実施形態の比較遅延部の構成を示す回路図である。 本発明の第４の実施形態の比較遅延部の構成を示す回路図である。 本発明の第５の実施形態の比較遅延部の構成を示す回路図である。 本発明の第６の実施形態の比較遅延部の構成を示す回路図である。 本発明の第７の実施形態の比較遅延部の構成を示す回路図である。 本発明の第８の実施形態の比較遅延部の構成を示す回路図である。 本発明の第９の実施形態のラッチ部の構成を示す回路図である。 本発明の第１０の実施形態のカウント部の構成を示す回路図である。 本発明の第１１の実施形態の撮像装置の構成を示すブロック図である。 本発明の第１２の実施形態のデジタルカメラの構成を示すブロック図である。 第１の従来例のｔｄｃＳＳ型ＡＤ変換回路の構成の一部を示すブロック図である。 第１の従来例のｔｄｃＳＳ型ＡＤ変換回路の動作を示すタイミングチャートである。 第２の従来例のｔｄｃＳＳ型ＡＤ変換回路の構成の一部を示すブロック図である。 第２の従来例のｔｄｃＳＳ型ＡＤ変換回路の動作を示すタイミングチャートである。
図面を参照し、本発明の実施形態を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態の撮像装置１の構成の一例を示している。図１に示すように、撮像装置１は、撮像部２、垂直選択部１２、水平選択部１４、カラム処理部１５、出力部１７、クロック生成部１８、参照信号生成部１９、制御部２０を有する。
撮像部２は、行列状に配置された複数の単位画素３を有する。単位画素３は、入射される電磁波の大きさに応じた画素信号を生成する。単位画素３は、複数の単位画素３の配列の列毎に設けられた垂直信号線１３に画素信号を出力する。垂直選択部１２は、複数の単位画素３の配列の各行を選択する。クロック生成部１８は、互いに位相の異なる複数の位相信号を生成する。参照信号生成部１９は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。カラム処理部１５は、単位画素３から出力された画素信号をＡＤ変換する。水平選択部１４は、ＡＤ変換されたデジタルデータを水平信号線に読み出す。出力部１７は、水平選択部１４によって読み出されたデジタルデータを後段の回路に出力する。制御部２０は各部を制御する。
図１では、簡単のため４行×６列の単位画素３を有する撮像部２が示されている。単位画素３の配列の行数および列数は２以上の任意の自然数であればよい。現実には、撮像部２の各行や各列には、数十から数万の単位画素３が配置される。単位画素３は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子と、トランジスタ回路とを有する。
以下では、各部のより詳細な説明を行う。撮像部２では、単位画素３が４行６列分だけ２次元に配置されている。また、複数の単位画素３の配列の行毎に行制御線１１が配線されている。それぞれの行制御線１１の一端は、垂直選択部１２において各行に対応した出力に接続されている。垂直選択部１２は、シフトレジスタあるいはデコーダなどを有する。垂直選択部１２は、撮像部２の単位画素３の駆動の際、行制御線１１を介して撮像部２の行アドレスと行走査との制御を行う。複数の単位画素３の配列の列毎に垂直信号線１３が配置されている。
カラム処理部１５は、複数の列ＡＤ変換部１６（列回路）を有する。例えば、複数の列ＡＤ変換部１６は、複数の単位画素３の配列の列毎、すなわち垂直信号線１３毎に配置されている。列ＡＤ変換部１６は、撮像部２の各単位画素３から複数の単位画素３の配列の列毎に垂直信号線１３を介して読み出されるアナログの画素信号をデジタルデータに変換する。本例では、複数の単位画素３の配列の１列毎に１つの列ＡＤ変換部１６が配置されている。これは一例であり、複数の単位画素３の配列と列ＡＤ変換部１６との対応関係は、この関係に限定されない。例えば、複数の単位画素３の配列の複数の列に対して１つの列ＡＤ変換部１６が配置され、この１つの列ＡＤ変換部１６を複数の列間で時分割により使用することも可能である。カラム処理部１５と、出力部１７と、クロック生成部１８と、参照信号生成部１９とは、選択された行の単位画素３から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ−デジタル変換手段（ＡＤ変換回路）を構成している。
クロック生成部１８は、複数の遅延ユニット（反転素子）が環状に接続された円環遅延回路であって対称発振回路であるＶＣＯ（＝Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１００を有する。ＶＣＯ１００は、各遅延ユニットから、それぞれ一定の位相差を有する複数の位相信号を出力する。出力される位相信号の数が２のべき乗となる非対称発振回路等をクロック生成部１８に用いても構わない。クロック生成部１８として円環遅延回路が好適である。しかし、それに限らない。
例えば、参照信号生成部１９は、積分回路を有する。参照信号生成部１９は、制御部２０による制御に従って、時間の経過に応じてレベルが傾斜状に変化する参照信号、いわゆるランプ波を生成する。参照信号生成部１９は、参照信号線を介してカラム処理部１５の列ＡＤ変換部１６に参照信号を供給する。参照信号生成部１９は、積分回路を用いた回路に限られない。参照信号生成部１９にＤＡＣ回路を用いても構わない。ＤＡＣ回路を用いてデジタル的にランプ波が生成される場合、ランプ波がより細かいステップを有する、あるいはランプ波がそれと同等の性質を有することが望ましい。
水平選択部１４は、シフトレジスタあるいはデコーダなどを有する。水平選択部１４は、カラム処理部１５の列ＡＤ変換部１６の列アドレスと列走査との制御を行う。この水平選択部１４による制御に従って、列ＡＤ変換部１６によってＡＤ変換されたデジタルデータは順に水平信号線を介して出力部１７に読み出される。
制御部２０は、ＴＧ（＝Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）の機能ブロックと、このＴＧと通信を行うための機能ブロックとを有する。ＴＧは、垂直選択部１２、クロック生成部１８、参照信号生成部１９、水平選択部１４、カラム処理部１５、出力部１７などの各部の動作に必要なクロックと、所定タイミングを示すためのパルス信号とを供給する。
出力部１７は、２進化されたデジタルデータを出力する。出力部１７はバッファリング機能を有する。また、出力部１７は、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。さらに、出力部１７がｎビットパラレルのデジタルデータをシリアルデータに変換し、シリアルデータを出力してもよい。
次に、列ＡＤ変換部１６の構成について説明する。列ＡＤ変換部１６は、単位画素３から読み出されるアナログの画素信号を参照信号生成部１９からの参照信号と比較することにより、画素信号の大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。列ＡＤ変換部１６は、このパルス信号のパルス幅の期間に対応したデジタルデータを生成することによってＡＤ変換を行う。
列ＡＤ変換部１６の構成の詳細について説明する。列ＡＤ変換部１６は複数の単位画素３の配列の列毎に配置されている。図１では６つの列ＡＤ変換部１６が配置されている。各列の列ＡＤ変換部１６は同一である。列ＡＤ変換部１６は、複数の機能回路部を有する。列ＡＤ変換部１６が有する複数の機能回路部は、比較部３１（第１の機能回路部）、ラッチ制御部３２（第４の機能回路部）、比較遅延部３３（第３の機能回路部）、ラッチ部３４（第２の機能回路部）、カウント部３５である。
比較部３１は、複数の単位画素３の配列の列に対応して配置されている。前述したように、複数の単位画素３の配列の複数の列に対して１つの列ＡＤ変換部１６が配置されていてもよい。このため、複数の単位画素３の配列の複数の列に対して１つの比較部３１が配置されていてもよい。つまり、複数の単位画素３の配列の１列毎または複数列毎に比較部３１が配置される。
比較部３１は、撮像部２の単位画素３から垂直信号線１３を介して出力されるアナログの画素信号に応じた信号電圧と、参照信号生成部１９から供給される参照信号のランプ電圧とを比較する。これによって、比較部３１は、画素信号の大きさを、時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部３１が出力する比較信号は、例えばランプ電圧が信号電圧よりも大きいときにはＨｉｇｈレベル（Ｈレベル）になり、ランプ電圧が信号電圧以下のときにはＬｏｗレベル（Ｌレベル）になる。
比較部３１は、単位画素３から出力される画素信号と参照信号とを比較する処理（比較処理）を第１のタイミングで開始する。また、比較部３１は、参照信号が画素信号に対して所定の条件を満たした第２のタイミングで比較処理を終了する。本例では、第２のタイミングは、参照信号と画素信号との電圧が略一致したタイミングである。比較部３１が比較処理を終了するタイミングで比較部３１からの比較信号が反転する。したがって、比較部３１は、画素信号と参照信号とを比較し、参照信号が画素信号に対して所定の条件を満たしたタイミングで比較信号を出力する。
ラッチ制御部３２、比較遅延部３３、ラッチ部３４、カウント部３５は、比較部３１に対応して配置されている。ラッチ部３４は、複数のラッチ回路Ｌ＿０〜Ｌ＿７を有する。複数のラッチ回路Ｌ＿０〜Ｌ＿７は、クロック生成部１８から出力された複数の位相信号の論理状態をラッチ（保持／記憶）する。したがって、ラッチ部３４は、複数の位相信号の論理状態をラッチする。ラッチ部３４がラッチした複数の位相信号の論理状態に基づいて出力部１７でエンコードが行われる。これによって、デジタルデータを構成する下位ビットのデータ（下位データ）が得られる。
ラッチ制御部３２は、ラッチ部３４の動作を制御するための制御信号を生成する。ラッチ制御部３２は、比較遅延部３３を有する。比較遅延部３３は、比較部３１からの比較信号を所定の時間だけ遅延させることにより遅延比較信号を生成する。第１の電圧ＶＤＤ１と、第２の電圧ＧＮＤ１と、第３の電圧ＶＤＤ２と、第４の電圧ＧＮＤ２とが比較遅延部３３に供給される。これらの電圧については後述する。
ラッチ制御部３２は、比較部３１からの比較信号が反転した第２のタイミングでラッチ部３４を有効にする。第２のタイミングの後、ラッチ制御部３２は、比較遅延部３３からの遅延比較信号に基づく第３のタイミングでラッチ部３４にラッチを実行させる。つまり、ラッチ制御部３２は、反転した比較信号に基づくタイミングでラッチ部３４を有効にし、その比較信号に対応した遅延比較信号に基づくタイミングでラッチ部３４にラッチを実行させる。
カウント部３５は、クロック生成部１８から出力される位相信号（本例では位相信号ＣＫ［７］）に基づいてカウントを行う。カウント部３５がカウントを行うことによって、デジタルデータを構成する上位ビットのデータ（上位データ）が得られる。
ラッチ部３４にラッチされる複数の位相信号ＣＫ［０］〜ＣＫ［７］の論理状態に応じた信号は、例えば８ビットのデータを構成する。また、カウント部３５のカウント値に応じた信号は、例えば１０ビットのデータを構成する。１０ビットは一例であって、１０ビット未満のビット数（例えば、８ビット）や１０ビットを超えるビット数（例えば、１２ビット）などであっても構わない。
次に、本例の動作について説明する。ここでは、単位画素３の具体的な動作については説明を省略する。周知のように単位画素３ではリセットレベルと信号レベルとが出力される。
ＡＤ変換は、以下のようにして行われる。例えば、所定の傾きで下降する参照信号と、画素信号との各電圧が比較される。この比較が開始された第１のタイミングから、参照信号の電圧（ランプ電圧）と画素信号の電圧とが第２のタイミングで一致した後、さらに所定時間が経過した第３のタイミングまでの期間の長さが計測される。この計測は、カウント部３５のカウント値と、ラッチ部３４にラッチされた複数の位相信号ＣＫ［０］〜ＣＫ［７］の論理状態とに基づく。これによって、画素信号の大きさに対応したデジタルデータが得られる。
本例では、単位画素３から読み出されたリセットレベルと信号レベルとのそれぞれに対して、上記のＡＤ変換が行われる。具体的には、選択された行の単位画素３から、１回目の読出し動作により、画素信号の雑音を含むリセットレベルが読み出され、ＡＤ変換が行われる。続いて、２回目の読出し動作により、単位画素３に入射された電磁波に応じた信号レベルが読み出され、ＡＤ変換が行われる。その後、リセットレベルと信号レベルとの減算（ＣＤＳ処理）をデジタル的に行うことにより、信号成分に応じたデジタルデータが得られる。１回目の読出し動作で信号レベルを読み出してＡＤ変換し、その後の２回目の読出し動作でリセットレベルを読み出してＡＤ変換しても構わない。また、これに限る必要もない。
（１回目の読出し）
複数の単位画素３の配列における任意の行の単位画素３から垂直信号線１３に出力された画素信号（リセットレベル）が安定した後、制御部２０は、参照信号生成部１９に対して、参照信号生成の制御データを供給する。これによって、参照信号生成部１９は、波形が全体として時間的にランプ状に変化する参照信号を出力する。参照信号は、比較部３１の第１の入力端子に与えられる。画素信号は、比較部３１の第２の入力端子に与えられる。比較部３１は、この参照信号と画素信号とを比較する。ラッチ制御部３２は、比較部３１により比較が開始されたタイミング（第１のタイミング）でラッチ部３４のラッチ回路Ｌ＿７をイネーブル（有効、トグル）状態とする。また、カウント部３５は、クロック生成部１８からの位相信号ＣＫ［７］をカウントクロックとしてカウントを行う。
比較部３１は、参照信号生成部１９から与えられる参照信号と、画素信号とを比較し、双方の電圧が略一致したとき（第２のタイミング）に、比較信号を反転させる。比較部３１からの比較信号が反転したとき、ラッチ制御部３２はラッチ部３４のラッチ回路Ｌ＿０〜Ｌ＿６をイネーブル状態とする。
比較部３１からの比較信号が反転した後、ラッチ制御部３２からの制御信号が反転したとき（第３のタイミング）、ラッチ部３４のラッチ回路Ｌ＿０〜Ｌ＿７がディスエーブル（無効、ホールド）状態となる。これによって、ラッチ部３４のラッチ回路Ｌ＿０〜Ｌ＿７は、クロック生成部１８からの複数の位相信号ＣＫ［０］〜ＣＫ［７］の論理状態をラッチする。同時に、カウント部３５は、カウント値をラッチする。これによって、リセットレベルに応じたデジタルデータが得られる。制御部２０は、所定の期間が経過すると、参照信号生成部１９への制御データの供給と、クロック生成部１８からの位相信号の出力とを停止する。これによって、参照信号生成部１９は、参照信号の生成を停止する。
（２回目の読出し）
複数の単位画素３の配列における任意の行の単位画素３から垂直信号線１３に出力された画素信号（信号レベル）が安定した後、制御部２０は、参照信号生成部１９に対して、参照信号生成の制御データを供給する。これによって、参照信号生成部１９は、波形が全体として時間的にランプ状に変化する参照信号を出力する。参照信号は、比較部３１の第１の入力端子に与えられる。画素信号は、比較部３１の第２の入力端子に与えられる。比較部３１は、この参照信号と画素信号とを比較する。ラッチ制御部３２は、比較部３１により比較が開始されたタイミング（第１のタイミング）でラッチ部３４のラッチ回路Ｌ＿７をイネーブル状態とする。また、カウント部３５は、クロック生成部１８からの位相信号ＣＫ［７］をカウントクロックとしてカウントを行う。
比較部３１は、参照信号生成部１９から与えられる参照信号と、画素信号とを比較し、双方の電圧が略一致したとき（第２のタイミング）に、比較信号を反転させる。比較部３１からの比較信号が反転したとき、ラッチ制御部３２はラッチ部３４のラッチ回路Ｌ＿０〜Ｌ＿６をイネーブル状態とする。
比較部３１からの比較信号が反転した後、ラッチ制御部３２からの制御信号が反転したとき（第３のタイミング）、ラッチ部３４のラッチ回路Ｌ＿０〜Ｌ＿７がディスエーブル状態となる。これによって、ラッチ部３４のラッチ回路Ｌ＿０〜Ｌ＿７は、クロック生成部１８からの複数の位相信号ＣＫ［０］〜ＣＫ［７］の論理状態をラッチする。同時に、カウント部３５は、カウント値をラッチする。これによって、信号レベルに応じたデジタルデータが得られる。制御部２０は、所定の期間が経過すると、参照信号生成部１９への制御データの供給と、クロック生成部１８からの位相信号の出力とを停止する。これによって、参照信号生成部１９は、参照信号の生成を停止する。
リセットレベルに応じたデジタルデータと、信号レベルに応じたデジタルデータとは、水平選択部１４により水平信号線を介して出力部１７に転送される。出力部１７が、デジタルデータに基づくエンコード処理および減算（ＣＤＳ処理）を行うことによって信号成分のデジタルデータが得られる。出力部１７がカラム処理部１５に内蔵されていても構わない。
次に、比較遅延部３３の構成の詳細について説明する。図２は、比較遅延部３３の構成の一例を示している。図２では、複数の単位画素３の配列の３列に対応する３つの比較遅延部３３が示されている。３つの比較遅延部３３は同一である。図２では、３つの比較遅延部３３のうち中央の比較遅延部３３のみの構成が示されている。便宜のため、他の２つの比較遅延部３３の構成は省略されている。
図２に示すように、比較遅延部３３は、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３、電圧線Ｌ９１，Ｌ９２，Ｌ９３，Ｌ９４を有する。電圧線Ｌ９１，Ｌ９２，Ｌ９３，Ｌ９４は、必ずしも必要ではない。
比較遅延部３３は、入力された信号を遅延させて出力する複数のインバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３を有する。インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３は、比較遅延部３３の論理回路である。インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３は直列に接続されている。インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３は、入力された信号を反転する。
インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３は、入力端子と出力端子とを有する。比較部３１からの比較信号ＣＯがインバータ回路ＩＮＶ１の入力端子に入力される。インバータ回路ＩＮＶ１の出力端子から出力された信号はインバータ回路ＩＮＶ２の入力端子に入力される。インバータ回路ＩＮＶ２の出力端子から出力された信号はインバータ回路ＩＮＶ３の入力端子に入力される。遅延比較信号ｘＣＯ＿Ｄがインバータ回路ＩＮＶ３の出力端子から出力される。図２では３つのインバータ回路が示されている。比較遅延部３３は１つまたは２つのインバータ回路を有していてもよいし、４つ以上のインバータ回路を有していてもよい。
インバータ回路ＩＮＶ１は、第１の電源端子Ｔｕ１と第２の電源端子Ｔｄ１とを有する。インバータ回路ＩＮＶ２は、第１の電源端子Ｔｕ２と第２の電源端子Ｔｄ２とを有する。インバータ回路ＩＮＶ３は、第１の電源端子Ｔｕ３と第２の電源端子Ｔｄ３とを有する。インバータ回路ＩＮＶ１の第１の電源端子Ｔｕ１は、ＮＭＯＳトランジスタＮ１のソースに電気的に接続されている。インバータ回路ＩＮＶ１の第２の電源端子Ｔｄ１は、ＰＭＯＳトランジスタＰ１のソースに電気的に接続されている。インバータ回路ＩＮＶ２の第１の電源端子Ｔｕ２は、ＮＭＯＳトランジスタＮ２のソースに電気的に接続されている。インバータ回路ＩＮＶ２の第２の電源端子Ｔｄ２は、ＰＭＯＳトランジスタＰ２のソースに電気的に接続されている。インバータ回路ＩＮＶ３の第１の電源端子Ｔｕ３は、ＮＭＯＳトランジスタＮ３のソースに電気的に接続されている。インバータ回路ＩＮＶ３の第２の電源端子Ｔｄ３は、ＰＭＯＳトランジスタＰ３のソースに電気的に接続されている。インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３の入力信号と出力信号との間の遅延時間は、第１の電源端子Ｔｕ１，Ｔｕ２，Ｔｕ３と第２の電源端子Ｔｄ１，Ｔｄ２，Ｔｄ３との各々に供給される電圧の差の大きさに応じて変化する。
第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３と、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３と、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３とは、水平方向（図２の横方向）に配置されている。電圧線Ｌ９１，Ｌ９２，Ｌ９３，Ｌ９４は、垂直方向（図２の縦方向）に配置されている。
ＮＭＯＳトランジスタＮ１のドレインは、第１の電圧線Ｌ１１に電気的に接続されている。ＮＭＯＳトランジスタＮ１のゲートは、第３の電圧線Ｌ３１に電気的に接続されている。ＮＭＯＳトランジスタＮ２のドレインは、第１の電圧線Ｌ１２に電気的に接続されている。ＮＭＯＳトランジスタＮ２のゲートは、第３の電圧線Ｌ３２に電気的に接続されている。ＮＭＯＳトランジスタＮ３のドレインは第１の電圧線Ｌ１３に電気的に接続されている。ＮＭＯＳトランジスタＮ３のゲートは第３の電圧線Ｌ３３に電気的に接続されている。
ＰＭＯＳトランジスタＰ１のドレインは、第２の電圧線Ｌ２１に電気的に接続されている。ＰＭＯＳトランジスタＰ１のゲートは、第４の電圧線Ｌ４１に電気的に接続されている。ＰＭＯＳトランジスタＰ２のドレインは、第２の電圧線Ｌ２２に電気的に接続されている。ＰＭＯＳトランジスタＰ２のゲートは、第４の電圧線Ｌ４２に電気的に接続されている。ＰＭＯＳトランジスタＰ３のドレインは、第２の電圧線Ｌ２３に電気的に接続されている。ＰＭＯＳトランジスタＰ３のゲートは、第４の電圧線Ｌ４３に電気的に接続されている。
第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３と第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３とは、複数の比較遅延部３３に対して共通に配置されている。本例では、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３と第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３とは、水平方向（図３の横方向）に並ぶ複数の比較遅延部３３を横切るように配置されている。また、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３と第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３とは、複数の比較遅延部３３の各々において電気的に分離されている。
第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３とは、複数の比較遅延部３３に対して共通に配置されている。本例では、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３とは、水平方向（図３の横方向）に並ぶ複数の比較遅延部３３を横切るように配置されている。また、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３とは複数の比較遅延部３３の各々において電気的に分離されている。
第１の電圧線Ｌ１２と第１の電圧線Ｌ１３とは、比較遅延部３３が配置されている領域の外側で第１の電圧線Ｌ１１に接続されている。第２の電圧線Ｌ２２と第２の電圧線Ｌ２３とは、比較遅延部３３が配置されている領域の外側で第２の電圧線Ｌ２１に接続されている。第３の電圧線Ｌ３２と第３の電圧線Ｌ３３とは、比較遅延部３３が配置されている領域の外側で第３の電圧線Ｌ３１に接続されている。第４の電圧線Ｌ４２と第４の電圧線Ｌ４３とは、比較遅延部３３が配置されている領域の外側で第４の電圧線Ｌ４１に接続されている。
比較遅延部３３が配置されている領域の外側で第１の電圧ＶＤＤ１が第１の電圧線Ｌ１１に与えられる。第１の電圧ＶＤＤ１は一定電圧である。例えば、第１の電圧ＶＤＤ１は、撮像装置１の外部から撮像装置１に入力される電源電圧である。したがって、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３はそれぞれ、一定の第１の電圧ＶＤＤ１をＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のドレインに供給する。
比較遅延部３３が配置されている領域の外側で第２の電圧ＧＮＤ１が第２の電圧線Ｌ２１に与えられる。第２の電圧ＧＮＤ１は、第１の電圧ＶＤＤ１よりも低い一定電圧である。例えば、第２の電圧ＧＮＤ１は、撮像装置１の外部から撮像装置１に入力されるグランド電圧である。したがって、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３はそれぞれ、第１の電圧ＶＤＤ１よりも低く一定の第２の電圧ＧＮＤ１をＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のドレインに供給する。また、第２の電圧ＧＮＤ１は、第３の電圧ＶＤＤ２よりも低い一定電圧である。
比較遅延部３３が配置されている領域の外側で第３の電圧ＶＤＤ２が第３の電圧線Ｌ３１に与えられる。第３の電圧ＶＤＤ２は一定電圧である。また、第３の電圧ＶＤＤ２は、第１の電圧ＶＤＤ１と同一である、または第１の電圧ＶＤＤ１と異なる。例えば、第３の電圧ＶＤＤ２は、撮像装置１の外部から撮像装置１に入力される電源電圧である。したがって、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３はそれぞれ、一定の第３の電圧ＶＤＤ２をＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のゲートに供給する。
比較遅延部３３が配置されている領域の外側で第４の電圧ＧＮＤ２が第４の電圧線Ｌ４１に与えられる。第４の電圧ＧＮＤ２は、第３の電圧ＶＤＤ２よりも低い一定電圧である。また、第４の電圧ＧＮＤ２は、第２の電圧ＧＮＤ１と同一である、または第２の電圧ＧＮＤ１と異なる。例えば、第４の電圧ＧＮＤ２は、撮像装置１の外部から撮像装置１に入力されるグランド電圧である。したがって、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３はそれぞれ、第３の電圧ＶＤＤ２よりも低く一定の第４の電圧ＧＮＤ２をＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のゲートに供給する。また、第４の電圧ＧＮＤ２は、第１の電圧ＶＤＤ１よりも低い一定電圧である。
電圧線Ｌ９１は第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３に接続されている。ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のドレインは電圧線Ｌ９１に共通に接続されている。電圧線Ｌ９２は第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３に接続されている。ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のドレインは電圧線Ｌ９２に共通に接続されている。電圧線Ｌ９３は第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３に接続されている。ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のゲートは電圧線Ｌ９３に共通に接続されている。電圧線Ｌ９４は第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３に接続されている。ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のゲートは電圧線Ｌ９４に共通に接続されている。
図２に示す各電圧線の配置は一例である。各電圧線の配置はこれに限らない。
次に、比較遅延部３３を構成するインバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３に対する電源およびグランドのバウンスの影響を低減する原理と、その効果とについて説明する。ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のドレイン電圧は第１の電圧ＶＤＤ１により決定される。また、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のチャネルポテンシャルは、ゲートに入力される第３の電圧ＶＤＤ２に応じて決定される。同様に、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のドレイン電圧は第２の電圧ＧＮＤ１により決定される。また、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のチャネルポテンシャルは、ゲートに入力される第４の電圧ＧＮＤ２に応じて決定される。
インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３の実質的な電源電圧は第１の電源端子Ｔｕ１，Ｔｕ２，Ｔｕ３の電圧すなわちＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のソース電圧である。ＮＭＯＳトランジスタのソース電圧はＮＭＯＳトランジスタのチャネルポテンシャルに応じて決定される。同様に、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３の実質的なグランド電圧は第２の電源端子Ｔｄ１，Ｔｄ２，Ｔｄ３の電圧すなわちＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のソース電圧である。ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のソース電圧はＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のチャネルポテンシャルに応じて決定される。つまり、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３の実質的な電源電圧とグランド電圧とは、第３の電圧ＶＤＤ２と第４の電圧ＧＮＤ２とに応じて決定される。したがって、第３の電圧ＶＤＤ２と第４の電圧ＧＮＤ２とを制御することにより、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３の実質的な電源電圧とグランド電圧とを制御することができる。
比較遅延部３３に入力された電流は、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３とＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３とを経由してインバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３に流れる。さらに、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３から出力された電流は、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３と第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３とを経由して比較遅延部３３から出力される。
比較部３１からの比較信号ＣＯが反転するとき、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３の状態の変化により、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３とＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３とに流れる電流が変化する。複数の単位画素３の配列の多くの列に対応する比較部３１からの比較信号ＣＯが略同時に反転する場合、上記の電流の変化が多くの列の比較遅延部３３で発生する。これによって、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のドレイン電圧とＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のドレイン電圧とが変化する。
例えば、一般的なＮＭＯＳトランジスタが飽和領域で動作しているとき、そのＮＭＯＳトランジスタのドレイン電流Ｉｄ，ｎは（１）式により表される。βｎは係数である。Ｖｇ，ｎは、ＮＭＯＳトランジスタのゲート電圧である。Ｖｓ，ｎは、ＮＭＯＳトランジスタのソース電圧である。Ｖｔｈ，ｎは、ＮＭＯＳトランジスタの閾値電圧である。
Figure 2016031066
例えば、一般的なＰＭＯＳトランジスタが飽和領域で動作しているとき、そのＰＭＯＳトランジスタのドレイン電流Ｉｄ，ｐは（２）式により表される。βｐは係数である。Ｖｓ，ｐは、ＰＭＯＳトランジスタのソース電圧である。Ｖｇ，ｐは、ＰＭＯＳトランジスタのゲート電圧である。Ｖｔｈ，ｐは、ＰＭＯＳトランジスタの閾値電圧である。
Figure 2016031066
（１）式はＮＭＯＳトランジスタのドレイン電圧を含まない。つまり、ＮＭＯＳトランジスタのドレイン電流に対するドレイン電圧の影響は非常に小さい。このため、ＮＭＯＳトランジスタのドレイン電圧がチャネルポテンシャルよりも大きい状態が維持されるという条件において、ＮＭＯＳトランジスタのドレイン電圧が過渡的に変化したとき、ＮＭＯＳトランジスタのドレイン電流はほぼ変化しない。この結果、ＮＭＯＳトランジスタのソース電圧に対するドレイン電圧の変化の影響は非常に小さい。つまり、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３の実質的な電源電圧に対する電源のバウンスの影響は非常に小さい。
同様に、（２）式はＰＭＯＳトランジスタのドレイン電圧を含まない。つまり、ＰＭＯＳトランジスタのドレイン電流に対するドレイン電圧の影響は非常に小さい。このため、ＰＭＯＳトランジスタのドレイン電圧がチャネルポテンシャルよりも小さい状態が維持されるという条件において、ＰＭＯＳトランジスタのドレイン電圧が過渡的に変化したとき、ＰＭＯＳトランジスタのドレイン電流はほぼ変化しない。この結果、ＰＭＯＳトランジスタのソース電圧に対するドレイン電圧の変化の影響は非常に小さい。つまり、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３の実質的なグランド電圧に対するグランドのバウンスの影響は非常に小さい。
したがって、多数の比較部３１からの比較信号ＣＯが略同時に変化した場合でも、電源およびグランドのバウンスが所定の電圧以下であれば、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３の電源電圧およびグランド電圧に対するバウンスの影響を非常に小さくすることができる。例えば、電源電圧が３．３［Ｖ］となるように比較遅延部３３を構成する場合、１．０［Ｖ］程度のバウンスに対して、遅延機能が維持され、かつバウンスの影響がほぼ除去されるように比較遅延部３３を構成することが可能である。
上記に加えて、実質的な電源電圧とグランド電圧との差が小さくなるように第３の電圧ＶＤＤ２と第４の電圧ＧＮＤ２とを制御してもよい。これによって、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３に流れる電流を低減することができる。この結果、電源およびグランドのバウンスを小さくすることができる。つまり、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３の電源電圧およびグランド電圧に対するバウンスの影響をより小さくすることができる。
（変形例）
図３は、比較遅延部３３の他の構成の一例である比較遅延部３３ａの構成を示している。図３では、複数の単位画素３の配列の３列に対応する３つの比較遅延部３３ａが示されている。３つの比較遅延部３３ａは同一である。図３では、３つの比較遅延部３３ａのうち中央の比較遅延部３３ａのみの構成が示されている。便宜のため、他の２つの比較遅延部３３ａの構成は省略されている。
図３に示すように、比較遅延部３３ａは、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１、第１の電圧線Ｌ１１、第２の電圧線Ｌ２１、第３の電圧線Ｌ３１、第４の電圧線Ｌ４１を有する。
図３に示す構成について、図２に示す構成と異なる点を説明する。図３に示す構成では、ＮＭＯＳトランジスタＮ２，Ｎ３、ＰＭＯＳトランジスタＰ２，Ｐ３、第１の電圧線Ｌ１２，Ｌ１３、第２の電圧線Ｌ２２，Ｌ２３、第３の電圧線Ｌ３２，Ｌ３３、第４の電圧線Ｌ４２，Ｌ４３、電圧線Ｌ９１，Ｌ９２，Ｌ９３，Ｌ９４が配置されていない。
インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３の第１の電源端子Ｔｕ１，Ｔｕ２，Ｔｕ３は、ＮＭＯＳトランジスタＮ１のソースに共通に電気的に接続されている。インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３の第２の電源端子Ｔｄ１，Ｔｄ２，Ｔｄ３は、ＰＭＯＳトランジスタＰ１のソースに共通に電気的に接続されている。図２に示す構成では、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３とＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３とは、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３の各々に対応して配置されている。しかし、図３に示す構成では、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１とは、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３のうちの２つ以上（図３では３つ）に対応して配置されている。つまり、インバータ回路の数とＮＭＯＳトランジスタの数とが同一でなくてもよい。また、インバータ回路の数とＰＭＯＳトランジスタの数とが同一でなくてもよい。
上記以外の点については、図３に示す構成は図２に示す構成と略同一である。
撮像装置１において、垂直選択部１２、水平選択部１４、出力部１７、制御部２０は、ｔｄｃＳＳ型ＡＤ変換回路の特徴的な構成ではない。また、これらの構成は、第１の実施形態の特徴的な効果を得るために必須ではない。また、クロック生成部１８と参照信号生成部１９とは、第１の実施形態の特徴的な効果を得るための構成ではない。また、カウント部３５は、第１の実施形態の特徴的な効果を得るために必須ではない。
第１の実施形態によれば、行列状に配置された複数の画素（単位画素３）を有し、複数の画素は光電変換素子を有する撮像部２と、複数の画素の配列の１列または複数列毎に配置され、対応する列の画素から出力される画素信号に対応するデジタル信号を出力する列回路（列ＡＤ変換部１６）と、を有する撮像装置１が構成される。撮像装置１において、列回路は、複数の機能回路部（比較部３１、ラッチ制御部３２、比較遅延部３３，３３ａ、ラッチ部３４）と、一定の第１の電圧ＶＤＤ１を供給する第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３と、第１の電圧ＶＤＤ１よりも低く一定の第２の電圧ＧＮＤ１を供給する第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３および第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と異なる電圧線であって一定の第３の電圧ＶＤＤ２を供給する第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３と、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３および第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と異なる電圧線であって第３の電圧ＶＤＤ２よりも低く一定の第４の電圧ＧＮＤ２を供給する第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３と、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３がドレインに電気的に接続され、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３がゲートに電気的に接続されたＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３と、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３がドレインに電気的に接続され、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３がゲートに電気的に接続されたＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３と、を有する。複数の機能回路部の少なくとも１つは、第１の電源端子Ｔｕ１，Ｔｕ２，Ｔｕ３と第２の電源端子Ｔｄ１，Ｔｄ２，Ｔｄ３とを有する論理回路（インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３）を有する。第１の電源端子Ｔｕ１，Ｔｕ２，Ｔｕ３はＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のソースに電気的に接続され、第２の電源端子Ｔｄ１，Ｔｄ２，Ｔｄ３はＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のソースに電気的に接続されている。
第１の実施形態では、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３に対する電圧変化（バウンス）の影響を低減することが可能となる。このため、ＡＤ変換精度の低下を抑制することができる。この結果、画質の劣化を抑制することができる。
比較遅延部３３の構成は、図２に示す構成と図３に示す構成とのどちらであってもよい。このため、レイアウトの自由度が向上する。
（第２の実施形態）
図４は、本発明の第２の実施形態の撮像装置１における比較遅延部３３の他の構成の一例である比較遅延部３３ｂの構成を示している。図４では、複数の単位画素３の配列の３列に対応する３つの比較遅延部３３ｂが示されている。３つの比較遅延部３３ｂは同一である。図４では、３つの比較遅延部３３ｂのうち中央の比較遅延部３３ｂのみの構成が示されている。便宜のため、他の２つの比較遅延部３３ｂの構成は省略されている。
図４に示すように、比較遅延部３３ｂは、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３、電圧線Ｌ９１，Ｌ９２，Ｌ９３，Ｌ９４を有する。
図４に示す構成について、図２に示す構成と異なる点を説明する。比較遅延部３３ｂが配置されている領域の外側で第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３と第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３とが接続されている。このため、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３によって供給される第１の電圧と、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３によって供給される第３の電圧とは同一である。本例では、第１の電圧ＶＤＤ１が第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３と第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３とによって供給される。
比較遅延部３３ｂが配置されている領域の外側で第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３とが接続されている。このため、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３によって供給される第２の電圧と、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３によって供給される第４の電圧とは同一である。本例では、第２の電圧ＧＮＤ１が第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３とによって供給される。
上記以外の点については、図４に示す構成は図２に示す構成と略同一である。
図４に示す構成では、図２に示す構成と同様に、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３と第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３とは、複数の比較遅延部３３ｂに対して共通に配置されている。本例では、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３と第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３とは、水平方向（図４の横方向）に並ぶ複数の比較遅延部３３ｂを横切るように配置されている。また、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３と第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３とは、複数の比較遅延部３３ｂの各々において電気的に分離されている。
図４に示す構成では、図２に示す構成と同様に、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３とは、複数の比較遅延部３３ｂに対して共通に配置されている。本例では、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３とは、水平方向（図４の横方向）に並ぶ複数の比較遅延部３３ｂを横切るように配置されている。また、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３とは複数の比較遅延部３３ｂの各々において電気的に分離されている。
複数の比較遅延部３３ｂの各々は、複数の列ＡＤ変換部１６の各々に対応している。したがって、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３と第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３とは、複数の列ＡＤ変換部１６（列回路）に対して共通に配置されている。本例では、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３と第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３とは、水平方向（図４の横方向）に並ぶ複数の列ＡＤ変換部１６を横切るように配置されている。また、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３と第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３とは、複数の列ＡＤ変換部１６の各々において電気的に分離されている。
同様に、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３とは、複数の列ＡＤ変換部１６に対して共通に配置されている。本例では、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３とは、水平方向（図４の横方向）に並ぶ複数の列ＡＤ変換部１６を横切るように配置されている。また、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３とは複数の列ＡＤ変換部１６の各々において電気的に分離されている。
ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のドレイン電圧の変化がＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のゲートに伝わりにくくするため、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３は電圧源により近い位置で第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３に接続されることが望ましい。このため、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３は比較遅延部３３ｂが配置されている領域の外側で第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３に接続されている。
同様に、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のドレイン電圧の変化がＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のゲートに伝わりにくくするため、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３は電圧源により近い位置で第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３に接続されることが望ましい。このため、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３は比較遅延部３３ｂが配置されている領域の外側で第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３に接続されている。
第２の実施形態では、第１の実施形態よりも電源の数を低減することができる。
（第３の実施形態）
図５は、本発明の第３の実施形態の撮像装置１における比較遅延部３３の他の構成の一例である比較遅延部３３ｃの構成を示している。図５では、複数の単位画素３の配列の３列に対応する３つの比較遅延部３３ｃが示されている。３つの比較遅延部３３ｃは同一である。図５では、３つの比較遅延部３３ｃのうち中央の比較遅延部３３ｃのみの構成が示されている。便宜のため、他の２つの比較遅延部３３ｃの構成は省略されている。
図５に示すように、比較遅延部３３ｃは、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３、電圧線Ｌ９１，Ｌ９２，Ｌ９３，Ｌ９４を有する。
図５に示す構成について、図４に示す構成と異なる点を説明する。図５では、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３とＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３との各々の閾値電圧が調整されている。図５に示すように、第１の電圧ＶＤＤ１がＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のゲートに供給され、第２の電圧ＧＮＤ１がＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のゲートに供給される場合、各トランジスタの閾値電圧は以下のようになる。
例えば、図２に示す比較遅延部３３において、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３の閾値電圧が０．７［Ｖ］であり、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３の閾値電圧が−０．７［Ｖ］である場合を考える。例えば、図２に示す比較遅延部３３において、第１の電圧ＶＤＤ１が３．３［Ｖ］、第２の電圧ＧＮＤ１が０［Ｖ］、第３の電圧ＶＤＤ２が４［Ｖ］、第４の電圧ＧＮＤ２が−０．７［Ｖ］であり得る。
図２に示すＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のゲートに供給される電圧は４［Ｖ］であり、図５に示すＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のゲートに供給される電圧は３．３［Ｖ］である。図４と図５とでドレイン電流が同一であるためには、（１）式により、図５に示すＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３の閾値電圧は０［Ｖ］である。また、図２に示すＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のゲートに供給される電圧は−０．７［Ｖ］であり、図５に示すＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のゲートに供給される電圧は０［Ｖ］である。図４と図５とでドレイン電流が同一であるためには、（２）式により、図５に示すＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３の閾値電圧は０［Ｖ］である。
上記以外の点については、図５に示す構成は図４に示す構成と略同一である。
第３の実施形態では、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３とＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３との各々の閾値電圧を最適にすることにより、第１の実施形態における第３の電圧ＶＤＤ２と第４の電圧ＧＮＤ２とが不要となる。また、比較遅延部３３ｃの動作点を最適にすることができる。
（第４の実施形態）
図６は、本発明の第４の実施形態の撮像装置１における比較遅延部３３の他の構成の一例である比較遅延部３３ｄの構成を示している。図６では、複数の単位画素３の配列の３列に対応する３つの比較遅延部３３ｄが示されている。３つの比較遅延部３３ｄは同一である。図６では、３つの比較遅延部３３ｄのうち中央の比較遅延部３３ｄのみの構成が示されている。便宜のため、他の２つの比較遅延部３３ｄの構成は省略されている。
図６に示すように、比較遅延部３３ｄは、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、第１のスイッチ素子ＳＷ１、第２のスイッチ素子ＳＷ２、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３、電圧線Ｌ９１，Ｌ９２，Ｌ９３，Ｌ９４を有する。
図６に示す構成について、図２に示す構成と異なる点を説明する。図６では、第１のスイッチ素子ＳＷ１と第２のスイッチ素子ＳＷ２とが配置されている。第１のスイッチ素子ＳＷ１と第２のスイッチ素子ＳＷ２とは、第１の端子と第２の端子とを有する。第１のスイッチ素子ＳＷ１の第１の端子は比較部３１の出力端子に接続されている。比較部３１からの比較信号ＣＯが第１のスイッチ素子ＳＷ１の第１の端子に入力される。第１のスイッチ素子ＳＷ１の第２の端子はインバータ回路ＩＮＶ１の入力端子に接続されている。第２のスイッチ素子ＳＷ２の第１の端子は第１の電圧線Ｌ１１に接続されている。第１の電圧ＶＤＤ１が第２のスイッチ素子ＳＷ２の第１の端子に入力される。第２のスイッチ素子ＳＷ２の第２の端子はインバータ回路ＩＮＶ１の入力端子に接続されている。
第１の制御信号ＣＴＬ１が制御部２０から第１のスイッチ素子ＳＷ１に供給される。第１のスイッチ素子ＳＷ１のオンとオフとの切替は第１の制御信号ＣＴＬ１によって制御される。第２の制御信号ＣＴＬ２が制御部２０から第２のスイッチ素子ＳＷ２に供給される。第２のスイッチ素子ＳＷ２のオンとオフとの切替は第２の制御信号ＣＴＬ２によって制御される。
上記以外の点については、図６に示す構成は図２に示す構成と略同一である。
次に、比較遅延部３３ｄの動作について説明する。ＡＤ変換が行われる前の比較信号ＣＯがＬ状態であるときに、第１のスイッチ素子ＳＷ１がＯＦＦ状態に設定され、第２のスイッチ素子ＳＷ２がＯＮ状態に設定される。これによって、第１の電圧ＶＤＤ１がインバータ回路ＩＮＶ１の入力端子に入力される。つまり、インバータ回路ＩＮＶ１の入力端子の電圧がＨ状態になる。インバータ回路ＩＮＶ１の入力端子の電圧がＬ状態からＨ状態に変化することにより、後段のインバータ回路ＩＮＶ２，ＩＮＶ３の入力端子の電圧が順次変化する。
その後、第１のスイッチ素子ＳＷ１がＯＮ状態に設定され、第２のスイッチ素子ＳＷ２がＯＦＦ状態に設定される。これによって、第１の電圧ＶＤＤ１がインバータ回路ＩＮＶ１の入力端子から切り離される。このとき、比較信号ＣＯがＬ状態であるため、インバータ回路ＩＮＶ１の入力端子の電圧がＬ状態になる。インバータ回路ＩＮＶ１の入力端子の電圧がＨ状態からＬ状態に変化することにより、後段のインバータ回路ＩＮＶ２，ＩＮＶ３の入力端子の電圧が順次変化する。
上記のように比較遅延部３３ｄが動作することにより、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３の出力端子と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のソースと、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のソースとの各ノードの電圧がリフレッシュされる。つまり、各ノードの電圧が所定電圧となる。例えば、ＡＤ変換が行われる前の所定の期間に上記のように比較遅延部３３ｄの初期化が行われる。比較遅延部３３ｄの初期化が行われた後、ＡＤ変換が行われる。比較遅延部３３ｄの初期化を行う構成は、図６に示す構成に限らない。
上記の各ノードには配線容量などの容量が付加される。ＡＤ変換の開始時の容量の電圧がＡＤ変換毎に異なる場合、容量の充電または放電に要する時間がＡＤ変換毎に異なる。このため、比較遅延部３３ｄの遅延時間がＡＤ変換毎にばらつく。
第４の実施形態では、比較遅延部３３ｄの初期化を行うことにより、比較遅延部３３ｄにおけるＡＤ変換前の各ノードの電圧を、どのＡＤ変換においても略同一にすることが可能となる。これによって、比較遅延部３３ｄの遅延時間のばらつきが発生しにくくすることができる。
（第５の実施形態）
図７は、本発明の第５の実施形態の撮像装置１における比較遅延部３３の他の構成の一例である比較遅延部３３ｅの構成を示している。図７では、複数の単位画素３の配列の３列に対応する３つの比較遅延部３３ｅが示されている。３つの比較遅延部３３ｅは同一である。図７では、３つの比較遅延部３３ｅのうち中央の比較遅延部３３ｅのみの構成が示されている。便宜のため、他の２つの比較遅延部３３ｅの構成は省略されている。
図７に示すように、比較遅延部３３ｅは、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、ＯＲ回路ＯＲ１、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３、電圧線Ｌ９１，Ｌ９２，Ｌ９３，Ｌ９４を有する。
図７に示す構成について、図２に示す構成と異なる点を説明する。図７では、ＯＲ回路ＯＲ１が配置されている。ＯＲ回路ＯＲ１は、第１の入力端子と、第２の入力端子と、出力端子とを有する。ＯＲ回路ＯＲ１の第１の入力端子は比較部３１の出力端子に接続されている。比較部３１からの比較信号ＣＯがＯＲ回路ＯＲ１の第１の入力端子に入力される。制御部２０からの第３の制御信号ＣＴＬ３がＯＲ回路ＯＲ１の第２の入力端子に入力される。第３の制御信号ＣＴＬ３は、Ｈ状態またはＬ状態の信号である。ＯＲ回路ＯＲ１の出力端子はインバータ回路ＩＮＶ１の入力端子に接続されている。ＯＲ回路ＯＲ１は、比較部３１からの比較信号ＣＯと第３の制御信号ＣＴＬ３との論理和（ＯＲ）をとった信号を出力する。
上記以外の点については、図７に示す構成は図２に示す構成と略同一である。
次に、比較遅延部３３ｅの動作について説明する。ＡＤ変換が行われる前の比較信号ＣＯがＬ状態であるときに、第３の制御信号ＣＴＬ３がＬ状態からＨ状態に変化し、その後、Ｌ状態に変化する。これによって、インバータ回路ＩＮＶ１の入力端子の電圧がＬ状態からＨ状態に変化し、その後、Ｌ状態に変化する。インバータ回路ＩＮＶ１の入力端子の電圧がこのように変化することにより、後段のインバータ回路ＩＮＶ２，ＩＮＶ３の入力端子の電圧が順次変化する。
上記のように比較遅延部３３ｅが動作することにより、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３の出力端子と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のソースと、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のソースとの各ノードの電圧がリフレッシュされる。つまり、各ノードの電圧が所定電圧となる。例えば、ＡＤ変換が行われる前の所定の期間に上記のように比較遅延部３３ｅの初期化が行われる。比較遅延部３３ｅの初期化が行われた後、ＡＤ変換が行われる。比較遅延部３３ｅの初期化を行う構成は、図７に示す構成に限らない。
第５の実施形態では、比較遅延部３３ｅの初期化を行うことにより、比較遅延部３３ｅにおけるＡＤ変換前の各ノードの電圧を、どのＡＤ変換においても略同一にすることが可能となる。これによって、比較遅延部３３ｅの遅延時間のばらつきが発生しにくくすることができる。
（第６の実施形態）
図８は、本発明の第６の実施形態の撮像装置１における比較遅延部３３の他の構成の一例である比較遅延部３３ｆの構成を示している。図８では、複数の単位画素３の配列の３列に対応する３つの比較遅延部３３ｆが示されている。３つの比較遅延部３３ｆは同一である。図８では、３つの比較遅延部３３ｆのうち中央の比較遅延部３３ｆのみの構成が示されている。便宜のため、他の２つの比較遅延部３３ｆの構成は省略されている。
図８に示すように、比較遅延部３３ｆは、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３、第５の電圧線Ｌ５１，Ｌ５２，Ｌ５３、第６の電圧線Ｌ６１，Ｌ６２，Ｌ６３、電圧線Ｌ９１，Ｌ９２を有する。
図８に示す構成について、図４に示す構成と異なる点を説明する。図８では、第５の電圧線Ｌ５１，Ｌ５２，Ｌ５３と、第６の電圧線Ｌ６１，Ｌ６２，Ｌ６３とが配置されている。第５の電圧線Ｌ５１，Ｌ５２，Ｌ５３と、第６の電圧線Ｌ６１，Ｌ６２，Ｌ６３とは、水平方向（図８の横方向）に配置されている。ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のバックゲートは第５の電圧線Ｌ５１，Ｌ５２，Ｌ５３に電気的に接続されている。ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のバックゲートは第６の電圧線Ｌ６１，Ｌ６２，Ｌ６３に電気的に接続されている。
第５の電圧線Ｌ５１，Ｌ５２，Ｌ５３と、第６の電圧線Ｌ６１，Ｌ６２，Ｌ６３とは、複数の比較遅延部３３ｆに対して共通に配置されている。本例では、第５の電圧線Ｌ５１，Ｌ５２，Ｌ５３と、第６の電圧線Ｌ６１，Ｌ６２，Ｌ６３とは、水平方向（図８の横方向）に並ぶ複数の比較遅延部３３ｆを横切るように配置されている。第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３と、第６の電圧線Ｌ６１，Ｌ６２，Ｌ６３とは、複数の比較遅延部３３ｆの各々において電気的に分離されている。また、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３と、第６の電圧線Ｌ６１，Ｌ６２，Ｌ６３とは、複数の比較遅延部３３ｆの各々において電気的に分離されている。同様に、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３と第５の電圧線Ｌ５１，Ｌ５２，Ｌ５３とは、複数の比較遅延部３３ｆの各々において電気的に分離されている。また、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３と第５の電圧線Ｌ５１，Ｌ５２，Ｌ５３とは、複数の比較遅延部３３ｆの各々において電気的に分離されている。
比較遅延部３３ｆが配置されている領域の外側で第５の電圧ＧＮＤ３が第５の電圧線Ｌ５１，Ｌ５２，Ｌ５３に与えられる。第５の電圧ＧＮＤ３は、第２の電圧ＧＮＤ１と異なる一定電圧である。したがって、第５の電圧線Ｌ５１，Ｌ５２，Ｌ５３はそれぞれ、第２の電圧ＧＮＤ１と異なる一定の第５の電圧ＧＮＤ３をＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のバックゲートに供給する。また、第５の電圧ＧＮＤ３は、第２の電圧ＧＮＤ１よりも高い一定電圧である。第５の電圧ＧＮＤ３と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のゲートに与えられる第１の電圧ＶＤＤ１との大小関係は特に限定されない。
比較遅延部３３ｆが配置されている領域の外側で第６の電圧ＶＤＤ３が第６の電圧線Ｌ６１，Ｌ６２，Ｌ６３に与えられる。第６の電圧ＶＤＤ３は、第１の電圧ＶＤＤ１と異なる一定電圧である。したがって、第６の電圧線Ｌ６１，Ｌ６２，Ｌ６３はそれぞれ、第１の電圧ＶＤＤ１と異なる一定の第６の電圧ＶＤＤ３をＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のバックゲートに供給する。また、第６の電圧ＶＤＤ３は、第１の電圧ＶＤＤ１よりも低い一定電圧である。また、第６の電圧ＶＤＤ３は、第５の電圧ＧＮＤ３よりも高い一定電圧である。第６の電圧ＶＤＤ３と、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のゲートに与えられる第２の電圧ＧＮＤ１との大小関係は特に限定されない。
図８では、第１の電圧ＶＤＤ１が第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３によって供給され、第２の電圧ＧＮＤ１が第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３によって供給される。図２に示す構成と同様に、第３の電圧ＶＤＤ２が第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３によって供給されてもよい。また、図２に示す構成と同様に、第４の電圧ＧＮＤ２が第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３によって供給されてもよい。
第６の実施形態では、第５の電圧ＧＮＤ３を制御することによって、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のバックゲートの電圧を制御することができる。つまり、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３の閾値電圧を制御することができる。また、第６の実施形態では、第６の電圧ＶＤＤ３を制御することによって、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のバックゲートの電圧を制御することができる。つまり、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３の閾値電圧を制御することができる。
図５に示す構成の製造工程では、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３とＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３との各トランジスタの閾値電圧を調整するために半導体プロセスの追加工程が必要である。しかし、図８に示す構成では、この工程が不要である。第５の電圧線Ｌ５１，Ｌ５２，Ｌ５３と、第６の電圧線Ｌ６１，Ｌ６２，Ｌ６３とは、他の電圧線が形成される工程と同じ工程で形成される。したがって、第５の電圧線Ｌ５１，Ｌ５２，Ｌ５３と、第６の電圧線Ｌ６１，Ｌ６２，Ｌ６３とを形成するための追加の工程は不要である。また、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のソースとバックゲートとを接続するための狭ピッチのウェルの分離が不要である。さらに、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のソースとバックゲートとを接続するための狭ピッチのウェルの分離が不要である。
（第７の実施形態）
図９は、本発明の第７の実施形態の撮像装置１における比較遅延部３３の他の構成の一例である比較遅延部３３ｇの構成を示している。図９では、複数の単位画素３の配列の３列に対応する３つの比較遅延部３３ｇが示されている。３つの比較遅延部３３ｇは同一である。図９では、３つの比較遅延部３３ｇのうち中央の比較遅延部３３ｇのみの構成が示されている。便宜のため、他の２つの比較遅延部３３ｇの構成は省略されている。
図９に示すように、比較遅延部３３ｇは、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、第１の容量Ｃｄ１，Ｃｄ２，Ｃｄ３、第２の容量Ｃｇ１，Ｃｇ２，Ｃｇ３、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３、電圧線Ｌ９１，Ｌ９２，Ｌ９３，Ｌ９４を有する。
図９に示す構成について、図２に示す構成と異なる点を説明する。図９では、第１の容量Ｃｄ１，Ｃｄ２，Ｃｄ３と第２の容量Ｃｇ１，Ｃｇ２，Ｃｇ３とが配置されている。第１の容量Ｃｄ１，Ｃｄ２，Ｃｄ３と第２の容量Ｃｇ１，Ｃｇ２，Ｃｇ３とは、第１の端子と第２の端子とを有する。第１の容量Ｃｄ１，Ｃｄ２，Ｃｄ３の第１の端子は第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３に接続されている。第１の容量Ｃｄ１，Ｃｄ２，Ｃｄ３の第２の端子は第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３に接続されている。つまり、第１の容量Ｃｄ１，Ｃｄ２，Ｃｄ３は、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３と第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３との間に接続されている。第２の容量Ｃｇ１，Ｃｇ２，Ｃｇ３の第１の端子は第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３に接続されている。第２の容量Ｃｇ１，Ｃｇ２，Ｃｇ３の第２の端子は第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３に接続されている。つまり、第２の容量Ｃｇ１，Ｃｇ２，Ｃｇ３は、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３と第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３との間に接続されている。
第７の実施形態では、各電圧線に重畳するノイズを抑制することができる。
（第８の実施形態）
図１０は、本発明の第８の実施形態の撮像装置１における比較遅延部３３の他の構成の一例である比較遅延部３３ｈの構成を示している。図１０では、複数の単位画素３の配列の３列に対応する３つの比較遅延部３３ｈが示されている。３つの比較遅延部３３ｈは同一である。図１０では、３つの比較遅延部３３ｈのうち中央の比較遅延部３３ｈのみの構成が示されている。便宜のため、他の２つの比較遅延部３３ｈの構成は省略されている。
図１０に示すように、比較遅延部３３ｈは、インバータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、第３の容量Ｃｂ１，Ｃｂ２，Ｃｂ３、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３、電圧線Ｌ９１，Ｌ９２，Ｌ９３，Ｌ９４を有する。
図１０に示す構成について、図８に示す構成と異なる点を説明する。図１０では、第３の容量Ｃｂ１，Ｃｂ２，Ｃｂ３が配置されている。第３の容量Ｃｂ１，Ｃｂ２，Ｃｂ３は、第１の端子と第２の端子とを有する。第３の容量Ｃｂ１，Ｃｂ２，Ｃｂ３の第１の端子は第５の電圧線Ｌ５１，Ｌ５２，Ｌ５３に接続されている。第３の容量Ｃｂ１，Ｃｂ２，Ｃｂ３の第２の端子は第６の電圧線Ｌ６１，Ｌ６２，Ｌ６３に接続されている。つまり、第３の容量Ｃｂ１，Ｃｂ２，Ｃｂ３は、第５の電圧線Ｌ５１，Ｌ５２，Ｌ５３と第６の電圧線Ｌ６１，Ｌ６２，Ｌ６３との間に接続されている。
第８の実施形態では、第５の電圧線Ｌ５１，Ｌ５２，Ｌ５３と第６の電圧線Ｌ６１，Ｌ６２，Ｌ６３とに重畳するノイズを抑制することができる。
（第９の実施形態）
図１１は、本発明の第９の実施形態の撮像装置１におけるラッチ部３４の構成の一例を示している。図１１では、複数の単位画素３の配列の３列に対応する３つのラッチ部３４が示されている。３つのラッチ部３４は同一である。図１１では、３つのラッチ部３４のうち中央のラッチ部３４のみの構成が示されている。便宜のため、他の２つのラッチ部３４の構成は省略されている。
図１１に示すように、ラッチ部３４は、ラッチ回路Ｌ＿０，Ｌ＿１，Ｌ＿２、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３、電圧線Ｌ９１，Ｌ９２，Ｌ９３，Ｌ９４を有する。
ラッチ部３４は、複数の位相信号の論理状態をラッチする複数のラッチ回路Ｌ＿０，・・・，Ｌ＿７を有する。ラッチ回路Ｌ＿０，・・・，Ｌ＿７によってラッチされた論理状態は、Ｈ状態またはＬ状態の信号である。この構成によって、ラッチ部３４は、画素信号に対応するデジタル信号をラッチする。ラッチ回路Ｌ＿０，・・・，Ｌ＿７は、ラッチ部３４の論理回路である。便宜のため、ラッチ回路Ｌ＿３〜Ｌ＿７は省略されている。
ラッチ回路Ｌ＿０，Ｌ＿１，・・・，Ｌ＿７は、制御信号入力端子と、クロック入力端子と、出力端子とを有する。ラッチ制御部３２からの制御信号Ｈｏｌｄ＿Ｌがラッチ回路Ｌ＿０〜Ｌ＿６の制御信号入力端子に入力される。例えば、制御信号Ｈｏｌｄ＿Ｌは、比較部３１からの比較信号ＣＯと比較遅延部３３からの遅延比較信号ｘＣＯ＿Ｄとの論理積（ＡＮＤ）をとった信号である。また、遅延比較信号ｘＣＯ＿Ｄと制御部２０からの制御信号Ｅｎａｂｌｅとの論理積（ＡＮＤ）をとった制御信号が、図示されていないラッチ回路Ｌ＿７の制御信号入力端子に入力される。クロック生成部１８のＶＣＯ１００からの位相信号ＣＫ［０］〜ＣＫ［７］がラッチ回路Ｌ＿０〜Ｌ＿７のクロック入力端子に入力される。ラッチ回路Ｌ＿０〜Ｌ＿７にラッチされた位相信号ＣＫ［０］〜ＣＫ［７］の論理状態に基づく信号がラッチ回路Ｌ＿０〜Ｌ＿７の出力端子から出力される。ラッチ回路Ｌ＿０〜Ｌ＿７から出力された信号は、出力信号ＯＵＴとしてラッチ部３４から出力される。
ラッチ回路Ｌ＿０は、第１の電源端子Ｔｕ１と第２の電源端子Ｔｄ１とを有する。ラッチ回路Ｌ＿１は、第１の電源端子Ｔｕ２と第２の電源端子Ｔｄ２とを有する。ラッチ回路Ｌ＿２は、第１の電源端子Ｔｕ３と第２の電源端子Ｔｄ３とを有する。第１の電源端子Ｔｕ１，Ｔｕ２，Ｔｕ３とＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３との接続関係は、比較遅延部３３における接続関係と略同一である。第２の電源端子Ｔｄ１，Ｔｄ２，Ｔｄ３とＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３との接続関係は、比較遅延部３３における接続関係と略同一である。
上記以外の部分は、比較遅延部３３において対応する部分と略同一である。また、図１１に示されていない、ラッチ回路Ｌ＿３〜Ｌ＿７に関する構成は、ラッチ回路Ｌ＿０〜Ｌ＿２に関する構成と略同一である。
第１から第８の実施形態で説明した事項は、図１１に示すラッチ部３４に対して同様に適用可能である。第９の実施形態では、比較遅延部３３の構成は、図２に示す構成でなくてもよい。
第９の実施形態では、ラッチ回路Ｌ＿０〜Ｌ＿７に対する電圧変化（バウンス）の影響を低減することが可能となる。このため、ＡＤ変換精度の低下を抑制することができる。この結果、画質の劣化を抑制することができる。
（第１０の実施形態）
図１２は、本発明の第１０の実施形態の撮像装置１におけるカウント部３５の構成の一例を示している。図１２では、複数の単位画素３の配列の３列に対応する３つのカウント部３５が示されている。３つのカウント部３５は同一である。図１２では、３つのカウント部３５のうち中央のカウント部３５のみの構成が示されている。便宜のため、他の２つのカウント部３５の構成は省略されている。
図１２に示すように、カウント部３５は、カウンタ回路Ｃ０，Ｃ１，Ｃ２、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、第１の電圧線Ｌ１１，Ｌ１２，Ｌ１３、第２の電圧線Ｌ２１，Ｌ２２，Ｌ２３、第３の電圧線Ｌ３１，Ｌ３２，Ｌ３３、第４の電圧線Ｌ４１，Ｌ４２，Ｌ４３、電圧線Ｌ９１，Ｌ９２，Ｌ９３，Ｌ９４を有する。
カウント部３５は、所定の時間にパルス信号が通過した遅延回路の数に応じたカウントを行う複数のカウンタ回路Ｃ０，Ｃ１，Ｃ２を有する。所定の時間は、比較部３１が比較を開始する第１のタイミングから、ラッチ部３４がラッチを行う第３のタイミングまでの時間である。パルス信号は、クロック生成部１８を構成する複数の遅延ユニットを通過する信号である。遅延回路は、クロック生成部１８内の遅延ユニットである。カウンタ回路Ｃ０，Ｃ１，Ｃ２は、カウント部３５の論理回路である。カウンタ回路Ｃ０のカウント値が、デジタルデータを構成する上位データの最下位ビット（ＬＳＢ）に対応する。カウンタ回路Ｃ２のカウント値が、デジタルデータを構成する上位データの最上位ビット（ＭＳＢ）に対応する。
カウンタ回路Ｃ０，Ｃ１，Ｃ２は、入力端子と出力端子とを有する。ラッチ部３４のラッチ回路Ｌ＿７から出力された位相信号ＣＫ［７］が、入力信号ＩＮとしてカウンタ回路Ｃ０の入力端子に入力される。カウンタ回路Ｃ０の出力端子から出力された信号はカウンタ回路Ｃ１の入力端子に入力される。カウンタ回路Ｃ１の出力端子から出力された信号はカウンタ回路Ｃ２の入力端子に入力される。カウンタ回路Ｃ２の出力端子から出力された信号は、出力信号ＯＵＴとしてカウント部３５から出力される。図１２では３つのカウンタ回路が示されている。カウント部３５は１つまたは２つのカウンタ回路を有していてもよいし、４つ以上のカウンタ回路を有していてもよい。
カウンタ回路Ｃ０は、第１の電源端子Ｔｕ１と第２の電源端子Ｔｄ１とを有する。カウンタ回路Ｃ１は、第１の電源端子Ｔｕ２と第２の電源端子Ｔｄ２とを有する。カウンタ回路Ｃ２は、第１の電源端子Ｔｕ３と第２の電源端子Ｔｄ３とを有する。第１の電源端子Ｔｕ１，Ｔｕ２，Ｔｕ３とＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３との接続関係は、比較遅延部３３における接続関係と略同一である。第２の電源端子Ｔｄ１，Ｔｄ２，Ｔｄ３とＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３との接続関係は、比較遅延部３３における接続関係と略同一である。
上記以外の部分は、比較遅延部３３において対応する部分と略同一である。
第１から第８の実施形態で説明した事項は、図１２に示すカウント部３５に対して同様に適用可能である。
第１０の実施形態では、カウンタ回路Ｃ０，Ｃ１，Ｃ２に対する電圧変化（バウンス）の影響を低減することが可能となる。このため、ＡＤ変換精度の低下を抑制することができる。この結果、画質の劣化を抑制することができる。
（第１１の実施形態）
図１３は、本発明の第１１の実施形態の撮像装置１ａの一例を示している。図１３に示すように、撮像装置１ａは、撮像部２、垂直選択部１２、水平選択部１４、カラム処理部１５ａ、出力部１７、制御部２０を有する。
図１３に示す構成について、図１に示す構成と異なる点を説明する。図１３では、図１におけるカラム処理部１５がカラム処理部１５ａに変更される。カラム処理部１５ａは、複数の列ＡＤ変換部１６ａ（列回路）を有する。図１３では、図１における列ＡＤ変換部１６が列ＡＤ変換部１６ａに変更される。
列ＡＤ変換部１６ａの構成の詳細について説明する。列ＡＤ変換部１６ａは複数の単位画素３の配列の列毎に配置されている。図１３では６つの列ＡＤ変換部１６ａが配置されている。各列の列ＡＤ変換部１６ａは同一である。列ＡＤ変換部１６ａは、複数の機能回路部を有する。列ＡＤ変換部１６ａが有する複数の機能回路部は、Ｖ／Ｆ部４１、カウント部４２、メモリ４３である。
Ｖ／Ｆ部４１は、撮像部２の単位画素３から垂直信号線１３を介して出力されるアナログの画素信号の電圧を周波数に変換する。例えば、電圧制御発振器（ＶＣＯ）の制御電圧として画素信号の電圧を用いることにより、画素信号の電圧に応じた周波数を有する信号を得ることが可能である。カウント部４２は、Ｖ／Ｆ部４１から出力された信号をカウントクロックとして、制御部２０から出力されるパルスの幅をカウントする。第１の電圧ＶＤＤ１と、第２の電圧ＧＮＤ１と、第３の電圧ＶＤＤ２と、第４の電圧ＧＮＤ２とがカウント部４２に供給される。例えば、カウント部４２は、図１２に示すカウント部３５と同様に構成されている。メモリ４３は、カウント部４２のカウント値を保持する。
上記以外の構成は、図１に示す撮像装置１の構成と略同一である。
第１１の実施形態では、カウント部４２が有するカウンタ回路に対する電圧変化（バウンス）の影響を低減することが可能となる。このため、ＡＤ変換精度の低下を抑制することができる。この結果、画質の劣化を抑制することができる。
（第１２の実施形態）
図１４は、第１から第１０の実施形態のいずれか１つの撮像装置１または第１１の実施形態の撮像装置１ａを適用した撮像システムの一例であるデジタルカメラ２００の構成を示している。撮像システムは、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。図１４に示すデジタルカメラ２００は、レンズ部１０１、レンズ制御装置１０２、撮像装置１０３、駆動回路１０４、メモリ１０５、信号処理回路１０６、記録装置１０７、制御装置１０８、表示装置１０９を有する。
レンズ部１０１は、ズームレンズとフォーカスレンズとを有する。レンズ部１０１は、被写体からの光に基づく被写体像を撮像装置１０３の受光面に形成する。レンズ制御装置１０２は、レンズ部１０１のズーム、フォーカス、絞りなどを制御する。レンズ部１０１を介して取り込まれた光は撮像装置１０３の受光面で結像される。撮像装置１０３は、受光面に結像された被写体像をデジタルデータすなわち画像データに変換して出力する。撮像装置１０３の受光面には、複数の画素が行方向および列方向に２次元に配置されている。撮像装置１０３は、第１から第１０の実施形態のいずれか１つの撮像装置１または第１１の実施形態の撮像装置１ａである。
駆動回路１０４は、撮像装置１０３を駆動し、その動作を制御する。メモリ１０５は、画像データを一時的に記憶する。信号処理回路１０６は、撮像装置１０３から出力された画像データに対して、予め定められた処理を行う。信号処理回路１０６によって行われる処理は、画像データの各種の補正、画像データの圧縮などである。
記録装置１０７は、画像データの記録または読み出しを行うための半導体メモリなどを有する。記録装置１０７は、デジタルカメラ２００に対して着脱可能である。表示装置１０９は、動画像（ライブビュー画像）の表示、静止画像の表示、デジタルカメラ２００の状態の表示などを行う。
制御装置１０８は、デジタルカメラ２００全体の制御を行う。制御装置１０８の動作は、デジタルカメラ２００に内蔵されたＲＯＭに格納されているプログラムに規定されている。制御装置１０８は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。
第１２の実施形態によれば、第１から第１０の実施形態のいずれか１つの撮像装置１または第１１の実施形態の撮像装置１ａを有することを特徴とする撮像システム（デジタルカメラ２００）が構成される。
第１２の実施形態では、第１から第１１の実施形態と同様に、ＡＤ変換精度の低下を抑制することができる。この結果、画質の劣化を抑制することができる。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
本発明の各実施形態によれば、論理回路に対する電源およびグランドのバウンスの影響を低減することが可能となる。このため、ＡＤ変換精度の低下を抑制することができる。
１，１ａ，１０３ 撮像装置
２ 撮像部
３ 単位画素
１２ 垂直選択部
１４ 水平選択部
１５，１５ａ カラム処理部
１６，１６ａ 列ＡＤ変換部
１７ 出力部
１８ クロック生成部
１９ 参照信号生成部
２０ 制御部
３１，１０３１ 比較部
３２，１０３２ ラッチ制御部
３３，３３ａ，３３ｂ，３３ｃ，３３ｄ，３３ｅ，３３ｆ，３３ｇ，３３ｈ 比較遅延部
３４，１０３３ ラッチ部
３５，４２，１０３４ カウント部
４１ Ｖ／Ｆ部
４３，１０５ メモリ
１００ ＶＣＯ
１０１ レンズ部
１０２ レンズ制御装置
１０４ 駆動回路
１０６ 信号処理回路
１０７ 記録装置
１０８ 制御装置
１０９ 表示装置
２００ デジタルカメラ

Claims (9)

  1. 行列状に配置された複数の画素を有し、複数の前記画素は光電変換素子を有する撮像部と、
    複数の前記画素の配列の１列または複数列毎に配置され、対応する列の前記画素から出力される画素信号に対応するデジタル信号を出力する列回路と、
    を有し、
    前記列回路は、
    複数の機能回路部と、
    一定の第１の電圧を供給する第１の電圧線と、
    前記第１の電圧よりも低く一定の第２の電圧を供給する第２の電圧線と、
    前記第１の電圧線および前記第２の電圧線と異なる電圧線であって一定の第３の電圧を供給する第３の電圧線と、
    前記第１の電圧線および前記第２の電圧線と異なる電圧線であって前記第３の電圧よりも低く一定の第４の電圧を供給する第４の電圧線と、
    前記第１の電圧線がドレインに電気的に接続され、前記第３の電圧線がゲートに電気的に接続されたＮＭＯＳトランジスタと、
    前記第２の電圧線がドレインに電気的に接続され、前記第４の電圧線がゲートに電気的に接続されたＰＭＯＳトランジスタと、
    を有し、
    複数の前記機能回路部の少なくとも１つは、第１の電源端子と第２の電源端子とを有する論理回路を有し、
    前記第１の電源端子は前記ＮＭＯＳトランジスタのソースに電気的に接続され、前記第２の電源端子は前記ＰＭＯＳトランジスタのソースに電気的に接続されている
    撮像装置。
  2. 複数の位相信号を出力するクロック生成部と、
    時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
    をさらに有し、
    複数の前記機能回路部は、
    前記画素信号と前記参照信号とを比較し、前記参照信号が前記画素信号に対して所定の条件を満たしたタイミングで比較信号を出力する第１の機能回路部と、
    前記第１の機能回路部に対応して配置され、複数の前記位相信号の論理状態をラッチする第２の機能回路部と、
    前記第１の機能回路部に対応して配置され、前記比較信号を所定の時間だけ遅延させることにより遅延比較信号を生成する第３の機能回路部と、
    前記比較信号に基づくタイミングで前記第２の機能回路部を有効にし、前記遅延比較信号に基づくタイミングで前記第２の機能回路部にラッチを実行させる第４の機能回路部と、
    を有し、
    前記第３の機能回路部は、入力された信号を遅延させて出力する複数の前記論理回路を有する、
    請求項１に記載の撮像装置。
  3. 前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタとは、複数の前記論理回路の各々に対応して配置されている、または複数の前記論理回路のうちの２つ以上の前記論理回路に対応して配置されている、
    請求項１に記載の撮像装置。
  4. 複数の前記列回路を有し、
    前記第１の電圧と前記第３の電圧とは同一であり、
    前記第１の電圧線と前記第３の電圧線とは、複数の前記第３の機能回路部に対して共通に配置され、かつ、複数の前記第３の機能回路部の各々において電気的に分離されており、
    前記第２の電圧と前記第４の電圧とは同一であり、
    前記第２の電圧線と前記第４の電圧線とは、複数の前記第３の機能回路部に対して共通に配置され、かつ、複数の前記第３の機能回路部の各々において電気的に分離されている、
    請求項２に記載の撮像装置。
  5. 複数の前記列回路を有し、
    前記第１の電圧と前記第３の電圧とは同一であり、
    前記第１の電圧線と前記第３の電圧線とは、複数の前記列回路に対して共通に配置され、かつ、複数の前記列回路の各々において電気的に分離されており、
    前記第２の電圧と前記第４の電圧とは同一であり、
    前記第２の電圧線と前記第４の電圧線とは、複数の前記列回路に対して共通に配置され、かつ、複数の前記列回路の各々において電気的に分離されている、
    請求項１に記載の撮像装置。
  6. 前記ＮＭＯＳトランジスタのバックゲートには、前記第２の電圧と異なる一定の第５の電圧を供給する第５の電圧線が電気的に接続され、
    前記ＰＭＯＳトランジスタのバックゲートには、前記第１の電圧と異なる一定の第６の電圧を供給する第６の電圧線が電気的に接続される、
    請求項１または請求項２に記載の撮像装置。
  7. 前記論理回路を有する前記機能回路部は、前記デジタル信号をラッチする、請求項１に記載の撮像装置。
  8. 前記論理回路を有する前記機能回路部は、所定の時間にパルス信号が通過した遅延回路の数に応じたカウントを行う、請求項１に記載の撮像装置。
  9. 請求項１に記載の撮像装置を有する撮像システム。
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