JP2024006550A - 固体撮像素子、および、撮像装置 - Google Patents

Abstract

【課題】駆動回路の駆動能力が可変の固体撮像素子において、回路規模の増大を抑制する。【解決手段】固体撮像素子は、ドライバ、カレントミラー、および、電流制御回路を具備する。この固体撮像素子において、ドライバは、所定の駆動信号を出力端子から出力する。また、固体撮像素子において、カレントミラーは、所定の参照電流に応じた出力電流を生成してドライバの電源側および接地側の少なくとも一方に流す。また、固体撮像素子において、電流制御回路は、その参照電流の電流値を制御する。【選択図】図６

Description

本技術は、固体撮像素子に関する。詳しくは、画素を駆動する駆動回路を有する固体撮像素子、および、撮像装置に関する。

従来より、固体撮像素子などにおいては、行を駆動するために、駆動回路が行ごとに配置されている。例えば、２段のインバータからなる回路を駆動回路として行ごとに配置し、ブルーミングが生じないように、電圧を制御する固体撮像素子が提案されている（例えば、特許文献１参照。）。

特開２０１２－１９５７３４号公報

上述の従来技術では、ブルーミング対策により、画質の向上を図っている。しかしながら、上述の固体撮像素子では、駆動回路の駆動能力を向上させる際に、インバータの段数を増やす必要があり、回路規模が増大してしまうという問題がある。

本技術はこのような状況に鑑みて生み出されたものであり、駆動回路の駆動能力が可変の固体撮像素子において、回路規模の増大を抑制することを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定の駆動信号を出力端子から出力するドライバと、所定の参照電流に応じた出力電流を生成して上記ドライバの電源側および接地側の少なくとも一方に流すカレントミラーと、
上記参照電流の電流値を制御する電流制御回路とを具備する固体撮像素子、および、撮像装置である。これにより、回路規模の増大が抑制されるという作用をもたらす。

また、この第１の側面において、上記駆動信号に従ってアナログ信号を生成する複数の画素が二次元格子状に配列された画素アレイ部をさらに具備してもよい。これにより、画像が撮像されるという作用をもたらす。

また、この第１の側面において、上記画素アレイ部内の行ごとに上記ドライバおよび上記カレントミラーが配置され、上記カレントミラーは、上記参照電流を流すミラー元トランジスタと、上記出力電流を生成するミラー先トランジスタとを備えてもよい。これにより、行ごとの電流ばらつきが抑制されるという作用をもたらす。

また、この第１の側面において、上記カレントミラーは、上記参照電流を流すミラー元トランジスタと、上記ミラー元トランジスタを共有し、上記出力電流を生成する第１および第２のミラー先トランジスタとを備え、上記ドライバは、第１および第２のドライバを含み、上記第１のドライバは、上記画素アレイ部内の第１の行に上記出力電流を出力し、上記第２のドライバは、上記画素アレイ部内の第２の行に上記出力電流を出力し、上記第１のミラー先トランジスタは、上記第１のドライバに上記出力電流を流し、上記第２のミラー先トランジスタは、上記第２のドライバに上記出力電流を流してもよい。これにより、垂直走査回路の回路規模が削減されるという作用をもたらす。

また、この第１の側面において、上記第１の行からのアナログ信号をデジタル信号に変換する第１のアナログデジタル変換器と、上記第２の行からのアナログ信号をデジタル信号に変換する第２のアナログデジタル変換器とをさらに具備し、上記第１および第２のドライバは、同時に上記出力電流を供給してもよい。これにより、複数行が同時に読み出されるという作用をもたらす。

また、この第１の側面において、上記カレントミラーと上記電流制御回路との間の経路を所定の選択信号に同期して開閉する選択スイッチをさらに具備してもよい。これにより、消費電力が削減されるという作用をもたらす。

また、この第１の側面において、上記選択信号を生成して出力する論理ゲートと、上記出力された選択信号を保持して上記選択スイッチに供給するラッチ回路とをさらに具備してもよい。これにより、セトリングによる電位変動が抑制されるという作用をもたらす。

また、この第１の側面において、上記出力電流は、第１および第２の出力電流を含み、上記カレントミラーは、電源ノードから上記ドライバの電源端子に上記第１の出力電流を流す電源側カレントミラーと、上記ドライバの接地端子から接地ノードに上記第２の出力電流を流す接地側カレントミラーとを含むものであってもよい。これにより、電源側、接地側の両方の電流が制御されるという作用をもたらす。

また、本技術の第２の側面は、可変電流源と、上記可変電流源の生成した参照電流を流すミラー元トランジスタと、上記参照電流に応じた出力電流を生成してドレインから電圧信号を出力するミラー先トランジスタと、所定の制御信号に同期して上記ミラー先トランジスタのゲート－ソース間の電圧をサンプルホールドするサンプルホールド回路とを具備する固体撮像素子である。これにより、駆動能力が安定するという作用をもたらす。

本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態における垂直走査回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における駆動部の一構成例を示すブロック図である。 本技術の第１の実施の形態における転送用の駆動回路の一構成例を示す回路図である。 本技術の第１の実施の形態における初期化用の駆動回路の一構成例を示す回路図である。 本技術の第１の実施の形態における選択用の駆動回路の一構成例を示す回路図である。 本技術の第１の実施の形態における電流制御回路の一構成例を示す回路図である。 第１の比較例における駆動回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラム信号処理回路の一構成例を示す回路図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における第１行を駆動する際の各行の駆動回路の状態の一例を示す図である。 本技術の第１の実施の形態における第２行を駆動する際の各行の駆動回路の状態の一例を示す図である。 本技術の第１の実施の形態における最終行を駆動する際の各行の駆動回路の状態の一例を示す図である。 本技術の第２の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第２の実施の形態における駆動回路の一構成例を示す回路図である。 本技術の第３の実施の形態における駆動回路および電流制御回路の一構成例を示す回路図である。 第２の比較例における駆動回路および動作の一例を示す図である。 本技術の第３の実施の形態における駆動回路の動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における効果を説明するための図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（参照電流の電流値を制御する例）
２．第２の実施の形態（参照電流の電流値を制御し、複数行でミラー元トランジスタを共有する例）
３．第３の実施の形態（参照電流の電流値を制御し、ミラー先トランジスタのゲート－ソース間電圧を保持する例）

＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、スマートフォン、デジタルスチルカメラや車載カメラなどが想定される。

光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、光電変換により画像データを生成するものである。この固体撮像素子２００は、画像データを生成し、ＤＳＰ回路１２０に信号線２０９を介して供給する。

ＤＳＰ回路１２０は、画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データを、バス１５０を介してフレームメモリ１６０などに出力する。

表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。

バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。

フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。

［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路３００、画素アレイ部２１０、タイミング制御回路２３０およびカラム信号処理回路２５０を備える。

画素アレイ部２１０内には、二次元格子状に複数の画素２２０が配列される。以下、水平方向に配列された画素２２０の集合を「行」と称し、垂直方向に配列された画素２２０の集合を「列」と称する。

画素２２０は、垂直走査回路３００からの駆動信号に従って、光電変換によりアナログの画素信号を生成し、カラム信号処理回路２５０に出力するものである。

垂直走査回路３００は、行を順に駆動し、画素信号を出力させるものである。タイミング制御回路２３０は、撮像タイミングを示す垂直同期信号ＶＳＹＮＣに同期して、垂直走査回路３００およびカラム信号処理回路２５０のそれぞれの動作タイミングを制御するものである。

カラム信号処理回路２５０は、列のそれぞれからの画素信号に対して、ＡＤ（Analog to Digital）変換処理や、ＣＤＳ（Correlated Double Sampling）処理などの各種の信号処理を行うものである。このカラム信号処理回路２５０は、処理後の画素信号を配列した画像データをＤＳＰ回路１２０に供給する。なお、カラム信号処理回路２５０は、特許請求の範囲に記載の信号処理回路の一例である。

［画素の構成例］
図３は、本技術の第１の実施の形態における画素２２０の一構成例を示す回路図である。この画素２２０は、光電変換素子２２１、転送トランジスタ２２２、リセットトランジスタ２２３、浮遊拡散層２２４、増幅トランジスタ２２５および選択トランジスタ２２６を備える。また、画素アレイ部２１０には、列ごとに垂直信号線２１９が配線される。

光電変換素子２２１は、入射光に対する光電変換により電荷を生成するものである。転送トランジスタ２２２は、垂直走査回路３００からの駆動信号ＴＲＧに従って、光電変換素子２２１から浮遊拡散層２２４へ電荷を転送するものである。リセットトランジスタ２２３は、垂直走査回路３００からの駆動信号ＲＳＴに従って、浮遊拡散層２２４を初期化するものである。

浮遊拡散層２２４は、電荷を蓄積して、電荷量に応じた電圧を生成するものである。増幅トランジスタ２２５は、浮遊拡散層２２４の電圧を増幅するものである。選択トランジスタ２２６は、垂直走査回路３００からの選択信号ＳＥＬに従って、増幅後の電圧の信号を画素信号として、垂直信号線２１９を介してカラム信号処理回路２５０に出力するものである。

なお、画素２２０の回路構成は、垂直走査回路３００の制御に従って画素信号を生成することができるものであれば、同図に例示したものに限定されない。

［垂直走査回路の構成例］
図４は、本技術の第１の実施の形態における垂直走査回路３００の一構成例を示すブロック図である。この垂直走査回路３００は、デコーダー３１０、電流制御回路３２０および駆動部３３０を備える。

デコーダー３１０は、タイミング制御回路２３０の制御に従って、デコード処理により複数の信号を生成するものである。このデコーダー３１０は、それらの信号を駆動部３３０に供給する。

駆動部３３０には、行ごとに、駆動回路４００、５００および６００が配置される。行数をＮ（Ｎは、整数）とすると、駆動回路４００、５００および６００は、Ｎ個ずつ設けられる。

駆動回路４００は、電荷の転送用の駆動信号ＴＲＧを生成し、対応する行に出力するものである。駆動回路５００は、初期化用の駆動信号ＲＳＴを生成し、対応する行に出力するものである。駆動回路６００は、選択信号ＳＥＬを生成し、対応する行に出力するものである。第ｎ（ｎは、１乃至Ｎの整数）行のＴＲＧ、ＲＳＴ、ＳＥＬのそれぞれをＴＲＧｎ、ＲＳＴｎ、ＳＥＬｎとする。

電流制御回路３２０は、電流値を示す設定データに従って駆動部３３０内の電流を制御するものである。

［駆動部の構成例］
図５は、本技術の第１の実施の形態における駆動部３３０の一構成例を示すブロック図である。駆動回路４００および５００のそれぞれには、デコーダー３１０からの信号が入力される。第１行の駆動回路４００は、選択信号ＳＥＬ１を生成し、第１行の駆動回路５００および６００に供給する。また、駆動回路４００、５００および６００は、電流制御回路３２０に共通に接続される。第２行以降に対応する各駆動回路についても同様である。

［駆動回路の構成例］
図６は、本技術の第１の実施の形態における転送用の駆動回路４００の一構成例を示す回路図である。この駆動回路４００は、選択信号生成部４１０と、制御信号生成部４２０と、選択スイッチ４３１および４３２と、カレントミラー４４０および４６０と、ドライバ４５０とを備える。

選択信号生成部４１０は、選択信号ＳＥＬ１を生成するものである。この選択信号生成部４１０は、論理ゲート４１１およびラッチ回路４１２を備える。論理ゲート４１１として、例えば、ＮＡＮＤ（否定論理積）ゲートが用いられる。

論理ゲート４１１は、デコーダー３１０からの複数の信号に対して、所定の論理演算を行うものである。この論理ゲート４１１は、処理結果を選択信号ＳＥＬ１として、ラッチ回路４１２に供給する。ラッチ回路４１２は、論理ゲート４１１からの選択信号ＳＥＬ１を保持し、その信号を選択スイッチ４３１および４３２と、駆動回路５００などとに供給するものである。ラッチ回路４１２が保持する時間は、選択スイッチ４３１および４３２のセトリング時間を考慮して設定される。

制御信号生成部４２０は、制御信号ｘＴＲＧ１を生成し、ドライバ４５０の入力端子４５８に供給するものである。この制御信号生成部４２０の回路構成は、例えば、選択信号生成部４１０と同様である。

カレントミラー４４０は、参照電流Ｉｒｅｆ１に応じた出力電流Ｉｏｕｔ１を生成し、電源側（すなわち、電源ノードからドライバ４５０の電源端子４５６）に流すものである。例えば、参照電流Ｉｒｅｆ１と同じ値の電流が出力電流Ｉｏｕｔ１として生成される。このカレントミラー４４０は、ミラー元トランジスタ４４１およびミラー先トランジスタ４４２を備える。これらのトランジスタとして、例えば、ｐＭＯＳトランジスタが用いられる。なお、カレントミラー４４０は、特許請求の範囲に記載の電源側カレントミラーの一例である。

ミラー元トランジスタ４４１は、参照電流Ｉｒｅｆ１を流すものである。ミラー先トランジスタ４４２は、参照電流Ｉｒｅｆ１に応じた出力電流Ｉｏｕｔ１を生成し、電源ノードから電源端子４５６に流すものである。これらのミラー元トランジスタ４４１およびミラー先トランジスタ４４２のソースは、電源ノードに共通に接続される。また、ミラー元トランジスタ４４１のゲートおよびドレイン間は短絡され、ドレインは選択スイッチ４３１に接続される。ミラー先トランジスタ４４２のゲートは、ミラー元トランジスタ４４１のゲートに接続され、ドレインは、電源端子４５６に接続される。

ドライバ４５０は、制御信号ｘＴＲＧ１に基づいて、駆動信号ＴＲＧ１を生成し、画素アレイ部２１０の対応する行に出力するものである。このドライバ４５０は、ｐＭＯＳトランジスタ４５１およびｎＭＯＳトランジスタ４５２を備える。これらのトランジスタは、電源端子４５６および接地端子４５７の間において直列に接続される。また、これらのトランジスタのゲートは、入力端子４５８に共通に接続され、それらのトランジスタの接続ノードは、出力端子４５９に接続される。この回路構成により、ドライバ４５０は、制御信号ｘＴＲＧ１を反転し、駆動信号ＴＲＧ１として出力するインバータとして機能する。また、ドライバ４５０は、反転する際に、必要に応じて信号のレベルをシフトさせる。

カレントミラー４６０は、参照電流Ｉｒｅｆ２に応じた出力電流Ｉｏｕｔ２を生成し、接地側（すなわち、ドライバ４５０の接地端子４５７から接地ノード）に流すものである。例えば、参照電流Ｉｒｅｆ２と同じ値の電流が出力電流Ｉｏｕｔ２として生成される。このカレントミラー４６０は、ミラー元トランジスタ４６１およびミラー先トランジスタ４６２を備える。これらのトランジスタとして、例えば、ｎＭＯＳトランジスタが用いられる。なお、カレントミラー４６０は、特許請求の範囲に記載の接地側カレントミラーの一例である。

ミラー元トランジスタ４６１は、参照電流Ｉｒｅｆ２を流すものである。ミラー先トランジスタ４６２は、参照電流Ｉｒｅｆ２に応じた出力電流Ｉｏｕｔ２を生成し、接地端子４５７から接地ノードに流すものである。これらのミラー元トランジスタ４６１およびミラー先トランジスタ４６２のソースは、接地ノードに共通に接続される。また、ミラー元トランジスタ４６１のゲートおよびドレイン間は短絡され、ドレインは選択スイッチ４３２に接続される。ミラー先トランジスタ４６２のゲートはミラー元トランジスタ４６１のゲートに接続され、ドレインは、接地端子４５７に接続される。

選択スイッチ４３１および４３２は、選択信号ＳＥＬに従って、カレントミラー４４０および４６０と電流制御回路３２０との間の経路を開閉するものである。選択スイッチ４３１は、信号線３２９を介して電流制御回路３２０に接続され、選択スイッチ４３２は、信号線３２８を介して電流制御回路３２０に接続される。この電流制御回路３２０により、参照電流Ｉｒｅｆ１およびＩｒｅｆ２の電流値が制御される。

同図に例示したように、駆動回路４００内にカレントミラー４４０および４６０を設け、その参照電流の値を制御することにより、駆動回路４００の駆動能力を自由に調節することができる。この方式では、インバータの段数を増減する必要が無いため、ドライブ能力を向上させる際に、回路規模の増大を抑制することができる。

また、駆動回路４００内にミラー元トランジスタ４４１および４６１を配置したため、電圧や温度の変動による電流のばらつきを抑制し、安定した駆動回路４００の駆動を実現することができる。

また、選択スイッチ４３１および４３２が、選択信号ＳＥＬに従って開閉するため、常に電流制御回路３２０に接続する場合と比較して、消費電力を低減することができる。

なお、ドライバ４５０の電源側および接地側の両方にカレントミラーを配置しているが、一方のみに配置することもできる。

また、選択スイッチ４３１および４３２を配置しているが、これらを配置せずにカレントミラー４４０および４６０と電流制御回路３２０とを直接、接続することもできる。

また、インバータをドライバ４５０として配置しているが、バッファを配置することもできる。また、複数段のインバータやバッファをドライバ４５０として配置することもできる。

また、カレントミラー４４０および４６０は、参照電流と同一の値の出力電流を生成しているが、参照電流の２倍以上の出力電流を生成することもできる。この場合には、出力電流の値に応じた個数のミラー先トランジスタが追加され、並列に接続される。

図７は、本技術の第１の実施の形態における初期化用の駆動回路５００の一構成例を示す回路図である。この駆動回路５００は、制御信号生成部５２０と、選択スイッチ５３１および５３２と、カレントミラー５４０および５６０と、ドライバ５５０とを備える。

制御信号生成部５２０と、選択スイッチ５３１および５３２と、カレントミラー５４０および５６０と、ドライバ５５０とのそれぞれの回路構成は、駆動回路４００内の同名の回路と同様である。ただし、制御信号生成部５２０は、制御信号ｘＲＳＴ１を生成し、ドライバ５５０は、その制御信号ｘＲＳＴ１を反転し、駆動信号ＲＳＴ１として出力する。

図８は、本技術の第１の実施の形態における選択用の駆動回路６００の一構成例を示す回路図である。この駆動回路６００は、選択スイッチ６３１および６３２と、カレントミラー６４０および６６０と、ドライバ６５０とを備える。

選択スイッチ６３１および６３２と、カレントミラー６４０および６６０とのそれぞれの回路構成は、駆動回路４００内の同名の回路と同様である。

ドライバ６５０は、選択信号ＳＥＬ１のレベルを必要に応じて変更し、対応する第１行に出力するものである。ドライバ６５０としてバッファや２段のインバータが用いられる。

［電流制御回路の構成例］
図９は、本技術の第１の実施の形態における電流制御回路３２０の一構成例を示す回路図である。この電流制御回路３２０は、可変電流源３２１と、ｎＭＯＳトランジスタ３２２、３２３および３２４と、ｐＭＯＳトランジスタ３２５よび３２６とを備える。

可変電流源３２１は、設定データの示す値の電流を生成するものである。電流値を静的に制御する場合、設定データは、例えば、レジスタ（不図示）などに保持される。電流値を動的に制御する場合、動作モードなどに応じて設定データを生成する所定の設定回路（不図示）から、設定データが供給される。

ｎＭＯＳトランジスタ３２２、３２３および３２４のソースは、接地ノードに共通に接続される。また、ｎＭＯＳトランジスタ３２２のゲートおよびドレイン間は短絡され、ドレインは可変電流源３２１に接続される。ｎＭＯＳトランジスタ３２３のゲートはｎＭＯＳトランジスタ３２２のゲートに接続され、ドレインは、ｐＭＯＳトランジスタ３２５に接続される。

ｎＭＯＳトランジスタ３２４のゲートは、ｎＭＯＳトランジスタ３２２のゲートに接続され、ドレインは、選択スイッチ４３１を介して電源側のカレントミラー４４０内のミラー元トランジスタ（不図示）に接続される。

ｐＭＯＳトランジスタ３２５および３２６のソースは、接地ノードに共通に接続される。また、ｐＭＯＳトランジスタ３２５のゲートおよびドレイン間は短絡される。ｐＭＯＳトランジスタ３２６のゲートはｐＭＯＳトランジスタ３２５のゲートに接続され、ドレインは、選択スイッチ４３２を介して接地側のカレントミラー４６０内のミラー元トランジスタ（不図示）に接続される。

同図に例示した回路において、可変電流源の電流値を設定データで変更することにより、その値に応じた参照電流Ｉｒｅｆ１およびＩｒｅｆ２のそれぞれを調整することができる。

ここで、インバータを複数段に接続し、その段数を変えることにより、駆動回路４００の駆動能力を調整する構成を第１の比較例として想定する。

図１０は、第１の比較例における駆動回路４００の一構成例を示す回路図である。この第１の比較例の駆動回路４００は、Ｍ（Ｍは、整数）個のＮＡＮＤゲート４１５と、Ｍ個のｎＭＯＳトランジスタ４５２と、Ｍ個のＮＯＲゲート４１６と、Ｍ個のｐＭＯＳトランジスタ４５１とを備える。

Ｍ個のＮＡＮＤゲート４１５と、Ｍ個のＮＯＲゲート４１６との入力端子に、駆動信号ＴＲＧ１が入力される。この駆動信号を生成する回路は省略されている。

ｍ（ｍは、１乃至Ｍの整数）個目のＮＡＮＤゲート４１５には、切替信号ｓｅｌｍが入力され、ｍ個目のＮＯＲゲート４１６には、ｓｅｌｍを反転した切替信号ｘｓｅｌｍが入力される。各段のＮＡＮＤゲート４１５は、駆動信号ＴＲＧ１と対応する切替信号ｓｅｌｍとの否定論理積をｍ個目のｎＭＯＳトランジスタ４５２のゲートに供給する。各段のＮＯＲゲート４１６は、駆動信号ＴＲＧ１と対応する切替信号ｘｓｅｌｍとの否定論理和をｍ個目のｐＭＯＳトランジスタ４５１のゲートに供給する。

Ｍ個のｎＭＯＳトランジスタ４５２のソースは、電源ノードに共通に接続され、Ｍ個のｐＭＯＳトランジスタ４５１のソースは、接地ノードに共通に接続される。また、Ｍ個のｎＭＯＳトランジスタ４５２のドレインと、Ｍ個のｐＭＯＳトランジスタ４５１のドレインとは共通の出力ノードに接続され、そのノードから駆動信号ＴＲＧ１が出力される。

切替信号ｓｅｌｍおよびｘｓｅｌｍにより、ｍ個目のｎＭＯＳトランジスタ４５２およびｐＭＯＳトランジスタ４５１からなるドライバを有効または無効にすることができる。これにより、ドライバの段数を変更し、駆動回路４００の駆動能力を調整することができる。駆動能力を高くすると、フレームレートは向上するが、その反面、チャージインジェクション等の画素ノイズ成分が増加してしまう。逆に駆動能力を低くすると、画素ノイズ成分は減少するが、フレームレートが低下してしまう、このトレードオフを考慮して、駆動能力が調整される。

しかしながら、同図に例示した回路構成では、駆動能力の可変範囲を広くするほど、回路規模が増大してしまう。例えば、１段から４段までドライバの段数を切り替え可能にする場合、２段まで切り替え可能な場合と比較して、回路規模が２倍になってしまう。

これに対して、参照値の電流値の制御により、駆動能力を調整する構成では、駆動能力の可変範囲を広くする際に、インバータの段数を増やす必要がないため、回路規模の増大を抑制することができる。

［カラム信号処理回路の構成例］
図１１は、本技術の第１の実施の形態におけるカラム信号処理回路２５０の一構成例を示す回路図である。このカラム信号処理回路２５０は、複数のＡＤＣ２５１と、デジタル信号処理部２５２とを備える。ＡＤＣ２５１は、列ごとに配置される。

ＡＤＣ２５１には、垂直信号線２１９を介して対応する列からのアナログの画素信号が入力される。このＡＤＣ２５１は、画素信号をデジタル信号に変換し、デジタル信号処理部２５２に供給するものである。

デジタル信号処理部２５２は、デジタル信号を配列した画像データに対し、必要に応じてＣＤＳ処理などの各種の信号処理を行うものである。そして、デジタル信号処理部２５２は、処理後の画像データをＤＳＰ回路１２０に出力する。

［固体撮像素子の動作例］
図１２は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。タイミングＴ０以降に垂直走査回路３００は、行を順に選択して露光を開始させる。そして、タイミングＴ１からＴ２までの間に垂直走査回路３００は、行を順に選択して露光を終了させるとともに画素信号を出力させる。

例えば、タイミングＴ１からＴ１２までの選択期間に亘って垂直走査回路３００は、ハイレベルの選択信号ＳＥＬ１を第１行に出力する。また、垂直走査回路３００は、タイミングＴ１からパルス期間に亘ってハイレベルの駆動信号ＲＳＴ１を第１行に出力し、選択期間内のタイミングＴ１１からパルス期間に亘ってハイレベルの駆動信号ＴＲＧ１を第１行に出力する。駆動信号ＲＳＴ１により第１行の画素が初期化され、その直後にＡＤＣ２５１によりリセットレベルが読み出される。駆動信号ＴＲＧ１により第１行の画素で信号電荷が転送され、その直後にＡＤＣ２５１により信号レベルが読み出される。

タイミングＴ１２からＴ１３までの選択期間に亘って垂直走査回路３００は、ハイレベルの選択信号ＳＥＬ２を第２行に出力し、その期間内に駆動信号を第２行に出力する。以下、垂直走査回路３００は、第Ｎ行まで行を順に選択して同様の制御を行う。

図１３は、本技術の第１の実施の形態における第１行を駆動する際の各行の駆動回路の状態の一例を示す図である。第１行を駆動する場合、選択信号ＳＥＬ１のみがハイレベルに設定され、選択信号ＳＥＬ２乃至ＳＥＬＮまではローレベルに設定される。これらの選択信号により、第１行の選択スイッチ４３１および４３２のみがオン状態になり、第１行のドライバ４５０にのみ電流が供給される。そして、第１行のドライバ４５０は、駆動信号ＴＲＧ１を第１行に出力する。

図１４は、本技術の第１の実施の形態における第２行を駆動する際の各行の駆動回路の状態の一例を示す図である。第１行の駆動の直後に、選択信号ＳＥＬ２のみがハイレベルに設定され、他の選択信号がローレベルに設定される。これらの選択信号により、第２行の選択スイッチ４３１および４３２のみがオン状態になり、第２行のドライバ４５０にのみ電流が供給される。そして、第２行のドライバ４５０は、駆動信号ＴＲＧ２を第２行に出力する。

以下、第３行以降において、同様の制御が繰り返し実行される。

図１５は、本技術の第１の実施の形態における最終行を駆動する際の各行の駆動回路の状態の一例を示す図である。第Ｎ－１行の駆動の直後に、選択信号ＳＥＬＮのみがハイレベルに設定され、他の選択信号がローレベルに設定される。これらの選択信号により、第Ｎ行の選択スイッチ４３１および４３２のみがオン状態になり、第Ｎ行のドライバ４５０にのみ電流が供給される。そして、第Ｎ行のドライバ４５０は、駆動信号ＴＲＧＮを第Ｎ行に出力する。

図１３乃至図１５に例示したように、選択信号に同期して、駆動する行の選択スイッチ４３１および４３２のみがオン状態になり、駆動するドライバ４５０のみに電流が供給される。これにより、全行のドライバ４５０に電流を供給する場合と比較して、消費電力を削減することができる。なお、低消費電力が要求されない場合は、行ごとに選択スイッチ４３１および４３２を配置せず、全行のカレントミラー４４０および４６０と電流制御回路３２０とを直接接続する構成とすることもできる。

このように、本技術の第１の実施の形態によれば、カレントミラー４４０および４６０の参照電流の値の制御によって駆動能力を調整するため、ドライバの段数を切り替える第１の比較例と比較して回路規模の増大を抑制することができる。

＜２．第２の実施の形態＞
上述の第１の実施の形態では、行ごとにミラー元トランジスタ４４１および４６１を配置していたが、これらのトランジスタ数を削減することもできる。この第２の実施の形態における固体撮像素子２００は、複数の行でミラー元トランジスタ４４１および４６１を共有する点において第１の実施の形態と異なる。

図１６は、本技術の第２の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この第２の実施の形態の固体撮像素子２００は、カラム信号処理回路２４０をさらに備える点において第１の実施の形態と異なる。

カラム信号処理回路２４０には、カラム信号処理回路２５０と同様に列ごとにＡＤＣが配列される。また、第２の実施の形態の画素アレイ部２１０において、列ごとに垂直信号線２１８および２１９が配線される。そして、全行のうち半分（奇数行など）が垂直信号線２１８を介してカラム信号処理回路２４０に接続され、残り半分（偶数行など）が垂直信号線２１９を介してカラム信号処理回路２５０に接続される。このように、列ごとに、２つのＡＤＣが配置されるため、垂直走査回路３００は、２行を同時に駆動し、カラム信号処理回路２４０および２５０は、その２行の画素信号を同時にＡＤ変換する（言い換えれば、読み出す）ことができる。

なお、カラム信号処理回路２４０内のＡＤＣは、特許請求の範囲に記載の第１のＡＤＣの一例であり、カラム信号処理回路２５０内のＡＤＣは、特許請求の範囲に記載の第２のＡＤＣの一例である。

図１７は、本技術の第２の実施の形態における駆動回路の一構成例を示す回路図である。この第２の実施の形態において、ＴＲＧ、ＲＳＴおよびＳＥＬを出力する駆動回路４００、５００および６００は奇数行に接続される。また、ＴＲＧ、ＲＳＴおよびＳＥＬを出力する駆動回路７００、８００および９００が偶数行に接続される。

駆動回路７００は、ミラー先トランジスタ７４２および７６２と、ドライバ７５０とを備える。ミラー先トランジスタ７４２は、ドライバ７５０の電源端子と電源ノードとの間に挿入され、ミラー先トランジスタ７６２は、ドライバ７５０の接地端子と接地ノードとの間に挿入される。

第２の実施の形態の駆動回路４００の回路構成は、第１の実施の形態と同様である。ただし、ミラー元トランジスタ４４１のゲートは、ミラー先トランジスタ７４２のゲートにも接続される。また、ミラー元トランジスタ４６１のゲートは、ミラー先トランジスタ７６２のゲートにも接続される。また、制御信号ｘＴＲＧは、ドライバ７５０の入力端子にも入力される。

なお、ドライバ４５０および７５０は、特許請求の範囲に記載の第１および第２のドライバの一例である。ミラー先トランジスタ４４２および４６２は、特許請求の範囲に記載の第１のミラー先トランジスタの一例である。ミラー先トランジスタ７４２および７６２は、特許請求の範囲に記載の第２のミラー先トランジスタの一例である。

同図に例示したように、ミラー先トランジスタは、行ごとに配置され、ミラー元トランジスタは、２行で共有される。これにより、行ごとにミラー元トランジスタを配置する第１の実施の形態と比較して垂直走査回路３００の回路規模を削減することができる。

なお、駆動回路８００および９００にも、同様にミラー先トランジスタおよびドライバが配置され、駆動回路５００および６００のミラー元トランジスタに接続される。

また、２行でミラー元トランジスタを共有しているが、列ごとに３つ以上のＡＤＣを配置し、３行以上でミラー元トランジスタを共有することもできる。

このように、本技術の第２の実施の形態によれば、複数の行でミラー元トランジスタを共有するため、垂直走査回路３００の回路規模を削減することができる。

＜３．第３の実施の形態＞
上述の第１の実施の形態では、行ごとにミラー元トランジスタ４４１および４６１を配置していたが、この構成では、電流制御回路３２０とミラー元トランジスタとで、電源の変動量が異なる場合に、行ごとに電流量がばらつくおそれがある。この第３の実施の形態における固体撮像素子２００は、ミラー元トランジスタを電流制御回路３２０内に配置し、行ごとにサンプルホールド回路を追加した点において第１の実施の形態と異なる。

図１８は、本技術の第３の実施の形態における駆動回路４００および電流制御回路３５０の一構成例を示す回路図である。駆動回路４００は、制御信号生成部４７０と、サンプルホールド回路４８０および４９０と、ドライバ４５０とを備える。

ドライバ４５０は、ｐＭＯＳトランジスタ４５１およびｎＭＯＳトランジスタ４５２を備える。これらのトランジスタは、電源ノードおよび接地ノードの間に直列に挿入され、これらの接続ノードから駆動信号ＴＲＧが、画素アレイ部２１０内の対応する行へ出力される。

制御信号生成部４７０は、制御信号ＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４を生成するものである。制御信号ＳＷ１およびＳＷ２は、サンプルホールド回路４８０に供給され、制御信号ＳＷ３およびＳＷ４は、サンプルホールド回路４９０に供給される。

サンプルホールド回路４８０は、サンプルスイッチ４８１、短絡スイッチ４８２および容量素子４８３を備える。

サンプルスイッチ４８１は、制御信号ＳＷ１に従って、電流制御回路３５０とｐＭＯＳトランジスタ４５１のゲートとの間の経路を開閉するものである。短絡スイッチ４８２は、制御信号ＳＷ２に従って、容量素子４８３の電源側の端子と接地側の端子との間の経路を開閉するものである。容量素子４８３は、ｐＭＯＳトランジスタ４５１のゲートおよびソースの間に挿入される。

サンプルホールド回路４９０は、サンプルスイッチ４９１、短絡スイッチ４９２および容量素子４９３を備える。

サンプルスイッチ４９１は、制御信号ＳＷ３に従って、電流制御回路３５０とｎＭＯＳトランジスタ４５２のゲートとの間の経路を開閉するものである。短絡スイッチ４９２は、制御信号ＳＷ４に従って、容量素子４９３の電源側の端子と接地側の端子との間の経路を開閉するものである。容量素子４９３は、ｎＭＯＳトランジスタ４５２のゲートおよびソースの間に挿入される。

電流制御回路３５０は、可変電流源３５１および３５２と、ｐＭＯＳトランジスタ３５３と、ｎＭＯＳトランジスタ３５４とを備える。

可変電流源３５１は、電源ノードとｎＭＯＳトランジスタ３５４のドレインとの間に挿入され、可変電流源３５２は、接地ノードとｐＭＯＳトランジスタ３５３のドレインとの間に挿入される。

ｐＭＯＳトランジスタ３５３のソースは、電源ノードに接続され、ゲートおよびドレインは短絡される。また、ｐＭＯＳトランジスタ３５３のゲートは、サンプルスイッチ４８１を介してｐＭＯＳトランジスタ４５１のゲートに接続される。

ｎＭＯＳトランジスタ３５４のソースは、接地ノードに接続され、ゲートおよびドレインは短絡される。また、ｎＭＯＳトランジスタ３５４のゲートは、サンプルスイッチ４９１を介してｎＭＯＳトランジスタ４５２のゲートに接続される。

駆動回路５００などの他の駆動回路の構成は、駆動回路４００と同様である。

同図に例示した接続構成により、各行で共通のｐＭＯＳトランジスタ３５３と、各行の
ｐＭＯＳトランジスタ４５１とは、電源側のカレントミラーを構成する。ｐＭＯＳトランジスタ３５３は、カレントミラーのミラー元トランジスタとして機能し、可変電流源３５２の生成した参照電流を流す。ｐＭＯＳトランジスタ４５１は、カレントミラーのミラー先トランジスタとして機能し、参照電流に応じた出力電流を生成する。

また、各行で共通のｎＭＯＳトランジスタ３５４と、各行のｎＭＯＳトランジスタ４５２とは、接地側のカレントミラーを構成する。ｎＭＯＳトランジスタ３５４は、カレントミラーのミラー元トランジスタとして機能し、可変電流源３５１の生成した参照電流を流す。ｎＭＯＳトランジスタ４５２は、カレントミラーのミラー先トランジスタとして機能し、参照電流に応じた出力電流を生成する。

なお、ｐＭＯＳトランジスタ３５３およびｎＭＯＳトランジスタ３５４は、特許請求の範囲に記載のミラー元トランジスタの一例である。また、ｐＭＯＳトランジスタ４５１およびｎＭＯＳトランジスタ４５２は、特許請求の範囲に記載のミラー先トランジスタの一例である。

また、電源側、接地側のカレントミラーのそれぞれのミラー先であるｐＭＯＳトランジスタ４５１およびｎＭＯＳトランジスタ４５２は、ドライバ４５０を構成し、ドレインから、電圧信号である駆動信号ＴＲＧを出力する。

ここで、電流制御回路３５０、サンプルホールド回路４８０および４９０の無い構成を第２の比較例として想定する。

図１９は、第２の比較例における駆動回路および動作の一例を示す図である。同図におけるａに例示するように、第２の比較例では、パッケージ端子９１１および電源パッド９１２を経由して、電源配線９１３を介して、各ドライバ（ドライバ４５０など）に電源が供給される。同図におけるａの抵抗の図記号は、配線やインターポーザのインピーダンスを示す。

電源パッド９１２から遠いほど、電源配線９１３の配線インピーダンスが大きくなり、同図におけるｂに例示するようにドライバに電源パッド電流が流れて、その電流によりＩＲドロップが生じて電源パッド電圧が大きく変動する。この変動により、ドライバ内のトランジスタが一時的に動作しなくなる。このため、信号の立上り、立下りに時間がかかり、ドライバの入力信号に対し、その出力波形はなまった形になる。

画素を正しく動作させるためには、「ある電圧以上をある時間以上」供給するというクライテリアが存在する。同図におけるｂに例示するように、出力波形がなまった状態でも、そのクライテリアの条件を満たすには、入力信号のパルス幅を長くする方法があるが、その場合、ＡＤ変換に要する時間が長くなってしまうため、好ましくない。

入力信号のパルス幅を変えずにクライテリアの条件を満たすには、立上り、立下りの時間を短くする必要があり、そのためには、内部インピーダンスを小さくしてＩＲドロップを小さくするのが有効である。内部インピーダンスを小さくする手法として、電源配線幅を太くする方法があるが、その場合、第２の比較例では、回路面積が増大してしまう。

これに対して、図１８に例示した回路構成では、可変電流源３５１および３５２の電流値を変更することにより、電源側、接地側のそれぞれのカレントミラーの参照電流の電流値を制御することができる。電流値の制御により、ＩＲドロップによる電源変動を抑制することができる。ＩＲドロップの抑制により、電源ノードや接地ノードに接続する信号線の配線幅を狭くして、配線インピーダンスが増大しても、駆動能力に影響を与えないようにすることができる。このため、消費電力を大きく増加させることなく、駆動能力を落とさずに、駆動回路４００等の回路規模を削減することができる。

また、サンプルホールド回路４８０は、制御信号ＳＷ１に同期して、ｐＭＯＳトランジスタ４５１のゲート－ソース間の電圧を保持する。サンプルホールド回路４９０は、制御信号ＳＷ３に同期して、ｎＭＯＳトランジスタ４５２のゲート－ソース間の電圧を保持する。

これらのサンプルホールド回路により、ｐＭＯＳトランジスタ４５１およびｎＭＯＳトランジスタ４５２のそれぞれのソース電圧（電源電圧や接地電圧）が変動しても、ゲート－ソース間電圧を一定に維持し、駆動能力の変動を抑制することができる。

図２０は、本技術の第３の実施の形態における駆動回路４００の動作の一例を示すタイミングチャートである。

タイミングＴ０からＴ１までのパルス期間に亘って制御信号生成部４７０は、ハイレベルの制御信号ＳＷ１を供給する。また、タイミングＴ０からＴ２までの期間に亘って制御信号生成部４７０は、制御信号ＳＷ２をローレベルにする。この期間外において、制御信号ＳＷ２はハイレベルに制御される。タイミングＴ１でサンプルスイッチ４８１がオフになって電源電圧ＶＤＤが変動しても、容量素子４８３の接続によりｐＭＯＳトランジスタ４５１のゲート電圧Ｖｐｇも同程度に変動する。このため、ｐＭＯＳトランジスタ４５１のゲート－ソース間電圧が一定になり、電源電圧の変動が駆動能力に影響を及ぼすことが無くなる。

そして、タイミングＴ２からＴ３までのパルス期間に亘って制御信号生成部４７０は、ハイレベルの制御信号ＳＷ３を供給する。また、タイミングＴ０からタイミングＴ２までの期間に亘って制御信号生成部４７０は、制御信号ＳＷ４をハイレベルにする。この期間外において、制御信号ＳＷ４はローレベルに制御される。タイミングＴ３でサンプルスイッチ４９１がオフになって接地電圧ＶＲＬが変動しても、容量素子４９３の接続によりｎＭＯＳトランジスタ４５２のゲート電圧Ｖｎｇも同程度に変動する。このため、ｎＭＯＳトランジスタ４５２のゲート－ソース間電圧が一定になり、接地電圧の変動が駆動能力に影響を及ぼすことが無くなる。

また、ドライバ４５０は、タイミングＴ０からタイミングＴ２までの期間内に駆動信号ＴＲＧ１を出力する。

図２１は、本技術の第３の実施の形態における効果を説明するための図である。同図におけるａは、第２の比較例の駆動部３３０のレイアウトを示し、同図におけるｂは、第３の実施の形態の駆動部３３０のレイアウトを示す。

同図におけるａに例示するように、第２の比較例では、電源配線９１３が太く、その面積が大きくなる。これに対して、同図におけるｂに例示するように、第３の実施の形態では、電源配線９１３の面積を削減することができる。

このように、本技術の第３の実施の形態によれば、サンプルホールド回路４８０および４９０が、ミラー先トランジスタのゲート－ソース間電圧を保持するため、電源電圧や接地電圧が変動しても駆動能力を維持することができる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

なお、本技術は以下のような構成もとることができる。
（１）所定の駆動信号を出力端子から出力するドライバと、
所定の参照電流に応じた出力電流を生成して前記ドライバの電源側および接地側の少なくとも一方に流すカレントミラーと、
前記参照電流の電流値を制御する電流制御回路と
を具備する固体撮像素子。
（２）前記駆動信号に従ってアナログ信号を生成する複数の画素が二次元格子状に配列された画素アレイ部をさらに具備する
前記（１）記載の固体撮像素子。
（３）前記画素アレイ部内の行ごとに前記ドライバおよび前記カレントミラーが配置され、
前記カレントミラーは、
前記参照電流を流すミラー元トランジスタと、
前記出力電流を生成するミラー先トランジスタと
を備える前記（２）記載の固体撮像素子。
（４）前記カレントミラーは、
前記参照電流を流すミラー元トランジスタと、
前記ミラー元トランジスタを共有し、前記出力電流を生成する第１および第２のミラー先トランジスタと
を備え、
前記ドライバは、第１および第２のドライバを含み、
前記第１のドライバは、前記画素アレイ部内の第１の行に前記出力電流を出力し、
前記第２のドライバは、前記画素アレイ部内の第２の行に前記出力電流を出力し、
前記第１のミラー先トランジスタは、前記第１のドライバに前記出力電流を流し、
前記第２のミラー先トランジスタは、前記第２のドライバに前記出力電流を流す
前記（２）記載の固体撮像素子。
（５）前記第１の行からのアナログ信号をデジタル信号に変換する第１のアナログデジタル変換器と、
前記第２の行からのアナログ信号をデジタル信号に変換する第２のアナログデジタル変換器と
をさらに具備し、
前記第１および第２のドライバは、同時に前記出力電流を供給する
前記（４）記載の固体撮像素子。
（６）前記カレントミラーと前記電流制御回路との間の経路を所定の選択信号に同期して開閉する選択スイッチをさらに具備する
前記（１）から（５）のいずれかに記載の固体撮像素子。
（７）前記選択信号を生成して出力する論理ゲートと、
前記出力された選択信号を保持して前記選択スイッチに供給するラッチ回路と
をさらに具備する前記（６）記載の固体撮像素子。
（８）前記出力電流は、第１および第２の出力電流を含み、
前記カレントミラーは、
電源ノードから前記ドライバの電源端子に前記第１の出力電流を流す電源側カレントミラーと、
前記ドライバの接地端子から接地ノードに前記第２の出力電流を流す接地側カレントミラーと
を含む前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）可変電流源と、
前記可変電流源の生成した参照電流を流すミラー元トランジスタと、
前記参照電流に応じた出力電流を生成してドレインから電圧信号を出力するミラー先トランジスタと、
所定の制御信号に同期して前記ミラー先トランジスタのゲート－ソース間の電圧をサンプルホールドするサンプルホールド回路と
を具備する固体撮像素子。
（１０）所定の駆動信号を出力端子から出力するドライバと、
所定の参照電流に応じた出力電流を生成して前記ドライバの電源側および接地側の少なくとも一方に流すカレントミラーと、
前記参照電流の電流値を制御する電流制御回路と、
前記駆動信号に従ってアナログ信号を生成する複数の画素と、
前記アナログ信号に対して所定の信号処理を行う信号処理回路と
を具備する撮像装置。

１００ 撮像装置
１１０ 光学部
１２０ ＤＳＰ回路
１３０ 表示部
１４０ 操作部
１５０ バス
１６０ フレームメモリ
１７０ 記憶部
１８０ 電源部
２００ 固体撮像素子
２１０ 画素アレイ部
２２０ 画素
２２１ 光電変換素子
２２２ 転送トランジスタ
２２３ リセットトランジスタ
２２４ 浮遊拡散層
２２５ 増幅トランジスタ
２２６ 選択トランジスタ
２３０ タイミング制御回路
２４０、２５０ カラム信号処理回路
２５１ ＡＤＣ
２５２ デジタル信号処理部
３００ 垂直走査回路
３１０ デコーダー
３２０、３５０ 電流制御回路
３２１、３５１、３５２ 可変電流源
３２２～３２４、３５４、４５２ ｎＭＯＳトランジスタ
３２５、３２６、３５３、４５１ ｐＭＯＳトランジスタ
３３０ 駆動部
４００、５００、６００、７００、８００、９００ 駆動回路
４１０ 選択信号生成部
４１１ 論理ゲート
４１２ ラッチ回路
４１５ ＮＡＮＤ（否定論理和）ゲート
４１６ ＮＯＲ（否定論理和）ゲート
４２０、４７０、５２０ 制御信号生成部
４３１、４３２、５３１、５３２、６３１、６３２ 選択スイッチ
４４０、４６０、５４０、５６０、６４０、６６０ カレントミラー
４４１、４６１ ミラー元トランジスタ
４４２、４６２、７４２、７６２ ミラー先トランジスタ
４５０、５５０、６５０、７５０ ドライバ
４８０、４９０ サンプルホールド回路
４８１、４９１ サンプルスイッチ
４８２、４９２ 短絡スイッチ
４８３、４９３ 容量素子

Claims (10)

1. 所定の駆動信号を出力端子から出力するドライバと、
   所定の参照電流に応じた出力電流を生成して前記ドライバの電源側および接地側の少なくとも一方に流すカレントミラーと、
   前記参照電流の電流値を制御する電流制御回路と
   を具備する固体撮像素子。
2. 前記駆動信号に従ってアナログ信号を生成する複数の画素が二次元格子状に配列された画素アレイ部をさらに具備する
   請求項１記載の固体撮像素子。
3. 前記画素アレイ部内の行ごとに前記ドライバおよび前記カレントミラーが配置され、
   前記カレントミラーは、
   前記参照電流を流すミラー元トランジスタと、
   前記出力電流を生成するミラー先トランジスタと
   を備える請求項２記載の固体撮像素子。
4. 前記カレントミラーは、
   前記参照電流を流すミラー元トランジスタと、
   前記ミラー元トランジスタを共有し、前記出力電流を生成する第１および第２のミラー先トランジスタと
   を備え、
   前記ドライバは、第１および第２のドライバを含み、
   前記第１のドライバは、前記画素アレイ部内の第１の行に前記出力電流を出力し、
   前記第２のドライバは、前記画素アレイ部内の第２の行に前記出力電流を出力し、
   前記第１のミラー先トランジスタは、前記第１のドライバに前記出力電流を流し、
   前記第２のミラー先トランジスタは、前記第２のドライバに前記出力電流を流す
   請求項２記載の固体撮像素子。
5. 前記第１の行からのアナログ信号をデジタル信号に変換する第１のアナログデジタル変換器と、
   前記第２の行からのアナログ信号をデジタル信号に変換する第２のアナログデジタル変換器と
   をさらに具備し、
   前記第１および第２のドライバは、同時に前記出力電流を供給する
   請求項４記載の固体撮像素子。
6. 前記カレントミラーと前記電流制御回路との間の経路を所定の選択信号に同期して開閉する選択スイッチをさらに具備する
   請求項１記載の固体撮像素子。
7. 前記選択信号を生成して出力する論理ゲートと、
   前記出力された選択信号を保持して前記選択スイッチに供給するラッチ回路と
   をさらに具備する請求項６記載の固体撮像素子。
8. 前記出力電流は、第１および第２の出力電流を含み、
   前記カレントミラーは、
   電源ノードから前記ドライバの電源端子に前記第１の出力電流を流す電源側カレントミラーと、
   前記ドライバの接地端子から接地ノードに前記第２の出力電流を流す接地側カレントミラーと
   を含む請求項１記載の固体撮像素子。
9. 可変電流源と、
   前記可変電流源の生成した参照電流を流すミラー元トランジスタと、
   前記参照電流に応じた出力電流を生成してドレインから電圧信号を出力するミラー先トランジスタと、
   所定の制御信号に同期して前記ミラー先トランジスタのゲート－ソース間の電圧をサンプルホールドするサンプルホールド回路と
   を具備する固体撮像素子。
10. 所定の駆動信号を出力端子から出力するドライバと、
    所定の参照電流に応じた出力電流を生成して前記ドライバの電源側および接地側の少なくとも一方に流すカレントミラーと、
    前記参照電流の電流値を制御する電流制御回路と、
    前記駆動信号に従ってアナログ信号を生成する複数の画素と、
    前記アナログ信号に対して所定の信号処理を行う信号処理回路と
    を具備する撮像装置。

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