JP2008141235A - 固体撮像装置及び撮像装置 - Google Patents
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Abstract
【課題】様々な電位の電圧転送を可能とし、適正な回路動作を実現する。
【解決手段】インバータ34は、高電圧MVDD、低電圧MVSSの間にチャネル方向に直列にN型トランジスタN3、P型トランジスタP1、N型トランジスタN2、N型トランジスタN1を順次接続して構成され、前段のインバータ32の出力をN型トランジスタN3のゲート端子に入力し、前段のインバータ33の出力をP型トランジスタP1のゲート端子とN型トランジスタN1のゲート端子に入力し、さらにN型トランジスタN2のゲート端子にバイアス電圧BIASHを入力している。そして、電圧信号の転送時にN型トランジスタのゲート電圧を高電圧、P型トランジスタのゲート電圧を低電圧とし、また、電圧信号の非転送時にN型トランジスタのゲート電圧をGNDレベル、P型トランジスタのゲート電圧を中間電圧にする。
【選択図】図1
【解決手段】インバータ34は、高電圧MVDD、低電圧MVSSの間にチャネル方向に直列にN型トランジスタN3、P型トランジスタP1、N型トランジスタN2、N型トランジスタN1を順次接続して構成され、前段のインバータ32の出力をN型トランジスタN3のゲート端子に入力し、前段のインバータ33の出力をP型トランジスタP1のゲート端子とN型トランジスタN1のゲート端子に入力し、さらにN型トランジスタN2のゲート端子にバイアス電圧BIASHを入力している。そして、電圧信号の転送時にN型トランジスタのゲート電圧を高電圧、P型トランジスタのゲート電圧を低電圧とし、また、電圧信号の非転送時にN型トランジスタのゲート電圧をGNDレベル、P型トランジスタのゲート電圧を中間電圧にする。
【選択図】図1
Description
本発明は、各種電圧信号を所望の電位に制御して転送し、画素信号の読み出しや信号処理を行う固体撮像装置及び撮像装置に関する。
従来より、各種のトランジスタ回路を作製する場合において、トランジスタのゲート耐圧を保障することが必要である。そして、デジタル回路に使用するトランジスタに対しては、プロセスの進捗に対して、電源電圧を低減することにより、トランジスタのゲート耐圧を保障している。
しかし、メモリやCMOSイメージセンサ等を始めとするアナログ回路においては、電圧の低減が難しい回路も少なくない。
しかし、メモリやCMOSイメージセンサ等を始めとするアナログ回路においては、電圧の低減が難しい回路も少なくない。
図6は通常のインバータを用いたドライバ回路の一例を示す回路図である。
また、図9は以下の説明で用いる各種電圧値の具体例を示す説明図である。
ここで従来の回路説明に先立ち、図9に示す電圧値について説明する。
まず、AVDDはアナログ電源電圧を示しており、トランジスタの耐圧に相当し、例えば、3Vとする。
また、MVDDは中間電位を示しており、転送したい電圧である。
また、DVDDはデジタル電源電圧を示しており、例えば、1.8Vとする。
また、VSSはグランド電源電圧(0V)を示しており、MVSSは、マイナス電源電圧を示しており、例えば、−1Vとする。AVDD−MVSSで耐圧を保障できなくなる。
また、BIASHは耐圧保障のためのバイアス電圧であり、BIASH−MVSSがAVDDとなるようにしたい電圧である。DVDDで代用できる。
また、BIASLは耐圧保障のためのバイアス電圧であり、VSS以上の電圧でよく、VSSで代用できる。
また、図9は以下の説明で用いる各種電圧値の具体例を示す説明図である。
ここで従来の回路説明に先立ち、図9に示す電圧値について説明する。
まず、AVDDはアナログ電源電圧を示しており、トランジスタの耐圧に相当し、例えば、3Vとする。
また、MVDDは中間電位を示しており、転送したい電圧である。
また、DVDDはデジタル電源電圧を示しており、例えば、1.8Vとする。
また、VSSはグランド電源電圧(0V)を示しており、MVSSは、マイナス電源電圧を示しており、例えば、−1Vとする。AVDD−MVSSで耐圧を保障できなくなる。
また、BIASHは耐圧保障のためのバイアス電圧であり、BIASH−MVSSがAVDDとなるようにしたい電圧である。DVDDで代用できる。
また、BIASLは耐圧保障のためのバイアス電圧であり、VSS以上の電圧でよく、VSSで代用できる。
次に、図6に示す回路の構成について説明する。
図示のように、この回路は、入力電圧INのレベルを切り換えるレベルシフト回路100の出力に直列に2段のインバータ110、120を接続したものであり、ここでは、後段のインバータ120を用いて、この回路の電圧関係について説明する。
このインバータ120は、高電圧AVDDと低電圧MVSSとの間にチャネル方向に直列にP型トランジスタP1(閾値VthP)とN型トランジスタN1(閾値VthN)を接続したものであり、前段のインバータ110からの入力電圧INHをP型トランジスタP1のゲート端子とN型トランジスタN1のゲート端子に入力し、両トランジスタP1、N1のドレインを出力ノードOUTとしている。
図示のように、この回路は、入力電圧INのレベルを切り換えるレベルシフト回路100の出力に直列に2段のインバータ110、120を接続したものであり、ここでは、後段のインバータ120を用いて、この回路の電圧関係について説明する。
このインバータ120は、高電圧AVDDと低電圧MVSSとの間にチャネル方向に直列にP型トランジスタP1(閾値VthP)とN型トランジスタN1(閾値VthN)を接続したものであり、前段のインバータ110からの入力電圧INHをP型トランジスタP1のゲート端子とN型トランジスタN1のゲート端子に入力し、両トランジスタP1、N1のドレインを出力ノードOUTとしている。
上述したように、AVDDはトランジスタのゲート耐圧相当の電圧、例えば3Vとする。また、MVSSは負電圧、例えば−1Vとする。
例えば、レベルシフト回路100の入力INが、“H”の場合、インバータ120の入力INHは−1Vとなり、出力OUTは3Vとなるため、ゲート−ドレイン間の電圧VGDP/VGDNは、4Vとなり、ゲート耐圧をオーバーしてゲート破壊を起こす可能性があり、信頼性上問題となる。
そこで、このような問題を解決するために、以下のような回路的に電位を低減する工夫がなされる。
例えば、レベルシフト回路100の入力INが、“H”の場合、インバータ120の入力INHは−1Vとなり、出力OUTは3Vとなるため、ゲート−ドレイン間の電圧VGDP/VGDNは、4Vとなり、ゲート耐圧をオーバーしてゲート破壊を起こす可能性があり、信頼性上問題となる。
そこで、このような問題を解決するために、以下のような回路的に電位を低減する工夫がなされる。
図7は耐圧を保障する回路方式のドライバ回路の一例を示す回路図である。
図示のように、この回路は、レベルシフト回路200の出力にDVDD、MVSSで動作するインバータ210と、AVDD、MVSSで動作するインバータ220とを直列に接続し、これらインバータ210、220の出力とバイアス電圧BIASHを後段のインバータ230のゲート電圧として用いる構成である。
インバータ230は、高電圧MVDDと低電圧MVSSとの間にチャネル方向に直列に4つのN型トランジスタN3、N4、N2、N1を順次接続したものであり、N型トランジスタN3のゲート端子にインバータ220の出力を入力し、N型トランジスタN4のゲート端子にバイアス電圧BIASHを入力し、N型トランジスタN2のゲート端子にバイアス電圧BIASHを入力し、N型トランジスタN1のゲート端子にインバータ210の出力を入力し、トランジスタN4、N2のドレインを出力ノードOUTとしている。
図示のように、この回路は、レベルシフト回路200の出力にDVDD、MVSSで動作するインバータ210と、AVDD、MVSSで動作するインバータ220とを直列に接続し、これらインバータ210、220の出力とバイアス電圧BIASHを後段のインバータ230のゲート電圧として用いる構成である。
インバータ230は、高電圧MVDDと低電圧MVSSとの間にチャネル方向に直列に4つのN型トランジスタN3、N4、N2、N1を順次接続したものであり、N型トランジスタN3のゲート端子にインバータ220の出力を入力し、N型トランジスタN4のゲート端子にバイアス電圧BIASHを入力し、N型トランジスタN2のゲート端子にバイアス電圧BIASHを入力し、N型トランジスタN1のゲート端子にインバータ210の出力を入力し、トランジスタN4、N2のドレインを出力ノードOUTとしている。
このような回路では、N型トランジスタN1の耐圧を保障するため、そのゲート電圧をデジタル電源DVDD、MVSSでドライブする。また、N型トランジスタN2のゲートにBIASH電圧(例えば、デジタル電源DVDD)を入力することで、N型トランジスタN1のドレイン電圧はBIASH−VthN以上にはならないので、ゲート耐圧を保障できる。
また、高電圧側となるMVDDを転送するため、N型トランジスタN3、N4を直列接続している。ここで、N型トランジスタN4のゲート端子にはバイアス電圧BIASHを入力している。
ただし、この方式で転送できるMVDD電圧は、バイアス電圧BIASH−VthNまでとなる。
例えば、BIASHにデジタル電源DVDDを入力し、この電圧が1.8Vとし、VthNが1Vとすると、転送できる電圧は、0.8Vまでとなる。
また、高電圧側となるMVDDを転送するため、N型トランジスタN3、N4を直列接続している。ここで、N型トランジスタN4のゲート端子にはバイアス電圧BIASHを入力している。
ただし、この方式で転送できるMVDD電圧は、バイアス電圧BIASH−VthNまでとなる。
例えば、BIASHにデジタル電源DVDDを入力し、この電圧が1.8Vとし、VthNが1Vとすると、転送できる電圧は、0.8Vまでとなる。
さらにMVDDが高い場合は、例えば図8に示すような回路構成をとる。
図示のように、この回路は、レベルシフト回路300の2つの出力にAVDD、VSSで動作するインバータ310と、DVDD、MVSSで動作するインバータ320とを並列に接続し、これらインバータ310、320の出力と2つのバイアス電圧BIASL、BIASHを後段のインバータ330のゲート電圧として用いる構成である。
インバータ330は、高電圧MVDDと低電圧MVSSとの間にチャネル方向に直列に2つのP型トランジスタP1、P2と2つのN型トランジスタN2、N1を順次接続したものであり、P型トランジスタP1のゲート端子にインバータ310の出力を入力し、P型トランジスタP2のゲート端子にバイアス電圧BIASLを入力し、N型トランジスタN2のゲート端子にバイアス電圧BIASHを入力し、N型トランジスタN1のゲート端子にインバータ320の出力を入力し、トランジスタP2、N2のドレインを出力ノードOUTとしている。
ただし、この方式で転送できるMVDD電圧は、バイアス電圧BIASL+VthPより高い電圧となる。例えば、BIASLにGNDレベル(0V)VSSを入力し、VthPが1.5Vとすると、転送できる電圧は1.5V以上となる。
このような構成において、転送したい電圧が多数有る場合には、図7や図8の構成を組み合わせて様々な電圧を転送することができる。
(例えば特許文献1参照)。
特開平2−302047号公報
図示のように、この回路は、レベルシフト回路300の2つの出力にAVDD、VSSで動作するインバータ310と、DVDD、MVSSで動作するインバータ320とを並列に接続し、これらインバータ310、320の出力と2つのバイアス電圧BIASL、BIASHを後段のインバータ330のゲート電圧として用いる構成である。
インバータ330は、高電圧MVDDと低電圧MVSSとの間にチャネル方向に直列に2つのP型トランジスタP1、P2と2つのN型トランジスタN2、N1を順次接続したものであり、P型トランジスタP1のゲート端子にインバータ310の出力を入力し、P型トランジスタP2のゲート端子にバイアス電圧BIASLを入力し、N型トランジスタN2のゲート端子にバイアス電圧BIASHを入力し、N型トランジスタN1のゲート端子にインバータ320の出力を入力し、トランジスタP2、N2のドレインを出力ノードOUTとしている。
ただし、この方式で転送できるMVDD電圧は、バイアス電圧BIASL+VthPより高い電圧となる。例えば、BIASLにGNDレベル(0V)VSSを入力し、VthPが1.5Vとすると、転送できる電圧は1.5V以上となる。
このような構成において、転送したい電圧が多数有る場合には、図7や図8の構成を組み合わせて様々な電圧を転送することができる。
(例えば特許文献1参照)。
しかしながら、上記従来技術において、図7や図8の構成を組み合わせても、カバーできない転送電位の範囲が生じてしまい、例えば、1V程度の中間電位を転送したい場合でも適正に転送できないことになる。
この結果、例えばCMOSイメージセンサにおいて、画素トランジスタの動作を制御する各種のパルスを適正な電位に制御する必要があり、また、CCDイメージセンサにおいて、CCDの転送パルスを適正な電位に制御する必要があり、これらの制御に必要な転送電位を得られない場合には、イメージセンサの動作の信頼性の向上や省力化にとって障害となる場合がある。
この結果、例えばCMOSイメージセンサにおいて、画素トランジスタの動作を制御する各種のパルスを適正な電位に制御する必要があり、また、CCDイメージセンサにおいて、CCDの転送パルスを適正な電位に制御する必要があり、これらの制御に必要な転送電位を得られない場合には、イメージセンサの動作の信頼性の向上や省力化にとって障害となる場合がある。
そこで本発明は、様々な電位の電圧転送を可能とし、限られた電圧の範囲で適正な回路動作を実現できる転送回路を備えた固体撮像装置及び撮像装置を提供することを目的とする。
上述の目的を達成するため、本発明の固体撮像装置は、複数の画素が2次元方向に配列された画素アレイ部と、前記画素アレイ部から各画素の信号を読み出して画像信号に変換して出力する駆動制御手段と、前記画素アレイ部または駆動制御手段で利用される所定の転送電圧を出力する1または複数の転送回路とを有し、前記転送回路は、転送電圧に接続された第一のN型トランジスタと、前記第一のN型トランジスタとチャネル方向に直列に接続された第一のP型トランジスタとを有し、前記転送電圧の転送時に、前記第一のN型トランジスタのゲート電圧を第一の高電圧レベルに設定するとともに前記第一のP型トランジスタのゲート電圧を第一の低電圧レベルに設定し、前記転送電圧の非転送時に、前記第一のN型トランジスタのゲート電圧を第二の低電圧レベルに設定するとともに前記第一のP型トランジスタのゲート電圧を第二の高電圧レベルに設定することを特徴とする。
また、本発明の撮像装置は、被写体の撮像を行うための固体撮像装置と、前記固体撮像装置の受光部に被写体像を結像させる撮像光学系と、前記撮像光学系を駆動する駆動制御部と、前記固体撮像装置からの出力信号を信号処理し、撮像信号を生成する信号処理部と、前記信号処理部によって生成された撮像信号を記録する記録部と、前記信号処理部によって生成された撮像信号を出力する出力部と、撮像動作を制御するための各種信号を入力する操作部と有し、前記固体撮像装置は、複数の画素が2次元方向に配列された画素アレイ部と、前記画素アレイ部から各画素の信号を読み出して画像信号に変換して出力する駆動制御手段と、前記画素アレイ部または駆動制御手段で利用される所定の転送電圧を出力する1または複数の転送回路とを有し、前記転送回路は、転送電圧に接続された第一のN型トランジスタと、前記第一のN型トランジスタとチャネル方向に直列に接続された第一のP型トランジスタとを有し、前記転送電圧の転送時に、前記第一のN型トランジスタのゲート電圧を第一の高電圧レベルに設定するとともに前記第一のP型トランジスタのゲート電圧を第一の低電圧レベルに設定し、前記転送電圧の非転送時に、前記第一のN型トランジスタのゲート電圧を第二の低電圧レベルに設定するとともに前記第一のP型トランジスタのゲート電圧を第二の高電圧レベルに設定することを特徴とする。
なお、第一の高電圧レベルは例えば上述したAVDDであり、第二の高電圧レベルは例えば上述したDVDD(ただし、BIASHであればよい)である。また、第一の低電圧レベルは例えば上述したMVSSであり、第二の低電圧レベルは例えば上述したVSS(ただし、BIASLであればよい)である。
なお、第一の高電圧レベルは例えば上述したAVDDであり、第二の高電圧レベルは例えば上述したDVDD(ただし、BIASHであればよい)である。また、第一の低電圧レベルは例えば上述したMVSSであり、第二の低電圧レベルは例えば上述したVSS(ただし、BIASLであればよい)である。
本発明の固体撮像装置及び撮像装置によれば、転送回路が、転送電圧に接続された第一のN型トランジスタと、この第一のN型トランジスタとチャネル方向に直列に接続された第一のP型トランジスタとを有し、転送電圧の転送時に、第一のN型トランジスタのゲート電圧を第一の高電圧レベルに設定するとともに第一のP型トランジスタのゲート電圧を第一の低電圧レベルに設定し、転送電圧の非転送時に、第一のN型トランジスタのゲート電圧を第二の低電圧レベルに設定するとともに第一のP型トランジスタのゲート電圧を第二の高電圧レベルに設定するようにしたことから、トランジスタのゲート耐圧を超えることなく、中間電圧を転送することが可能となり、回路の信頼性の向上を図ることが可能となる。
この結果、最適化した電圧信号により、固体撮像装置を駆動して高精度の撮像動作を実現でき、品質の高い画像出力を行うことができる効果がある。
この結果、最適化した電圧信号により、固体撮像装置を駆動して高精度の撮像動作を実現でき、品質の高い画像出力を行うことができる効果がある。
図1は本発明の実施の形態による固体撮像装置(CMOSイメージセンサ)で用いる転送回路(ドライバ回路)の構成例を示す回路図である。
また、図2は本発明の実施の形態による固体撮像装置の構成を示すブロック図であり、図3は図2に示す固体撮像装置における画素内の構成を示す回路図である。
なお、以下の説明において、各電圧AVDD、MVDD、DVDD、VSS、MVSS、BIASH、BIASLの意味は上述した従来例で用いたものと共通であるものとする。
また、図2は本発明の実施の形態による固体撮像装置の構成を示すブロック図であり、図3は図2に示す固体撮像装置における画素内の構成を示す回路図である。
なお、以下の説明において、各電圧AVDD、MVDD、DVDD、VSS、MVSS、BIASH、BIASLの意味は上述した従来例で用いたものと共通であるものとする。
まず、図2及び図3に基づいて本実施の形態における固体撮像装置について説明する。
この固体撮像装置は、複数の画素1を二次元マトリクス状に配置した画素アレイ部2と、垂直選択駆動回路3と、列信号処理部4と、水平走査回路5と、タイミングジェネレータ6と、水平信号線7に出力された信号を処理する出力処理部8とを備えた構成となっている。
画素アレイ部2には複数の画素1とともに、各画素1の信号を列毎に垂直方向に読み出すための複数の垂直信号線(図2では省略)が形成されている。
この固体撮像装置は、複数の画素1を二次元マトリクス状に配置した画素アレイ部2と、垂直選択駆動回路3と、列信号処理部4と、水平走査回路5と、タイミングジェネレータ6と、水平信号線7に出力された信号を処理する出力処理部8とを備えた構成となっている。
画素アレイ部2には複数の画素1とともに、各画素1の信号を列毎に垂直方向に読み出すための複数の垂直信号線(図2では省略)が形成されている。
垂直選択駆動回路3は、画素アレイ部2の各画素1を一行ずつ選択して駆動するものである。画素アレイ部2の各画素1の信号は、一列毎に形成された垂直信号線を通して列信号処理部4に取り込まれる。
列信号処理部4は、垂直信号線を通して取り込まれた各画素1の信号を処理するもので、例えば負荷MOSトランジスタ、サンプルホールド・CDS(Correlated Double Sampling)回路、カラムA/Dコンバータ回路などを用いて構成される。
列信号処理部4は、垂直信号線を通して取り込まれた各画素1の信号を処理するもので、例えば負荷MOSトランジスタ、サンプルホールド・CDS(Correlated Double Sampling)回路、カラムA/Dコンバータ回路などを用いて構成される。
水平走査回路5は、各列の垂直信号線を通して読み出され、かつ列信号処理部4で処理された各画素1の信号を、水平方向に順に選択走査して水平信号線7に導くものである。この水平走査回路5は、例えば各列の垂直信号線に接続される複数の選択トランジスタと、当該複数の選択トランジスタを駆動するデコーダ回路とを用いて構成される。
タイミングジェネレータ6は、垂直選択駆動回路3、列信号処理部4及び水平走査回路5に対して、所定周期の基準クロックに基づいて各部の動作に必要な各種のパルス信号を供給するものである。
出力処理部8は、水平走査回路5によって水平信号線7に読み出された画素信号の出力処理を行うものである。この出力処理部8には、画素信号の増幅処理、選択処理、AGC(Auto Gain Control)処理などが含まれる。
タイミングジェネレータ6は、垂直選択駆動回路3、列信号処理部4及び水平走査回路5に対して、所定周期の基準クロックに基づいて各部の動作に必要な各種のパルス信号を供給するものである。
出力処理部8は、水平走査回路5によって水平信号線7に読み出された画素信号の出力処理を行うものである。この出力処理部8には、画素信号の増幅処理、選択処理、AGC(Auto Gain Control)処理などが含まれる。
次に図3において、画素アレイ部2の各画素1には、光電変換を行うフォトダイオード11と、このフォトダイオード11で生成した信号電荷をFDに読み出す転送トランジスタ12と、このFDに読み出された信号電荷を画素信号に変換して垂直信号線に出力する増幅トランジスタ13と、FDの信号電荷をリセットするリセットトランジスタ14と、増幅トランジスタによる出力タイミングを選択する選択トランジスタ15が設けられている。
また、垂直選択駆動回路3は、各画素のトランジスタに対し、転送パルス(TRG)、選択パルス(SEL)、リセットパルス(RSE)等を供給し、フォトダイオード11によって得られた信号電荷を画素信号(SIG)に変換して垂直信号線19に出力するよう制御する。
転送パルス(TRG)はレベルシフト回路20及びドライバ回路(インバータ)21を介して転送トランジスタ12に送られる。レベルシフト回路20は例えば温度等に応じて転送パルスの電位を切り換え、転送動作の最適化を行うものである。また、選択パルス(SEL)はドライバ回路22を介して選択トランジスタ15に送られ、リセットパルス(RSE)はドライバ回路23を介してリセットトランジスタ14に送られる。
そして、これらのドライバ回路21、22、23は、例えば図1に示すように、奇数段または偶数段のインバータを接続した構成を用いることができる。
転送パルス(TRG)はレベルシフト回路20及びドライバ回路(インバータ)21を介して転送トランジスタ12に送られる。レベルシフト回路20は例えば温度等に応じて転送パルスの電位を切り換え、転送動作の最適化を行うものである。また、選択パルス(SEL)はドライバ回路22を介して選択トランジスタ15に送られ、リセットパルス(RSE)はドライバ回路23を介してリセットトランジスタ14に送られる。
そして、これらのドライバ回路21、22、23は、例えば図1に示すように、奇数段または偶数段のインバータを接続した構成を用いることができる。
次に図1に示すドライバ回路について説明する。
図1に示すように、本例のドライバ回路は、複数のインバータを用いて構成されるものであり、電圧変換回路(レベルシフト回路)30の2つの出力の一方にAVDD、VSSで動作する2段のインバータ31、32を直列で接続し、他方にDVDD、MVSSで動作するインバータ33を接続している。
また、後段(出力段)のインバータ34は、中間電圧MVDD、低電圧MVSSの間にチャネル方向に直列にN型トランジスタN3、P型トランジスタP1、N型トランジスタN2、N型トランジスタN1を順次接続したものである。そして、上述したインバータ32の出力をN型トランジスタN3のゲート端子に入力し、インバータ33の出力をP型トランジスタP1のゲート端子とN型トランジスタN1のゲート端子に入力し、さらにN型トランジスタN2のゲート端子にバイアス電圧BIASHを入力し、トランジスタP1、N2のドレインを出力ノードOUTとしている。
図1に示すように、本例のドライバ回路は、複数のインバータを用いて構成されるものであり、電圧変換回路(レベルシフト回路)30の2つの出力の一方にAVDD、VSSで動作する2段のインバータ31、32を直列で接続し、他方にDVDD、MVSSで動作するインバータ33を接続している。
また、後段(出力段)のインバータ34は、中間電圧MVDD、低電圧MVSSの間にチャネル方向に直列にN型トランジスタN3、P型トランジスタP1、N型トランジスタN2、N型トランジスタN1を順次接続したものである。そして、上述したインバータ32の出力をN型トランジスタN3のゲート端子に入力し、インバータ33の出力をP型トランジスタP1のゲート端子とN型トランジスタN1のゲート端子に入力し、さらにN型トランジスタN2のゲート端子にバイアス電圧BIASHを入力し、トランジスタP1、N2のドレインを出力ノードOUTとしている。
このようなインバータ34は、3つのN型トランジスタと1つのP型トランジスタをチャネル方向に直列に接続し、電圧信号の転送時にN型トランジスタのゲート電圧を高電圧、P型トランジスタのゲート電圧を低電圧とし、また、電圧信号の非転送時にN型トランジスタのゲート電圧をGNDレベル、P型トランジスタのゲート電圧を中間電圧にするものである。
本例で、MVDDを転送する場合、P型トランジスタP1のゲート電圧はMVSS、N型トランジスタN3のゲート電圧はAVDD(3V)となっており、転送可能な範囲は、P型トランジスタP1により、MVSS+VthPとなり、例えばMVSSが−1V、VthPが1.5Vとすると、0.5V以上となる。
また、N型トランジスタN3により、AVDD−VthNとなり、例えばAVDDが3V、VthNが1Vとすると2V以下となり、合わせて0.5V〜2Vまでが転送可能となる。
また、低電圧側となるMVSSを転送する場合でも、P型トランジスタP1のゲート電圧は、デジタル電源であるDVDD(例えば1.8V)となっており、ゲート耐圧を超えることはない。また、N型トランジスタN3には、MVSSが転送することはないので、ゲート耐圧は保障できる。
また、N型トランジスタN3により、AVDD−VthNとなり、例えばAVDDが3V、VthNが1Vとすると2V以下となり、合わせて0.5V〜2Vまでが転送可能となる。
また、低電圧側となるMVSSを転送する場合でも、P型トランジスタP1のゲート電圧は、デジタル電源であるDVDD(例えば1.8V)となっており、ゲート耐圧を超えることはない。また、N型トランジスタN3には、MVSSが転送することはないので、ゲート耐圧は保障できる。
図4は本例と従来例の転送可能範囲を対比して示す説明図である。
図中、(a)で示す範囲が図7に示した従来例の転送可能範囲であり、(b)で示す範囲が図8に示した従来例の転送可能範囲である。また、(c)で示す範囲が図1に示した本例の転送可能範囲である。
すなわち、従来例の(a)では、BIASH−VthNより低い電圧が転送可能範囲となる。また、従来例の(b)では、BIASL+VthPより高い電圧が転送可能範囲となる。
そして、本例の(c)では、AVDD−VthNからMVSS+VthPの範囲が転送可能範囲となり、従来例で転送できない範囲が転送範囲となっている。
このように本例のドライバ回路においては、トランジスタのゲート耐圧を超えることなく、中間電圧(例えば1V)を転送することが可能であり、回路の信頼性の向上を図ることが可能となる。
図中、(a)で示す範囲が図7に示した従来例の転送可能範囲であり、(b)で示す範囲が図8に示した従来例の転送可能範囲である。また、(c)で示す範囲が図1に示した本例の転送可能範囲である。
すなわち、従来例の(a)では、BIASH−VthNより低い電圧が転送可能範囲となる。また、従来例の(b)では、BIASL+VthPより高い電圧が転送可能範囲となる。
そして、本例の(c)では、AVDD−VthNからMVSS+VthPの範囲が転送可能範囲となり、従来例で転送できない範囲が転送範囲となっている。
このように本例のドライバ回路においては、トランジスタのゲート耐圧を超えることなく、中間電圧(例えば1V)を転送することが可能であり、回路の信頼性の向上を図ることが可能となる。
なお、以上の例では、画素トランジスタに電圧信号を供給するドライバ回路を例に説明したが、本発明は固体撮像装置の他のドライバ回路にも同様に適用できるものである。また、本発明は必ずしもCMOSイメージセンサに限定されず、CCDイメージセンサ等の他の固体撮像装置にも適用できるものである。
また、固体撮像装置は1チップ上にCMOSイメージセンサ等を構成したものに限らず、撮像部と信号処理部や光学系がまとめてパッケージ化されたモジュールであってもよい。また、カメラシステムや携帯電話器に利用される装置であってもよい。なお、本発明では、CMOSイメージセンサの機能を単体で有する構成を固体撮像装置といい、固体撮像装置と他の要素(制御回路、操作部、表示部、さらにはデータ蓄積機能、通信機能等)と一体化された構成を撮像装置というものとする。
また、固体撮像装置は1チップ上にCMOSイメージセンサ等を構成したものに限らず、撮像部と信号処理部や光学系がまとめてパッケージ化されたモジュールであってもよい。また、カメラシステムや携帯電話器に利用される装置であってもよい。なお、本発明では、CMOSイメージセンサの機能を単体で有する構成を固体撮像装置といい、固体撮像装置と他の要素(制御回路、操作部、表示部、さらにはデータ蓄積機能、通信機能等)と一体化された構成を撮像装置というものとする。
以下、本発明を適用した撮像装置の具体例を説明する。
図5は本例のCMOSイメージセンサを用いたカメラ装置の構成例を示すブロック図である。
図5において、撮像部410は、例えば図2に示したCMOSイメージセンサを用いて被写体の撮像を行うものであり、撮像信号をメイン基板に搭載されたシステムコントロール部420に出力する。
すなわち、撮像部410では、上述したCMOSイメージセンサの出力信号に対し、AGC(自動利得制御)、OB(オプティカルブラック)クランプ、CDS(相関二重サンプリング)、A/D変換といった処理を行い、デジタル撮像信号を生成して出力する。
図5は本例のCMOSイメージセンサを用いたカメラ装置の構成例を示すブロック図である。
図5において、撮像部410は、例えば図2に示したCMOSイメージセンサを用いて被写体の撮像を行うものであり、撮像信号をメイン基板に搭載されたシステムコントロール部420に出力する。
すなわち、撮像部410では、上述したCMOSイメージセンサの出力信号に対し、AGC(自動利得制御)、OB(オプティカルブラック)クランプ、CDS(相関二重サンプリング)、A/D変換といった処理を行い、デジタル撮像信号を生成して出力する。
なお、本例では、撮像部410内で撮像信号をデジタル信号に変換してシステムコントロール部420に出力する例について示しているが、撮像部410からアナログ撮像信号をシステムコントロール部420に送り、システムコントロール部420側でデジタル信号に変換する構成であってもよい。
また、撮像部410内での具体的な制御動作や信号処理等も従来から種々の方法が提供されており、本発明の撮像装置において特に限定しないことは勿論である。
また、撮像部410内での具体的な制御動作や信号処理等も従来から種々の方法が提供されており、本発明の撮像装置において特に限定しないことは勿論である。
また、撮像光学系400は、鏡筒内に配置されたズームレンズ401や絞り機構402等を含み、CMOSイメージセンサの受光部に被写体像を結像させるものであり、システムコントロール部420の指示に基づく駆動制御部430の制御により、各部を機械的に駆動してオートフォーカス等の制御が行われる。
また、システムコントロール部420には、CPU421、ROM422、RAM423、DSP424、外部インターフェース425等が設けられている。
CPU421は、ROM422及びRAM423を用いて本カメラ装置の各部に指示を送り、システム全体の制御を行う。
DSP424は、撮像部410からの撮像信号に対して各種の信号処理を行うことにより、所定のフォーマットによる静止画または動画の映像信号(例えばYUV信号等)を生成する。
外部インターフェース425には、各種エンコーダやD/A変換器が設けられ、システムコントロール部420に接続される外部要素(本例では、ディスプレイ430、メモリ媒体440、操作パネル部450)との間で、各種制御信号やデータをやり取りする。
CPU421は、ROM422及びRAM423を用いて本カメラ装置の各部に指示を送り、システム全体の制御を行う。
DSP424は、撮像部410からの撮像信号に対して各種の信号処理を行うことにより、所定のフォーマットによる静止画または動画の映像信号(例えばYUV信号等)を生成する。
外部インターフェース425には、各種エンコーダやD/A変換器が設けられ、システムコントロール部420に接続される外部要素(本例では、ディスプレイ430、メモリ媒体440、操作パネル部450)との間で、各種制御信号やデータをやり取りする。
ディスプレイ430は、本カメラ装置に組み込まれた例えば液晶パネル等の小型表示器であり、撮像した画像を表示する。なお、このようなカメラ装置に組み込まれた小型表示器に加えて、外部の大型表示装置に画像データを伝送し、表示できる構成とすることも勿論可能である。
メモリ媒体440は、例えば各種メモリカード等に撮影された画像を適宜保存しておけるものであり、例えばメモリ媒体コントローラ441に対してメモリ媒体を交換可能なものとなっている。メモリ媒体440としては、各種メモリカードの他に、磁気や光を用いたディスク媒体等を用いることができる。
操作パネル部450は、本カメラ装置で撮影作業を行うに際し、ユーザが各種の指示を行うための入力キーを設けたものであり、CPU421は、この操作パネル部450からの入力信号を監視し、その入力内容に基づいて各種の動作制御を実行する。
メモリ媒体440は、例えば各種メモリカード等に撮影された画像を適宜保存しておけるものであり、例えばメモリ媒体コントローラ441に対してメモリ媒体を交換可能なものとなっている。メモリ媒体440としては、各種メモリカードの他に、磁気や光を用いたディスク媒体等を用いることができる。
操作パネル部450は、本カメラ装置で撮影作業を行うに際し、ユーザが各種の指示を行うための入力キーを設けたものであり、CPU421は、この操作パネル部450からの入力信号を監視し、その入力内容に基づいて各種の動作制御を実行する。
このようなカメラ装置に、本発明を適用することにより、固体撮像装置に設けたキャパシタ周辺における拡散領域の遮光と容量の付加を同時に実現することができ、画質の向上や装置の小型化等、高品位の撮像装置を提供できる。なお、以上の構成において、システムの構成要素となる単位デバイスや単位モジュールの組み合わせ方、セットの規模等については、製品化の実情等に基づいて適宜選択することが可能であり、本発明の撮像装置は、種々の変形を幅広く含むものとする。
また、本発明の固体撮像装置及び撮像装置において、撮像対象(被写体)としては、人や景色等の一般的な映像に限らず、偽札検出器や指紋検出器等の特殊な微細画像パターンの撮像にも適用できるものである。この場合の装置構成としては、図5に示した一般的なカメラ装置ではなく、さらに特殊な撮像光学系やパターン解析を含む信号処理系を含むことになり、この場合にも本発明の作用効果を十分発揮して、精密な画像検出を実現することが可能となる。
さらに、遠隔医療や防犯監視、個人認証等のように遠隔システムを構成する場合には、上述のようにネットワークと接続した通信モジュールを含む装置構成とすることも可能であり、幅広い応用が実現可能である。
さらに、遠隔医療や防犯監視、個人認証等のように遠隔システムを構成する場合には、上述のようにネットワークと接続した通信モジュールを含む装置構成とすることも可能であり、幅広い応用が実現可能である。
1……画素、2……画素アレイ部、3……垂直選択駆動回路、4……列信号処理部、5……水平走査回路、6……タイミングジェネレータ、7……水平信号線、8……出力処理部、30……電圧変換回路(レベルシフト回路)、31、32、33、34……インバータ。
Claims (12)
- 複数の画素が2次元方向に配列された画素アレイ部と、
前記画素アレイ部から各画素の信号を読み出して画像信号に変換して出力する駆動制御手段と、
前記画素アレイ部または駆動制御手段で利用される所定の転送電圧を出力する1または複数の転送回路とを有し、
前記転送回路は、転送電圧に接続された第一のN型トランジスタと、前記第一のN型トランジスタとチャネル方向に直列に接続された第一のP型トランジスタとを有し、
前記転送電圧の転送時に、前記第一のN型トランジスタのゲート電圧を第一の高電圧レベルに設定するとともに前記第一のP型トランジスタのゲート電圧を第一の低電圧レベルに設定し、
前記転送電圧の非転送時に、前記第一のN型トランジスタのゲート電圧を第二の低電圧レベルに設定するとともに前記第一のP型トランジスタのゲート電圧を第二の高電圧レベルに設定する、
ことを特徴とする固体撮像装置。 - 前記第一の高電圧レベルは転送電圧より高いことを特徴とする請求項1記載の固体撮像装置。
- 前記第二の高電圧レベルは前記第一の高電圧レベルより低いことを特徴とする請求項1記載の固体撮像装置。
- 前記第二の低電圧レベルは前記第一の低電圧レベルより高いことを特徴とする請求項1記載の固体撮像装置。
- 前記第二の高電圧レベルと前記第一の低電圧レベルの電位差がトランジスタの耐圧を超えないことを特徴とする請求項1記載の固体撮像装置。
- 前記第一の高電圧レベルと前記第二の低電圧レベルの電位差がトランジスタの耐圧を超えないことを特徴とする請求項1記載の固体撮像装置。
- 被写体の撮像を行うための固体撮像装置と、前記固体撮像装置の受光部に被写体像を結像させる撮像光学系と、前記撮像光学系を駆動する駆動制御部と、前記固体撮像装置からの出力信号を信号処理し、撮像信号を生成する信号処理部と、前記信号処理部によって生成された撮像信号を記録する記録部と、前記信号処理部によって生成された撮像信号を出力する出力部と、撮像動作を制御するための各種信号を入力する操作部と有し、
前記固体撮像装置は、
複数の画素が2次元方向に配列された画素アレイ部と、
前記画素アレイ部から各画素の信号を読み出して画像信号に変換して出力する駆動制御手段と、
前記画素アレイ部または駆動制御手段で利用される所定の転送電圧を出力する1または複数の転送回路とを有し、
前記転送回路は、転送電圧に接続された第一のN型トランジスタと、前記第一のN型トランジスタとチャネル方向に直列に接続された第一のP型トランジスタとを有し、
前記転送電圧の転送時に、前記第一のN型トランジスタのゲート電圧を第一の高電圧レベルに設定するとともに前記第一のP型トランジスタのゲート電圧を第一の低電圧レベルに設定し、
前記転送電圧の非転送時に、前記第一のN型トランジスタのゲート電圧を第二の低電圧レベルに設定するとともに前記第一のP型トランジスタのゲート電圧を第二の高電圧レベルに設定する、
ことを特徴とする撮像装置。 - 前記第一の高電圧レベルは転送電圧より高いことを特徴とする請求項7記載の撮像装置。
- 前記第二の高電圧レベルは前記第一の高電圧レベルより低いことを特徴とする請求項7記載の撮像装置。
- 前記第二の低電圧レベルは前記第一の低電圧レベルより高いことを特徴とする請求項7記載の撮像装置。
- 前記第二の高電圧レベルと前記第一の低電圧レベルの電位差がトランジスタの耐圧を超えないことを特徴とする請求項7記載の撮像装置。
- 前記第一の高電圧レベルと前記第二の低電圧レベルの電位差がトランジスタの耐圧を超えないことを特徴とする請求項7記載の撮像装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2006322491A JP2008141235A (ja) | 2006-11-29 | 2006-11-29 | 固体撮像装置及び撮像装置 |
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JP2010093642A (ja) * | 2008-10-09 | 2010-04-22 | Canon Inc | 固体撮像装置 |
-
2006
- 2006-11-29 JP JP2006322491A patent/JP2008141235A/ja active Pending
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