JP2010068414A - 撮像装置 - Google Patents

Abstract

【課題】フレームレートを落とすことなく低消費電力化を図ることができる撮像装置を提供する。
【解決手段】撮像装置は、複数の光電変換素子をマトリクス状に有する撮像素子１０５を備え、複数の動作モードを有する。そして、撮像素子１０５から出力される被写体像のデータを伝送するパラレル／シリアル変換回路１０９と、動作モードの水平ブランキング期間の長さに応じてパラレル／シリアル変換回路１０９の動作周波数を制御するＰＬＬ回路１１２とを備える。
【選択図】図１

Description

本発明は、被写体を撮像する撮像素子（固体撮像素子）を備える撮像装置に関する。

固体撮像素子は、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型固体撮像素子と、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに代表されるＸ−Ｙアドレス型固体撮像素子に大別される。

そして、近年、後者の固体撮像素子、例えば、ＣＭＯＳイメージセンサは、特に、携帯電話等のモバイル機器向けの低消費電力カメラモジュールや、高感度の電子スチルカメラ（撮像装置）に搭載されて用いられている。

例えば、高解像度が要求される電子スチルカメラにおいては、シャッタを切って取り込んだ静止画やＨＤ（HighDefinition）、ＶＧＡ（Video Graphics Array）動画等が記録されるモードには高精細化が要求される。そのため、より多画素の固体撮像素子が用いられることになる。但し、電子スチルカメラでは、電子ビューファインダや小画面モニタ等に動画を映し出すことで、被写体を確認できるようにしている。

そのため、静止画モードや動画モード等、複数の動作モードを有する撮像装置において、動作モードの変化に応じて、撮像装置の内部でデータを転送するデータ伝送手段の動作周波数を切り替えることで省電力化を実現する技術が提案されている（特許文献１）。
特開２００６−２７７０３２号公報

しかしながら、上記従来技術では、データ転送手段の動作モードに応じて動作周波数を下げる際、動作モードに応じて撮像素子の駆動周波数を下げていることから、例えば、動画撮影時においては、フレームレートが下がるといった問題がある。

そのため、撮像装置において、解像度を落とさずに省電力化を図るには、動作モードに応じて撮像素子の基準周波数を変更することなく、データ転送手段の動作周波数を切り替える必要がある。

本発明の目的は、フレームレートを落とすことなく低消費電力化を図ることができる撮像装置を提供することにある。

上記目的を達成するために、請求項１記載の撮像装置は、複数の光電変換素子をマトリクス状に有する撮像素子を備え、複数の動作モードを有する撮像装置において、前記撮像素子から出力される被写体像のデータを伝送するデータ伝送手段と、前記動作モードの水平ブランキング期間の長さに応じて前記データ伝送手段の動作周波数を制御するクロック制御手段とを備えることを特徴とする。

本発明の撮像装置によれば、フレームレートを落とすことなく低消費電力化を図ることができる。

以下、本発明を図面を参照しながら詳細に説明する。

但し、この実施の形態に含まれる構成要素はあくまで例示であり、この発明の範囲をそれらのみに限定するものではない。

図１は、本発明の実施の形態に係る撮像装置としてのデジタルカメラの構成を示すブロック図である。

図１に示すデジタルカメラにおいて、レンズ１０１は、被写体からの光学像（被写体像）を、メカシャッタ１０３を介して撮像素子１０５に結像させるレンズ群である。このレンズ１０１は、レンズ駆動部１０２によって駆動制御され、例えば、ズーム、フォーカス、絞り等が調整される。

メカシャッタ１０３は、撮像素子１０５を所定時間露光した後、遮光する機能を有する。このメカシャッタ１０３は、シャッタ駆動部１０４によって駆動制御される。

撮像素子１０５は、レンズ１０１から入力された被写体像を画像として撮像する。撮像素子１０５は、例えば、ＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像素子である。

撮像素子１０５は、被写体を撮像し、被写体像に基づくアナログ信号の画像を生成する。撮像素子１０５は、ＴＧ１０８からの垂直同期信号ＶＤ、水平同期信号ＨＤ及び、マスタークロック（ＭＣＬＫ）に基づいて、後述する読み出し行選択回路や列信号処理回路、読み出し行回路等の動作基準となるクロックパルス等を生成して読み出す。そして、これを行選択回路や列信号処理回路、読み出し行回路等に対して与える。

撮像素子１０５は、これらの信号に基づいて駆動する。撮像素子１０５により撮像されたアナログ信号の画像（画像信号）は、ＣＤＳ／ＡＧＣ回路１０６に出力される。

ＣＤＳ／ＡＧＣ回路１０６は、ＴＧ１０８からのサンプリングタイミング信号を用いて、撮像素子１０５の出力に対して、ＣＤＳ回路で相関二重サンプリングを行うことで低周波ノイズを除去し、ＡＧＣ回路によってゲイン調整する。

Ａ／Ｄ変換回路１０７は、ＣＤＳ／ＡＧＣ回路１０６から出力されたアナログ信号をＴＧ１０８から出力されるタイミング信号に基づくタイミングで、パラレルのデジタル信号に変換するアナログ／デジタル変換手段である。Ａ／Ｄ変換回路１０７で変換処理されたパラレルのデジタル信号は、パラレル／シリアル変換回路１０９に出力される。

ＴＧ１０８は、撮像素子１０５、ＣＤＳ／ＡＧＣ回路１０６、Ａ／Ｄ変換回路１０７、画像信号処理回路１１１、ＰＬＬ回路１１２を駆動するためのタイミング信号を出力するタイミングジェネレータである。このＴＧ１０８から出力される各種のタイミング信号は、全体制御演算部１１４から供給される基準クロック信号に基づくものである。

ＰＬＬ回路１１２は、ＴＧ１０８から出力されたクロック信号（基準クロック信号）の周波数をｎ倍に逓倍し、画像データサンプリング信号用のクロック信号（ＴＣＬＫ）をパラレル／シリアル変換回路１０９に供給する。

図２は、図１におけるパラレル／シリアル変換回路１０９及びシリアル／パラレル変換回路１１０の構成を示すブロック図である。

図２に示すように、データ伝送手段としてのパラレル／シリアル変換回路１０９は、少振幅差動信号伝送方式を用いる。即ち、パラレル／シリアル変換回路１０９は、パラレル／シリアル変換手段２０１と、ＬＶＤＳ（少振幅差動信号）ドライバ２０２、２０３を備えている。

また、シリアル／パラレル変換回路１１０は、ＬＶＤＳレシーバ２０４、２０５と、シリアル／パラレル変換手段２０６を備えている。

パラレル／シリアル変換手段２０１は、Ａ／Ｄ変換回路１０７から出力されたパラレルデータ（ＰＤＡＴＡ）をシリアルデータ（ＳＤＡＴＡ）に変換する。
ＬＶＤＳドライバ２０２は、シリアル変換されたシリアルデータをＬＶＤＳ伝送することが可能な出力手段に相当する。

ＬＶＤＳドライバ２０３は、ＰＬＬ回路１１２において生成されたクロック信号ＴＣＬＫをＬＶＤＳ伝送して、ＬＶＤＳレシーバ２０５へ出力する。

シリアル／パラレル変換回路１１０では、シリアル／パラレル変換手段２０６において、ＬＶＤＳレシーバ２０４で受信したシリアルデータを、Ａ／Ｄ回路１０７から出力された元のパラレルデータに変換する（復元する）。

この際、シリアル／パラレル変換回路１１０は、基準クロック信号やＬＶＤＳレシーバ２０５を介して入力されたクロック信号ＴＣＬＫに基づいて処理を行う。

図１に戻り、画像信号処理回路１１１は、シリアル／パラレル変換回路１１０から出力された画像信号であるパラレルデータの処理を行う。具体的に、画像信号処理回路１１１は、画像信号処理として、例えば、各種の補正処理、画像データの圧縮処理等を行う。

メモリ部I１１３は、画像信号処理回路１１１で処理された画像データを一時的に記憶する。全体制御演算部１１４は、デジタルカメラ全体の制御と各種の演算を行う。また、全体制御演算部１１４は、必要に応じて、デジタルカメラのシステム設定情報等や処理プログラムをメモリ部II１２０から読み出す。

記録媒体制御Ｉ／Ｆ（インターフェース）部１１５は、記録媒体１１７に対する画像データの記録または読み出しを行う。表示部１１６は、画像データに基づく画像の表示を行う。

記録媒体１１７は、例えば、半導体メモリからなるメモリカード等の着脱可能な記録媒体である。

外部Ｉ／Ｆ部１１８は、外部のコンピュータ等と通信を行うためのインターフェースである。操作部１１９は、ユーザーが、デジタルカメラを起動させる際や、露出条件、ズーム位置、駆動モード等のデジタルカメラのシステム設定情報等の変更等を行う際に操作されるものである。

そして、操作部１１９は、ユーザーからデジタルカメラのシステム設定情報の変更に係る変更情報が入力されるたびに、その変更情報を全体制御演算部１１４へ入力する。この操作部１１９は、例えば、電源スイッチ、シャッタボタン、モード切り替えスイッチ、操作入力群等を含むものである。

図３は、図１のデジタルカメラによって実行される各種のモード処理の手順を示すフローチャートである。

ここで、図３に示すフローチャートの動作は、図１に示す全体制御演算部１１４においてなされる。

操作部１１９の電源スイッチが押されてオンになると、当該デジタルカメラのシステムが起動する。

操作部１１９のモード切り替えスイッチによって、動画撮影、静止画撮影等の各種の撮影モード、或いは再生モードが選択されると、全体制御演算部１１４はこれを検知する。そして、ステップＳ３０１において、全体制御演算１１４は、操作部１１９によって選択されたモードが撮影モードであるか否かを判断する。

ステップＳ３０１の判断の結果、操作部１１９によって選択されたモードが撮影モードである場合には、ステップＳ３０２に進む。

ステップＳ３０２では、全体制御演算部１１４は、表示撮影モードであるＥＶＦ（Electronic View Finder）モードとして被写体の撮影を行い、撮影した画像を表示部１１６に表示する。

その際、撮像素子１０５は、後述の列信号処理回路４０３での加算読み出し等の読み出しを行い、ＰＬＬ回路１１２は、ＴＧ１０８から出力されたクロック信号（基準クロック信号）の周波数ｍ倍（ｎ＞ｍ）に逓倍する（詳細な動作は後述）。

続いて、ステップＳ３０３では、全体制御演算部１１４は、操作部１１９のシャッタボタンが押されてオンになったか否かを判断する。この判断の結果、シャッタボタンがオンになっていない場合には、ステップＳ３０１に戻る。

一方、ステップＳ３０３の判断の結果、シャッタボタンがオンになった場合には、記録撮影モードに移行して、ステップＳ３０４に進む。

ステップＳ３０４では、全体制御演算部１１４は、撮影モード（記録撮影モード）が静止画モードであるか否かを判断する。

ステップＳ３０４の判断の結果、撮影モードが静止画モードである場合には、ステップＳ３０５に進む。

ステップＳ３０５では、全体制御演算部１１４は、被写体の撮影を静止画モードで行って、撮影された静止画像の記録に係る各種の処理を行う。

一方、ステップＳ３０４の判断の結果、撮影モードが静止画モードでない場合には、ステップＳ３０６に進む。

ステップＳ３０６では、全体制御演算部１１４は、撮影モード（記録撮影モード）が動画モードであるか否かを判断する。

ステップＳ３０６の判断の結果、撮影モードが動画モードである場合には、ステップＳ３０７に進む。

ステップＳ３０７では、全体制御演算部１１４は、被写体の撮影を動画モードで行って、撮影された動画像の記録に係る各種の処理を行う。

スッテプＳ３０４、Ｓ３０６で静止画モードや動画モードと判断された場合、撮像素子１０５は通常読み出し行い、ＰＬＬ回路１１２はＴＧ１０８から出力されたクロック信号（基準クロック信号）の周波数をｎ倍に逓倍する（詳細な動作は後述）。

一方、ステップＳ３０６で撮影モードが動画モードでないと判断された場合、或いは、ステップＳ３０１で撮影モードでないと判断された場合には、ステップＳ３０８に進む。

ステップＳ３０８では、全体制御演算部１１４は、再生モードやメニューモード等のその他のモード処理を行う（詳細は省略）。

ステップＳ３０５、ステップＳ３０７、或いは、ステップＳ３０８の処理が終了すると、ステップＳ３０９に進む。

ステップＳ３０９では、全体制御演算部１１４は、電源スイッチがオフになったか否かを判断する。この判断の結果、電源スイッチがオフになっていない場合には、ステップＳ３０１に戻る。

一方、ステップＳ３０９の判断の結果、電源スイッチがオフになった場合には、ステップＳ３１０に進む。

ステップＳ３１０では、全体制御演算部１１４は、当該デジタルカメラのシステムの起動を停止し、終了処理を行う。これにより、図３に示すフローチャートの処理が終了する。

一般的に電子機器において消費電力はクロック周波数の増加に伴い増加する。

本実施の形態では、デジタルカメラの動作モードにおいて、水平ブランキング期間が異なることを利用し、データ伝送手段（パラレル／シリアル変換回路１０９）の動作周波数を水平ブランキング期間の長さに応じて制御する。このことにより低消費電力化を実現させるものである。

クロック制御手段としてのＰＬＬ回路１１２がデータ伝送手段（パラレル／シリアル変換回路１０９）の動作周波数を水平ブランキング期間の長さに応じて制御する。

ここで、本実施の形態では、静止画記録モードや動画記録モード（ＨＤ動画モード、ＶＧＡ動画記録モード）は通常読み出し、動画表示モード（ＥＶＦ動画モード）時における撮像素子の読み出しは２×２の加算読み出しを行うこととする。

本実施の形態では、ステップＳ３０５で撮影された静止画像や、ステップＳ３０７で撮影された動画像に係る出力データの有効ビットを１０ビットとし、撮像素子１０５の基準クロック（ＭＣＬＫ）を周波数５０ＭＨｚとする。

また、ＬＶＤＳドライバ２０２及び２０３の１つ当たりの最大伝送レートを５００Ｍｂｐｓとする。ＬＶＤＳ伝送におけるデータの転送レートは、デバイスプロセスやシリアル／パラレル変換のビット数等にも依存するため、動作可能な周波数であれば特に限定はしない。

図４は、図１における撮像素子（Ｘ−Ｙアドレス型のＣＭＯＳイメージサ）の構成を示すブロック図である。

図４に示すように、撮像素子１０５は、画素アレイ部４０１に加えて、読み出し行選択回路４０２、列信号処理回路４０３、読み出し列選択回路４０４が基板（チップ）４００上に形成された構成となっている。

但し、必ずしも上記の構成に限定されているわけではなく、例えば、ＣＤＳ／ＡＧＣ回路１０６やＡ／Ｄ変換回路１０７、パラレル／シリアル変換回路１０９が基板４００内に配した構成を採ることも可能である。

画素アレイ部４０１は、光電変換素子を含む画素４０５が行列状（マトリクス状）に２次元配置されると共に、画素４０５毎に所定のカラーコーディングを持つカラーフィルタが形成された構成となっている。

この画素アレイ部４０１において、行列状配置の画素４０５の各々に対して垂直信号線４０６が列単位で配線され、さらに、駆動線、例えば、後述するリセット線５１０、転送線５１１及び選択線５１２が行単位で配線されている。

図５は、図４における画素４０５の一例を示す回路図である。

図５に示すように、本回路例に係る画素４０５は、光電変換素子、例えば、フォトダイオード５０１に加えて、転送トランジスタ５０２、リセットトランジスタ５０３、増幅トランジスタ５０４及び選択トランジスタ５０５の４つのトランジスタを有する。ここでは、これらトランジスタ５０２〜５０５として、例えばＮチャネルのＭＯＳトランジスタを用いている。

転送トランジスタ５０２は、フォトダイオード５０１のカソードとフローティングディフュージョン部（ＦＤ部）５０６の間に接続されると共に、転送線５１１にゲートが接続されている。

フォトダイオード５０１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）は、転送トランジスタ５０２のゲートに転送線５１１を介して転送パルスＴＲが与えられ、転送トランジスタ５０２がオン状態となることで、ＦＤ部５０６に転送される。

リセットトランジスタ５０３は、電源電位ＶＤＤにドレインが、ＦＤ部５０６にソースが、リセット線５１０にゲートがそれぞれ接続されている。

フォトダイオード５０１からＦＤ部５０６への信号電荷の転送に先立って、リセットトランジスタ５０３は、ゲートにリセット線５１０を介してリセットパルスＲＳＴが与えられることで導通状態となって、ＦＤ部５０６の電位を電源電位ＶＤＤにリセットする。

増幅トランジスタ５０４は、ＦＤ部５０６にゲートが、電源ＶＤＤにドレインが、選択トランジスタ５０５のドレインにソースがそれぞれ接続されたソースフォロア構成となっている。

増幅トランジスタ５０４は、リセットトランジスタ５０３によってリセットした後のＦＤ部５０６の電位をリセットレベルとして垂直信号線４０６に出力する。さらに、増幅トランジスタ５０４は、転送トランジスタ５０２によって信号電荷を転送した後のＦＤ部５０６の電位を信号レベルとして垂直信号線４０６に出力する。

選択トランジスタ５０５は、増幅トランジスタ５０４のソースにドレインが、垂直信号線４０６にソース、選択線５１２にゲートが、がそれぞれ接続されている。

選択トランジスタ５０５は、ゲートに選択線５１２を介して選択パルスＳＥＬが与えられることで導通状態となり、増幅トランジスタ５０４の出力を垂直信号線４０６に出力することによって画素４０５を選択することができる。

また、この選択トランジスタ５０５については、増幅トランジスタ５０４のドレインと電源ＶＤＤの間に接続した構成を採ることも可能である。

尚、ここでは、画素４０５の回路構成として、４つのトランジスタ５０２〜５０５を有するものを例に挙げて説明した。しかし、４トランジスタ構成のものに限られるものではなく、増幅トランジスタ５０４を選択トランジスタ５０５として兼用した３トランジスタ構成のものでもよい。

図４に説明を戻す。

読み出し行選択回路４０２は、水平信号線４０７内の図５に示すリセット線５１０、転送線５１１及び選択線５１２を介して画素４０５を行単位で順に選択駆動する。

読み出し列選択回路４０４は、図４に示す垂直信号線４０６の出力信号を列毎に選択することで、選択された画素４０５の出力信号を列信号処理回路４０３から出力する。

列信号処理回路（読み出し回路）４０３は、読み出した複数の画素４０５の信号間の加算、間引き、切り出し等を行う処理回路であり、処理を行わない通常の読み出しも可能な構成となっている。

また、列信号処理回路４０３は、読み出し回路も有しており、画素４０５の信号レベルとリセットレベルを出力する。

図４の構成において、全画素の信号を順次読み出す場合には、読み出し行選択回路４０２より順次１つずつ行を選択すると共に、１つの行が選択されている間、読み出し列選択回路４０４により順次１つずつ列を選択する。そして、画素４０５の信号を１画素ずつ即座に且つ順次読み出し回路を含む列信号処理回路４０３に読み出していく。

次に、このような構成のＣＭＯＳイメージセンサ内で行われる複数の画素信号間の加算等における処理の構成であるが、具体的には種々の構成が考えられる。

特開平４−４６８２号公報にも加算回路の一例が説明されている通り、通常の全画素を順次読み出していくだけの構成と比べて、読み出し回路内の接続と駆動タイミングを変更し、加算処理をＣＭＯＳイメージセンサ内で行うことが可能である。

図６は、図４における列信号処理回路４０３の構成図である。

ここでは、図面の簡略化のために、列信号処理回路４０３として行方向３画素×列方向３画素に対応する３列分の列信号処理回路４０３のみを示している。

また、単位画素ブロックにおける３行をａ行、ａ＋１行、ａ＋２行とし、３列をｂ列、ｂ＋１列、ｂ＋２列とする。

画素加算読み出しと、画素間引き読み出しについては、ｂ列の列信号処理回路４０３ｂとｂ＋２列の列信号処理回路４０３ｂ＋２の回路構成のみを具体的に示すものとする。

加算読み出しにおいて、行方向ではｂ列とｂ＋２列の画素間で加算が行われる。

２×２の画素加算を行う場合、図６に示すように、ａ行目の各画素４０５を水平信号線４０７ａで選択し、垂直信号線４０６ｂ、垂直信号線４０６ｂ＋２から信号成分を転送スイッチＳ６０１、Ｓ６０３を介して蓄積コンデンサＣ１、Ｃ３に蓄積する。

次のタイミングに、ａ＋２行の画素４０５を水平信号線４０７ａ＋２で選択し、信号成分を、転送スイッチＳ６０２、６０４を介して蓄積コンデンサＣ２、Ｃ４に蓄積する。その後、読み出し列選択回路４０４からの制御信号によって転送スイッチＳ６０５、Ｓ６０６、Ｓ６０７、Ｓ６０８を同時にオンすることにより、水平出力線６０９には、画素４０５の２×２の加算成分を得ることができる。

続けて、画素４０５に対して１／２画素間引き読み出しを行う場合について説明する。

画素間引き読み出しにおいて、行方向ではａ行目、列方向ではｂ＋１列目が間引き動作が行われる。

図６に示すように、ａ行目の各画素４０５を水平信号線４０７ａで選択し、垂直信号線４０６ｂ、垂直信号線４０６ｂ＋２から信号成分を、転送スイッチＳ６０１、Ｓ６０３を介して蓄積コンデンサＣ１、Ｃ３に蓄積する。

その後、読み出し列選択回路４０４からの制御信号によって、初めに転送スイッチＳ６０５、Ｓ６０７を交互に導通状態にするので、水平出力線６０９には、ａ行目のｂ＋１列目が間引かれた画素４０５の成分を得ることができる。

次のタイミングに、ａ＋２行の画素４０５を水平信号線４０７ａ＋２で選択し、信号成分を、転送スイッチＳ６０１、６０３を介して蓄積コンデンサＣ１、Ｃ３に蓄積する。

その後、読み出し列選択回路４０４からの制御信号によって、初めに転送スイッチＳ６０５、Ｓ６０７を交互に導通状態にするので、水平出力線６０９には、ａ＋２行目のｂ＋１列目が間引かれた画素４０５の成分を得ることができる。このとき、転送スイッチＳ６０２、Ｓ６０４、Ｓ６０６、Ｓ６０８は常に非導通状態である。

この動作により１／２画素間引きされた信号を得ることができる。

続けて、画素切り出し読み出しを行う場合について簡単に説明する。

図７は、図４における、行方向５画素×列方向５画素に対応する５列分の画素４０５と、垂直信号線４０６、水平信号線４０７を示す図である。

画素切り出し読み出しとは、全画素のある特定の領域の画素４０５を読み出すことである。

例えば、５×５画素のブロックの中から、図７に斜線で示した画素７０１つまり３×３の画素ブロックのみを読み出すことである。

読み出し行選択回路４０２と読み出し列選択回路４０４で選択された領域の画素４０５のみの成分を出力する。

図７の斜線で示した画素７０１のみを順次読み出す場合には、読み出し行選択回路４０２より、必要な行を選択すると共に、１つの行が選択されている間、読み出し列選択回路４０４により順次１つずつ列を選択する。そして、画素７０１の信号を１画素ずつ即座に且つ順次読み出し回路を含む列信号処理回路４０３に読み出していく。

この動作により、図７の斜線で示した画素７０１のみが切り出された信号を得ることができる。

図８は、図４の撮像素子における画素出力のタイミングチャートであり、（ａ）は、通常読み出し時、（ｂ）は、画素加算読み出し時を示す。

図８のタイミングチャートに示すように、例えば２×２画素加算では、奇数行同士、偶数行同士でそれぞれ加算処理が行われることになる。

そのため、読み出し行選択回路４０２による垂直走査により、最初の１Ｈ（Ｈは水平走査期間）で１行目と３行目を選択し、次の１Ｈで２行目と４行目を選択し、次の１Ｈで５行目と７行目を選択し、次の１Ｈで６行目と８行目を選択する。このように、奇数行の対と偶数行の対を交互に繰り返して選択する。

このように２×２画素加算を行う場合、撮像素子１０５の画素出力における読み出し期間は、通常読み出しと比べて水平走査期間１Ｈ中に占める割合が少なくなるため、水平走査期間１Ｈ中に占める水平ブランキング期間の割合が多くなる。

また、１／２画素間引きや画素切り出し読み出し処理を行う場合においても、撮像素子１０５の画素出力における読み出し期間は、通常読み出しと比べて水平走査期間１Ｈ中に占める割合が少なくなる。そのため、水平走査期間１Ｈ中に占める水平ブランキング期間の割合が多くなる。

従って、画素加算や画素間引き、画素切り出し読み出し処理を行う場合、長くなった水平ブランキング期間内にもデータの転送を行うように、ＰＬＬ回路１１２によって、ｎ倍に逓倍するＴＣＬＫを通常読み出しの際よりも下げることが可能である。

図９は、図４の撮像素子におけるＬＶＤＳ伝送時のＭＣＬＫ、ＴＣＬＫ、ＳＤＡＴＡのタイミングチャートであり、通常読み出し時、２×２画素加算読み出し時別に示されている。

本実施の形態において、説明を簡単にするために、通常読み出しの静止画や動画記録モードにおいてのＬＶＤＳ伝送用のＴＣＬＫはＰＬＬ回路１１２によって基準クロック（ＭＣＬＫ）の１０逓倍とし、データの転送レートは５００Ｍｂｐｓとする。

また、２×２画素加算読み出しの動画表示モードにおいては、通常読み出し時よりも水平ブランキング期間が長いため、ＬＶＤＳ伝送用のＴＣＬＫは、ＰＬＬ回路１１２によって基準クロック（ＭＣＬＫ）の５逓倍、つまり２５０ＭＨｚとなる。データの転送レートは２５０Ｍｂｐｓとする。

図８に示すように、画素加算読み出し時は、通常読み出し時よりも、１Ｈ内に対して水平ブランキング期間の占める割合が多い。そのため、ＰＬＬ回路１１２で逓倍数を下げ、ＴＣＬＫを落とし、ＬＶＤＳ伝送の転送レートを下げることによって、ＳＤＡＴＡのＬＶＤＳ伝送期間が読み出し期間より長くなる。

しかしながら、画素加算読み出し時のＳＤＡＴＡは１Ｈ期間内にＬＶＤＳ伝送されるので、フレームレートが落ちることはない。

また、画素間引きや、画素切り出し処理を行う場合においても同様に、長くなった水平ブランキング期間の割合に応じて、ＰＬＬ回路１１２によって、逓倍するＴＣＬＫを通常読み出しの際のｎ倍から下げることが可能である。

以上、本実施の形態では、水平走査線の１Ｈ期間内に対する水平ブランキング期間の占める割合が多くなる画素加算読み出し時において、データ伝送手段のＴＣＬＫを通常読み出し時より落とすようにする。このことによってフレームレートを劣化させずにデジタルカメラの消費電力を抑制することが可能となる。

本実施の形態では、静止画モード、動画記録モードを通常読み出し、動画表示モードを画素加算読み出しとして説明を行ったが、画素加算動作はこれらに限定されるものではない。静止画記録モードや動画記録モードにおいても、画素加算や画素間引き、画素切り出し等その他の処理を行ってもよい。

また、撮像素子の動作に応じて、水平ブランキング期間は変わるため、ＰＬＬ回路１１２においての逓倍数は水平ブランキングの長さに応じて最適な逓倍数に変更する。

本発明の実施の形態に係る撮像装置としてのデジタルカメラの構成を示すブロック図である。 図１におけるパラレル／シリアル変換回路１０９及びシリアル／パラレル変換回路１１０の構成を示すブロック図である。 図１のデジタルカメラによって実行される各種のモード処理の手順を示すフローチャートである。 図１における撮像素子（Ｘ−Ｙアドレス型のＣＭＯＳイメージサ）の構成を示すブロック図である。 図４における画素４０５の一例を示す回路図である。 図４における列信号処理回路４０３の構成図である。 図４における、行方向５画素×列方向５画素に対応する５列分の画素４０５と、垂直信号線４０６、水平信号線４０７を示す図である。 図４の撮像素子における画素出力のタイミングチャートである。 図４の撮像素子におけるＬＶＤＳ伝送時のＭＣＬＫ、ＴＣＬＫ、ＳＤＡＴＡのタイミングチャートである。

符号の説明

１０５ 撮像素子
１０８ ＴＧ
１０９ パラレル／シリアル変換回路
１１２ ＰＬＬ回路
１１４ 全体制御演算部

Claims (3)

1. 複数の光電変換素子をマトリクス状に有する撮像素子を備え、複数の動作モードを有する撮像装置において、
   前記撮像素子から出力される被写体像のデータを伝送するデータ伝送手段と、
   前記動作モードの水平ブランキング期間の長さに応じて前記データ伝送手段の動作周波数を制御するクロック制御手段と、
   を備えることを特徴とする撮像装置。
2. 前記撮像素子は、加算回路、間引き回路、切り出し回路の少なくとも１つを有しており、前記クロック制御手段は、各回路に応じて水平ブランキング期間を制御することを特徴とする請求項１記載の撮像装置。
3. 前記データ伝送手段は、少振幅差動信号伝送方式を用いることを特徴とする請求項１記載の撮像装置。

Images