JP5072466B2

JP5072466B2 - 撮像装置

Info

Publication number: JP5072466B2
Application number: JP2007185773A
Authority: JP
Inventors: 隆史岸
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2007-07-17
Filing date: 2007-07-17
Publication date: 2012-11-14
Anticipated expiration: 2027-07-17
Also published as: JP2009027253A

Description

本発明は、撮像素子を搭載した撮像装置に関する。

従来から、ＣＣＤやＣＭＯＳＡＰＳを撮像素子として使用し、撮影した画像を記録するデジタルカメラやデジタルビデオカメラ等の撮像装置が普及している。これらの用途で使用する撮像素子は、静止画の解像度を高めるため、数１００万画素以上の多画素のものが多い。最近では１０００万画素を超える撮像素子も多くなってきている。

ところが、近年、デジタルビデオカメラのみならず、デジタルカメラにおいても動画撮影といった用途が増えてきている。このような動画撮影機能を有する撮像装置においては、動画撮影時と静止画撮影時では必要な画素数が異なるため、解像度変換が必要である。

通常は、静止画解像度より動画解像度の方が低いので、動画解像度以上の多画素を有する撮像素子は動画用途においては、低画素化する必要がある。

例えば、一般にＦｕｌｌＨＤと呼ばれるＨＤフォーマットでの動画解像度は１９２０ｘ１０８０であり約２００万画素であるので、それ以上の解像度を有する撮像素子の場合は、低画素化する必要がある。

低画素化の方法として、特定の周期で画素を読み飛ばす間引き処理、特定の周期で画素信号を加算する加算処理、特定の画素領域だけを読み出すクロップ、等の方法がある。これらの処理方法は、撮像素子から全ての画素を読んで画像処理部（撮像信号処理回路）で行う方法、撮像素子で行う方法等さまざまなものが提案されている。

撮像素子内で低画素化して読み出す場合には、すべての画素を読んで画像処理部で行う低画素化方法に比べて、撮像素子から画像処理部まで転送するデータ量が少なくなるため、高速化の観点で有利である。

ところで、撮像素子には画素欠陥が存在し、画素欠陥により画質が悪化する問題があるため、画素欠陥を補正することで、画質を向上する手法が用いられている。

しかし、画素欠陥の補正を行うと、従来の画素信号とは異なる信号を作り出すため、特定シーンにおいては画素欠陥の補正の跡が目立つシーンが存在する。従って、画素欠陥は必ず存在するものではあるが、なるべく少ない方が高画質な画像が得られる。

故に、間引き時処理で読み出す撮像素子においては、信号を出力する画素はなるべく欠陥の少ない画素を選択することが画質の観点から望ましい。間引き時において画素欠陥の少ない画像を読み出すものとして、特許文献１に開示の技術がある。この技術は、間引きを行うときに、欠陥画素の少ないフィールドを読み出すというものである。
特開２００６−２４５９９９号公報

しかし、欠陥画素は撮像素子内で相対的に少ないのであって、欠陥画素が画質に影響のない程度まで少ないかどうかは偶然によるものである。即ち、必ずしも画素欠陥が少ないとは言えない。また、撮像素子の外の信号処理回路で補正を行うため、欠陥画素のアドレス情報を格納するメモリも必要となる。

本発明の目的は、欠陥補正の跡が目立たないように間引き処理を行う場合に、欠陥画素を低減し高画質化を図ることができる撮像装置を提供することにある。

上記目的を達成するために、本発明による撮像装置は、入射した光量に対応する信号を電荷に変換する光電変換素子と、前記光電変換素子の信号を入力として動作し、同一の配線にその出力が接続された増幅器とを有する画素が複数マトリックス状に配置され、複数の画素の信号を特定のグループの中から間引いて出力する間引きモード時に、前記グループに属する複数の画素の前記増幅器の出力を同時に前記配線に出力した際、前記グループ内でその発生電荷量が最小となる光電変換素子に対応する増幅器の出力を画素信号として選択する撮像素子と、前記撮像素子から出力された画素信号に対する欠陥画素補正処理を行う欠陥画素補正処理手段と、前記間引きを行わない通常読み出しモード時に前記欠陥画素補正処理を行い、前記間引きモード時に前記欠陥画素補正処理を行わないように前記欠陥画素補正処理手段を制御する制御手段とを備えたことを特徴とする。

本発明によれば、欠陥補正の跡が目立たないように間引き処理を行う場合に、欠陥画素を低減し高画質化を図ることができる。

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。

図１は、本発明の実施の形態に係る撮像素子の構成を概略的に示す図である。

図１において、撮像素子は、画素部１０１、列読み出し回路１０２、行ドライバ１０３、列ドライバ１０４を備える。

画素部１０１は、垂直方向、水平方向に画素が配置されている。具体的には、入射した光量に対応する信号を電荷に変換する光電変換素子を有する画素がマトリックス状に配置されている。画素部１０１の信号を読み出す列読み出し回路１０２は、行ドライバ１０３により選択された行の画素の出力を読み出す。また、列読み出し回路１０２に記録された信号は、列ドライバ１０４によって選択され、出力される。

図２は、図１の撮像素子における１画素の第１の構成例を示す図である。

撮像素子において、２次元の画像を提供する画素アレイは、複数の画素を２次元アレイ状（マトリックス状）に配列して構成される。

本発明の撮像素子は、画素の信号を特定のグループの中から選択し間引いて出力する間引きモードを有し、間引きモード時にはグループ内で光電変換素子としてのフォトダイオードの信号が最小となる信号を選択する。

各画素２０１は、フォトダイオード（以下、ＰＤとも記す）２０２、転送スイッチ２０３、フローティングディフュージョン部（以下、ＦＤとも記す）２０４、増幅ＭＯＳアンプ（増幅器）２０５、選択スイッチ（選択手段）２０６及びリセットスイッチ２０７を含んで構成される。

ＰＤ２０２は、光学系を通して入射する光を光電変換する光電変換素子として機能する。ＰＤ２０２のアノードは接地ライン（接地側）に接続され、カソードは転送スイッチ２０３のソース（ソースフォロア側）に接続される。

転送スイッチ２０３は、そのゲート端子に入力される転送パルスφＴＸによって駆動され、ＰＤ２０２で発生した電荷をＦＤ２０４に転送する。ＦＤ２０４は、電荷を一時的に蓄積するとともに蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。

増幅器としての増幅ＭＯＳアンプ２０５は、画素毎に設けられ、ＰＤ２０２の信号を入力として動作し同一の配線に出力が接続される。増幅ＭＯＳアンプ２０５は、ソースフォロアとして機能し、そのゲートにはＦＤ２０４で電荷電圧変換された信号が入力される。また、増幅ＭＯＳアンプ２０５は、そのドレインが第１電位を提供する第１電源線ＶＤＤ１に接続され、そのソースが選択スイッチ２０６に接続されている。

選択スイッチ２０６は、そのゲートに入力される垂直選択パルスφＳＥＬによって駆動され、そのドレインが増幅ＭＯＳアンプ２０５に接続され、そのソースが垂直信号線２０８に接続されている。垂直選択パルスφＳＥＬがアクティブレベル（ハイレベル）になると、画素アレイの該当する行に属する画素の選択スイッチ２０６が導通状態になり、増幅ＭＯＳアンプ２０５のソースが垂直信号線２０８に接続される。

リセットスイッチ２０７は、そのドレインが第２電位（リセット電位）を提供する第２電源線ＶＤＤ２に接続され、そのソースがＦＤ２０４に接続されていて、そのゲートに入力されるリセットパルスφＲＥＳによって駆動される。そして、ＦＤ２０４に蓄積されている電荷を除去する。

ＦＤ２０４及び増幅ＭＯＳアンプ２０５他、垂直信号線２０８に定電流を供給する図示しない定電流源によってフローティングディフュージョンアンプが構成される。選択スイッチ２０６で選択された行を構成する各画素において、ＦＤ２０４に転送される電荷がＦＤ２０４で電圧信号に変換されて、フローティングディフュージョンアンプを通じて対応する列読み出し回路１０２に出力される。

図３（ａ）は、９行９列の画素配置と読み出し回路を示し、（ｂ）は、読み出し行と時間の関係を示している。アルファベットａからｉは行番号を示し、数字１から９は列番号を示す。３行ずつまたは３行３列のブロックでグループ化し、その中で最小値を選択する方法について図２と合わせて説明する。

図３（ｂ）に示すｔ１、ｔ３、ｔ５は行選択期間である。行選択期間には、まずリセットスイッチ２０７によるリセットが解除された後にＰＤ２０２の電荷がＦＤ２０４に転送される。そして、選択スイッチ２０６をオンすることで、ＦＤ２０４の電位に相当する出力が垂直信号線２０８に伝達される。

行選択期間ｔ１においては、ａ行、ｂ行、ｃ行の画素の選択スイッチ２０６が同時にオンしているため、増幅ＭＯＳアンプ２０５の出力が信号出力線上で競合していることとなる。

ここで、増幅ＭＯＳアンプ２０５の出力が競合した場合について考える。まず、ＦＤ２０４の電位を考えると、ＦＤ２０４は、行選択された開始時にはリセットスイッチ２０７を介してリセットされた電位ＶＤＤ２になっている。

ＰＤ２０２の電荷がＦＤ２０４に転送された際に、電位ＶＤＤ２からＰＤ２０２での発生電荷分だけ、電位が下がることになる。例えば、ＰＤ２０２での発生電荷が１０個と１０００個の場合は１０個の方が電位は高く、１０００個の方が電位は低い状態である。

次に、増幅ＭＯＳアンプ２０５の出力について考えると、増幅ＭＯＳアンプ２０５はゲートにＦＤ２０４を接続しているので、ゲートの電位が高い方が増幅ＭＯＳアンプ２０５の出力が高いことになる。

即ち、ＰＤ２０２での発生電荷の少ない方が対応する増幅ＭＯＳアンプ２０５の出力が高い。異なる出力の増幅ＭＯＳアンプ２０５を同時に信号出力線に接続した場合、信号出力線の電位は出力が高い増幅ＭＯＳアンプ２０５の信号となる。

従って、発生電荷の異なるＰＤ２０２をそれぞれ読み出す増幅ＭＯＳアンプ２０５を信号出力線に接続した場合、発生電荷量の少ないＰＤ２０２の信号を信号出力線に伝える増幅ＭＯＳアンプ２０５の値が信号値となる。

即ち、行選択期間ｔ１においてはａ行、ｂ行、ｃ行の中で最も発生電荷量の少ない画素の値が信号出力線に出力されている。欠陥画素は一般的に余分な電荷が発生しているため発生電荷量が多い。

従って、例えば発生電荷量がａ行＞ｂ行＞ｃ行でａ行が欠陥画素の場合、ｃ行の画素の信号が出力されることとなる。行選択期間ｔ３におけるｄ行、ｅ行、ｆ行、行選択期間ｔ５におけるｇ行、ｈ行、ｉ行も同様に出力が少ない画素が選択される。

ｔ２、ｔ４、ｔ６は水平転送期間であり、列読み出し回路１０２に記録されている信号が列ドライバ１０４によって出力される。

列方向の最小値選択においては、列読み出し回路１０２中に同様な増幅ＭＯＳアンプを有することによって達成することが可能である。また、画素部１０１と列読み出し回路１０２の間に水平方向にショートするスイッチを有することによって、水平方向、垂直方向で選択されたブロック単位で最小値を選択することが可能となる。

例えば、ａ行、ｂ行、ｃ行を行選択し、１列、２列、３列の信号出力線をショートした場合には、３行×３列の中から最小値が選択される。

図３において、９行９列の画素配置を示しているが、説明を簡単にするものであって、９行９列に限定するものではない。また、列方向それぞれ１／３に間引く場合を記載しているが、特に１／３に限定するものではなく、撮影者が意図する間引き率に合わせて同時読み出し画素数を決定すればよい。

また、図３において、連続する画素間における最小値選択について説明したが、カラーフィルタを配置する場合等はこの限りではなく、同色の画素の信号を同時に選択することで、対応が可能である。

図４は、図１の撮像素子における１画素の第２の構成例を示す図である。

図４は、図２の選択スイッチ２０６がなく、ＶＤＤ２の電位を変化させることによってフローティングディフュージョンの電位をＧＮＤ近くまで落とすことで、ソースフォロアのドライバＭＯＳ２０５をオフ状態にし、画素選択をオフにするタイプの画素を示す。

この画素ではリセットスイッチ２０７を用いて画素を選択しているので、本質的には図２の選択スイッチ２０６で画素アンプが出力線につながっているのと同じ動作が可能である。

間引きを行う間引きモードでない通常読み出しモードの時には、図３の各行を同時に選択しないことで、通常読み出しモードの実行が可能である。この場合には欠陥画素の低減を行わないが、欠陥画素のアドレス情報を格納するメモリを有し、撮像素子の外の信号処理回路で補正を行えば、欠陥画素の補正により欠陥画素の低減が可能である。

即ち、間引きモード時には信号処理回路での欠陥補正が必要ないため。間引きモードと通常読み出しモードによって、信号処理回路の欠陥補正の有無を変更することができる。間引きモード時には、欠陥補正を行う信号処理の回路の動作を行わないことで、消費電力の低減等のメリットも得られる。

図５は、本発明の実施の形態に係る撮像装置の構成を概略的に示す図である。

図５において、レンズ部５０１は、被写体の光学像を撮像素子５０５に結像させるものであり、レンズ駆動装置５０２によってズーム制御、フォーカス制御、絞り制御等が行われる。メカニカルシャッタ５０３は、シャッタ駆動装置５０４によって制御される。撮像素子５０５は、レンズ部５０１で結像された被写体を画像信号として取り込む。

撮像信号処理回路５０６は、撮像素子５０５より出力される画像信号の増幅、Ａ／Ｄ変換（アナログ／デジタル変換）、Ａ／Ｄ変換後の画像データへの各種の補正、データの圧縮等を行う。

タイミング発生部５０７は、撮像素子５０５、撮像信号処理回路５０６に各種タイミング信号を出力する。メモリ部５０８は、画像データを一時的に記憶する。全体制御・演算部５０９は、各種演算を行い、撮像装置全体を制御する。

記録媒体制御Ｉ／Ｆ部５１０は、記録媒体５１１に記録または読み出しを行うためのインターフェースである。半導体メモリ等の着脱可能な記録媒体５１１は、画像データの記録または読み出しを行う。外部Ｉ／Ｆ部５１２は、外部コンピュータ等と通信するためのインターフェースである。

全体制御・演算部５０９には、測光装置５１３、測距装置５１４も接続されている。

次に、撮影時の撮像装置の動作について説明する。

メイン電源がオンされると、コントロール系の電源がオンし、更に撮像信号処理回路５０６等の撮像系回路の電源がオンされる。

それから、図示しないレリーズボタンが押されると、測距装置５１４から出力された信号を元に、高周波成分を取り出し、被写体までの距離の演算を全体制御・演算部５０９で行う。

その後、レンズ駆動装置５０２によりレンズ部５０１を駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズ部５０１を駆動し、測距を行う。そして、合焦が確認された後に撮影動作が開始する。

撮影動作が終了すると、撮像素子５０５から出力された画像信号は、撮像信号処理回路５０６で増幅、Ａ／Ｄ変換等の処理をされ、全体制御・演算部５０９によりメモリ部５０８に書き込まれる。

その後、メモリ部５０８に蓄積されたデータは、全体制御・演算部５０９の制御により記録媒体制御Ｉ／Ｆ部５１０を通り、記録媒体５１１に記録される。また、メモリ部５０８に蓄積されたデータを、外部Ｉ／Ｆ部５１２を介して直接コンピュータ等に入力して画像の加工を行ってもよい。

本発明の実施の形態に係る撮像素子の構成を概略的に示す図である。図１の撮像素子における１画素の第１の構成例を示す図である。図１の撮像素子における画素の配列と読み出しの時間関係を示す図である。図１の撮像素子における１画素の第２の構成例を示す図である。本発明の実施の形態に係る撮像装置の構成を概略的に示す図である。

符号の説明

１０１画素部
１０２列読み出し回路
１０３行ドライバ
１０４列ドライバ
２０１画素
２０２ＰＤ
２０３転送スイッチ
２０４ＦＤ
２０５増幅ＭＯＳアンプ
２０６選択スイッチ
２０７リセットスイッチ
２０８垂直信号線

Claims

入射した光量に対応する信号を電荷に変換する光電変換素子と、前記光電変換素子の信号を入力として動作し、同一の配線にその出力が接続された増幅器とを有する画素が複数マトリックス状に配置され、複数の画素の信号を特定のグループの中から間引いて出力する間引きモード時に、前記グループに属する複数の画素の前記増幅器の出力を同時に前記配線に出力した際、前記グループ内でその発生電荷量が最小となる光電変換素子に対応する増幅器の出力を画素信号として選択する撮像素子と、
前記撮像素子から出力された画素信号に対する欠陥画素補正処理を行う欠陥画素補正処理手段と、
前記間引きを行わない通常読み出しモード時に前記欠陥画素補正処理を行い、前記間引きモード時に前記欠陥画素補正処理を行わないように前記欠陥画素補正処理手段を制御する制御手段と、
を備えたことを特徴とする撮像装置。
前記増幅器はソースフォロアとして機能することを特徴とする請求項１記載の撮像装置。
前記光電変換素子はフォトダイオードで構成され、前記フォトダイオードはカソードが前記ソースフォロア側に接続され、アノードが接地側に接続されていることを特徴とする請求項２記載の撮像装置。