JP2006067453A - 固体撮像装置、カメラ及びビデオカメラ - Google Patents

Abstract

【課題】 画素の動作タイミングずれが小さく、高ＳＮ比のセンサ出力を示す固体撮像装置を提供することを目的とする。
【解決手段】 アレイ状に配置された光電変換部１８と、光電変換部１９で光電変換された信号を一時的に蓄積する複数のアナログメモリ９とを備える固体撮像装置において、光電変換された信号を蓄積するモードである駆動モードを複数備え、駆動モードのうちの第１の駆動モードでは、光電変換部１８から出力される信号の１ビット分の信号が、アナログメモリ９の一つのセルに記憶され、第１の駆動モードとは別の少なくとも一つの第２の駆動モードでは、光電変換部１８から出力される信号の１ビット分の信号値又は複数ビット分の信号の平均値が、アナログメモリ９の複数のセルに記憶される。
【選択図】 図１

Description

本発明は、固体撮像装置、カメラ及びビデオカメラに関し、特に、アナログメモリを備える固体撮像装置、カメラ及びビデオカメラに関する。

従来、固体撮像装置としては、そのＳＮ比の良さからＣＣＤが多く使われている。

しかし、一方では、使い方の簡便さや消費電力の小ささを長所とするいわゆる増幅型固体撮像装置の開発も行われてきた。

増幅型固体撮像装置とは、受光画素に蓄積された信号電荷を画素部に備わったトランジスタの制御電極に導き、増幅された信号を主電極から出力するタイプの固体撮像装置であり、増幅用トランジスタとしてＳＩＴを使ったＳＩＴ型イメージセンサ（Ａ．Ｙｕｓａ、Ｊ．Ｎｉｓｈｉｚａｗａ ｅｔ ａｌ “ＳＩＴ ｉｍａｇｅ ｓｅｎｓｏｒ：Ｄｅｓｉｇｎ ｃｏｎｓｉｄｅｒａｔｉｏｎ ａｎｄ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ、”ＩＥＥＥ ｔｒａｎｓ．
Ｖｏｌ． ＥＤ−３３、 ｐｐ．７３５−７４２、 Ｊｕｎｅ １９８６．）、バイポーラトランジスタを使ったＢＡＳＩＳ(Ｎ．Ｔａｎａｋａ ｅｔ ａｌ．、 “Ａ ３１０Ｋ ｐｉｘｅｌ ｂｉｐｏｌａｒ ｉｍａｇｅｒ （ＢＡＳＩＳ）、”ＩＥＥＥ ＴｒａｎＳＥＬｓｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ｖｏｌ．３５、 ｐｐ． ６４６−６５２、 ｍａｙ １９９０)、制御電極が空乏化するＪＦＥＴを使ったＣＭＤ(中村ほか“ゲート蓄積型ＭＯＳフォトトランジスタイメージセンサ”、テレビ学会誌、４１、１１、ｐｐ．１０７５−１０８２ Ｎｏｖ．、１９８７)、ＭＯＳトランジスタを使ったＣＭＯＳセンサ(Ｓ．Ｋ．Ｍｅｎｄｉｓ、 Ｓ．Ｅ．Ｋｅｍｅｎｙ ａｎｄ Ｅ．Ｒ．Ｆｏｓｓｕｍ、 “Ａ １２８×１２８ ＣＭＯＳ ａｃｔｉｖｅ ｉｍａｇｅ ｓｅｎｓｏｒ ｆｏｒ ｈｉｇｈｌｙ ｉｎｔｅｇｒａｔｅｄ ｉｍａｇｉｎｇ ｓｙｓｔｅｍｓ、” ｉｎ ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．、 １９９３、 ｐｐ． ５８３−５８６．)などがある。

特に、ＣＭＯＳセンサはＣＭＯＳプロセスとのマッチングが良く、周辺ＣＭＯＳ回路をオンチップ化できることから開発に力が注がれている。

しかし、これらの増幅型固体撮像装置に共通する欠点は、各画素に備わる増幅用トランジスタの出力オフセットが画素ごとに異なるため、イメージセンサの信号としては固定パターンノイズ（ＦＰＮ）がのるということである。

このＦＰＮを除くために、従来からさまざまな信号読み出し回路が開発されている。

増幅型固体撮像装置の他の欠点は、動作タイミングに関するものである。

この型のイメージセンサの画素信号読み出しは１行ずつ行われ、さらにこの１行読み出し後に水平転送動作が続く。

このため、画素の信号蓄積動作は１行ごとにずれてくるのである。

なぜなら、１フィールドにおける画素の信号蓄積動作は画素信号読み出しで終了するからである。

したがって、第１行と最終行とのタイミングずれはほとんど１フィールド時間となる。

一方、ＣＣＤではすべての画素信号が一斉に垂直ＣＣＤに転送されるが、ＣＣＤ画素の蓄積動作はこの一斉転送で終了し、かつ開始するため、ＣＣＤ画素の動作は同時である。

増幅型イメージセンサのこの動作タイミングずれは、高速動作する被写体を写したときに、像のゆがみとなって現れる。

この欠点を改善する目的で、特許文献１及び２には、ＭＯＳスイッチと容量とで形成されるメモリセルで構成されるアナログフレームメモリを備えたイメージセンサが提案されている。

これら提案のセンサにおいては、画素信号が対応するメモリセルに、水平転送動作を伴わず短時間で転送され、その後水平転送を伴ったメモリ信号の読み出しがほぼ１フィールド期間を使って行われる。

これにより、動作タイミングのずれは著しく短縮される。

図１５は、従来技術のイメージセンサの回路図である。

図１５において、１は少なくともフォトダイオードと増幅用トランジスタとを有する増幅型画素を示す。

図１６は、図１５における増幅型画素例としての典型的なＣＭＯＳセンサの画素回路図である。

図１６において、走査回路４によって選択された行の画素１の増幅用トランジスタ２１は、選択トランジスタ２２が導通状態になると、電流供給用トランジスタ７より電流が供給されて、ソースフォロワとして作動し垂直画素出力線２にその出力電圧を出力する。

はじめに、フローティングディフュージョン（ＦＤ）部１９が、リセットパルスφＲＥＳをリセットトランジスタ２３に印加することによってリセットされ、そのＦＤ電位相当の出力が垂直画素出力線２に現れる。

垂直画素出力線２側のこの基準電圧は、ソースフォロワのしきい電圧の画素間ばらつきのためにばらつくが、垂直メモリ出力線１１の側では、φＣとφＳＨのパルスによりクランプトランジスタ６とスイッチトランジスタ８と導通させるため、一律のクランプ電位ＶＲが基準電圧となる。

次に、クランプトランジスタ６をオフ状態とし、パルスφＴＸを転送トランジスタ２０に印加することで、フォトダイオード１８にある信号電荷をＦＤ１９に転送する。

この信号に比例したＦＤ電圧の落ち分は、垂直画素出力線２に読み出され、さらに結合容量５を通して垂直メモリ出力線１１に伝えられる。

この信号電圧は、メモリ選択線１２を通して書き込みトランジスタ１０にパルスを印加することで、メモリセル容量９に書き込まれる。

メモリ選択線１２はメモリ走査回路１３にしたがって次々に選択される。

メモリセル容量９に書き込まれた信号電圧は、上記に述べたクランプ動作により、画素の固定パターンノイズ（ＦＰＮ．）を含んでいない。

この行ごとの画素からメモリへの信号転送が終了すると、メモリの信号読み出しが次のように行われる。

はじめに、パルスφＣとφＳＨとをクランプトランジスタ６とスイッチトランジスタ８とに印加することで、垂直メモリ出力線１１をＶＲにリセットする。

スイッチトランジスタ８をオフ状態とした後、メモリ走査回路１３によって選択された行のメモリセルの容量９にたまっていた信号電圧が垂直メモリ出力線１１に転送される。

この垂直メモリ出力線１１上の信号電圧は、水平走査回路１６によって走査を受けたスイッチトランジスタ１５を通して水平出力線１４に順に転送される。

水平出力線上の信号電圧は増幅回路１７によって増幅され、センサ出力として読み出される。

メモリ信号はこのように、メモリ走査回路１３と水平走査回路１６とによって読み出される。

画素信号のメモリへの転送時間は、メモリのない一般的なＣＭＯＳセンサの読み出し時間に比べて、大幅に短縮されている。

このため、画素の蓄積動作タイミングの時間差に関する欠点は十分に改善される。

特許文献１に記載されている上記の動作は、行方向の全ての走査を順次行う順次走査（又はプログレッシブ動作）と呼ばれる。

通常、テレビジョンやカムコーダーで用いられている、水平飛び越し走査（又はインターレース動作）の記述はないが、水平走査回路４とメモリ走査回路１３を一行飛びに走査することで、水平飛び越し走査に対応することは容易である。

したがって、同じ回路構成でプログレッシブ動作とインターレース動作の両方が可能な撮像装置は容易に構成でき、両方の動作モードが必要な近年の動画用撮像装置に用いられている。
特開昭５８−１２５９８２号公報 特開平０２−６５３８０号公報

しかしながら、この従来技術によるフレームメモリ付きの増幅型イメージセンサは、ＳＮ比に関する問題がある。

すなわち、画素から読み出された信号電圧は、信号の転送経路において信号の分割を受けて大きく減少する上、転送経路上の熱ノイズの影響を受けるのである。

信号の分割は、信号の転送時に容量分割を受けることで起こり、第１は垂直画素出力線２からメモリ容量９への転送時に、第２はメモリ容量９から水平出力線１４への転送時に生ずる。

熱ノイズは、信号経路、すなわち結合容量５、垂直メモリ出力線１１、メモリ容量９及び水平出力線１４をリセットする時に生ずる。

そのノイズ電荷は（ｋＴＣ）^１/２、ノイズ電圧（ｋＴ／Ｃ）^１/２で表わされる。

ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｃはリセットされる部位の容量である。

このように、センサの最終出力時にはＳＮ比が大きく低下しているため、実用化の障害となっている。

特に、テレビジョン受像機及びビデオカムコーダーで一般的なプログレッシブ動作では、従来から比較がされやすく、画質の劣化は最小限に抑えなければ商品化が難しい。

したがって、プログレッシブ動作とインターレース動作の両方が可能な撮像装置において、特にプログレッシブ動作のＳＮ比を改善することは重要な課題となっている。

そこで、本発明は、画素の動作タイミングずれが小さく、高ＳＮ比のセンサ出力を示す固体撮像装置を提供することを目的とする。

特に、プログレッシブ動作とインターレース動作の両方が可能な撮像装置において、プログレッシブ動作時のＳＮ比の改善に重点をおいた固体撮像装置を提供する。

本発明は、上記課題を解決するための手段として、アレイ状に配置された光電変換部と、当該光電変換部で光電変換された信号を一時的に蓄積する複数のアナログメモリとを備える固体撮像装置において、前記光電変換された信号を蓄積するモードである駆動モードを複数備え、当該駆動モードのうちの第１の駆動モードでは、前記光電変換部から出力される信号の１ビット分の信号値が、前記アナログメモリの一つのセルに記憶され、前記第１の駆動モードとは別の少なくとも一つの第２の駆動モードでは、該光電変換部から出力される信号の１ビット分の信号値又は複数ビット分の信号値の平均値が、前記アナログメモリの複数のセルに記憶されることを特徴とする。

また、本発明は、前記光電変換部から出力された信号を増幅する増幅器を列ごとに備え、当該増幅器によって増幅された後の信号を該アナログメモリに記憶することを特徴とする。

また、本発明は、前記列ごとの増幅器の入力側には、該光電変換部から出力される信号電圧をクランプすることで画素の固定ノイズパターンを除去する結合容量を有し、該増幅器の入力と出力の間に挿入された帰還容量と前記結合容量の比で前記増幅器の利得が決まることを特徴とする。

また、本発明は、前記アナログメモリは、少なくとも信号蓄積容量と、信号を書き込むためのトランジスタと、信号を増幅するためのトランジスタとを備えることを特徴とする。

また、本発明は、前記第１の駆動モードはプログレッシブモードであり、該第２のモードはインターレースモードであることを特徴とする。

また、本発明は、前記第２の駆動モードは、アレイの走査領域を限定するモードである切り出しモードであることを特徴とする。

また、本発明は、前記第２の駆動モードは、水平方向及び垂直方向とも画素を読み飛ばすモードである間引きモードであることを特徴とする。

また、本発明は、前記第２の駆動モードは、複数の画素信号の加算信号を一つ又は前記複数の画素数より少ない複数のメモリセルに記憶するモードである加算モードであることを特徴とする。

本発明によれば、固体撮像装置が、通常の読みだし時より、少ない画素数の信号を読み出すモードを有する場合に、画素信号を複数のメモリに記憶させることができる。

複数のメモリに記憶された信号は、同じ信号がかかれているメモリセル数の１／２乗に反比例して、熱ノイズ（ＫＴＣノイズ）が低減され、固体撮像装置においてＳＮ比が改善する。

本発明によれば、画素の動作タイミングずれが小さく、プログレッシブモードのＳＮ比の高い固体撮像装置が実現できる。

また、本発明によれば、画素の動作タイミングずれが小さく、第１の実施の形態より、さらにＳＮ比の高い固体撮像が実現できる。

また、本発明によれば、画素のタイミングずれが小さく、特に画面切り出しモードあるいは間引きモードでＳＮ比の高い固体撮像装置が実現できる。

以下、添付図面を参照して本発明を実施するための最良の実施の形態を説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態を示す回路図である。

図１に示すように、画素からセンサ出力にいたるまでの信号経路に沿ったセンサ回路である。

実際には列に沿った部位はみな横方向に配列され、また画素及びメモリセルは縦横の方向に配列されるが、これら配列は図１においては、簡単化のために縦４行横３列分以外は省かれている。

図２（ａ）及び図２（ｂ）は、図３におけるセンサの画素部の各セルとメモリ部の各セルとの対応関係を示した図で、図２（ａ）はプログレッシブ動作の場合、図２（ｂ）はインタレース動作の場合を示している。

また、図３（ａ）及び図３（ｂ）は、それぞれ図２（ａ）及び図２（ｂ）に対応したパルスタイミング図を示している。

図２において、１０１は少なくともフォトダイオードと増幅用トランジスタとを有する増幅型画素を示す。

画素回路は増幅型センサの画素としてどのような形のものでも可能である。

走査回路１０４によって、まず、はじめにφＳＥＬ１により選択された行の画素１０１ａの増幅用トランジスタは、選択トランジスタが導通状態になると、電流供給用トランジスタ１０７より電流が供給されて、ソースフォロワとして作動し、垂直画素出力線１０２にその出力電圧を出力する。

はじめに、フローティングディフュージョン部のリセット電位に対応する出力が垂直画素出力線１０２に現れる。

垂直メモリ出力線１１１の側では、φＣとφＳＨのパルスによりクランプトランジスタ１０６とスイッチトランジスタ１０８と導通させるため、一律のクランプ電位ＶＲが基準電圧となる。

次に、クランプトランジスタ１０６をオフ状態とし、画素のフォトダイオード信号を垂直画素出力線１０２に読み出し、結合容量１０５を通して垂直メモリ出力線１１１に伝える。

この信号電圧は、メモリ選択線φｍｅｍ１を通して書き込みトランジスタ１１０にパルスを印加することで、メモリセル容量１０９に書き込まれる。

プログレッシブ動作において、メモリ選択線は、画素選択線がφＳＥＬ１、φＳＥＬ２及びφＳＥＬ３と順次走査されるのに対応して、メモリ走査回路１１３により、φｍｅｍ１、φｍｅｍ２、φｍｅｍ３と次々に選択される。

また、画素からメモリへの信号転送が終了すると、メモリの信号読み出しが行われる。

メモリからの読み出しは、図１３及び図１４の従来例とまったく同じであるので説明は省略する。

インターレース動作では、画素選択線は、φＳＥＬ１の次にφＳＥＬ３、その次にφＳＥＬ５といったように、一行飛ばしで走査されるのに対応して、メモリ選択線は、２行が同時に選択される。

つまり、φＳＥＬ１に対応して、φｍｅｍ１、φｍｅｍ２が選択され、φＳＥＬ３に対して、φｍｅｍ３、φｍｅｍ４が選択される。

メモリからの読み出しの際も、メモリへの書き込み時と同じく、２行の選択線が同時に選択される。

読み出される画素と、画素信号が記憶されるメモリの対応関係を模式図に示したのが、図２（ａ）と図２（ｂ）である。

図２（ａ）はプログレッシブ動作での対応関係、図２（ｂ）はインターレース動作での対応関係を示している。

プログレッシブ動作では、１画素の信号が一つのメモリに記憶されるのに対して、インターレース動作では、１画素の信号が別々の二つのメモリに記憶される。

二つのメモリの容量を用いることで、熱ノイズは√２分の１倍に低減される。

一つ一つのメモリの容量を大きくしようとすると、メモリ面積が増大しチップサイズが大きくなり、歩留まり低下、製造原価の上昇を招く。

また、プログレッシブ動作に必要なメモリセルを有効に使うためには、プログレッシブモードより少ない画素で撮像する場合に、複数のメモリに一つの光信号を書き込むことは効果的である。

上記のインターレース動作の説明は、テレビジョンの第１フィールド分（奇数フィールド）の走査について行った。

第２フィールド（偶数フィールド）では、第１フィールドで読み飛ばした行の信号を走査して、第１フィールドと同様に、２セル分のメモリに記憶しておけばよい。

図４（ａ）、図４（ｂ）では別のインターレース動作の例を示す。

この動作では、奇数フィールド（ＯＤＤフィールド）において、第１行目の画素と第２行目の画素の選択を同時に行い、二つの画素信号の和（増幅型センサにおいては電圧の平均値）を、メモリの第１行と第２行に記憶する。

そして第３行と第４行の信号の和をメモリの第３行と第４行に記憶する（図４（ａ））。

次に偶数フィールド（ＥＶＥＮフィールド）においては、第２行目の画素と第３行目の画素の選択を同時に行い、二つの画素信号の和を、メモリの第２行と第３行に記憶し、第４行目の画素と第５行目の画素の信号の和をメモリの第４行目と第５行目に記憶する（図４（ｂ））。

図５（ａ）及び図５（ｂ）に図３の回路の各パルスの動作タイミングを示した。

このようなインターレース動作はインターレース動作時の解像度を向上し、モアレを低減する手法としてすでに一般的であるが、メモリとの対応関係を記述したものはない。

また、プログレッシブ動作とインターレース動作でのメモリの使い方を記述したものは本発明が初めてである。

以上のように本実施の形態により、従来の読み出し回路構成を用いても、プログレッシブ動作においてよりＳＮ比の高い画像が得られる。

［第２の実施の形態］
図６は、本発明の第２の実施の形態における、画素からセンサ出力にいたるまでの信号経路に沿ったセンサ回路図を示す。

簡単化のために列方向２画素分のみの回路を示している。

本実施の形態では、読み出し回路として、メモリを用いた増幅型センサにより適した列アンプ方式を用いた例で、本発明の効果を説明する。

図７（ａ）及び図７（ｂ）は、図６の回路構成を用いたセンサで、プログレッシブ動作とインターレース動作を行う場合の画素セルとメモリセルの対応関係を示している。

両図が示している通り、プログレッシブ動作では一つの画素セルに対して、一つのメモリセルを記憶させ、インターレース動作では二つの画素セルの平均値あるいは和を二つのメモリセルに記憶させている。

図８及び図９は、図６におけるセンサの動作のためのパルスタイミングチャートで、図８は図７（ａ）のプログレッシブ動作、図９は図７（ｂ）のインターレース動作に対応している。

図６において、列アンプ１２４は、その入力端子が結合容量１０５に接続され、フレームメモリ以降の信号経路における信号分割及び熱ノイズによって引き起こされるＳＮ比の低下を補償できるほど、高ゲインで、画素のクランプ信号を増幅する。

蓄積容量１２５はスイッチトランジスタ１２６を通して、メモリセルからの信号を受け、蓄積容量１２７はスイッチトランジスタ１２８を通して、列アンプ１２４からのオフセット出力を受ける。

蓄積容量１２５と１２７で受けた電圧は、それぞれスイッチトランジスタ１２９と１３０とを通じて水平出力線１３１、１３２に送られる。

差動アンプ１３３は、その入力端子が水平出力線１３１、１３２に接続され、この二つの入力部の電圧差を増幅して出力する。

差動アンプ１３３からの最終的センサ出力は、熱ノイズの影響が少なく、また列アンプのオフセットもない高ＳＮ比を持っている。

図６にしたがって説明すると、初めに画素出力がメモリセルに転送される。メモリセルに書き込まれる信号電圧は、列アンプ１２４によって増幅された画素信号電圧であり、列アンプ１２４のオフセットを含んでいる。

画素からメモリへの信号転送動作では、第１行目の画素選択線１０３ａが選択されることで画素１０１ａが選択され、第１行目のメモリ選択線１１２ａが選択されることにより、メモリ容量１０９ａに記憶される。

同様に第２行目の画素１０１ｂの信号が、メモリ選択線１１２ｂを通して、メモリ容量１０９ｂに記憶される。

図８及び図９では更に第３行目、第４行目の信号読み出し動作が記載されている（図６には不図示）。

図９に示すように、インターレース動作では、第１行目と第２行目の画素が同時に選択され、第３行目、第４行目の二つのメモリに記憶される。

次に、メモリ信号の蓄積容量１２５、１２７への読み出しが行われる。

この動作において、列アンプ１２４の入力部は、クランプトランジスタ１０６によって電位ＶＲにクランプされている。

垂直メモリ出力線１１１と蓄積容量１２５とが、初めにスイッチトランジスタ１０８とスイッチトランジスタ１２６とを通して列アンプ１２４のオフセット出力にリセットされる。

スイッチトランジスタ１０８をオフにした後、メモリ容量１０９上の信号が、垂直メモリ出力線１１１と蓄積容量１２５とに放たれる。

その信号は、パルスφＴＳをスイッチトランジスタ１２６に印加することで蓄積容量１２５上にサンプリングされる。

次に、スイッチトランジスタ１０８とスイッチトランジスタ１２８とを通して、垂直メモリ出力線と蓄積容量１２７とが列アンプ１２４のオフセット出力にリセットされる。

このオフセットは、パルスφＴＮをスイッチトランジスタ１２８に印加することにより、蓄積容量１２７にサンプリングされる。

上記動作に引き続いておこなわれる水平走査は、図８においては省略されているが、水平走査は水平走査回路１１６によって行われる。

水平走査回路１１６はスイッチペアであるトランジスタ１３１とトランジスタ１３２とを走査し、蓄積容量１２５と１２７上の電圧をそれぞれ、水平出力線１３１及び１３２に転送する。

差動アンプ１３３は列アンプ１２４のオフセットを除去し、高ＳＮ比を持つセンサ信号を出力する。

本実施の形態では、列アンプ方式の読み出し回路において、インターレース動作時のノイズ低減を示した。

列アンプ方式は、ノイズを大きくすることなく、回路ゲインを上げることができるので、メモリ搭載の撮像装置に適した回路である。

この方式においても、少数の画素を読み出す際に一つの信号を複数のメモリで記憶することの効果が得られた。

［第３の実施の形態］
本実施の形態では、読み出し回路の別の適用例を示すとともに、画面の一部だけを撮像するモードを有する撮像装置への応用例を示す。

図１０は、本発明の第３の実施の形態における、画素からセンサ出力にいたるまでの信号経路に沿ったセンサ回路図を示す。

簡単化のために列方向２画素分のみの回路を示している。

読み出し回路として、メモリを用いた増幅型センサにより適した帰還型の列アンプを用いたものである。

図１０に示すように、アンプ出力は負入力端子に結合容量１３４を介して伝達される。

それゆえ、列アンプ１２４のゲインは結合容量１０５と結合容量１３４との比で決められる。

正入力端子はクランプ電位ＶＲに固定されている。

負入力端子はパルスφＣをクランプトランジスタ１０６に印加することにより、ＶＲにクランプされるが、これは上記二つの入力端子がイマジナリショートの状態になっているからである。

したがって、このセンサ構成の動作をするためのパルスタイミングは、図６に示される第２の実施の形態のパルスタイミングと同じである。

しかし、図１０における回路は、クランプのための結合容量１０５が列アンプ１２４のゲインを決める役目を兼ねていること、高いゲインの列アンプを設計しやすいという特徴がある。

画素の信号出力電圧が列アンプ１２４により高ゲインで増幅されると、信号電圧の低下はより一層抑制され、したがってより一層高ＳＮ比の信号出力が保たれる。

図１１は画素セルとメモリセルの対応関係を示している。全画素の信号をメモリに記憶するモード以外に、図１１に示すように、画面の中央部だけを切り出して読む“切り出しモード”を有する。

本実施の形態では画面の水平方向、垂直方向とも１／２分、面積では全体の１／４の部分の信号を読み出す場合を示している。

切り出し画面の１画素分の信号が、四つのメモリに記憶される。この方式によりメモリで発生する熱ノイズは１／２に低減できる。

本実施の形態では、すべての画素信号を四つのメモリに記憶させたが、切り出し画面の大きさに応じて任意の画素数のメモリに記憶させることができる。

また、１画素に対応させるメモリ数は全画面で同じでなくてもよい。

図１２には複数のメモリを使う別の読み出しモードとして、“間引きモード”の例を示した。

図１２では画素信号は水平方向、垂直方向とも１画素おきに読み出す。

対応するメモリは１画素の信号を四つのメモリセルを用いて記憶する。

読み出す画素数に応じて、１画素の信号を記憶するメモリセルの数を変えることができる。

本実施の形態のように、インターレースモード以外の読み出しモードでも本発明の効果を得ることができる。

［第４の実施の形態］
図１３に基づいて、上記の実施の形態の固体撮像素子をスチルカメラに適用した場合の一実施の形態について詳述する。

図１３は、上記の実施の形態の固体撮像素子を「スチルカメラ」に適用した場合を示すブロック図である。

図１３において、１００１はレンズのプロテクトとメインスイッチを兼ねるバリア、１００２は被写体の光学像を固体撮像素子１００４に結像させるレンズ、１００３はレンズ１００２を通った光量を可変するための絞り、１００４はレンズ１００２で結像された被写体を画像信号として取り込むための固体撮像素子、１００６は固体撮像素子１００４より出力される画像信号のアナログーディジタル変換を行うＡ／Ｄ変換器、１００７はＡ／Ｄ変換器１００６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１００８は固体撮像素子１００４、撮像信号処理回路１００５、Ａ／Ｄ変換器１００６、信号処理部１００７に、各種タイミング信号を出力するタイミング発生部、１００９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１０１０は画像データを一時的に記憶する為のメモリ部、１０１１は記録媒体に記録または読み出しを行うためのインターフェース部、１０１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、１０１３は外部コンピュータ等と通信する為のインターフェース部である。

次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。
バリア１００１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器１００６などの撮像系回路の電源がオンされる。

それから、露光量を制御するために、全体制御・演算部１００９は絞り１００３を開放にし、固体撮像素子１００４から出力された信号はＡ／Ｄ変換器１００６で変換された後、信号処理部１００７に入力される。そのデータを基に露出の演算を全体制御・演算部１００９で行う。

この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１００９は絞りを制御する。

次に、固体撮像素子１００４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１００９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。

そして、合焦が確認された後に本露光が始まる。

露光が終了すると、固体撮像素子１００４から出力された画像信号はＡ／Ｄ変換器１００６でＡ／Ｄ変換され、信号処理部１００７を通り全体制御・演算部１００９によりメモリ部に書き込まれる。

その後、メモリ部１０１０に蓄積されたデータは、全体制御・演算部１００９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１０１２に記録される。
また、外部Ｉ／Ｆ部１０１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

［第５の実施の形態］
図１４に基づいて、上記の実施の形態の固体撮像素子をビデオカメラに適用した場合の一実施の形態について詳述する。

図１４は、上記の固体撮像素子をビデオカメラに適用した場合を示すブロック図である。

図１４において、２００１は撮影レンズで焦点調節を行うためのフォーカスレンズ２００１Ａ、ズーム動作を行うズームレンズ２００１Ｂ、結像用のレンズ２００１Ｃである。

２００２は絞り、２００３は撮像面に結像された被写体像を光電変換して電気的な撮像信号に変換する固体撮像素子、２００４は固体撮像素子２００３より出力された撮像信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。

２００５はサンプルホールド回路２００４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙおよびクロマ信号Ｃを出力する。

プロセス回路２００５から出力されたクロマ信号Ｃは、色信号補正回路２０２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。

また、プロセス回路２００５から出力された輝度信号Ｙと、色信号補正回路２０２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）２０２４で変調され、標準テレビジョン信号として出力される。

そして、図示しないビデオレコーダ、あるいは電子ビューファインダ等のモニタＥＶＦへと供給される。

次いで、２００６はアイリス制御回路で有り、サンプルホールド回路２００４から供給される映像信号に基づいてアイリス駆動回路２００７を制御し、映像信号のレベルが所定レベルの一定値となるように、絞り２００２の開口量を制御すべくｉｇメータを自動制御するものである。

２０１３及び２０１４は、サンプルホールド回路２００４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出する異なった帯域制限のバンドパスフィルタ（ＢＰＦ）である。

第一のバンドパスフィルタ２０１３（ＢＰＦ１）及び第二のバンドパスフィルタ２０１４（ＢＰＦ２）から出力された信号は、ゲート回路２０１５及びフォーカスゲート枠信号で各々でゲートされ、ピーク検出回路２０１６でピーク値が検出されてホールドされると共に、論理制御回路２０１７に入力される。

この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。

また、２０１８はフォーカスレンズ２００１Ａの移動位置を検出するフォーカスエンコーダ、２０１９はズームレンズ２００１Ｂの焦点距離を検出するズームエンコーダ、２０２０は絞り２００２の開口量を検出するアイリスエンコーダである。

これらのエンコーダの検出値は、システムコントロールを行う論理制御回路２０１７へと供給される。

論理制御回路２０１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い焦点調節を行う。

即ち、各々のバンドパスフィルタ２０１３及び２０１４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ２００１Ａを駆動すべくフォーカス駆動回路２００９にフォーカスモータ２０１０の回転方向、回転速度、回転／停止等の制御信号を供給し、これを制御する。

本発明は、カメラ及びデジタルカメラなど撮像装置の分野で利用できる。

本発明の第１の実施の形態による回路構成図である。 本発明の第１の実施の形態の画素部とメモリ部の対応関係を示す平面図である。 本発明の第１の実施の形態の信号の読み出しタイミングを示すタイミングチャートである。 本発明の第１の実施の形態のフィールドごとの画素部とメモリ部との対応関係を示す平面図である。 本発明の第１の実施の形態のフィールドごとの信号の読み出しタイミングを示すタイミングチャートである。 本発明の第２の実施の形態の回路図である。 本発明の第２の実施の形態の画素部とメモリ部の対応関係を示す図である。 本発明の第２の実施の形態のうち、図７（ａ）に対応した信号の読み出しタイミングを示すタイミングチャートである。 本発明の第２の実施の形態のうち、図７（ｂ）に対応した信号の読み出しタイミングを示すタイミングチャートである。 本発明の第３の実施の形態の回路図である。 本発明の第３の実施の形態の１モード（切り出しモード）の画素部とメモリ部の対応関係を示す平面図である。 本発明の第３の実施の形態の１モード（間引きモード）の画素部とメモリ部の対応関係を示す平面図である。 本発明の実施の形態の固体撮像素子を、スチルカメラに適用した場合を示すブロック図である。 本発明の実施の形態の固体撮像素子をビデオカメラに適用した場合を示すブロック図である。 従来技術のイメージセンサの回路図である。 従来例による信号読み出しタイミング図である。

符号の説明

１、１０１、１０１ａ、１０１ｂ 画素
２、１０２ 画素出力線
３、１０３、１０３ａ、１０３ｂ 画素駆動線
４、１０４ 画素走査回路
５、１０５ 結合容量
６、１０６ クランプトランジスタ
７、１０７ 電流供給用トランジスタ
８、１０８ スイッチトランジスタ
９、１０９、１０９ａ、１０９ｂ メモリセル容量
１０、１１０、１１０ａ、１１０ｂ 書き込みトランジスタ
１１、１１１ メモリ入出力線
１２、１１２、１１２ａ、１１２ｂ メモリ駆動線
１３、１１３ メモリ走査回路
１４、１１４ 水平出力線
１５、１１５ スイッチトランジスタ
１６、１１６ 水平走査回路
１７、１１７ 増幅器
１８ フォトダイオード
１９ フローティングディフージョン
２０ 転送トランジスタ
２１ 増幅用トランジスタ
２２ 選択用トランジスタ
２３ リセット用トランジスタ
２４、１２４ 列アンプ
２５、１２５ 蓄積容量
２６、１２６ スイッチトランジスタ
２７、１２７ 蓄積容量
２８、１２８ スイッチトランジスタ
２９、１２９、３０、１３０ それぞれスイッチトランジスタ
３１、１３１、３２、１３２ それぞれ水平出力線
３３、１１３ 差動増幅器
３４、１３４ 結合容量
３５、１３５ メモリセル
３６、１３６ 増幅用トランジスタ
３７、１３７ 選択用トランジスタ
３８、１３８ 電流供給用トランジスタ

Claims (10)

1. アレイ状に配置された光電変換部と、当該光電変換部で光電変換された信号を一時的に蓄積する複数のアナログメモリとを備える固体撮像装置において、
   前記光電変換された信号を蓄積するモードである駆動モードを複数備え、
   当該駆動モードのうちの第１の駆動モードでは、前記光電変換部から出力される信号の１ビット分の信号値が、前記アナログメモリの一つのセルに記憶され、
   前記第１の駆動モードとは別の少なくとも一つの第２の駆動モードでは、該光電変換部から出力される信号の１ビット分の信号値又は複数ビット分の信号値の平均値が、前記アナログメモリの複数のセルに記憶されることを特徴とする固体撮像装置。
2. 前記光電変換部から出力された信号を増幅する増幅器を列ごとに備え、当該増幅器によって増幅された後の信号を該アナログメモリに記憶することを特徴とする請求項１記載の固体撮像装置。
3. 前記列ごとの増幅器の入力側には、該光電変換部から出力される信号電圧をクランプすることで画素の固定ノイズパターンを除去する結合容量を有し、該増幅器の入力と出力の間に挿入された帰還容量と前記結合容量の比で前記増幅器の利得が決まることを特徴とする請求項２記載の固体撮像装置。
4. 前記アナログメモリは、少なくとも信号蓄積容量と、信号を書き込むためのトランジスタと、信号を増幅するためのトランジスタとを備えることを特徴とする請求項１記載の固体撮像装置。
5. 前記第１の駆動モードはプログレッシブモードであり、該第２のモードはインターレースモードであることを特徴とする請求項１から４のいずれか１項記載の固体撮像装置。
6. 前記第２の駆動モードは、アレイの走査領域を限定するモードである切り出しモードであることを特徴とする請求項１から４のいずれか１項記載の固体撮像装置。
7. 前記第２の駆動モードは、水平方向及び垂直方向とも画素を読み飛ばすモードである間引きモードであることを特徴とする請求項１から４のいずれか１項記載の固体撮像装置。
8. 前記第２の駆動モードは、複数の画素信号の加算信号を一つ又は前記複数の画素数より少ない複数のメモリセルに記憶するモードである加算モードであることを特徴とする請求項１から４のいずれか１項記載の固体撮像装置。
9. 請求項１から８のいずれかに記載の固体撮像装置と、当該固体撮像装置へ光を結像する光学系と、当該固体撮像装置からの出力信号を処理する信号処理回路と、を備えることを特徴とするカメラ。
10. 請求項１から８のいずれかに記載の固体撮像装置と、当該固体撮像装置へ結像する光学系と、当該固体撮像装置からの出力信号を処理する信号処理回路と、を備えることを特徴とするビデオカメラ。

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