KR20160040173A - 변환 장치, 촬상 장치, 전자 기기, 변환 방법 - Google Patents

변환 장치, 촬상 장치, 전자 기기, 변환 방법 Download PDF

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KR20160040173A
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Abstract

본 기술은, 회로 규모를 작게 할 수 있도록 하는 변환 장치, 촬상 장치, 전자 기기, 변환 방법에 관한 것이다. 입력 신호의 입력 전압과, 시간적으로 변동하는 램프 신호의 램프 전압을 비교하는 비교부와, 비교부로부터의 비교 결과가 반전한 때의 코드값을 유지하는 기억부를 구비하고, 기억부에 의한 코드값의 유지를, 복수회 반복함으로써, 소정의 비트수의 디지털 신호를 생성한다. 소정의 비트수를 상위 비트와 하위 비트로 나누고, 하위 비트를, 상위 비트보다도 먼저 취득하고, 취득한 하위 비트와 상위 비트를 조합함으로써, 소정의 비트수의 디지털 신호를 생성한다. 본 기술은, 이미지 센서의 AD 변환을 행하는 부분에 적용할 수 있다.

Description

변환 장치, 촬상 장치, 전자 기기, 변환 방법{CONVERSION DEVICE, IMAGING DEVICE, ELECTRONIC DEVICE, AND CONVERSION METHOD}
본 기술은, 변환 장치, 촬상 장치, 전자 기기, 변환 방법에 관한 것이다. 상세하게는, 소형화에 적합한 변환 장치, 촬상 장치, 전자 기기, 변환 방법에 관한 것이다.
근래의 촬상 장치에는, 다화소화, 고화질화, 고속화가 요망되는 일방으로, 더한층의 소형화도 요망되고 있다. 이와 같은 요망을 충족시키는 촬상 장치로서, 적층형의 촬상 장치가 제안되어 있다(예를 들면, 특허 문헌 1 참조).
적층형의 촬상 장치는, 촬상 장치의 유지 기판 대신에 신호 처리 회로가 형성된 칩을 사용하고, 그 위에 화소 부분을 겹치는 구조로 되어 있다. 이와 같은 구성으로 함으로써, 촬상 장치를 소형화하는 것이 제안되어 있다.
특허 문헌 1 : 일본국 특개2009-17720호 공보
적층형의 촬상 장치는, 화소가 미세화되면, 그 하형의 칩에 탑재되어 있는 회로도 작게 할 필요가 있다. 칩에 탑재되는 회로로서는, 예를 들면, AD 변환 회로가 있다. 이 AD 변환 회로는, 트랜지스터가 많이, 소형화가 어렵기 때문에, 복수의 화소에서 하나의 AD 변환 회로를 공유하는 것이 제안되어 있다.
그러나, 하나의 AD 변환 회로를 복수의 화소로 공유하는 구성으로 한 경우, 복수의 화소로부터의 신호를 전환하면서 판독하는 제어가 행하여지게 되기 때문에, 하나의 AD 변환 회로가 많은 화소를 담당하면, 판독된 화소의 시간차가 커져 버린다. 이 때문에, 움직인 물체가 촬상된 경우, 그 물체가 왜곡되게 촬상되거나, 1장의 화상을 판독하는데 시간이 걸려 버리거나 한다는 것이 생각된다.
이와 같기 때문에, 화소의 소형화에 맞추어서, 그 하측의 칩에 탑재되어 있는 AD 변환 회로의 소형화도 요망되고 있다. 또한, AD 변환 회로가 담당하는 화소가 적어지는 것도 요망되고 있다.
본 기술은, 이와 같은 상황을 감안하고 이루어진 것으로, 소정의 비트수의 디지털 신호의 생성에 관한 회로 구성을 소형화할 수 있도록 하는 것이다.
본 기술의 한 측면의 변환 장치는, 입력 신호의 입력 전압과, 시간적으로 변동하는 램프 신호의 램프 전압을 비교하는 비교부와, 상기 비교부로부터의 비교 결과가 반전한 때의 코드값을 유지하는 기억부를 구비하고, 상기 기억부에 의한 상기 코드값의 유지를, 복수회 반복함으로써, 소정의 비트수의 디지털 신호를 생성한다.
상기 소정의 비트수를 상위 비트와 하위 비트로 나누고, 상기 하위 비트를, 상기 상위 비트보다도 먼저 취득하고, 취득한 상기 하위 비트와 상기 상위 비트를 조합함으로써, 상기 소정의 비트수의 디지털 신호를 생성하도록 할 수 있다.
상기 하위 비트는, 그레이 코드 이도록 할 수 있다.
상기 하위 비트와 상기 상위 비트의 적어도 1비트를 공용하도록 할 수 있다.
상기 공용된 비트의 하나 하위의 비트의 값에 의해, 상기 디지털 신호를 보정하도록 할 수 있다.
상기 하위 비트를 취득하기 위한 상기 램프 신호와, 상기 상위 비트를 취득하기 위한 상기 램프 신호는, 다른 주기(周期)를 갖도록 할 수 있다.
상기 입력 신호는, 화소로부터 출력된 신호이고, 상기 화소마다 구비되도록 할 수 있다.
본 기술의 한 측면의 촬상 장치는, 상기판과 하기판이 적층되고, 상기 상기판에는, 화소와, 상기 화소로부터의 신호의 전압과 시간적으로 변동하는 램프 신호의 램프 전압을 비교하는 비교부가 배치되고, 상기 하기판에는, 상기 비교부로부터의 비교 결과가 반전한 때의 코드값을 유지하는 기억부가 배치되고, 상기 기억부에 의한 상기 코드값의 유지를, 복수회 반복함으로써, 소정의 비트수의 디지털 신호를 생성한다.
상기 소정의 비트수를 상위 비트와 하위 비트로 나누고, 상기 하위 비트를, 상기 상위 비트보다도 먼저 취득하고, 상기 화소의 기준 레벨의 하위 비트, 상기 화소의 기준 레벨의 상위 비트, 상기 화소의 신호 레벨의 하위 비트, 및 상기 화소의 신호 레벨의 상위 비트의 순서로, 상기 기준 레벨의 신호와 상기 신호 레벨의 신호를 취득하고, 그들 신호의 일방에서 타방을 감산함으로써, 상기 화소에 축적된 전하량을 나타내는 디지털 신호를 생성하도록 할 수 있다.
상기 기준 레벨의 신호를 취득할 때에 상기 램프 전압과, 상기 신호 레벨을 취득할 때의 상기 램프 전압은 다르도록 할 수 있다.
상기 신호 레벨의 고휘도측의 신호를 취득할 때의 상기 램프 신호의 전압 변화는, 저휘도측의 신호를 취득할 때의 상기 램프 신호의 전압 변화보다도 급하든지, 또는, 상기 신호 레벨의 고휘도측의 신호를 취득할 때의 상기 기억부에의 상기 코드값의 공급의 속도는, 저휘도측의 신호를 취득할 때의 상기 기억부에의 상기 코드값의 공급의 속도보다도 느리도록 할 수 있다.
상기 램프 신호의 전압 변화가 급하게 된 시점, 또는 상기 코드값의 공급의 속도가 변화한 시점에서 취득되는 신호와, 상기 기준 레벨과의 차분으로부터, 상기 고휘도측의 신호를 보정하도록 할 수 있다.
본 기술의 한 측면의 전자 기기는, 상기판과 하기판이 적층되고, 상기 상기판에는, 화소와, 상기 화소로부터의 신호의 전압과 시간적으로 변동하는 램프 신호의 램프 전압을 비교하는 비교부가 배치되고, 상기 하기판에는, 상기 비교부로부터의 비교 결과가 반전한 때의 코드값을 유지하는 기억부가 배치되고, 상기 기억부에 의한 상기 코드값의 유지를, 복수회 반복함으로써, 소정의 비트수의 디지털 신호를 생성하는 촬상 장치와, 상기 반도체 장치로부터 출력되는 화소 신호에 대해 신호 처리를 행하는 신호 처리부를 구비한다.
본 기술의 한 측면의 변환 방법은, 입력 신호의 입력 전압과, 시간적으로 변동하는 램프 신호의 램프 전압을 비교하는 비교부와, 상기 비교부로부터의 비교 결과가 반전한 때의 코드값을 유지하는 기억부를 구비하는 변환 장치의 변환 방법에 있어서, 상기 기억부에 의한 상기 코드값의 유지를, 복수회 반복함으로써, 소정의 비트수의 디지털 신호를 생성하는 스텝을 포함한다.
본 기술의 한 측면의 변환 장치, 변환 방법에서는, 입력 신호의 입력 전압과, 시간적으로 변동하는 램프 신호의 램프 전압이 비교되고, 그 비교 결과가 반전한 때의 코드값이 유지된다. 그 유지에 관한 처리가, 복수회 반복됨으로써, 소정의 비트수의 디지털 신호가 생성된다.
본 기술의 한 측면의 촬상 장치는, 상기판과 하기판이 적층되고, 상기판에는, 화소와, 화소로부터의 신호의 전압과 시간적으로 변동하는 램프 신호의 램프 전압을 비교하는 비교부가 배치되고, 하기판에는, 비교부로부터의 비교 결과가 반전한 때의 코드값을 유지하는 기억부가 배치되어 있다. 기억부에 의한 코드값의 유지가, 복수회 반복됨으로써, 소정의 비트수의 디지털 신호가 생성된다.
본 기술의 한 측면의 전자 기기에서는, 상기 촬상 장치가 포함되는 구성으로 되어 있다.
본 기술의 한 측면에 의하면, 소정의 비트수의 디지털 신호의 생성에 관한 회로 구성을 소형화하는 것이 가능해진다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 촬상 소자의 구성에 관해 설명하기 위한 도면.
도 2는 상기판과 하기판에 배치되는 회로에 관해 설명하기 위한 도면.
도 3은 촬상 소자의 회로 구성을 도시하는 도면.
도 4는 상기판과 하기판에 배치되는 회로에 관해 설명하기 위한 도면.
도 5는 촬상 소자의 회로 구성을 도시하는 도면.
도 6은 비교 트랜지스터가 반전하는 타이밍에 관해 설명하는 도면.
도 7은 비교 트랜지스터가 반전하는 타이밍에 관해 설명하는 도면.
도 8은 촬상 소자의 회로 구성을 도시하는 도면.
도 9는 판독 동작에 관해 설명하기 위한 도면.
도 10은 판독 동작에 관해 설명하기 위한 도면.
도 11은 촬상 소자의 회로 구성을 도시하는 도면.
도 12는 촬상 소자의 회로 구성을 도시하는 도면.
도 13은 판독 동작에 관해 설명하기 위한 도면.
도 14는 판독 동작에 관해 설명하기 위한 도면.
도 15는 상위와 하위의 비트의 통합에 관해 설명하기 위한 도면.
도 16은 상위와 하위의 비트의 통합에 관해 설명하기 위한 도면.
도 17은 상위와 하위의 비트의 통합에 관해 설명하기 위한 도면.
도 18은 판독 동작에 관해 설명하기 위한 도면.
도 19는 판독 동작에 관해 설명하기 위한 도면.
도 20은 전자 기기의 구성을 도시하는 도면.
이하에, 본 기술을 실시하기 위한 형태(이하, 실시의 형태라고 한다)에 관해 설명한다. 또한, 설명은, 이하의 순서로 행한다.
1. 적층형의 촬상 장치의 구성
2. 각 층의 회로의 배치의 형태
3. 각 층의 회로의 배치의 다른 형태
4. 래치수를 저감한 구성
5. 전자 기기
6. 기록 매체
<적층형의 촬상 장치의 구성>
도 1은, 본 기술이 적용되는 촬상 장치의 구성을 도시하는 도면이다. 본 기술은, 적층형의 촬상 장치에 적용할 수 있다. 적층형의 촬상 장치는, 화소의 부분의 유지 기판 대신에 신호 처리 회로가 형성된 칩을 사용하고, 그 위에 화소 부분을 겹치는 구조로 되어 있다. 이와 같은 구성으로 함으로써, 촬상 장치의 소형화가 가능해진다.
도 1에 도시하는 바와 같이, 상기판(10)에는, 화소(21)가 매트릭스형상으로 배치되고, 각각의 화소(21)를 구동하기 위한 화소 구동 회로(22)가 배치되어 있다. 하기판(11)에는, 화소(21)에 대응하는 위치에, ADC(A/D Converter)(31)가 매트릭스형상으로 배치되어 있다. 도 1에 도시한 예에서는, 2×2=4개의 화소를 1블록으로 하여, 1개의 ADC(31)는, 1블록분인 4개의 화소(21)를 처리하는 구성을 나타내고 있다. 이와 같은 구성인 경우, ADC(31)를 병렬 동작시켜, 각 ADC(31)는, 4개의 화소를 주사하면서 AD 변환한다.
하기판(11)에는, 출력 회로(32), 센스 앰프(33), V 주사 회로(34), 타이밍 생성 회로(35), 및 DAC(D/A Converter)도 탑재되어 있다. ADC(31)로부터의 출력은, 센스 앰프(33)와 출력 회로(32)를 통하여, 외부에 출력되도록 구성되어 있다. 화소(21)로부터의 판독에 관한 처리는, 화소 구동 회로(22)와 V 주사 회로(34)에 의해 행하여지고, 타이밍 생성 회로(35)에 의해 발생되는 타이밍에 의해 제어된다. 또한 DAC(36)는, 램프 신호를 생성하는 회로이다.
램프 신호는, ADC(31)의 비교기에 공급되는 신호이다. 도 2를 참조하여, ADC(31)의 내부 구성에 관해 설명한다. 도 2는, 1블록분의 화소(21)와, ADC(31)의 구성을 도시하는 블록도이다. 2×2의 4화소로 구성되는 1블록분의 화소(21)로부터의 신호는, ADC(31)의 비교기(51)에서, 램프 신호의 램프 전압과 비교된다.
램프 전압은, 소정의 전압으로부터, 서서히 작아지는 전압이고, 그 램프 전압의 강하가 시작되고, 화소(21)로부터의 신호가 가로지른 때(화소(21)로부터의 신호의 전압과 램프 전압이 동일한 전압이 되었을 때), 비교기(51)의 출력이 반전하도록 구성되어 있다. 비교기(51)의 출력은 래치 회로(52)에 입력된다. 래치 회로(52)에는, 그 때의 시각을 나타내는 코드값이 입력되고, 비교기(51)의 출력이 반전한 때의 코드값이 유지되고, 그 후 판독되는 구성으로 되어 있다.
도 3에, ADC(31)를 포함하는 촬상 장치의 회로도를 도시한다. 도 3에서는, 도 1에 도시한 상기판(10)과 하기판(11)에 각각 포함되는 회로를 도시하고 있다. 상기판(10)에는, 화소(21)가 포함되고, 그 회로는, 도 3의 좌부(左部)에 도시하는 바와 같은 구성으로 되어 있다. 여기서는, 4화소에서 하나의 FD(플로팅 디퓨전)를 공유하는 구성을 예로 들어 설명한다.
광전 변환부로서의 포토 다이오드(PD)(101―1 내지 101―4)는, 각각 전송 트랜지스터(Trf)(102-1 내지 102-4)에 접속되어 있다. 이하, 포토 다이오드(101-1 내지 101-4)를 개별적으로 구별할 필요가 없는 경우, 단지, 포토 다이오드(101)로 기술한다. 다른 부분에 관해서 도 마찬가지로 기술한다.
전송 트랜지스터(102-1 내지 102-4)는, 각각 플로팅 디퓨전(FD)(103)에 접속되어 있다. 전송 트랜지스터(102)는, 포토 다이오드(101)에서 광전 변환되어, 축적된 신호 전하를, 전송 펄스가 주어진 타이밍에서, 플로팅 디퓨전(103)에 전송한다.
플로팅 디퓨전(103)은, 신호 전하를 전압 신호로 변환하는 전하 전압 변환부로서 기능한다. 리셋 트랜지스터(Rst)(104)는, 전원 전압(Vdd)의 화소 전원에 드레인 전극이, 플로팅 디퓨전(103)에 소스 전극이 각각 접속되어 있다. 리셋 트랜지스터(104)는, 포토 다이오드(101)로부터 플로팅 디퓨전(103)에의 신호 전하의 전송에 앞서서, 게이트 전극에 리셋 펄스(RST)를 주어, 플로팅 디퓨전(103)의 전압을 리셋 전압으로 리셋한다.
증폭 트랜지스터(Amp)(105)는, 플로팅 디퓨전(103)에 게이트 전극이, 전원 전압(Vdd)의 화소 전원에 드레인 전극이 각각 접속되어 있다. 리셋 트랜지스터(104)에 의해 리셋된 후의 플로팅 디퓨전(103)의 전압을 리셋 레벨로서 출력하고, 또한 전송 트랜지스터(102)에 의해 신호 전하가 전송된 후의 플로팅 디퓨전(103)의 전압을 신호 레벨로서 출력한다.
증폭 트랜지스터(105)와 하기판(11)에 마련되어 있는 부하 MOS(121)와의 조(組)로, 소스 폴로워로서 동작하고, 플로팅 디퓨전(103)의 전압을 나타내는 아날로그 신호를, 하기판(11)의 비교기(51)에 전송한다.
비교기(51)는, 차동 증폭 회로로 구성할 수 있다. 트랜지스터(141, 144)를 갖는 차동 트랜지스터 쌍부(對部)와, 차동 트랜지스터 쌍부의 출력 부하가 되는 트랜지스터(142, 143)를 갖는 전원측에 배치된 부하 트랜지스터 쌍부와, 일정한 동작 전류를 공급하는 접지(GND)측에 배치된 전류원부(145)를 구비하고 있다.
트랜지스터(141, 144)의 각 소스가 공통으로, 전류원부(145)의 트랜지스터의 드레인과 접속되고, 트랜지스터(141, 144)의 각 드레인(출력 단자)에 부하 트랜지스터 쌍부의 대응하는 트랜지스터(142, 143)의 드레인이 접속되어 있다.
차동 트랜지스터 쌍부의 출력(도시한 예에서는 트랜지스터(144)의 드레인)은, 버퍼(146)를 경유하여, 충분한 증폭이 이루어진 후, 래치 회로(52)에 출력되도록 되어 있다.
트랜지스터(141)의 게이트(입력 단자)에는, 화소(21)로부터 전송되어 오는 화소 신호가 공급되고, 트랜지스터(144)의 게이트(입력 단자)에는, DAC(36)로부터 램프 신호가 공급되도록 되어 있다.
래치 회로(52)는, 10개의 래치열(161-1 내지 161-10)로 구성되어 있다. 래치열(161-1 내지 161-10)에는, 각각 Code(D0 내지 D9)(이하, 코드값(D)으로 기술한다)가 입력된다. 이 코드값(D0 내지 D9)은, 그 때의 시각을 나타내는 코드값이다.
각 래치열(161)은, 소형화를 위해, 다이내믹 회로로 되어 있다. 또한 각 래치열(161)을 온, 오프하는 트랜지스터(171)의 게이트에는, 비교기(51)로부터의 출력이 입력된다. 이와 같은 래치 회로(52)에서는, 비교기(51)의 출력이 반전한 때의 코드값이 유지되고, 그 후 판독되고, 센스 앰프(33)(도 1)에 출력되도록 구성되어 있다.
이와 같은 구성에서는, 상기판(10)에 화소(21)가 배치되고, 하기판(11)에 회로가 배치되어 있다. 상기판(10)과 하기판(11)은, 예를 들면, Cu-Cu 접합에 의해 접합할 수 있다. 이 Cu-Cu 접합은, 본 출원인이 앞서 출원한 특개2011-54637호 공보에서 개시되어 있는 기술을 이용할 수 있다.
상기판(10)과 하기판(11)은, 적층되기 때문에, 기본적으로 같은 정도의 크기인 것이 바람직하다. 환언하면, 어느 하나의 기판이 크면, 그 크기가, 상기판(10)과 하기판(11)으로 구성되는 촬상 장치의 크기의 한계가 되어 버린다.
상기판(10)에 배치되는 화소(21)는, 트랜지스터가 적고 소형화하기 쉽다. 하기판(11)의 예를 들면, ADC(31)는, 트랜지스터가 많고 소형화하기 어렵다. 가령, 상기판(10)에 배치된 화소(21)의 개수와 동수의 ADC(31)를, 하기판(11)에 배치한 경우, 하기판(11)은, 상기판(10)보다도 커져 버릴 가능성이 높다. 그래서, 복수의 화소(21)로 하나의 ADC(31)를 공유하는 것이 생각된다. 도 1에서는, 4화소로 하나의 ADC(31)가 공유되는 경우를 도시하였다.
하나의 ADC(31)를 복수의 화소로 공유하는 구성으로 한 경우, 복수의 화소(21)(이 경우 4개의 화소)로부터의 신호를 전환하면서 판독하는 제어가 행하여지게 되기 때문에, 하나의 ADC(31)가 많은 화소를 담당하면, 판독되는 화소의 시간차(時間差)가 커져 버린다. 이 때문에, 예를 들면 움직인 물체가 촬상된 경우, 그 물체가 비뚤어져서 촬상되거나, 1장의 화상을 판독하는데 시간이 걸려 버린다는 것이 생각된다.
이와 같기 때문에, 화소(21)의 소형화에 맞추어서, 적층되는 칩(이 경우, 하기판(11))의 ADC(31)의 소형화가 요망되고 있다. 또한 칩을 소형화한 때에, ADC(31)가 맡는 화소가 적어질 것도 요망되고 있다.
또한, 도 3을 참조하면, 비교기(51)와 부하 MOS(121)는, 아날로그 회로여서, 그 성능은 흐트러질 가능성이 있다. 그 때문에, 트랜지스터를 작게 하거나, 전압을 내리거나 하거나 하기가 어렵다는 배경도 있다. 래치 회로(52)는, 디지털 회로이기 때문에, 소형화나 저전압화 하는 것은 비교적 용이하다.
이와 같은 소규모의 디지털 회로와 아날로그 회로를, 극히 근접한 상태로 다수 배치함으로써, 전원 전압이나 트랜지스터의 내압(耐壓)을 각각 최적화하기가 어려워진다. 또한, 화소(21)와 비교기(51)는, 정상 전류를 필요로 하기 때문에, 소비 전력을 내리기가 어렵고. 또한 화소(21)가 전류를 흘리면서 출력하기 때문에, 열잡음(熱雜音)이 발생한다.
이와 같이, 상기판(10)에 화소(21)를 배치하고, 하기판(11)에 회로를 배치하는 것만으로는, 상기한 바와 같은 문제가 발생할 가능성이 있다.
<각 층의 회로의 배치의 형태>
그래서, 도 4에 도시하는 바와 같은 구성으로 한다. 도 4에 도시한 구성은, 도 2에 도시한 구성과 대응하고 있고, 1블록분의 화소(21)와, ADC(31)의 구성을 도시하는 블록도이다. 도 4에 도시한 구성에서는, ADC(31)를 구성하는 비교기와 래치 회로를 상기판(10)과 하기판(11)에 나누어 배치한다.
도 2에 도시한 경우라고 구별하기 위해, 상기판(10)에 배치된 비교기는, 비교기(201)로 부호를 바꾸어 설명한다. 후술하는 바와 같이, 래치 회로(52)는, 도 2, 도 3을 참조하여 설명한 래치 회로(52)와 같은 구성으로 하는 것이 가능하기 위해(때문에), 래치 회로(52)는, 부호를 바꾸지 않고서 설명을 계속한다.
도 4를 참조하면, 상기판(10)에는, 화소(21)와 비교기(201)가 배치되고, 화소(21)로부터의 신호와 램프 신호가 비교되는 구성으로 되어 있다. 비교기(201)로부터의 비교 결과는, 하기판(11)에 배치된 래치 회로(52)에 공급되는 구성으로 되어 있다. 래치 회로(52)에는, 시간 정보를 나타내는 코드(Code)가 공급되고, 화소(21)로부터의 신호를 디지털 신호로 변환하고, 후단에 출력한다.
상기판(10)에는, 비교기(201)의 전부를 구성하는 부분이 배치되도록 하여도 좋고, 비교기(201)의 주요부가 배치되도록 하여도 좋다. 하기판(11)에는, 상기판(10)에 배치된 ADC(31)를 구성하는 나머지 부분이 배치된다.
이와 같이, 상기판(10)에, 화소(21)와 비교기(201)가 배치되고, 하기판(11)에 래치 회로(52)가 배치된다. 이와 같이, 도 4에 도시한 촬상 장치에서는, 도 2에 도시한 바와 같은 화소(21)와 ADC(31)로 구획하여 상기판(10)과 하기판(11)에 각각 화소(21)와 ADC(31)를 배치하는 것이 아니라, ADC(31)를 분할하여, 상기판(10)과 하기판(11)에 각각 배치하는 구성으로 되어 있다.
도 5는, 도 4에 대응하는 촬상 장치의 회로 구성례를 도시한다. 도 5에 도시한 회로 구성례 중, 도 3에 도시한 회로 구성례와 동일한 부분에는, 동일한 부호를 붙이고, 그 설명은 생략한다. 상기한 바와 같이, 화소(21)와 래치 회로(52)의 구성은, 도 3에 도시한 회로 구성과 동일하고, 비교기(201)에 해당하는 회로 부분이 다르다.
도 3에 도시한 회로 구성에서는, 플로팅 디퓨전(103)의 전압 신호는, 증폭 트랜지스터(105)에 공급되는 구성으로 되어 있지만, 도 5에 도시한 회로 구성에서는, 비교 트랜지스터(Cmp)(221)에 공급되도록 구성되어 있다.
즉, 도 5에 도시한 회로 구성에서는, 플로팅 디퓨전(103)은, 비교 트랜지스터(Cmp)(221)의 게이트에 접속되는 구성으로 되어 있다. 비교 트랜지스터(221)는, 소스 폴로워 동작이 아니라, 전압치의 비교 동작을 행한다. 비교 트랜지스터(221)의 일방의 주전극은, 전원 전압이 아니라, 램프(Ramp) 신호의 배선에 접속되고, 타방의 주전극은, 신호선(SL : 시그널 라인)을 통하여 버퍼(224)의 게이트와 연결되어 있다.
SL(222)은, 기생 용량과, 구성에 의해서는 용량 소자를 갖는다. Sr(223)은, SL(222)을 소정의 전압, 예를 들면, 여기서는 3V로 리셋하는 트랜지스터라고 하여 설명을 계속한다. 버퍼(224)로부터의 출력은, 예를 들면 Cu-Cu 접합에 의해 접합되어 있는 하기판(11)의 래치 회로(52)에 공급된다.
하기판(11)측은, 래치열(161-1 내지 161-10)을 포함하는 래치 회로(52)가 배치되어 있다. 버퍼(224)로부터의 출력은, 래치 회로(52)를 온, 오프 하는 트랜지스터(181)의 게이트에 입력된다. 래치 회로(202)의 구성은, 도 3에 도시한 래치 회로(52)의 구성과 마찬가지이고, 같은 처리를 행하지만, 트랜지스터(181)가 PMOS(Positive channel Metal Oxide Semiconductor)로 구성되어 있는 점이 다르다.
이와 같이, 도 5에 도시한 회로 구성에서는, 도 3에 도시한 회로 구성에 비하여, 비교기(51)의 구성이 간략화되어 있다. 또한 부하 MOS(121)를 생략한 구성으로 되어 있다. 도 3에 도시한 비교기(51)와 부하 MOS(121)는, 아날로그 회로이고, 그 성능에는 편차가 있을 가능성이 있다. 그 때문에, 트랜지스터를 작게 하거나, 전압을 내리거나 하는 것이 어렵다는 배경이 있다.
그러나, 도 5에 도시한 비교기(51)는, 차동 증폭 회로를 이용하지 않고, 비교 트랜지스터(221)로 구성되어 있기 때문에, 그 구성은 간략화된 것이다. 또한 도 5에 도시한 회로 구성에서는, 부하 MOS(121)를 삭제한 구성으로 되어 있다. 이와 같은 구성으로 함으로써, 트랜지스터의 수를 적게 하는 것이 가능해지고, 비교기(201)의 구성을 소형화하는 것이 가능해진다.
여기서, 도 5에 도시한 회로 구성에서, 플로팅 디퓨전(103)의 전압을 디지털화하는 구조에 관해 설명한다.
우선, Sr(223)에 펄스가 입력되어, SL(222)이 3V로 리셋된다. 이에 의해, 버퍼(224)는, Low 레벨(0V)의 출력을 행한다. 버퍼(224)로부터의 출력이 Low이기 때문에, 래치열(161)의 PMOS(트랜지스터(181))가 온 하여, 래치열(161)의 용량 소자에, 시간을 나타내는 코드값(D0 내지 D9)이 통과하는 상태가 된다.
여기서, 램프 전압을 2V로부터 서서히 낮게 하여 갈 때의 램프 전압과 SL(222)의 SL 신호의 변화를 도 6에 도시한다. 램프 전압(도면 중, Ramp로 기술한 실선)이, 비교 트랜지스터(221)로부터의 채널 전압(도면 중, Amp 채널 전압으로 기술한 점선)을 가로지른 때(시각(T1)), 비교 트랜지스터(221)가 도통한다.
비교 트랜지스터(221)가 도통하면, SL(222)의 전압(도면 중, SL로 기술한 실선)이 램프 전압과 같아지도록 단숨에 저하된다. 그 결과, 버퍼(224)의 PMOS의 온 오프 경계를 넘어, 버퍼(224)는 High 레벨로 반전한다.
그러면 래치열(161)의 PMOS(트랜지스터(181))가 오프가 되고, 래치 용량이 코드 신호와 절리되고, 그 시점의 값(코드(D0 내지 D9)의 각각의 값)이 유지된다. 이와 같은 처리에 의해, 플로팅 디퓨전(103)의 전압이 디지털화된다.
도 7을 참조하여, 재차, 램프 전압과 SL(222)의 SL 신호의 변화에 관해 설명한다. 도 7의 상도는, 비교 트랜지스터(221)(Cmp(221))이고, 하도는, 포텐셜을 도시하는 도면이다. 시각(T0)일 때의 램프(Ramp) 전압은 2V이고, SL(222)의 전압은 3V이다. 도 7 중 하방향이 플러스 방향이다. 또한, Amp 채널 전압은, 도 7에서는 VFD로 나타내고 있다.
시각(T0)부터 램프 전압의 전압이 서서히 낮아진다. 시각(T0')은,
시각(T0)<시각(T0')<시각(T1)
를 충족시키는 시각이다. 시각(T0')의 시점에서는, 아직 램프 전압이, 비교 트랜지스터(221)로부터의 채널 전압(VFD)보다도 큰 상태(도 7에 도시한 상태에서는 포텐셜이 낮은 상태)이기 때문에, SL(222)의 전압은 3V 그대로이다.
시각(T1)이 되면, 램프 전압과 Amp 채널 전압(VFD)이 같은 전압(포텐셜의 상태가 같게)이 된다. 시각(T1)을 초과하면, 램프 전압의 포텐셜이 Amp 채널 전압(VFD)의 포텐셜보다도 높아지기 때문에, 단숨에, SL(222)측에 전자가 유입하게 된다. 그 후, 시각(T2)으로서 나타낸 바와 같이, 램프 전압의 포텐셜과 SL(222)의 포텐셜은, 같은 크기로 올라가게 된다. 환언하면, SL(222)의 전압은, 램프 전압의 강하(降下)와 같도록 강하한다.
이와 같이, 포텐셜이 변화하기 때문에, 전압의 관계를 나타내면 도 6에 도시한 바와 같이 된다. 비교 트랜지스터(221)에서는, 램프 전압과 Amp 채널 전압이 거의 같게 되는 타이밍을 검출할 수 있다. 램프 전압과 Amp 채널 전압이 거의 같데 되면, 상기한 바와 같이, 비교 트랜지스터(221)가 도통한 상태가 되고, 버퍼(224)의 PMOS의 온 오프 경계를 넘어, 버퍼(224)는 High 레벨로 반전한다.
이와 같은 동작이, 전 ADC(31)에서 동시에 행하여지고, 그 후, 래치되어 있는 신호가, 1행씩 순번대로, 센스 앰프(33)에 판독된다. 센스 앰프(33)로부터, 출력 회로(32)를 통하여 출력된다.
도 4, 도 5에 도시한 구성, 및 도 6을 참조하여 설명한 동작에 의해, 비교기(201)의 사이즈가 대폭적으로 소형화된다. 또한 비교기(201)의 사이즈가 작아지는 동시에, 상기판(10)에 배치되어 있다.
버퍼(224)의 출력으로, 상기판(10)과 하기판(11)을 연결함으로써, 상기판(10)은 3V계, 하기판(11)은 1.5V계로 할 수 있다. 이와 같이, 상기판(10)과 하기판(11)을 각각 다른 전압으로 구동할 수 있도록 됨으로써, 상기판(10)과 하기판(11)의 전원을 나눌 수 있다. 또한 상기판(10)과 하기판(11)의 제조 프로세스를 제각기 최적화하는 것이 가능해진다.
또한 상기판(10)은 아날로그 회로, 하기판(11)은 디지털 회로로 배분하는 것이 가능해지고, 작은 아날로그 회로와 디지털 회로가 근접하고 혼재하는 것을 없애는 것이 가능해진다. 그 결과, 아날로그와 디지털의 경계 영역을 없애는 것으로도 소형화하는 것이 가능해지고, 다른 전원이 뒤섞여 들어가는 것 같은 낭비가 없어지는 점에서도 소형화하는 것이 가능해진다.
또한, 도 5 등에서 1.5V, 2.5V, 3V 등으로, 구체적인 전압을 도시하였지만, 이 전압은 한 예이고, 한정을 나타내는 기재가 아니다. 또한 이하의 설명에서도, 한 예로서, 구체적인 전압을 들어 설명을 행하지만, 한정을 나타내는 기재가 아니다.
그런데, Sr(223)의 드레인측의 전원은, 버퍼(224)의 전원보다도 높은 것이 바람직하다. 도 5에서는, Sr(223)의 전원은 3V, 버퍼(224)의 전원은 2.5V로 예시하고 있다. 그 이유로서, SL(222)은, 플로팅이므로, 전압이 시간적으로 변동하지만, 버퍼(224)의 전원보다도 높게 설정함으로써, PMOS의 오프 상태의 마진을 벌어들인 것을 할 수 있도록 되기 때문이다.
Sr(223)의 게이트 전압을 승압하든지, Sr(223)을 디플레이션형 트랜지스터로 함으로써, 3V를 통과시키는 구성으로 하여도 좋다. 또는, 도시는 하지 않지만, Sr(223)을, PMOS 트랜지스터로 하여, 임계치를 높게 하든지, 오프(off)시의 게이트 전압을 승압할 수도 있다.
PMOS의 오프 상태의 마진을 벌어들이는 다른 방법으로서, SL(222)에 용량 소자를 붙이면, SL(222)이 암전류에 의해 전압이 변화하는 것을 억제할 수 있다.
화소(21)의 리셋 드레인의 전원과, 리셋의 임계치와, 비교 트랜지스터(221)의 임계치는, 이하의 조건을 충족시키도록 설계하는 것이 바람직하다.
리셋 후의 플로팅 디퓨전(103)의 전압은, 포토 다이오드(101)로부터 전송되는 전하를 전부 받는 전압으로 설계된다. 또한 리셋 후의 플로팅 디퓨전(103)의 전압(비교 트랜지스터(221)의 게이트 전압)은, 램프 전압이 초기의 2V일 때에 비교 트랜지스터(221)를 오프할 수 있는 전압으로 설계된다.
래치 회로(52)의 전원은, 버퍼(224)보다도 낮은 것이 바람직하다. 이유로서는, PMOS 트랜지스터의 오프시에, 래치 용량과 코드(Code) 신호를 확실하게 절리할 수 있도록 하기 위해서다. 화소(21)의 포토 다이오드(101)의 면적을 최대화하고 싶은 경우에는, SL(222)로 상기판(10)과 하기판(11)을 접속하고, 버퍼(224)와 Sr(223)을 하기판(11)에 배치하는 구성으로 하는 것도 가능하다.
<각 층의 회로의 배치의 다른 형태>
도 8에, 촬상 장치의 더한층의 소형화를 실현하기 위한 각 층의 회로의 배치의 다른 형태의 회로 구성례를 도시한다. 도 5와 같은 부분에는, 동일한 부호를 붙이고, 그 설명은 적절히 생략한다. 도 8에 도시한 회로 구성에서는, 전부가 NMOS(Negative channel Metal Oxide Semiconductor)로 구성되고, 동작점이 맞추진 구조로 되어 있다.
도 8에 도시한 회로 구성에서, 상기판(10)은, 기본적으로 Low 전원이 0V, High 전원이 3V이고, 하기판(11)은, 기본적으로 Low 전원이 1.5V, High 전원이 3V로 되어 있다. 즉, 상기판(10)과 하기판(11)의 High 전원측이 공통 전압으로 되어 있는 구성으로 되어 있다.
하기판(11)의 화소(21)에 대응하는 부분은, 래치 회로(52)만으로 되어 있다. 상기판(10)에 배치되어 있는 회로와, 하기판(11)에 배치되어 있는 래치 회로(52)는, 전부 NMOS로 구성되어 있다. 전부 NMOS로 구성함으로써, 도 5에 도시한 회로 구성에서는 필요하게 된 버퍼(224)를 생략한 구성으로 할 수 있다. Sr(223)은, 상기판(10)에 배치되어 있는 예를 도 8에서는 나타냈다.
도 8에 도시한 회로 구성에서의 동작도, 도 5에 도시한 회로 구성의 동작과 기본적으로 마찬가지이다. 우선, Sr(223)에 펄스가 입력되어, SL(222)이 3V로 리셋된다. 이 상태에서, 래치열(161)의 트랜지스터(181)가 온 하여, 래치열(161)의 용량 소자에, 시간을 나타내는 코드값(D0 내지 D9)이 공급된다.
여기에, 램프 전압을 1.5V로부터 점차로 낮게 하여 간다. 이 경우, 램프 전압은, 2V부터가 아니라, 1.5V로부터 시작되는 점이, 도 5에 도시한 회로 구성일 때와는 다르다. 램프 전압이, 비교 트랜지스터(221)의 채널 전압을 가로지른 때부터, 비교 트랜지스터(221)가 도통한다. 그리고, SL(222)의 전압이 램프 전압과 동등하게 되도록 단숨에 저하되고, 래치열(161)이 오프가 되고, 래치 용량이 코드 신호와 절리되고, 그 시점의 값이 유지된다.
래치열(161)의 화소와 연결된 트랜지스터(171)의 게이트만, 1.5V(하기판(11)의 Low 전원)보다도 낮아지기 때문에, 확실하게 오프 하여 신호를 유지할 수 있다. 그 때문에, 래치열(161)에 포함된 트랜지스터(171-1 내지 171-10)의 각 게이트의 절연막은 두껍게 하여 고내압화되어 있는 것이 바람직하다.
도 8에 도시한 회로 구성에서는, 도 5에 도시한 회로 구성보다도 전압 마진이 엄하지만, 촬상 장치의 더한층의 소형화를 실현할 수 있다.
또한 도 3에 도시한 회로 구성에서의 증폭 트랜지스터(105)는, 전류를 흘리면서 신호를 출력하고 있기 때문에, 소비 전력이 커져 버리지만, 도 5 또는 도 8에 도시한 회로 구성에 의하면, 비교 트랜지스터(221)로부터의 출력을 얻는데 정상 전류가 필요없기 때문에, 저소비 전력을 실현하는 것이 가능해진다.
또한 증폭 트랜지스터(105)에서는, 전류를 흘리면서 신호를 출력하고 있기 때문에, 열잡음이 발생할 가능성이 높지만, 도 5 또는 도 8에 도시한 회로 구성에 의하면, 비교 트랜지스터(221)는, 전류를 흘리지 않기 때문에, 열잡음이 발생하지 않는다. 따라서, 열잡음에 의한 영향을 저감시키는 것이 가능해진다.
또한 SL(시그널 라인)(222)은, 플로팅으로 되어 있는데, 그러면 결함 화소에서는 암전류에 의한 전압 변화가 있기 때문에, 여기는 미소 전류로 전원측으로 끌어서(引き), 플로팅으로 하지 않는 구성으로 하여도 좋다.
도 9, 도 10을 참조하여, 판독에 관한 처리에 관해 설명을 가한다. 도 9, 도 10에서는, 설명의 사정상, 1화소에 하나의 ADC(31)가 배치된다고 하여 설명한다.
본 기술을 적용함으로써, ADC(31)를 소형화하는 것이 가능해지고, 1화소에 1개의 ADC(31)를 배치하여도, 상기판(10)과 하기판(11)의 어느 기판도 소형화하는 것이 가능해진다. 따라서, 1화소에 1개의 ADC(31)가 배치되는 구성으로 하는 것도 가능하다. 따라서 여기서는, 1화소에 하나의 ADC(31)가 배치된다고 하여 설명을 계속한다.
또한 도 5 또는 도 8을 참조하여 설명한 바와 같이, ADC(31)는, 분할되어, 상기판(10)과 하기판(11)에 각각 배치되어 있지만, 도 9, 도 10을 참조한 설명에서는, 상기판(10)과 하기판(11)에 각각 배치되어 있는 부분을 통합하여 ADC(31)로서 기재한다.
도 9, 도 10에서의 굵은 테두리의 화살표는, 신호의 흐름을 나타내고 있다. 도 9의 좌측에 도시한 도면은, AD 변환이 10bit이고, 래치열(161)이 10개 구비되어 있는 경우를 나타내고, 우측에 도시한 도면은, 이와 같은 경우에 있어서의 판독의 순서를 나타낸다.
화소(21)에서는, 리셋 트랜지스터(104)에 의한 리셋 동작과, 전송 트랜지스터(102)에 의한 전송 동작이 행하여진다. 리셋 동작에서는, 리셋 트랜지스터(104)에 의해 리셋된 때의 플로팅 디퓨전(103)의 전압이 리셋 성분(P상)으로서 화소(21)로부터 수직 신호선(부도시)에 출력된다.
전송 동작에서는, 포토 다이오드(101)에 축적된 전하가 전송 트랜지스터(102)에 의해 전송된 때의 플로팅 디퓨전(103)의 전압이, 신호 성분(D상)으로서 수직 신호선에 출력된다.
이와 같은 판독이 행하여지기 때문에, 도 9의 우도에 도시한 바와 같이, 우선, 노광이 행하여지고, 노광 후, 플로팅 디퓨전(103)이 리셋되고, 그 레벨이 AD 변환된다(P상 기간). P상 기간에서 래치 회로(261)(도 5 또는 도 8)로부터 출력된 값은, ADC(31)의 1행씩 판독되어, 프레임 메모리(301)에 격납된다.
P상 기간의 후, 포토 다이오드(101)의 광전자가 플로팅 디퓨전(103)에 전송되고, 이 레벨이 AD 변환된다(D상 기간). D상 기간에서, 래치 회로(261)(도 5 또는 도 8)로부터 출력되는 값은, ADC(31)의 1행씩 판독되고, 감산기(302)에 공급된다.
감산기(302)는, D상 기간에서 판독된 값을, 프레임 메모리(301)에 기억되어 있는 P상 기간에서 판독된 값에서 감산하여, 신호를 얻는다. 이와 같은 노광, P상, D상은, 전 화소 동시에 행하여진다.
하나의 ADC(31)가 복수의 화소(21)에 할당되어 있는 경우, 「P상-판독-D상-판독」는, 1화소씩 순번대로 행하여진다.
도 10의 좌측에 도시한 도면은, AD 변환이 10bit이고, 래치열(161)이 20개 구비되어 있는 경우를 나타내고, 우측에 도시한 도면은, 이와 같은 경우에 있어서의 판독의 순서를 도시하는 도면이다. 래치열(161)이 20개 구비됨으로써, P상 기간의 10비트의 값과, D상 기간의 10비트의 값을 각각 유지할 수 있는 구성이 된다.
이와 같이, ADC(31)에, P상용과 D상용의 양쪽의 래치를 갖는 경우, 프레임 메모리(301)를 삭감한 구성으로 할 수 있고, 프레임 메모리(301)에 ADC(31)로부터의 값을 전송하는 처리를 생략할 수 있다.
도 10에 도시한 구성의 경우, 노광 후, 플로팅 디퓨전(103)이 리셋되고, 그 레벨이 AD 변환되고(P상 기간), P상용의 래치에 값이 보존된다. 그리고, 다음의 타이밍에서, 포토 다이오드(101)의 광전자가 플로팅 디퓨전(103)에 전송되고, 이 레벨이 AD 변환되고(D상 기간), D상용의 래치에 보존된다.
P상용의 래치와 D상용의 래치에 각각 보존된 값은, ADC(31)의 1행씩 판독되고, 감산기 311로 감산되고, 신호가 출력된다.
이와 같이 하여 ADC(31)로부터의 판독이 행하여진다. 또한, 촬상 장치, 프레임 메모리(301), 감산기(302)(또는 311)는, 일체화되어 있어도 좋고, 별개의 칩으로 되어 있어도 좋다.
상술한 실시의 형태에서는, 화소(21)와 ADC(31)에 관해 주로 설명을 가하였지만, ADC(31) 이외의 회로가 들어가고 있어도 좋고, 예를 들면 래치된 데이터에 대한 디지털 처리가 들어가 있어도 좋다.
또한, 상술한 실시의 형태에서, NMOS와 PMOS를 전부 교체한 구성으로 하는 것도 가능하다. 그리고, 그러한 구성으로 한 경우, 전압을 역으로 함으로써 동작시킬 수 있다.
<래치수를 저감한 구성>
상기한 실시의 형태에서는, ADC(31)에 포함되는 비교기(201)와 래치 회로(52)를 상기판(10)과 하기판(11)에 각각 배치하고, 비교기(201)의 구성을, 예를 들면, 비교 트랜지스터(221)를 이용하여 구성한 경우를 예로 들어 설명하였다.
다음에, 래치 회로(52)의 래치열(161)의 수를 삭감함으로써, 래치 회로(52)의 소형화를 실현하는 것에 대해 설명한다.
도 11은, 촬상 장치의 회로 구성을 도시하는 도면이다. 도 3에 도시한 촬상 장치의 회로 구성과, 도 11에 도시한 회로 구성을 비교하면, 래치 회로(52)와 래치 회로(402)의 구성이 다르다. 도 3에 도시한 래치 회로(52)는, 래치열(161-1 내지 161-10)의 10개의 래치열(161)을 갖지만, 도 11에 도시한 래치 회로(402)는, 래치열(161-1 내지 161-5)의 5개의 래치열(161)을 갖는 점이 다르다.
이 경우, 래치열(161)의 수가, 10개로부터 5개의 반분으로 되어 있는 예를 나타냈다. 이와 같이, 래치열(161)의 수를 적게 한 경우라도, 이하에 설명하는 바와 같은 처리를 행함으로써, 래치열(161)을 10개 구비하고 있는 경우와 같이, 10비트의 값을 얻을 수 있다.
도 11에 도시한 회로 구성례는, 도 3에 도시한 회로 구성에 대해, 래치열(161)을 적게 한 예를 나타냈지만, 도 5 또는 도 8에 도시한 회로 구성에 대해, 래치열(161)을 적게 한 회로 구성으로 하는 것도 가능하다. 도 12는, 도 5에 도시한 회로 구성에 대해, 래치열(161)을 적게 한 회로 구성을 도시하는 도면이다.
도 5에 도시한 촬상 장치의 회로 구성과, 도 12에 도시한 회로 구성을 비교하면, 래치 회로(202)와 래치 회로(402)의 구성이 다르다. 도 5에 도시한 래치 회로(202)는, 래치열(161-1 내지 161-10)의 10개의 래치열(161)을 갖지만, 도 12에 도시한 래치 회로(402)는, 래치열(161-1 내지 161-5)의 5개의 래치열(161)을 갖는 점이 다르다.
도 8에 도시한 촬상 장치의 회로 구성에서도, 도시는 하지 않지만, 이하의 처리를 적용함으로써, 래치 회로(202)에 포함된 래치열(161)의 수를 삭감하는 것이 가능하다.
래치 회로(402) 이외의 구성은, 도 3, 도 5, 또는 도 8에 도시한 회로 구성과 같은 구성으로 할 수 있고, 같은 구성의 부분에 관해서는, 설명이 중복되기 때문에, 이하의 설명에서는 적절히 생략한다. 이하의 설명에서는, 도 11에 도시한 회로 구성을 이용하여 설명을 계속한다.
도 11에 도시한 회로 구성의 경우, 비교기(51)로부터의 출력이, 래치 회로(402)를 온, 오프 하는 트랜지스터(171)의 게이트에 입력된다. 래치 회로(402)에는, 5개의 래치열(161-1 내지 161-5)이 포함되기 때문에, 5비트 있고, 전압이 High나 Low의 코드값(D0 내지 D4)이 입력된다.
비교기(51)의 출력이 High일 때는, 래치 회로(402)가 온의 상태가 되어, 코드값(D0 내지 D4)이 래치 용량에 들어가고, Low일 때는, 래치 회로(402)가 오프의 상태가 되어, 코드값(D0 내지 D4)은, 래치 용량에 들어가지 않는다. 래치 용량의 전압의 High/Low는, 아래의 출력단(401)에 의해, Out(D0 내지 D4)(이하, 출력(D0 내지 D4)로 기술하다)로서 다음 단의 센스 앰프(33)(도 1)에 출력된다.
이와 같은 구성에서도, 기본적인 동작은 상술한 경우와 마찬가지이다. 즉, 비교기(51)에는, 도 13의 A에 도시하는 바와 같은 램프 신호가 입력된다. 램프 신호(Ramp라고 표기한 실선)는, 시간 경과와 함께, 그 전압이 서서히 저하되는 신호이다.
비교기(51)에 입력되는 램프 신호의 램프 전압이, 화소(21)측부터 시그널 라인을 통하여 입력된 신호의 전압(도 13의 A에서, 신호 레벨이라고 표기한 점선)보다도 높은 경우, 비교기(51)로부터의 출력은 High가 되고, 래치 회로(402)가 온의 상태가 된다. 래치 회로(402)가 온의 상태일 때에는, 래치 용량에는, 시간과 함께 카운트업한 코드값(D0 내지 D4)이, 래치열(161-1 내지 161-4)의 각각에 공급된다.
그리고 램프 전압이 점차 낮아지고, 시그널 라인의 전압보다도 낮아진 시점에서 비교기(51)의 출력이 반전하고, 래치 회로(402)가 오프의 상태가 된다. 오프의 상태가 되었을 때의 코드값이 래치 용량에 유지된다. 이에 의해, 화소(21)의 출력이 디지털화된다.
이와 같이 래치 회로(402)에서의 처리가 행하여진다. 여기서, 재차, 도 3을 참조한다. 도 3에 도시한 래치 회로(52)와 같이, 래치열(161-1 내지 161-10)의 10개의 래치가 구비되어 있는 경우, 도 13의 B에 도시하는 바와 같이, "0000000000" 내지 "1111111111"의 10비트의 값이 출력된다.
즉, 래치열(161)이 10개 있고, 도 13의 A와 같이, 램프 전압과 화소로부터의 신호가 비교되면서, 10bit의 래치에는, "0000000000"부터 "1111111111"까지 카운트업하는 코드값(D0 내지 D9)이 입력된다. 램프 전압과 신호 전압의 상하 관계가 반전한 때에, 래치가 코드값으로부터 절리되고, 그 값이 유지되기 때문에, 이 유지된 값을 판독하면, 신호 레벨을 알 수 있도록 구성되어 있다.
이에 대해, 래치 회로(402)는, 래치 회로(52)와 달리, 래치열(161)의 수가 반분인 5개만 구비된 구성으로 되어 있다. 따라서, 도 13의 A에 도시한 램프 신호를 적용하고, 상기한 경우와 마찬가지로 처리하면, 5비트의 값이 얻어지고, 10비트의 값은 얻어지지 않는다. 그래서, 도 14의 A에 도시하는 바와 같은 램프 신호를 이용한다.
도 14의 A에 도시한 램프 신호는, 10비트의 값을 얻기 위해 2회의 램프가 들어가는 신호이다. 여기서는, 시각(T0)부터 시각(T1)까지의 램프 신호를 1회째의 램프로 기술하고, 시각(T2)부터 시각(T3)까지의 램프 신호를 2회째의 램프로 기술한다.
시각(T1)부터 시각(T2)의 사이에 나와지는 1회째의 램프는, 코드값으로서, 하위 5bit가 들어가고, 하위 5비트의 출력치를 얻기 위한 램프이다. 하위 5bit이기 때문에, 도 14의 B에 도시하는 바와 같이, 코드값은 "00000"부터 "11111"까지가 32회 반복되고, 그 사이의 어딘가에서 램프 전압과 신호의 전압의 상하 관계가 반전하고, 그 때의 코드값이, 래치에 유지된다. 그 후, 시각(T1)부터 시각(T2)의 사이에, 하위 5bit가 외부에 판독된다.
시각(T1)부터 시각(T2)까지의 시간은, 1회째의 램프로부터 2회째의 램프로 전환되기 위한 시간이고, 이 시간에, 하위 5비트의 값이, 래치 회로(402)로부터 판독된다.
그 후, 시각(T2)부터 시각(T3)의 사이에, 2회째의 램프가 넣어진다. 2회째의 램프는, 코드값으로서, 상위 5bit가, 32배의 느린 주기로 "00000"부터 "11111"까지 카운트업된다. 그 사이의 어딘가에서 램프 전압과 신호의 전압의 상하 관계가 반전하고, 그 때의 코드값이, 래치에 유지된다. 그 후, 상위 5bit가 외부에 판독된다.
이와 같이, 2회의 램프가 넣어지고, 각각의 램프로 얻어지는 5비트의 값을 하위의 5비트, 및 상위의 5비트로 함으로써, 10비트의 값이 취득된다. 또1회째의 램프의 주기와 2회째의 램프의 주기는 다르고, 상위 비트를 취득할 때의 램프는, 하위 비트를 취득할 때의 램프보다도 느린 주기가 된다. 여기서는, 32배의 주기인 경우를 예시하였다.
도 15에 한 예를 도시한다. 도 15에 도시한 예에서는, 1회째의 램프에서 "010110"이라는 하위 5비트의 값이 취득되고, 2회째의 램프에서 "10001"이라는 상위 5비트의 값이 취득된 예이다. 하위 5비트와 상위 5비트를 조합시킴으로써, "1000101110"이라는 10비트의 디지털값이 완성된다.
이와 같이, 2회의 램프를 갖는 램프 신호를 이용하여, 하위 5비트와 상위 5비트를 각각 취득하도록 함으로써, 5개의 래치열(161)을 갖는 래치 회로(402)라도, 10비트의 출력치를 얻을 수 있다.
또한, 상기한 설명에서는, 2회째의 램프는, 상위 5비트의 코드값을 32배의 주기로 넣는다고 하였지만, 램프 신호의 경사를 32배로 하여 코드값의 주기를 바꾸지 않는 것도 가능하다. 정밀도 우선일 때는 전자, 속도 우선일 때는 후자가 좋다.
또한, 상기한 설명에서는, 1회째의 램프로 하위 비트가 결정되고, 2회째의 램프로 상위 비트가 결정된다고 하였지만, 1회째의 램프로 상위 비트가 결정되고, 2회째의 램프로 하위 비트가 결정되도록 하여도 좋다.
그러나, 상기한 바와 같이, 1회째의 램프로 하위 비트가 결정되고, 2회째의 램프로 상위 비트가 결정되도록 하는 쪽이 바람직하다고 생각된다. 그 이유로서, 화소(21)로부터의 신호가, 암전류 등에서의 영향으로 조금씩 변동할 가능성이 있어서, 하위 비트를 빨리 정하여 버리는 쪽이 좋다고 생각되기 때문이다.
그런데, 10비트의 값을 얻기 위해 2회의 램프를 넣는데, 1회째의 램프와 2회째의 램프에서는 시간차가 있다. 1회째의 램프로부터 2회째의 램프까지의 사이에, 화소(21)의 신호가 움직일 가능성이 있다. 이에 관해, 도 16을 참조하여 설명한다.
1회째의 램프일 때에, 화소(21)의 신호는, "0000100000"이였다라고 한다. 1회째의 램프일 때는, 하위의 5비트가 취득되기 때문에, 이 경우, "00000"이 취득된다. 2회째의 램프일 때도, 본래라면, 화소(21)의 신호는, "0000100000"이고, 상위의 5비트의 "00001"이 취득된다.
그러나, 어떠한 영향에 의해, 2회째의 램프일 때에, 화소(21)의 신호가, "0000011111"로 조금 움직여 버린 경우, 상위의 5비트의 "00000"이 취득되게 된다. 따라서, 이 경우, 도 16에 도시한 바와 같이, 최종적으로 취득된 값은, "0000000000"으로 된다. 본래라면, "0000100000"이라는 값이 취득될 때에, "0000000000"이라는 다른 값이 취득되어 버릴 가능성이 있다.
이 경우, 1회째의 램프와 2회째의 램프까지의 사이에, 화소(21)의 신호가, 10진법에서는 32로부터 31로 1만 변한 것뿐이고, 2진법이라도, "0000000000"부터 "0000011111"로 변한 것뿐이다. 그러나, 2회의 램프를 넣어, 5비트씩 취득되도록 한 경우, 상기한 바와 같이, "0000100000"이 취득되어야 할 때에, "0000000000"이라는 값이 취득되어 버릴 가능성이 있다. 이 경우, 10진법으로 나타내면, 본래 32라는 값이 취득된 때에, 0이 취득되어 버리는 것을 의미한다.
이와 같이, 6비트째에 영향을 주도록 화소 신호가 움직였던 경우, 신호는 조금밖에 변화하지 않았음에도 불구하고, AD 변환의 결과는, 전혀 다른 값으로 되는 현상이 일어날 가능성이 있다. 이와 같은 값이 크게 변화하여 버리는 일이 없도록, 이하와 같은 대책을 행하는 것도 가능하다.
우선 대책 1로서, 코드값으로서 그레이 코드를 이용할 수 있다. 그레이 코드는, 어느 값으로부터 인접한 값에 변화할 때에, 항상 1비트밖에 변화하지 않는다는 점이 이용되는 코드이다.
그레이 코드라면, 하위 5비트가 "00000"의 전후에서는, 그 바로 위의 자리(桁)는 변화하지 않기 때문에 상기한 바와 같은 크게 값이 변화해 버린다는 일이 발생할 가능성은 낮아진다. 6자리째에 자리 올림하는 것을 생각하면, … 10001, 10000, 110000, 110001, …로 되어 있고, 자리 올림의 전후에서 하위 5자리가 대칭(對稱)으로 되어 있기 때문에, 6자리째가 변하여도 바이너리 코드의 경우와 같이 전혀 다른 값으로 되는 일은 없다.
예를 들면, 1회째의 램프일 때 "0000110000"으로, 하위 5비트로서 "10000"이 취득되고, 2회째의 램프일 때, 가령 신호의 값이 1만 내려간 "0000010000"으로 변화하여 버려, 상위 5비트가 "00000"이 되면, 조합하여 "0000010000"으로 되고, AD 변환의 결과는, 1 내려간 값이 된다.
또한 예를 들면, 1회째의 램프에서, "0000110001"로, 하위 5비트로서 "10001"이 취득되고, 2회째의 램프일 때, 신호의 값이 2만큼 내려가, 상위 5비트로서 "00000"이 취득되면, 조합하여 "0000010001"로 되고, AD 변환의 결과는 3 내려간 값으로 된다.
화소치가 역으로 커져서 자리 올림하는 경우도 마찬가지로, 그레이 코드에서는, 바이너리 코드와 같이, 화소의 신호 변화는 작음에도, AD 변환의 결과가 동떨어진 값으로 되는 일은 없다.
또한, 전(全) 비트를 그레이 코드로 하여도 좋지만, 화소 신호의 변동치나 노이즈 등을 고려하여, 변화할 수 있는 범위의 하위 비트가 그레이 코드, 그보다 위는 바이너리 코드라는 바와 같이, 그레이 코드와 바이너리 코드를 병용하는 것도 가능하다.
그레이 코드라도, 6자리째의 자리 올림, 자리 내림을 넘어서 화소 신호가 움직이면, AD 변환의 결과가 진정한 값과 일치하지 않는다. 대책 2로서, 바이너리 코드로, 1회째의 램프일 때에 얻어진 값과 2회째의 램프로 얻어진 값 중의 하나의 자리를 공용함으로써 해결할 수 있다.
1회째의 램프일 때에는, 하위 5자리를 변환하는 것은, 상술하여 온 경우와 같다. 2회째는, 제5자리∼제9자리를 코드값으로서 넣는다. 이 결과, 10비트가 아니라, 9비트의 AD 변환으로 된다. 2회째의 제5자리가 1회째의 값과 달라진 경우, 제1회째의 값을 채용하고, 제6자리와 맞추어서 수정한다.
예를 들면, 도 17에 도시하는 바와 같이, 1회째의 램프일 때의 신호가 "0000100000"으로 하위 5자리가 "00000", 2회째의 램프일 때의 신호가 "0000011111"로 변화하여 버려, 그 결과, 상위자리로서 "00001"이 취득된 경우를 생각한다. 이 경우, 도 17의 좌도(左圖)에서, 타원으로 둘러싼 부분, 즉 1회째의 램프시에 취득된 1자리째의 "0"과, 2회째의 램프시에 취득된 5자리째의 "1"이, 본래 동일한 값으로 될 것이지만, 다르다.
이와 같은 경우, 1회째의 램프시에 취득된 값을 참조하여, 늦추어짐에 의한다고 판정하고, 상위 5자리를 "00010"으로 수정하고, 최종적인 결과로서, "000010000"이 취득되도록 한다.
1회째의 램프시에 취득된 값이, "11111" 등이고, 2회째의 램프시에 취득된 값이, "****0"이였던 경우, 앞당겨졌다고 판정할 수 있다. 즉, 1회째의 제4자리가 0인 경우는 늦추어졌다, 1인 경우는 앞당겨졌다고 판정하면 좋다. 이와 같이, 공용된 비트의 하나 하위의 비트의 값에 의해, 디지털 신호를 보정하도록 구성하는 것도 가능하다.
공유자리(共有桁)와 그 하나 아래의 자리(桁)가 바이너리 코드라면, 다른 자리(桁)는 그레이 코드이라도 좋다.
이와 같이, 래치 회로(402)의 비트수를 적게 하여도, 2번의 램프를 넣음으로써, 10비트(또는 9비트)의 값을 만들어 낼 수 있다. 이와 같은 경우도, 화소(21)는, 리셋 레벨과 신호 레벨을 출력한다. 리셋 레벨은, 그 화소의 그 시점의 기준 전압이다. 신호 레벨과 리셋 레벨의 차가, 진정한 신호치가 된다. 대응하는 동작을 도 18에 도시한다.
리셋 레벨, 신호 레벨 함께, 상기 설명한 바와 같이, 2회씩 램프를 넣고 AD 변환된다. 도 18을 참조하면, 시간(T11)에서, 리셋 레벨에 대한 1회째의 램프가 넣어지고, 그 다음의 시간(T12)에서, 리셋 레벨에 대한 2회째의 램프가 넣어진다.
그 다음의 시간(T13)에서, 신호 레벨에 대한 1회째의 램프가 넣어지고, 시간(T14)에서, 신호 레벨에 대한 2회째의 램프가 넣어진다. 이와 같이, 리셋 레벨 하위 5비트→상위 5비트→신호 레벨 하위 5비트→상위 5비트의 순번으로 디지털값이 출력된다.
이들의 디지털 신호는, 도 9를 참조하여 설명한 경우와 같이, 다음 단의 프레임 메모리(301)에 기억된다. 최후에 신호 레벨의 상위 5비트가 나온 단계에서, 신호 레벨에서 리셋 레벨의 감산이 감산기(302)에서 행하여진다. 촬상 장치와 프레임 메모리(301)나 감산기(302)는, 별개의 반도체 소자로 되어 있어도 좋고, 일체화되어 있어도 좋다.
도 19는, 2회의 램프를 넣음으로써, 10비트의 출력치를 만들어 낼 때의 ADC(31)의 동작에 관해 설명하기 위한 도면이다. 노광 후, 화소(21)의 플로팅 디퓨전(103)이 리셋되고, 그 레벨이 AD 변환된다(P상 기간). P상(1)은, 하위 5비트의 변환과, 그것을 센스 앰프(33)에 출력하는 기간이다. P상(2)은 상위 5비트의 변환과, 그것을 센스 앰프(33)에 출력하는 기간이다.
P상(2)의 출력이 종료 후, 포토 다이오드(101)의 광전자가 플로팅 디퓨전(103)에 전송된다. 그리고 마찬가지로 2회의 변환과 출력이 반복된다. P상(1), P상(2), D상(1), D상(2)의 각각의 변환은, 전 ADC(31)가 병렬로 동작함으로써 행하여진다. 센스 앰프(33)에의 출력은, ADC(31)를 1행씩 주사하면서 행하여진다. 복수의 화소(21)에 하나의 ADC(31)가 대응하는 경우는, 1화소씩 순번대로 선택되어, 이 동작이 반복된다.
리셋 레벨은 좁은 범위에 분포하기 때문에, 도 18에 도시한 바와 같이, 대응하는 램프 신호는 짧아도 좋다. 즉, 도 18에 도시한 바와 같이, 리셋 레벨의 검출시의 램프 신호의 전압의 변동폭은, 신호 레벨의 검출시의 램프 신호의 전압의 변동폭보다도 작아도 좋다. 또한, 리셋 레벨의 검출시의 램프 신호의 주기는, 신호 레벨의 검출시의 램프 신호의 주기보다도 짧아도 좋다.
신호 레벨을 포함하는 4회의 램프로, 이 범위만 램프를 직선으로 하여 두고, 신호치가 큰 곳에 상당하는 곳, 램프의 경사를 급하게 하든지, 코드값의 카운트업의 속도를 떨어뜨림으로서, 고휘도측의 AD 변환의 구분을 넓게 하여, 데이터량을 떨어뜨릴 수 있다.
즉, 신호 레벨의 고휘도측의 신호를 취득할 때의 램프 신호의 전압 변화는, 저휘도측의 신호를 취득할 때의 램프 신호의 전압 변화보다도 급한 신호가 사용되도록 하여도 좋다. 또는, 신호 레벨의 고휘도측의 신호를 취득할 때의 래치 회로(402)에의 코드값(D)의 공급의 속도는, 저휘도측의 신호를 취득할 때의 래치 회로(402)에의 코드값(D)의 공급의 속도보다도 느리도록 하여도 좋다. 이와 같이 함으로써, 데이터량을 떨어뜨리는 것이 가능해진다.
이와 같이 한 경우, 감산기(302)에서 리셋 레벨값을 참조하여 절곡점과의 차를 계산하고, 그에 의해, 고휘도측의 값을 수정함으로써, 감산 후 올바른 값을 얻을 수 있다. 절곡점이란, 램프 신호의 전압 변화가 급하게 된 시점, 또는 코드값의 공급의 속도가 변화한 시점인 것이다. 리셋 레벨은 좁은 범위에 분포하기 때문에, 그 범위가 D상의 1/32 이하의 범위에 수속되면, 리셋 레벨을 1회의 램프로 끝내는 것도 가능하다.
그런데, 상술한 실시의 형태에서는, 10개의 래치열(161-1 내지 161-10)을 포함하는 래치 회로(52)가 사용될 때에는, 1회의 램프가 넣어지고, 5개의 래치열(161-1 내지 161-5)을 포함하는 래치 회로(402)가 사용될 때에는, 2회의 램프가 넣어진다고하여 설명하였다.
이 래치열의 개수와 램프를 넣는 회수는, 이와 같은 조합으로 한정을 나타내는 기재가 아니고 한 예를 나타낸 것이다. 예를 들면, 3개의 래치열을 가지며, 3회의 램프가 넣어지도록 하여, 9비트의 출력치를 얻을 수 있도록 구성하는 것도 가능하다.
또한 예를 들면, 3회의 램프가 넣어지는 경우, 상위 비트, 하위 비트, 및 상위 비트와 하위 비트의 사이의 중위 비트가 각각 취득되도록 하고, 상위 비트, 중위 비트, 및 하위 비트의 조합에 의해 디지털값이 생성되도록 하여도 좋다.
이와 같은 것을 고려하면, 예를 들면, 비트수분만큼, 램프를 넣는 것도 생각된다. 본 기술을 적용하고, 비트수분만큼, 램프를 복수회 넣도록 한 경우도, 슬로프형 ADC의 동작이 되어 있고, 가령, bit수분만큼의 회수를 넣는 경우까지 확장하였다고 하여도, 어느 램프도, 경사 형의 ADC와 마찬가지로 소인(掃引)한다. 램프 파형은, 각 회 같아도 좋기 때문에, 재현성이 좋다. 따라서, AD 변환의 정밀도를, 높은 상태로 유지할 수 있다.
따라서, 비트수분만큼, 램프를 넣도록 하여도, 본 기술에 의하면, 정밀도가 높은 AD 변환을 행하는 것이 가능해진다.
본 기술에 의하면, 고체 촬상 소자의 소형화를 할 수 있다. 또한 적은 개수의 화소로 하나의 ADC를 가질 수 있기 때문에, 처리를 고속화할 수 있다. 또한 촬상된 물체가 움직임이 있는 물체라도, 왜곡이 적은 상태로의 촬상이 가능해진다.
또한 저소비전력의 구성으로 할 수 있다. 또한, 소규모의 아날로그 회로와 디지털 회로의 혼재를 피하고, 상기판과 하기판에서 제각기 전압이나 제조 프로세스를 최적화할 수 있게 된다.
<전자 기기>
본 개시는, 촬상 장치에의 적용으로 한정되는 것이 아니고, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 촬상 장치를 이용하는 복사기 등, 화상 취입부(광전 변환부)에 촬상 장치를 이용하는 전자 기기 전반에 대해 적용 가능하다. 또한, 전자 기기에 탑재되는 상기 모듈형상의 형태, 즉 카메라 모듈을 촬상 장치로 하는 경우도 있다.
도 20은, 본 개시된 전자 기기의 한 예인 촬상 장치의 구성례를 도시하는 블록도이다. 도 20에 도시하는 바와 같이, 본 개시된 촬상 장치(500)는, 렌즈군(501) 등을 포함하는 광학계, 촬상 소자(502), 카메라 신호 처리부인 DSP 회로(503), 프레임 메모리(504), 표시 장치(505), 기록 장치(506), 조작계(507), 및, 전원계(508) 등을 갖고 있다.
그리고, DSP 회로(503), 프레임 메모리(504), 표시 장치(505), 기록 장치(506), 조작계(507), 및, 전원계(508)가 버스 라인(509)을 통하여 상호 접속되는 구성으로 되어 있다. CPU(510)는, 촬상 장치(500) 내의 각 부분을 제어한다.
렌즈군(501)은, 피사체로부터의 입사광(상광)을 취입하여 촬상 소자(502)의 촬상면상에 결상한다. 촬상 소자(502)는, 렌즈군(501)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. 이 촬상 소자(502)로서, 선술한 실시 형태에 관한 고체 촬상 소자를 이용할 수 있다.
표시 장치(505)는, 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등의 패널형 표시 장치로 이루어지고, 촬상 소자(502)에서 촬상된 동화 또는 정지화를 표시한다. 기록 장치(506)는, 촬상 소자(502)에서 촬상된 동화 또는 정지화를, 비디오테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.
조작계(507)는, 유저에 의한 조작하에, 본 촬상 장치가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원계(508)는, DSP 회로(503), 프레임 메모리(504), 표시 장치(505), 기록 장치(506), 및, 조작계(507)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
이와 같은 촬상 장치(500)는, 비디오 카메라나 디지털 스틸 카메라, 나아가서는, 휴대 전화기 등의 모바일 기기용 카메라 모듈에 적용된다. 그리고, 이 촬상 장치(500)에서, 촬상 소자(502)로서 선술한 실시 형태에 관한 촬상 장치를 이용할 수 있다.
<기록 매체에 관해>
상술한 일련의 처리는, 하드웨어에 의해 실행할 수도 있고, 소프트웨어에 의해 실행할 수도 있다. 일련의 처리를 소프트웨어에 의해 실행하는 경우에는, 그 소프트웨어를 구성하는 프로그램이, 컴퓨터에 인스톨된다. 여기서, 컴퓨터에는, 전용의 하드웨어에 조립되어 있는 컴퓨터나, 각종의 프로그램을 인스톨함으로써, 각종의 기능을 실행하는 것이 가능한, 예를 들면 범용의 퍼스널 컴퓨터 등이 포함된다.
예를 들면, 도 20에 도시한 촬상 장치(500)에서, CPU(510)가, 예를 들면, 기록 장치(506)에 기록되어 있는 프로그램을, 로드하여 실행함에 의해, 상술한 일련의 처리가 행하여진다.
컴퓨터(CPU(510))가 실행하는 프로그램은, 예를 들면, 패키지 미디어 등으로서의 리무버블 미디어(부도시)에 기록하여 제공할 수 있다. 또한, 프로그램은, 로컬 에어리어 네트워크, 인터넷, 디지털 위성 방송이라는, 유선 또는 무선의 전송 매체를 통하여 제공할 수 있다.
촬상 장치(500)(컴퓨터)에서는, 프로그램은, 리무버블 미디어를 드라이브(부도시)에 장착함에 의해, 버스 라인(509) 통하여, 기록 장치(506)에 인스톨할 수 있다. 또한, 프로그램은, 유선 또는 무선의 전송 매체를 통하여, 통신부에서 수신하고, 기록 장치(506)에 인스톨할 수 있다. 그 밖에, 프로그램은, 기록 장치(506)에, 미리 인스톨하여 둘 수 있다.
또한, 컴퓨터가 실행하는 프로그램은, 본 명세서에서 설명하는 순서에 따라 시계열로 처리가 행하여지는 프로그램이라도 좋고, 병렬로, 또는 호출이 행하여진 때 등의 필요한 타이밍에서 처리가 행하여지는 프로그램이라도 좋다.
또한, 본 명세서에서, 시스템이란, 복수의 장치에 의해 구성되는 장치 전체를 나타내는 것이다.
또한, 본 기술의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 또한 다른 효과가 있어도 좋다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1)
입력 신호의 입력 전압과, 시간적으로 변동하는 램프 신호의 램프 전압을 비교하는 비교부와,
상기 비교부로부터의 비교 결과가 반전한 때의 코드값을 유지하는 기억부를 구비하고,
상기 기억부에 의한 상기 코드값의 유지를, 복수회 반복함으로써, 소정의 비트수의 디지털 신호를 생성하는 변환 장치.
(2)
상기 소정의 비트수를 상위 비트와 하위 비트로 나누고, 상기 하위 비트를, 상기 상위 비트보다도 먼저 취득하고, 취득한 상기 하위 비트와 상기 상위 비트를 조합함으로써, 상기 소정의 비트수의 디지털 신호를 생성하는 상기 (1)에 기재된 변환 장치.
(3)
상기 하위 비트는, 그레이 코드인 상기 (2)에 기재된 변환 장치.
(4)
상기 하위 비트와 상기 상위 비트의 적어도 1비트를 공용하는 상기 (2)에 기재된 변환 장치.
(5)
상기 공용된 비트의 하나 하위의 비트의 값에 의해, 상기 디지털 신호를 보정하는 상기 (4)에 기재된 변환 장치.
(6)
상기 하위 비트를 취득하기 위한 상기 램프 신호와, 상기 상위 비트를 취득하기 위한 상기 램프 신호는, 다른 주기를 갖는 상기 (2)에 기재된 변환 장치.
(7)
상기 입력 신호는, 화소로부터 출력된 신호이고,
상기 화소마다 구비되는 상기 (1) 내지 (6)의 어느 하나에 기재된 변환 장치.
(8)
상기판과 하기판이 적층되고, 상기 상기판에는, 화소와, 상기 화소로부터의 신호의 전압과 시간적으로 변동하는 램프 신호의 램프 전압을 비교하는 비교부가 배치되고,
상기 하기판에는, 상기 비교부로부터의 비교 결과가 반전한 때의 코드값을 유지하는 기억부가 배치되고,
상기 기억부에 의한 상기 코드값의 유지를, 복수회 반복함으로써, 소정의 비트수의 디지털 신호를 생성하는 촬상 장치.
(9)
상기 소정의 비트수를 상위 비트와 하위 비트로 나누고, 상기 하위 비트를, 상기 상위 비트보다도 먼저 취득하고,
상기 화소의 기준 레벨의 하위 비트, 상기 화소의 기준 레벨의 상위 비트, 상기 화소의 신호 레벨의 하위 비트, 및 상기 화소의 신호 레벨의 상위 비트의 순서로, 상기 기준 레벨의 신호와 상기 신호 레벨의 신호를 취득하고, 그들 신호의 일방에서 타방을 감산함으로써, 상기 화소에 축적된 전하량을 나타내는 디지털 신호를 생성하는 상기 (8)에 기재된 촬상 장치.
(10)
상기 기준 레벨의 신호를 취득할 때에 상기 램프 전압과, 상기 신호 레벨을 취득할 때의 상기 램프 전압은 다른 상기 (9)에 기재된 촬상 장치.
(11)
상기 신호 레벨의 고휘도측의 신호를 취득할 때의 상기 램프 신호의 전압 변화는, 저휘도측의 신호를 취득할 때의 상기 램프 신호의 전압 변화보다도 급하든지, 또는, 상기 신호 레벨의 고휘도측의 신호를 취득할 때의 상기 기억부에의 상기 코드값의 공급의 속도는, 저휘도측의 신호를 취득할 때의 상기 기억부에의 상기 코드값의 공급의 속도보다도 느린 상기 (9)에 기재된 촬상 장치.
(12)
상기 램프 신호의 전압 변화가 급하게 된 시점, 또는 상기 코드값의 공급의 속도가 변화한 시점에서 취득되는 신호와, 상기 기준 레벨과의 차분으로부터, 상기 고휘도측의 신호를 보정하는 상기 (11)에 기재된 촬상 장치.
(13)
상기판과 하기판이 적층되고,
상기 상기판에는, 화소와, 상기 화소로부터의 신호의 전압과 시간적으로 변동하는 램프 신호의 램프 전압을 비교하는 비교부가 배치되고,
상기 하기판에는, 상기 비교부로부터의 비교 결과가 반전한 때의 코드값을 유지하는 기억부가 배치되고,
상기 기억부에 의한 상기 코드값의 유지를, 복수회 반복함으로써, 소정의 비트수의 디지털 신호를 생성하는 촬상 장치와,
상기 반도체 장치로부터 출력되는 화소 신호에 대해 신호 처리를 행하는 신호 처리부를 구비하는 전자 기기.
(14)
입력 신호의 입력 전압과, 시간적으로 변동하는 램프 신호의 램프 전압을 비교하는 비교부와,
상기 비교부로부터의 비교 결과가 반전한 때의 코드값을 유지하는 기억부를
구비하는 변환 장치의 변환 방법에 있어서,
상기 기억부에 의한 상기 코드값의 유지를, 복수회 반복함으로써, 소정의 비트수의 디지털 신호를 생성하는 스텝을 포함하는 변환 방법.
10 : 상기판
11 : 하기판
21 : 화소
31 : ADC
51 : 비교기
52 : 래치 회로
161 : 래치열
221 : 비교 트랜지스터
261 : 래치 회로
402 : 래치 회로

Claims (14)

  1. 입력 신호의 입력 전압과, 시간적으로 변동하는 램프 신호의 램프 전압을 비교하는 비교부와,
    상기 비교부로부터의 비교 결과가 반전한 때의 코드값을 유지하는 기억부를 구비하고,
    상기 기억부에 의한 상기 코드값의 유지를, 복수회 반복함으로써, 소정의 비트수의 디지털 신호를 생성하는 것을 특징으로 하는 변환 장치.
  2. 제1항에 있어서,
    상기 소정의 비트수를 상위 비트와 하위 비트로 나누고, 상기 하위 비트를, 상기 상위 비트보다도 먼저 취득하고, 취득한 상기 하위 비트와 상기 상위 비트를 조합함으로써, 상기 소정의 비트수의 디지털 신호를 생성하는 것을 특징으로 하는 변환 장치.
  3. 제2항에 있어서,
    상기 하위 비트는, 그레이 코드인 것을 특징으로 하는 변환 장치.
  4. 제2항에 있어서,
    상기 하위 비트와 상기 상위 비트의 적어도 1비트를 공용하는 것을 특징으로 하는 변환 장치.
  5. 제4항에 있어서,
    상기 공용된 비트의 하나 하위의 비트의 값에 의해, 상기 디지털 신호를 보정하는 것을 특징으로 하는 변환 장치.
  6. 제2항에 있어서,
    상기 하위 비트를 취득하기 위한 상기 램프 신호와, 상기 상위 비트를 취득하기 위한 상기 램프 신호는, 다른 주기를 갖는 것을 특징으로 하는 변환 장치.
  7. 제1항에 있어서,
    상기 입력 신호는, 화소로부터 출력된 신호이고,
    상기 화소마다 구비되는 것을 특징으로 하는 변환 장치.
  8. 상기판과 하기판이 적층되고,
    상기 상기판에는, 화소와, 상기 화소로부터의 신호의 전압과 시간적으로 변동하는 램프 신호의 램프 전압을 비교하는 비교부가 배치되고,
    상기 하기판에는, 상기 비교부로부터의 비교 결과가 반전한 때의 코드값을 유지하는 기억부가 배치되고,
    상기 기억부에 의한 상기 코드값의 유지를, 복수회 반복함으로써, 소정의 비트수의 디지털 신호를 생성하는 것을 특징으로 하는 촬상 장치.
  9. 제8항에 있어서,
    상기 소정의 비트수를 상위 비트와 하위 비트로 나누고, 상기 하위 비트를, 상기 상위 비트보다도 먼저 취득하고,
    상기 화소의 기준 레벨의 하위 비트, 상기 화소의 기준 레벨의 상위 비트, 상기 화소의 신호 레벨의 하위 비트, 및 상기 화소의 신호 레벨의 상위 비트의 순서로, 상기 기준 레벨의 신호와 상기 신호 레벨의 신호를 취득하고, 그들 신호의 일방에서 타방을 감산함으로써, 상기 화소에 축적된 전하량을 나타내는 디지털 신호를 생성하는 것을 특징으로 하는 촬상 장치.
  10. 제9항에 있어서,
    상기 기준 레벨의 신호를 취득할 때에 상기 램프 전압과, 상기 신호 레벨을 취득할 때의 상기 램프 전압은 다른 것을 특징으로 하는 촬상 장치.
  11. 제9항에 있어서,
    상기 신호 레벨의 고휘도측의 신호를 취득할 때의 상기 램프 신호의 전압 변화는, 저휘도측의 신호를 취득할 때의 상기 램프 신호의 전압 변화보다도 급하든지, 또는, 상기 신호 레벨의 고휘도측의 신호를 취득할 때의 상기 기억부에의 상기 코드값의 공급의 속도는, 저휘도측의 신호를 취득할 때의 상기 기억부에의 상기 코드값의 공급의 속도보다도 느린 것을 특징으로 하는 촬상 장치.
  12. 제11항에 있어서,
    상기 램프 신호의 전압 변화가 급하게 된 시점, 또는 상기 코드값의 공급의 속도가 변화한 시점에서 취득되는 신호와, 상기 기준 레벨과의 차분으로부터, 상기 고휘도측의 신호를 보정하는 것을 특징으로 하는 촬상 장치.
  13. 상기판과 하기판이 적층되고,
    상기 상기판에는, 화소와, 상기 화소로부터의 신호의 전압과 시간적으로 변동하는 램프 신호의 램프 전압을 비교하는 비교부가 배치되고,
    상기 하기판에는, 상기 비교부로부터의 비교 결과가 반전한 때의 코드값을 유지하는 기억부가 배치되고,
    상기 기억부에 의한 상기 코드값의 유지를, 복수회 반복함으로써, 소정의 비트수의 디지털 신호를 생성하는 촬상 장치와,
    상기 반도체 장치로부터 출력되는 화소 신호에 대해 신호 처리를 행하는 신호 처리부를 구비하는 것을 특징으로 하는 전자 기기.
  14. 입력 신호의 입력 전압과, 시간적으로 변동하는 램프 신호의 램프 전압을 비교하는 비교부와,
    상기 비교부로부터의 비교 결과가 반전한 때의 코드값을 유지하는 기억부를 구비하는 변환 장치의 변환 방법에 있어서,
    상기 기억부에 의한 상기 코드값의 유지를, 복수회 반복함으로써, 소정의 비트수의 디지털 신호를 생성하는 스텝을 포함하는 것을 특징으로 하는 변환 방법.
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