CN110225273B - 转换装置、成像装置、电子装置和转换方法 - Google Patents

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Abstract

本发明涉及能够减小电路规模的转换装置、成像装置、电子装置和转换方法。本发明包括：比较单元，其将输入信号的输入电压与时变斜坡信号的斜坡电压进行比较；和存储单元，其从所述比较单元的比较结果发生反转时开始保持代码值。通过所述存储单元重复地进行对所述代码值的保持，产生具有预定位数的数字信号。通过以下方式来产生具有所述预定位数的数字信号：将所述预定位数分成高位和低位；在获得所述高位前获得所述低位；将获得的所述低位和所述高位进行组合。本发明能够应用于图像传感器AD转换。

Description

转换装置、成像装置、电子装置和转换方法
本申请是申请日为2014年7月22日、发明名称为“转换装置、成像装置、电子装置和转换方法”的申请号为201480040389.0专利申请的分案申请。
技术领域
本发明涉及转换装置、成像装置、电子装置和转换方法。更加具体地，本发明涉及适于小型化的转换装置、成像装置、电子装置和转换方法。
背景技术
近来的成像装置在期望具有更大量的像素、更高的图像质量和更高的处理速度的同时，还期望尺寸变小。作为满足这样需求的成像装置，已经提出了分层成像装置(例如，参见专利文献1)。
所述分层成像装置具有这样的结构：其中，使用其上形成有信号处理电路的芯片来替代成像装置的支撑基板，且像素部叠置在该芯片上。以这样的结构，能够使成像装置的尺寸变小。
引用列表
专利文献
专利文献1：日本专利申请特开第2009-17720号
发明内容
本发明要解决的问题
在分层成像装置中，当使像素微型化时，也需要使安装在下模(lower die)的芯片上的电路变小。安装在芯片上的电路的示例包括模拟-数字(AD)转换电路。AD转换电路包括许多晶体管且难以小型化，因此提出了由多个像素共用一个AD转换电路。
然而，在多个像素共用一个AD转换电路的构造中，因为进行在切换信号的同时从多个像素读取信号这样的控制，所以当一个AD转换电路处理许多像素时，读取信号之间的时间差变大。因此，在对运动物体成像的情况下，可以认为，物体可能会以畸变的方式被成像，或者可能需要长时间来读取一幅图像。
鉴于这些情况，与对于像素的小型化的需求一起，还存在对安装在下侧的芯片上的AD转换电路的小型化的需求。此外，还存在对于减少由AD转换电路处理的像素数量的需求。
鉴于如上所述的情况做出本发明，并且本发明的提出用来实现与具有预定位数的数字信号的产生相关的电路构造的小型化。
问题的解决方案
根据本发明的一个方面，提出一种转换装置，其包括：比较单元，所述比较单元将输入信号的输入电压与随时间变化的斜坡信号的斜坡电压进行比较；和存储单元，所述存储单元保持当所述比较单元的比较结果反转时的代码值，由所述存储单元进行的对所述代码值的保持被重复多次以产生具有预定位数的数字信号。
所述预定位数可以被分成高位和低位，所述低位可以早于所述高位被获取，并且被获取的所述低位和所述高位可以彼此组合以产生所述具有预定位数的数字信号。
所述低位可以是格雷码。
所述低位和所述高位的至少一位可以是共用位。
所述数字信号可以通过所述共用位的低一位的值而被校正。
用于获取所述低位的所述斜坡信号和用于获取所述高位的所述斜坡信号可以具有不同的周期。
所述输入信号可以是从像素输出的信号且是由各所述像素提供的。
根据本发明的一个方面，提出一种成像装置，其包括：彼此层叠的上基板和下基板，所述上基板包括像素和比较单元，所述比较单元将来自所述像素的信号的电压与随时间变化的斜坡信号的斜坡电压进行比较，所述下基板包括存储单元，所述存储单元保持当所述比较单元的比较结果反转时的代码值，由所述存储单元进行的对所述代码值的保持被重复多次以产生具有预定位数的数字信号。
所述预定位数可以被分成高位和低位，且所述低位可以早于所述高位被获取，可以按照所述像素的参考电平的低位、所述像素的所述参考电平的高位、所述像素的信号电平的低位和所述像素的所述信号电平的高位这样的顺序来获取所述参考电平的信号和所述信号电平的信号，且所述参考电平的信号和所述信号电平的信号中的一者可以减去另一者以产生表示累积于所述像素中的电荷量的数字信号。
当获取所述参考电平的信号时的斜坡电压与当获取所述信号电平时的斜坡电压可以彼此不同。
当获取所述信号电平的高亮度侧的信号时所述斜坡信号的电压的变化可以比当获取低亮度侧的信号时所述斜坡信号的电压的变化更急剧，或当获取所述信号电平的所述高亮度侧的信号时所述代码值供给至所述存储单元的速度可以慢于当获取所述低亮度侧的信号时所述代码值供给至所述存储单元的速度。
所述高亮度侧的信号可以基于在所述斜坡信号的电压的变化急剧时的时间点或在所述代码值的供给速度改变时的时间点获取的信号与所述参考电平之间的差而被校正。
根据本发明的方面，提出一种电子装置，其包括：成像装置，所述成像装置包括上基板和下基板，所述上基板包括像素和比较单元，所述比较单元将来自所述像素的信号的电压与随时间变化的斜坡信号的斜坡电压进行比较，所述下基板包括存储单元，所述存储单元保持当所述比较单元的比较结果反转时的代码值，由所述存储单元进行的对所述代码值的保持被重复多次以产生具有预定位数的数字信号；和信号处理单元，所述信号处理单元对从所述成像装置输出的图像信号进行信号处理。
根据本发明的方面，提出一种转换装置的转换方法，所述转换装置包括比较单元和存储单元，所述比较单元将输入信号的输入电压与随时间变化的斜坡信号的斜坡电压进行比较，且所述存储单元保持当所述比较单元的比较结果反转时的代码值，所述转换方法包括步骤：通过多次重复由所述存储单元进行的对所述代码值的保持，产生具有预定位数的数字信号。
在根据本发明一个方面的转换装置和转换方法中，输入信号的输入电压与随时间变化的斜坡信号的斜坡电压被相互比较，并且当比较结果反转时的代码值被保持。多次重复与所述保持有关的处理，并因此产生具有预定位数的数字信号。
在根据本发明一个方面的成像装置中，所述上基板与所述下基板彼此层叠，所述上基板包括像素和比较单元，所述比较单元将来自所述像素的信号的电压与随时间变化的斜坡信号的斜坡电压进行比较，所述下基板包括存储单元，所述存储单元保持当所述比较单元的比较结果反转时的代码值。多次重复由所述存储单元进行的对所述代码值的保持，并因此产生具有预定位数的数字信号。
在根据本发明一个方面的电子装置中，设置有含有所述成像装置的构造。
本发明的效果
根据本发明的一个方面，能够使与具有预定位数的数字信号的产生相关的电路构造小型化。
应注意，本发明的效果不限于上述效果，可以产生本说明书中说明的任何效果。
附图说明
图1说明了成像元件的结构。
图2说明了设置于上基板和下基板的电路。
图3示出了成像元件的电路构造。
图4说明了设置于上基板和下基板的电路。
图5示出了成像元件的电路构造。
图6说明了当比较晶体管反转时的时间。
图7说明了当比较晶体管反转时的时间。
图8示出了成像元件的电路构造。
图9说明了读取操作。
图10说明了读取操作。
图11示出了成像元件的电路构造。
图12示出了成像元件的电路构造。
图13说明了读取操作。
图14说明了读取操作。
图15说明了高位与低位的组合。
图16说明了高位与低位的组合。
图17说明了高位与低位的组合。
图18说明了读取操作。
图19说明了读取操作。
图20示出了电子装置的结构。
具体实施方式
下面是本发明的实施方式(以下被称为实施例)的说明。将以下面的顺序进行说明。
1.分层型成像装置的结构
2.各层的电路布局的实施例
3.各层的电路布局的另一个实施例
4.锁存器数量减少的构造
5.电子装置
6.记录媒介
<分层型成像装置的结构>
图1示出了应用了本发明的成像装置的结构。本发明能够应用于分层型成像装置。分层型成像装置具有这样的结构：其中，使用其上形成有信号处理电路的芯片而不是像素部的支撑基板，且像素部重叠在芯片上。使用这样的结构，能够使成像装置的尺寸变小。
如图1所示，在上基板10上，布置有矩阵形式的像素21，且设置有驱动各像素21的像素驱动电路22。在下基板11上，在与各像素21相对应的位置布置有矩阵形式的ADC(A/D转换器)31。图1的示例示出了这样的构造：其中，四(2×2)个像素作为一个模块，且一个ADC31处理一个模块的四个像素21。在这样的结构中，ADC 31并行地操作且各ADC 31在扫描四个像素的同时进行AD转换。
下基板11还安装有输出电路32、感测放大器33、V扫描电路34、时序发生电路35和DAC(D/A转换器)。ADC 31的输出经由感测放大器33和输出电路32输出至外部。与从像素21的读取有关的处理由像素驱动电路22和V扫描电路34进行，并且由时序发生电路35产生的时序控制。此外，DAC 36是产生斜坡信号的电路。
所述斜坡信号是被供给至ADC 31的比较器的信号。现在参照图2说明各ADC 31的内部结构。图2是示出了一个模块的像素21以及ADC31的框图。来自形成有四(2×2)个像素的一个模块的像素21的信号与ADC 31的比较器51中的斜坡信号的斜坡电压进行比较。
所述斜坡电压是从预定电压逐渐变低的电压，并且当斜坡电压开始下降且来自像素21的信号与斜坡电压相交时(当像素21的信号电压变得等于斜坡电压时)，比较器51的输出反转。比较器51的输出被输入至锁存电路52。锁存电路52具有这样的构造：其中，表示那个时刻的时间的代码值被输入至锁存电路52，且当比较器51的输出反转时的代码值被保持且稍后被读出。
图3是含有ADC 31的成像装置的电路图。图3示出了包含于图1所示的上基板10和下基板11中的各个电路。上基板10包括像素21，且上基板10的电路具有图3左边所示的结构。在这里，将说明四个像素共用一个浮动扩散(FD)的结构作为示例。
作为光电转换单元的光电二极管(PD)101-1至101-4分别连接至传输晶体管(Trf)102-1至102-4。以下，当不需要彼此区别光电二极管101-1至101-4时，光电二极管101-1至101-4被简称为光电二极管101。其它组件以同样的方式简称。
传输晶体管102-1至102-4均连接至浮动扩散(FD)103。在被提供传输脉冲时，传输晶体管102通过光电二极管101中的光电转换而累积的信号电荷传输至浮动扩散103。
浮动扩散103起到将信号电荷转换成电压信号的电荷-电压转换单元的作用。复位晶体管(Rst)104的漏极电极连接至电源电压Vdd的像素电源且其源极电极连接至浮动扩散103。在信号电荷从光电二极管101转移至浮动扩散103前，复位晶体管104将复位脉冲RST供给至栅极电极，从而使浮动扩散103的电压复位至复位电压。
放大晶体管(Amp)105的栅极电极连接至浮动扩散103且其漏极电极连接至电源电压Vdd的像素电源。在经由复位晶体管104复位后，浮动扩散103的电压被输出作为复位电平，且在传输晶体管102传输信号电荷后，浮动扩散103的电压又被输出作为信号电平。
放大晶体管105与设置于下基板11的负载MOS 121组成一对作为源极跟随器进行操作，并且将表示浮动扩散103的电压的模拟信号传输至下基板11的比较器51。
比较器51能够由差分放大电路形成。比较器51包括差分晶体管对单元、负载晶体管对单元和电流源单元145。差分晶体管对单元包括晶体管141和144。负载晶体管对单元设置于电源侧并且包括用作差分晶体管对单元的输出负载的晶体管142和143。电流源单元145设置在地(GND)侧并且供给恒定操作电流。
晶体管141和144的源极共同连接至电流源单元145的晶体管的漏极，且晶体管141和144的漏极(输出端子)连接至负载晶体管对单元的相应的晶体管142和143的漏极。
差分晶体管对单元的输出(在附图中所示的示例中，晶体管144的漏极)得到充分放大后，经由缓冲器146被输出至锁存电路52。
从像素21传输来的像素信号被供给至晶体管141的栅极(输入端子)，且斜坡信号从DAC 36被供给至晶体管144的栅极(输入端子)。
锁存电路52形成有十个锁存列161-1至161-10。代码D0至D9(以下被称为代码值D)分别被输入至锁存列161-1至161-10。代码值D0至D9是表示那个时刻的时间的代码值。
各锁存列161是动态电路，以此减小尺寸。来自比较器51的输出被输入至晶体管171的栅极，晶体管171用来接通和断开对应的锁存列161。在这样的锁存电路52中，当比较器51的输出反转时产生的代码值被保持，被读取，并且随后被输出至感测放大器33(图1)。
在这样的结构中，像素21设置于上基板10且电路设置于下基板11。例如，上基板10和下基板11能够通过Cu-Cu(铜-铜)接合来联接。关于Cu-Cu接合，能够使用本申请人先前提交的日本专利申请特开第2011-54637号披露的技术。
上基板10和下基板11彼此层叠。因此，期望上基板10和下基板11具有几乎相同的尺寸。换言之，如果一个基板大于另一个，那么较大基板的尺寸就是由上基板10和下基板11构成的成像装置的尺寸上限。
设置于上基板10的像素21具有少量的晶体管，尺寸容易制得较小。下基板11的例如ADC 31具有更多的晶体管并且难以小型化。如果与布置于上基板10的像素21的数量相同的ADC 31被布置于下基板11，那么很有可能下基板11将变得大于上基板10。鉴于此，构想出多个像素21共用一个ADC 31。图1示出了四个像素共用一个ADC 31的情况。
在由多个像素共用一个ADC 31的构造中，由于进行这样的控制：在切换信号的时候从多个像素21(在这种情况下，四个像素)读取信号，因此，如果一个ADC 31处理许多像素，那么被读取像素之间的时间差异变大。因此，例如，当对运动物体成像时，物体的图像可能会畸变或可能需要长时间来读取一幅图像。
由于上述原因，期望将被层叠的芯片(在这种情况下，下基板11)的ADC 31的尺寸随着像素21的小型化而变小。此外，还期望当芯片被小型化时，由一个ADC 31处理的像素的数量变少。
此外，如图3所示，比较器51和负载MOS 121是模拟电路，且它们的性能可能变化。这使得难以减小晶体管的尺寸或降低电压。锁存电路52是数字电路，因此相对容易使锁存电路52的尺寸变得更小或降低电压。
当大量这样的小规模数字电路与模拟电路彼此紧密靠近地布置时，难以使电源电压或晶体管的耐受电压最优化。此外，像素21和比较器51需要稳态电流，因此，难以降低耗电量。此外，像素21在电流流过时产生输出，因此产生热噪声。
如上所述，简单地将像素21设置于上基板10且简单地将电路设置于下基板11可能导致上面的问题。
<各层的电路布局的实施例>
鉴于上述，设置了图4所示的结构。图4所示的结构对应于图2所示的结构。图4是示出了一个模块的像素21以及ADC 31的结构的框图。在图4所示的结构中，分别将构成ADC 31的比较器和锁存电路分开布置于上基板10和下基板11。
为了与图2所示的比较器区别，布置于上基板10的比较器由不同的附图标记来标示并且以下称为比较器201。如后面将述，锁存电路52能够具有与上面参照图2和图3所述的锁存电路52的结构相同的结构，因此，下面将在不改变附图标记的情况下说明锁存电路52。
如图4所示，像素21和比较器201布置于上基板10以具有来自像素21的信号与斜坡信号相互比较的结构。比较器201的比较结果被供给至布置于下基板11的锁存电路52。表示时间信息的代码(Code)被供给至锁存电路52。锁存电路52将来自像素21的信号转换成数字信号，并且将该数字信号输出至后续级。
构成比较器201的所有组件可以布置于上基板10，或比较器201的主要组件可以布置于基板10。ADC 31的除了布置于上基板10的组件以外的其它组件布置于下基板11。
以这样的方式，像素21和比较器201布置于上基板10，且锁存电路52布置于下基板11。以这样的方式，在图4所示的成像装置中，像素21和ADC 31不是以与图2所示的像素21和ADC 31的单元的方式被分别布置于上基板10和下基板11，而是ADC 31被分开并且分别被布置于上基板10和下基板11。
图5示出了与图4相对应的成像装置的电路构造示例。在图5所示的电路构造示例中，与图3所示的电路构造示例相同的组件由与图3中使用的附图标记相同的附图标记来标示，并且在下面将省略相同组件的说明。如上所述，像素21和锁存电路52的结构与图3所示的电路构造中的结构相同，并且对应于比较器201的电路部是不同的。
在图3所示的电路构造中，浮动扩散103的电压信号供给至放大晶体管105。然而，在图5所示的电路构造中，浮动扩散103的电压信号被供给至比较晶体管(Cmp)221。
具体地，在图5所示的电路构造中，浮动扩散103连接至比较晶体管(Cmp)221的栅极。比较晶体管221不是进行源极跟随操作而是进行电压值比较操作。比较晶体管221的一个主电极不是连接至电源电压而是连接至斜坡(Ramp)信号线，且另一个主电极通过信号线(SL)连接至缓冲器224的栅极。
SL 222具有取决于结构的寄生电容和电容元件。Sr 223将被说明为使SL 222复位为具有预定电压(例如，3V)的晶体管。缓冲器224的输出被供给至例如通过Cu-Cu接合而联接的下基板11的锁存电路52。
在下基板11侧，设置有含有锁存列161-1至161-10的锁存电路52。来自缓冲器224的输出被输入至用于接通和断开锁存电路52的晶体管181的栅极。锁存电路202的结构与图3所示的锁存电路52的结构相同，并且进行与锁存电路52相同的处理。然而，锁存电路202与锁存电路52的不同之处在于：晶体管181是由PMOS(正沟道金属氧化物半导体)形成的。
如上所述，在图5所示的电路构造中，比较器51的结构比图3所示电路构造中的结构简单。此外，具有省略了负载MOS 121的构造。图3所示的比较器51和负载MOS 121是模拟电路，且它们的性能可能变化。这使得难以减小晶体管的尺寸并降低电压。
然而，由于图5所示的比较器51不使用差分放大电路而是由比较晶体管221形成，因此简化了比较器51的结构。此外，在图5所示的电路构造中，去除了负载MOS 121。这样的构造能够减少晶体管的数量，且能够使比较器201的结构小型化。
现在说明在图5所示的电路构造中将浮动扩散103的电压数字化的机制。
首先，脉冲被输入至Sr 223，从而SL 222被复位至3V。通过上述操作，缓冲器224输出低电平(0V)。因为缓冲器224的输出为低，所以锁存列161的PMOS(晶体管181)接通，且表示时间的代码值D0至D9分别被供给至锁存列161的电容元件。
这里，图6示出了当斜坡电压从2V逐渐下降时的斜坡电压以及SL222的SL信号的变化。当斜坡电压(图中由“Ramp”标示的实线)与比较晶体管221的沟道电压(图中由“Amp沟道电压”标示的虚线)相交时(时间T1)，比较晶体管221被电连接。
当比较晶体管221被电连接时，SL 222的电压(图中“SL”标示的实线)立即下降至与斜坡电压相等的电压。因此，越过了缓冲器224的PMOS的导通/截止边界，且缓冲器224反转至高电平。
锁存列161的PMOS(晶体管181)随后被断开且锁存电容与代码信号被分离，且此时间点的值(代码D0至D9的对应值)被保持。通过这样的处理，浮动扩散103的电压被数字化。
现在参照图7，再次说明斜坡电压以及SL 222的SL信号的变化。图7的上图示出了比较晶体管221(Cmp 221)，且图7的下图示出了电势。在时间T0处，斜坡(Ramp)电压是2V且SL 222的电压是3V。在图7中，向下方向是正方向。此外，Amp沟道电压由图7中的“VFD”标示。
斜坡电压在时间T0开始逐渐变低。时间T0’是当满足下列关系式：
时间T0<时间T0’<时间T1
时的时间。在时间T0’处，斜坡电压仍然高于比较晶体管221的沟道电压(VFD)(或在图7所示的状态下是低电势)，因此，SL 222的电压保持在3V。
在时间T1处，斜坡电压与Amp沟道电压(VFD)具有相同的电压(或处于相同的电势状态)。在时间T1以后，斜坡电压的电势高于Amp沟道电压(VFD)的电势，因此，电子立刻流向SL 222侧。其后，如时间T2所示，斜坡电压的电势和SL 222的电势变高了相同的量。换言之，SL 222的电压以与斜坡电压相同的方式下降。
当电势以上述的方式变化时，电压关系如图6所示。在比较晶体管221中，能够检测到斜坡电压与Amp沟道电压变得基本相同时的时刻。当斜坡电压与Amp沟道电压变得基本相同时，比较晶体管221如上所述地被电连接，并且缓冲器224的PMOS的导通/截止边界被越过，且缓冲器224反转至高电平。
这样的操作在所有的ADC 31中同时进行。其后，被锁存的信号逐行地被感测放大器33依次读取。这些信号然后经由输出电路32从感测放大器33输出。
图4和图5所示的结构和参照图6说明的操作能够极大地减小比较器201的尺寸。此外，在使比较器201的尺寸变得更小的同时，比较器201被布置于上基板10。
上基板10与下基板11通过缓冲器224的输出彼此连接，因此上基板10能够是3V的系统，且下基板11能够是1.5V的系统。通过这样的方式，上基板10与下基板11能够被不同的电压驱动，以使上基板10的电源与下基板11的电源能够分离。此外，上基板10和下基板11的制造工艺能够被分别优化。
此外，上基板10能够被设计为模拟电路，且下基板11能够被设计为数字电路。这使得能够防止小模拟电路与数字电路彼此靠近并混合。因此，能够消除模拟与数字间的边界区域，这能够实现小型化。此外，因为能够消除以混乱的方式设置不同的电源这样的浪费，所以能够使结构的尺寸变得更小。
尽管图5示出了1.5V、2.5V和3V等具体电压，但是这些电压仅是示例，并不限制本发明。在下面的说明中，也将说明作为示例的具体电压，但不是为了限制本发明而进行的说明。
此外，期望的是，Sr 223漏极侧的电源高于缓冲器224的电源。在图5中，例如，Sr223的电源是3V，缓冲器224的电源是2.5V。这是因为：SL 222是浮动的，因此电压随时间变化，并且当SL 222的电源被设定为高于缓冲器224的电源时，能够获得PMOS的截止状态的裕度。
通过提升Sr 223的栅极电压或将耗尽型晶体管用于Sr 223，可以设置用于提供3V的结构。尽管附图未示出，但是Sr 223能够使用PMOS晶体管，以提高阈值或提升截止状态的栅极电压。
作为获得PMOS的截止状态的裕度的另一种方法，当将电容元件设置于SL 222时，能够通过暗电流限制SL 222的电压的变化。
有利地，像素21的复位漏极的电源、复位阈值和比较晶体管221的阈值被设计为满足下述的条件。
复位后的浮动扩散103的电压被设计为能够接收从光电二极管101传输来的电荷。此外，复位后的浮动扩散103的电压(比较晶体管221的栅极电压)被设计为：当斜坡电压是2V的初始电压时，比较晶体管221能够被断开。
有利地，锁存电路52的电源低于缓冲器224的电源。这是因为：当PMOS晶体管被断开时，锁存电容与代码(Code)信号能够可靠地被相互分离。在旨在使像素21的光电二极管101的面积最大化的情况下，也能够设置上基板10与下基板11在SL 222处相互连接的构造，且缓冲器224和Sr 223被布置于下基板11。
<各层的电路布局的另一个实施例>
图8示出了为了进一步减小成像装置的尺寸的各层的电路布局的另一个实施例的电路构造示例。与图5所示组件相同的组件由与图5使用附图标记相同的附图标记来标示，并且在下面将省略相同组件的说明。在图8所示的电路构造中，所有部件由NMOS(负沟道金属氧化物半导体)形成，且匹配操作点。
在图8所示的电路构造中，上基板10基本上具有0V的低电源和3V的高电源，且下基板11基本上具有1.5V的低电源和3V的高电源。具体地，上基板10和下基板11被构造为使得它们的高电源侧具有共同电压。
在下基板11中，与像素21相对应的部分仅是锁存电路52。布置于上基板10的电路和布置于下基板11的锁存电路52都由NMOS形成。因为所有电路由NMOS形成，所以能够省去图5所示的电路构造中所需的缓冲器224。在图8所示的示例中，Sr 223被布置于上基板10。
在图8中所示的电路构造中进行的操作与在图5中所示的电路构造的操作基本相同。首先，脉冲输入至Sr 223，并且SL 222被复位至3V。在这种状态下，锁存列161的晶体管171被接通，且表示时间的代码值D0至D9分别被供给至锁存列161的电容元件。
这里，斜坡电压从1.5V逐渐降低。在此情况下，与图5所示电路构造的不同之处在于斜坡电压从1.5V而不是从2V开始。从斜坡电压与比较晶体管221的沟道电压相交时开始，比较晶体管221被电连接。SL 222的电压随后立即降低至等于斜坡电压。锁存列161被断开，锁存电容与代码信号被分离，且此时间点的值被保持。
仅与锁存列161的像素连接的晶体管171的栅极具有低于1.5V(下基板11的低电源)的电压。因此，锁存列161能够被可靠地断开以保持住信号。因此，有利的是，包含于锁存列161中的晶体管171-1至171-10的各自栅极的绝缘膜是厚的以支持高的击穿电压。
在图8所示电路构造的情况下，电压裕度比在图5所示电路构造的情况下的电压裕度更严格，但是能够进一步减小成像装置的尺寸。
此外，图3所示电路构造中的放大晶体管105在电流从中通过的同时输出信号。因此耗电量大。然而，根据图5或图8所示的电路构造，获得比较晶体管221的输出不需要稳态电流，因此能够实现较小的耗电量。
此外，因为放大晶体管105在电流从中通过的同时输出信号，所以很有可能产生热噪声。然而，根据图5或图8所示的电路构造，比较晶体管221不通过电流，所以不产生热噪声。因此，能够减小热噪声的影响。
应当注意，SL(信号线)222是浮动的，这导致缺陷像素中的暗电流造成电压变化。鉴于此，SL 222可以被构造为被牵引至具有微小电流的电源侧，以此使信号线不浮动。
现在参照图9和图10，额外说明与读取有关的处理。在图9和图10中，为了便于说明，将假设为一个像素设置有一个ADC 31而进行说明。
通过应用本发明能够使ADC 31小型化，并且即使在一个ADC 31布置用于一个像素的情况下，上基板10和下基板11两者都能够被小型化。因此，能够提供一个ADC 31被布置用于一个像素的结构。鉴于此，在下面的说明中，将假设一个ADC 31被布置用于一个像素来进行说明。
此外，如上面参照图5或图8所述，各ADC 31被分割且布置于上基板10和下基板11。然而，在图9和图10所示的示例中，布置于上基板10和下基板11的部分统称为ADC 31。
图9和图10的粗箭头示出了信号的流动。图9的左侧示出了这样的情况：进行10位的AD转换并且设置有十个锁存列161。图9的右侧示出了在这种情况下的读取顺序。
在像素21中，复位晶体管104进行复位操作，且传输晶体管102进行传输操作。在复位操作中，当复位晶体管104进行复位时，浮动扩散103的电压作为复位分量(P相)从像素21输出至垂直信号线(未示出)。
在传输操作中，当传输晶体管102传输累积于光电二极管101中的电荷时，浮动扩散103的电压作为信号分量(D相)被输出至垂直信号线。
为了进行这样的读取，如图9的右图所示，首先进行曝光。曝光后，浮动扩散103被复位且其电平经受AD转换(P相期间)。在P相期间内，逐行地从ADC 31中读取从锁存电路(图5或图8)输出的值，并且存储于帧存储器301。
P相期间后，光电二极管101的光电子被传输至浮动扩散103，且浮动扩散103的电平经受AD转换(D相期间)。在D相期间内，逐行地从ADC 31中读取从锁存电路(图5或图8)输出的值，并且提供给减法器302。
减法器302将已经在P相期间内读取的且存储于帧储存器301的值减去在D相期间内读取的值以获得信号。对所有像素同时进行这样的曝光、P相和D相。
在一个ADC 31被分配给多个像素21的情况下，一个接一个地对像素依次进行“P相、读取、D相和读取”。
图10的左侧示出了这样的情况：进行10位的AD转换，并且设置有20个锁存列161。图10的右侧示出了在这样的情况下的读取顺序。通过设置20个锁存列161，能够实现这样的结构：在该结构中，能够保持P相期间的10位值和D相期间的10位值。
如上所述，在ADC 31既包括P相锁存器又包括D相锁存器的情况下，能够提供去除了帧存储器301的结构，且能够省略将从ADC 31获得的值传输至帧存储器301的处理。
在图10所示的结构中，浮动扩散103在曝光后被复位，且其电平经受AD转换(P相期间)，并且值被保存在P相锁存器中。在接下来的时序处，光电二极管101的光电子被传输至浮动扩散103，且浮动扩散103的电平经受AD转换(D相期间)并且被保存在D相锁存器中。
按照ADC 31的逐行顺序读取保存在P相锁存器和D相锁存器中的值，并且由减法器311进行减法，以此输出信号。
以这样的方式进行从ADC 31的读取。成像装置、帧存储器301和减法器302(或311)可以是一体化的或可以被分离为不同的芯片。
在上述的实施例中，已经主要说明了像素21和ADC 31。然而，例如，可以采用ADC31以外的电路且可以进行针对锁存数据的数字处理。
应当注意，在上述的实施例中，能够设置这样的结构：其中，NMOS和PMOS被全部调换。在这种情况下，能够用反转的电压进行操作。
<锁存器数量减少的结构>
在上述的实施例中，已经说明了这样的情况作为示例：包含于ADC31中的比较器201和锁存电路52分别被布置于上基板10和下基板11，且例如使用比较晶体管221构成比较器201的构造。
接着，将说明这样的情况：通过减少锁存电路52中的锁存列161的数量来减小锁存电路52的尺寸。
图11示出了成像装置的电路构造。当图3所示成像装置的电路构造与图11所示的电路构造相互比较时，锁存电路402的结构不同于锁存电路52的结构。图3所示的锁存电路52包括锁存列161-1至161-10这十个锁存列161，但图11所示的锁存电路402与锁存电路52的不同之处在于：设置有锁存列161-1至161-5这五个锁存列161。
在此情况下，说明了锁存列161的数量从十个减半至五个的情况。以此方式，即使当锁存列161的数量减少时，进行下述的处理能够就像在设置有十个锁存列161的情况下一样地提供10位值。
图11所示的电路构造示例示出了从图3所示的电路构造减少锁存列161的数量的示例。然而，能够采用从图5或图8中所示的电路构造减少锁存列161的数量的电路构造。图12示出了从图5所示的电路构造减少锁存列161的数量的电路构造。
当图5中所示的成像装置的电路构造与图12所示的电路构造相互比较时，锁存电路402的结构不同于锁存电路202的结构。图5所示的锁存电路202包括锁存列161-1至161-10这十个锁存列161，而图12所示的锁存电路402与锁存电路202的不同之处在于：设置有锁存列161-1至161-5这五个锁存列161。
尽管在附图中未示出，但是在图8所示的成像装置的电路构造中，也能够通过进行下述的处理来减少包含于锁存电路202内的锁存列161的数量。
锁存电路402以外的结构与图3、图5或图8中所示的电路构造中的结构相同，并且在下面将不重复与图3、图5或图8所示的电路构造中的组件具有相同结构的组件的说明。在下面的说明中，继续使用图11所示的电路构造进行说明。
在图11所示的电路构造的情况下，比较器51的输出被输入至用于接通和断开锁存电路402的晶体管171的栅极。锁存电路402包括五个锁存列161-1至161-5并且因此具有五位，且具有高或低电压的代码值D0至D4被输入至这五位。
当比较器51的输出为高时，锁存电路402接通且代码值D0至D4被输入至锁存电容。当比较器51的输出为低时，锁存电路402断开且代码值D0至D4不输入至锁存电容。锁存电容的高/低电压作为Out D0至D4(以下被称为输出D0至D4)由下方的输出级401输出至下一级的感测放大器33(图1)。
在这样的结构中，基本操作也与上述的操作相同。具体地，图13的A中所示的斜坡信号被输入至比较器51。斜坡信号(由“Ramp”标示的实线)是具有随着时间逐渐下降的电压的信号。
在输入至比较器51的斜坡信号的斜坡电压高于从像素21侧经由信号线输入的电压(图13的A中由“信号电平”标示的虚线)的情况下，比较器51的输出为高并且锁存电路402是接通的。当锁存电路402处于接通状态时，在锁存电容中，随着时间递增的代码值D0至D4被分别供给至对应的锁存列161-1至161-4。
当斜坡电压逐渐下降且变得小于信号线的电压时，比较器51的输出反转且锁存电路402被断开。锁存电路402断开时的代码值被保持于锁存电容中。以这样的方式，像素21的输出被数字化。
以上述的方式进行锁存电路402的处理。再参照图3，继续说明。在如图3所示的锁存电路52那样地设置有锁存列161-1至161-10这十个锁存器的情况下，10位值“0000000000”至“1111111111”如图13的B中所示地输出。
具体地，在设置有10个锁存列161且如图13的A所示地斜坡电压与来自像素的信号相互比较的情况下，从“0000000000”增加至“1111111111”的代码值D0至D9被输入于10位的锁存器中。当斜坡电压与信号电压之间的上下关系颠倒时，锁存器与代码值分离且此刻的那些值被保持。因此，当读取被保持的值时，检测到信号电平时，得到信号电平。
与此相对地，锁存电路402与锁存电路52的结构的不同之处在于：锁存列161的数量减半至五个。因此，当使用图13的A所示的斜坡信号且在这种情况下进行如上所述的相同处理，那么获得5位的值而不是获得10位的值。鉴于此，使用图14的A所示的斜坡信号。
图14的A中所示的斜坡信号是斜坡被输入两次的信号以此获得10位的值。以下，将从时间T0至时间T1的斜坡信号称为第一斜坡且将从时间T2至时间T3的斜坡信号称为第二斜坡。
从时间T0到时间T1输出的第一斜坡是用于接收作为代码值的低5位的输入并且获得第5位的输出值的斜坡。对于低五位，如图14的B中所示，从“00000”至“11111”的代码值重复了32次，并且其间的某个时候，斜坡电压与信号电压之间的上下关系反转，并且在那个时刻的代码值被保持于锁存器中。其后，在从时间T1至时间T2之间，从外部读取低5位。
从时间T1至时间T2的期间是从第一斜坡切换至第二斜坡的期间，且在该期间内，从锁存电路402读取低五位值。
其后，在从时间T2至时间T3之间，输入第二斜坡。在第二斜坡中，作为代码值的高五位以32长的周期从“00000”递增至“11111”。在其间的某个时刻，斜坡电压与信号电压之间的上下关系反转，并且在那个时刻的代码值被保持于锁存器中。其后，从外部读取高5位。
以这样的方式，斜坡被输入两次，且将分别在两个斜坡中获得的5位的值认作低五位和高五位。以这样的方式，获得10位的值。此外，第一斜坡的周期与第二斜坡的周期互不相同。用于获得高位的斜坡的周期长于用于获得低位的斜坡的周期。在本文中，以32倍长的周期作为示例。
图15示出了示例。在图15所示的示例中，低5位值“01110”是在第一斜坡中获得的，且高5位值“10001”是在第二斜坡中获得的。通过低五位与高五位的组合，完成了10位的数字值“1000101110”。
以这样的方式，通过使用具有两个斜坡的斜坡信号来获得低五位和高五位，甚至能够使用具有五个锁存列161的锁存电路402获得10位的输出值。
应当注意的是，在上述的说明中，在第二斜坡内高五位的代码值是以32倍的周期输入的。然而，也能够将斜坡信号的坡度设定为32倍大，以此使代码值的周期不变。当优先考虑精度时前者是适合的，当优先考虑速度时后者是适合的。
此外，在上述的示例中，在第一斜坡中确定低位，且在第二斜坡中确定高位。然而，可以在第一斜坡中确定高位，且可以在第二斜坡中确定低位。
然而，如上所述，认为优选的是在第一斜坡中确定低位且在第二斜坡中确定高位。原因是来自像素21的信号可能由于暗电流等的影响而逐渐波动，因此，优选更早确定低位。
此外，输入两个斜坡以获得10位的值，但是第一斜坡与第二斜坡之间存在时间差。从第一斜坡到第二斜坡，像素21的信号可能发生变化。现在参照图16对此进行说明。
假设在第一斜坡内像素21的信号是“0000100000”。由于在第一斜坡获得低五位，这种情况下获得“00000”。在第二斜坡内，像素21的信号也应该是“0000100000”，且获得高五位“00001”。
然而，在像素21的信号由于某些影响而在第二斜坡内稍微变化至“0000011111”，那么获得高五位“00000”。因此，这种情况下，如图16所示，最终获得的值是“0000000000”。当应该获得值“0000100000”时，可能获得不同的值“0000000000”。
在这种情况下，在从第一斜坡至第二斜坡，像素21的信号在十进制系统中仅变化了1，从“32”变化至“31”，且在二进制系统中仅从“0000100000”变化至“0000011111”。然而，在输入两个斜坡且每次获得五位的情况下，可能如上所述地在应当获得“0000100000”的时候获得值“0000000000”。这意味着，如果由十进制系统表示上述值，在应该获得“32”的情况下却获得了“0”。
以这样的方式，在像素信号以第六位受到影响的方式变化的情况下，可能发生这样的现象：尽管信号仅稍微变化，但是AD转换的结果就成了完全不同的值。为了防止这样大的值变化，可以采取下述的措施。
首先，作为第一措施，可以使用格雷码(gray code)作为代码值。格雷码是因为当发生从某值变化至相邻值时仅一位发生变化这一事实而被使用的代码。
在格雷码中，紧邻低五位“00000”的数位不变化，因此，不大可能发生如上所述的值的大变化。考虑到在第六数位处产生进位，构想出如下的值：...，10001，10000，110000，110001，...，并且低五数位在进位前后是对称的。所以即使第六数位改变，也不可能如使用二进制码的情况那样获得完全不同的值。
例如，在第一斜坡的“0000110000”中，获得“10000”作为低五位，但在第二斜坡中，如果信号值减小1而变至“0000010000”，并且高五位是“00000”，组合就是“0000010000”。AD转换的结果是减小了1的值。
此外，例如，在“0000110001”的第一斜坡中，获得“10001”作为低五位，但在第二斜坡内，如果信号值减小2且获得了“00000”作为高五位，组合就是“0000010001”。AD转换的结果是减小了3的值。
同样适用于像素值变大和进位发生的情况。使用格雷码，不会发生如在使用二进制码的情况下那样的情况：像素信号的变化小而AD转换的结果却是大不相同的值。
应当注意的是，格雷码可以应用于所有位。然而，在考虑到像素信号的可变值和噪声等的情况下，可以以下述方式使用格雷码和二进制码的组合：格雷码应用于可变范围的低位，且二进制码应用于该范围以上的其它位。
即使以格雷码的方式，当像素信号变化超过了第六数位的进位或借位，那么AD转换的结果也不符合真实值。作为第二措施，能够通过在二进制码中由第一斜坡内获得的值和第二斜坡内获得的值共用一个数位来解决。
在第一斜坡内，如上述情况地转换低5位。在第二斜坡内，第五至第九数位被输入作为代码值。因此，进行9位AD转换而不是10位AD转换。在第二次中的第五数位的值不同于第一次的值的情况下，那么采用第一次的值且与第六数位一起被校正。
例如，如图17所示，假设如下的情况：第一斜坡内的信号是“0000100000”并且其低5位是“00000”，但第二斜坡内的信号变为“0000011111”，且因此获得“00001”作为高位。在这种情况下，在图17的左图中，椭圆围绕的部分，即，第一斜坡内获得的第一数位“0”与第二斜坡内获得的第五数位“1”本应该是相同的值，但却彼此不同了。
在这种情况下，根据第一斜坡内获得的值，判定由于借位而造成了差别，高5位被校正为“00010”，以获得“000010000”作为最后结果。
在第一斜坡内获得的值是“11111”等且第二斜坡内获得的值是“****0”的情况下，能够判定进位已经发生。具体地，能够确定：当第一次中的第四位是“0”时已经发生借位，且当第一次中的第四位是“1”时已经发生进位。以这样的方式，能够通过共用位的下一位的值来校正数字信号。
如果共用位和共用位的下一位是二进制码，其它数位可以是格雷码。
以这样的方式，即使减少锁存电路402的位数，也能够输入两个斜坡以使得能够产生10位(或9位)的值。在这种情况下，像素21也输出复位电平和信号电平。复位电平是在那个时刻的像素的参考电压。信号电平与复位电平之间的差是真实信号值。图18示出了相应的操作。
如上所述，在复位电平与信号电平中，均输入两个斜坡且进行AD转换。如图18所示，用于复位电平的第一斜坡在时间T11处被输入，且用于复位电平的第二斜坡在时间T12处被输入。
用于信号电平的第一斜坡在接下来的时间T13处被输入，且用于信号电平的第二斜坡在时间T14处被输入。以这样的方式，以下面的顺序输出数字值：复位电平的低五位、复位电平的高五位、信号电平的低五位和信号电平的高五位。
这些数字信号如上面参照图9所述的情况那样被存储至下一级的帧存储器301中。在最后获得信号电平的高五位的级中，在减法器302中进行从信号电平减去复位电平的减法。成像装置和帧存储器301或减法器302可以是不同的半导体元件或可以是一体化的。
图19说明了当由两个斜坡的输入产生10位的输出值时ADC 31的操作。曝光后，像素21的浮动扩散103被复位，且浮动扩散103的电平经受AD转换(P相期间)。P相1是低五位被转换且被输出至感测放大器33的期间。P相2是高五位被转换且被输出至感测放大器33的期间。
在P相2内的输出完成之后，光电二极管101的光电子被传输至浮动扩散103。转换和输出以如上所述的方式被重复两次。通过并行操作的所有ADC 31进行P相1、P相2、D相1和D相2的转换。在逐行扫描ADC 31的同时，进行向感测放大器33的输出。在一个ADC 31对应于多个像素21的情况下，顺序地选择各像素并且重复这种操作。
由于复位电平分布于窄范围内，所以对应的斜坡信号可以如图18所示是短的。具体地，如图18所示，在检测复位电平时斜坡信号的电压的波动范围可以小于在检测信号电平时斜坡信号的电压的波动范围。此外，检测复位电平时斜坡信号的周期可以短于检测信号电平时斜坡信号的间隔。
在包括信号电平在内的四个斜坡中，仅在此范围内的斜坡成为直线。在与大信号值相对应的部分，使斜坡的坡度变得陡峭或降低代码值的增大速度。这样，能够加宽高亮度侧的AD转换的刻度，并且能够减少数据量。
具体地，可以使用下面这样的信号：其中，在获得信号电平的高亮度侧的信号时的斜坡信号的电压的变化比在获得低亮度侧的信号时的斜坡信号的电压的变化更加急剧。可以替代地，在获得信号电平的高亮度侧的信号时供给至锁存电路402的代码值D的供给速度可以低于在获得低亮度侧的信号时供给至锁存电路402的代码值D的供给速度。以这样的方式能够减少数据量。
在这种情况下，通过在减法器302中参照复位电平值并且计算与弯曲点的差，并据此校正高亮度侧的值，能够在减法运算后获得校正值。所述弯曲点是指当斜坡信号的电压的变得急剧时的时间点或当代码值的供给速度变化时的时间点。因为复位电平分布于窄的范围内，所以如果该范围落入D相的1/32内或更小，那么一个斜坡就可以满足复位电平。
此外，在上述的实施例中已经说明了：当使用含有十个锁存列161-1至161-10的锁存电路52时，输入一个斜坡，且当使用含有五个锁存列161-1至161-5的锁存电路402时，输入两个斜坡。
锁存列的数量和输入斜坡的次数不限于上述组合，上述组合仅是示例。例如，下述构造也是可能的：设置有三个锁存列且输入三个斜坡，以便能够获得9位输出值。
在例如输入三个斜坡的情况下，能够获得高位、低位以及高位与低位之间的中间位，且能够由高位、中间位和低位的组合产生数字值。
考虑到这样的情况，例如，可以考虑使输入斜坡的次数与位数相对应。在本发明采用的并且与位的数量相对应地多次输入斜坡的情况下，实现了斜率型ADC(sloped-typeADC)的操作，并且如果斜坡扩展至以与多个位数(bit number)相对应的次数输入的情况，任何斜坡也如斜率型ADC那样地被扫描。由于斜坡波形每次可以是相同的，因此，获得了良好的再现性。因此，能够维持高的AD转换精度。
鉴于此，如果以与位数相对应的次数输入斜坡，根据本发明，能够进行高精度的AD转换。
根据本发明，能够减小固态成像元件的尺寸。此外，由于一个ADC被设置用于更少量的像素，所以能够实现更高速的处理。此外，即使将被成像的物体是运动物体，也能够进行小畸变的成像。
此外，能够提供低耗电的结构。此外，能够避免小规模模拟电路和数字电路混合，且能够单独地优化上基板和下基板的电压及制造工艺。
<电子装置>
本发明不限于应用于成像装置，而是能够应用于将成像装置用作摄像单元(光电转换单元)的任何电子装置，包括诸如数码相机或摄像机等成像装置、诸如便携式电话等具有成像功能的便携式终端和使用成像装置作为图像读取单元的复印机。应担注意，电子装置上安装的上述模块形式，即，相机模块可以用作成像装置。
图20是示出了作为本发明电子装置的示例的成像装置的结构示例的框图。如图20所示，本发明的成像装置500包括含有透镜组501等光学系统、成像元件502、作为相机信号处理单元的DSP电路503、帧存储器504、显示装置505、记录装置506、操作系统507和电源系统508。
DSP电路503、帧存储器504、显示装置505、记录装置506、操作系统507和电源系统508经由总线509彼此连接。CPU 510控制成像装置500的各组件。
透镜组501收集来自物体的入射光(图像光)，并将图像形成于成像元件502的成像面。成像元件502以像素为单位将入射光的量(利用入射光，透镜组501将图像形成于成像面)转换成电信号。成像元件502将电信号作为像素信号输出。根据上述实施例的固态成像元件能够用作成像元件502。
显示装置505例如由面板型显示器(诸如液晶面板装置或有机EL(电致发光)面板装置等)形成，并且显示由成像元件502摄取的动态图像或静态图像。记录装置506将成像元件502摄取的动态图像或静态图像记录在诸如录像带或DVD(数字通用盘)等记录媒介上。
操作系统507在用户的操作下发出与此成像装置的各种功能有关的操作指令。电源系统508适当地供给DSP电路503、帧存储器504、显示装置505、记录装置506和操作系统507进行操作所需的各种类型的操作电源。
这样的成像装置500用于摄像机、数码相机或移动器件(例如便携式电话等)的相机模块中。在成像装置500中，根据上述实施例的成像装置能够用作成像元件502。
<记录媒介>
上述的一系列处理能够由硬件进行也能够由软件进行。在由软件进行一系列处理的情况下，形成软件的程序被安装于计算机中。在这里，计算机包括并入专用硬件中的计算机以及通过安装有各种类型程序而能够执行各种功能的通用个人计算机等。
例如，在图20所示的成像装置500中，CPU 510加载且执行例如记录于记录装置506的程序，以进行上述的一系列处理。
例如，要由计算机(CPU 510)执行的程序能够通过将其记录在作为封装媒介的可移除媒介(未示出)等的方式来提供。此外，能够经由诸如局域网、因特网或数字卫星广播等有线或无线传输媒介来提供程序。
在成像装置500(计算机)中，通过将可移除媒介安装于驱动器(未示出)，程序能够经由总线509被安装在记录装置506中。程序还能够经由有线或无线传输媒介被通信单元接收，并且被安装于记录装置506中。另外，程序能够被事先安装在记录器506中。
应当注意的是，要由计算机执行的程序可以是按照本说明书中所述的顺序依时间顺序处理的程序，或可以是并行地处理或在必要时(例如当进行调用时等)进行处理的程序。
此外，在本说明书中，系统是指由多个装置构成的全体装置。
应注意，本发明的实施例不限于上述的实施例，且能够在不偏离本发明范围的情况下进行各种修改。
应当注意的是，本文所述的有益效果仅是示例，本发明的有益效果不限于此且可以产生其它效果。
应注意，本发明也能够具有下面的构造。
(1)一种转换装置，其包括：
比较单元，所述比较单元将输入信号的输入电压与随时间变化的斜坡信号的斜坡电压进行比较；和
存储单元，所述存储单元保持当所述比较单元的比较结果反转时的代码值，
所述存储单元进行的对所述代码值的保持被重复多次以产生具有预定位数的数字信号。
(2)根据(1)所述的转换装置，其中，
所述预定位数被分成高位和低位，所述低位早于所述高位被获取，并且被获取的所述低位和所述高位彼此组合以产生具有所述预定位数的所述数字信号。
(3)根据(2)所述的转换装置，其中，
所述低位是格雷码。
(4)根据(2)所述的转换装置，其中，
所述低位和所述高位的至少一位被共用。
(5)根据(4)所述的转换装置，其中，
所述数字信号通过所述共用位的低一位的值而被校正。
(6)根据(2)所述的转换装置，其中，
用于获取所述低位的所述斜坡信号和用于获取所述高位的所述斜坡信号具有不同的周期。
(7)根据(1)至(6)中任一项所述的转换装置，其中，
所述输入信号是从像素输出的信号且是由各所述像素提供的。
(8)一种成像装置，其包括：
彼此层叠的上基板和下基板，
所述上基板包括像素和比较单元，所述比较单元将来自所述像素的信号的电压与随时间变化的斜坡信号的斜坡电压进行比较，
所述下基板包括存储单元，所述存储单元保持当所述比较单元的比较结果反转时的代码值，
由所述存储单元进行的对所述代码值的保持被重复多次以产生具有预定位数的数字信号。
(9)根据(8)所述的成像装置，其中，
所述预定位数被分成高位和低位，且所述低位早于所述高位被获取，
以所述像素的参考电平的低位、所述像素的所述参考电平的高位、所述像素的信号电平的低位和所述像素的所述信号电平的高位这样的顺序来获取所述参考电平的信号和所述信号电平的信号，且所述参考电平的信号和所述信号电平的信号中的一者减去另一者以产生表示累积于所述像素中的电荷量的数字信号。
(10)根据(9)所述的成像装置，其中，
当获取所述参考电平的信号时的所述斜坡电压与当获取所述信号电平时的所述斜坡电压互不相同。
(11)根据(9)所述的成像装置，其中，
当获取所述信号电平的高亮度侧的信号时所述斜坡信号的电压的变化比当获取低亮度侧的信号时所述斜坡信号的电压的变化更急剧，或者当获取所述信号电平的所述高亮度侧的信号时所述代码值被供给至所述存储单元的速度慢于当获取所述低亮度侧的信号时所述代码值被供给至所述存储单元的速度。
(12)根据(11)所述的成像装置，其中，
所述高亮度侧的信号是基于在所述斜坡信号的电压的变化变得急剧时的时间点或在所述代码值的供给速度改变时的时间点获取的信号与所述参考电平之间的差而被校正的。
(13)一种电子装置，其包括：
成像装置，所述成像装置包括，
上基板和下基板，所述上基板包括像素和比较单元，所述比较单元将来自所述像素的信号的电压与随时间变化的斜坡信号的斜坡电压进行比较，所述下基板包括存储单元，所述存储单元保持当所述比较单元的比较结果反转时的代码值，由所述存储单元进行的对所述代码值的保持被重复多次以产生具有预定位数的数字信号；和
信号处理单元，所述信号处理单元对从所述成像装置输出的图像信号进行信号处理。
(14)一种转换装置的转换方法，所述转换装置包括，
比较单元，所述比较单元将输入信号的输入电压与随时间变化的斜坡信号的斜坡电压进行比较，和
存储单元，所述存储单元保持当所述比较单元的比较结果反转时的代码值，
所述转换方法包括步骤：通过多次重复由所述存储单元进行的对所述代码值的保持，产生具有预定位数的数字信号。
附图标记列表
10 上基板
11 下基板
21 像素
31 ADC
51 比较器
52 锁存电路
161 锁存列
221 比较晶体管
261 锁存电路
402 锁存电路

Claims (11)

1.一种转换装置，其包括：
比较单元，所述比较单元将输入信号的输入电压与随时间变化的斜坡信号的斜坡电压进行比较；和
存储单元，所述存储单元保持当所述比较单元的比较结果反转时的代码值，
其中，由所述存储单元进行的对所述代码值的保持被重复多次以产生具有预定位数的数字信号，
其中，所述预定位数被分成高位和低位，所述低位早于所述高位被获取，且被获取的所述低位和所述高位彼此组合以产生具有所述预定位数的所述数字信号，并且
其中，所述数字信号通过所述高位和所述低位的共用位的低一位的值而被校正。
2.一种转换装置，其包括：
比较单元，所述比较单元将输入信号的输入电压与随时间变化的斜坡信号的斜坡电压进行比较；和
存储单元，所述存储单元保持当所述比较单元的比较结果反转时的代码值，
其中，由所述存储单元进行的对所述代码值的保持被重复多次以产生具有预定位数的数字信号，
其中，所述预定位数被分成高位和低位，所述低位早于所述高位被获取，且被获取的所述低位和所述高位彼此组合以产生具有所述预定位数的所述数字信号，
其中，用于获取所述低位的所述斜坡信号和用于获取所述高位的所述斜坡信号具有不同的周期，并且
其中，所述存储单元是锁存电路。
3.根据权利要求2所述的转换装置，其中，所述低位是格雷码。
4.根据权利要求2所述的转换装置，其中，所述低位和所述高位的至少一位被共用。
5.根据权利要求2所述的转换装置，其中，所述输入信号是从像素输出的信号且是由各所述像素提供的。
6.一种成像装置，其包括：
彼此层叠的上基板和下基板，
所述上基板包括像素和比较单元，所述比较单元将来自所述像素的信号的电压与随时间变化的斜坡信号的斜坡电压进行比较，
所述下基板包括存储单元，所述存储单元保持当所述比较单元的比较结果反转时的代码值，
其中，由所述存储单元进行的对所述代码值的保持被重复多次以产生具有预定位数的数字信号，
其中，所述预定位数被分成高位和低位，且所述低位早于所述高位被获取，
其中，以所述像素的参考电平的低位、所述像素的所述参考电平的高位、所述像素的信号电平的低位和所述像素的所述信号电平的高位这样的顺序来获取所述参考电平的信号和所述信号电平的信号，且所述参考电平的信号和所述信号电平的信号中的一者减去另一者以产生表示累积于所述像素中的电荷量的数字信号，并且
其中，所述存储单元是锁存电路。
7.根据权利要求6所述的成像装置，其中，当获取所述参考电平的信号时的所述斜坡电压与当获取所述信号电平时的所述斜坡电压互不相同。
8.根据权利要求6所述的成像装置，其中，当获取所述信号电平的高亮度侧的信号时所述斜坡信号的电压的变化比当获取低亮度侧的信号时所述斜坡信号的电压的变化更急剧，或者当获取所述信号电平的所述高亮度侧的信号时所述代码值被供给至所述存储单元的速度低于当获取所述低亮度侧的信号时所述代码值被供给至所述存储单元的速度。
9.根据权利要求8所述的成像装置，其中，所述高亮度侧的信号是基于在所述斜坡信号的电压的变化变得急剧时的时间点或在所述代码值的供给速度改变时的时间点获取的信号与所述参考电平之间的差而被校正的。
10.一种电子装置，其包括：
成像装置，所述成像装置包括：
彼此层叠的上基板和下基板，所述上基板包括像素和比较单元，所述比较单元将来自所述像素的信号的电压与随时间变化的斜坡信号的斜坡电压进行比较，所述下基板包括存储单元，所述存储单元保持当所述比较单元的比较结果反转时的代码值，由所述存储单元进行的对所述代码值的保持被重复多次以产生具有预定位数的数字信号，
其中，所述预定位数被分成高位和低位，所述低位早于所述高位被获取，且被获取的所述低位和所述高位彼此组合以产生具有所述预定位数的所述数字信号，并且
其中，用于获取所述低位的所述斜坡信号和用于获取所述高位的所述斜坡信号具有不同的周期；以及
信号处理单元，所述信号处理单元对从所述成像装置输出的图像信号进行信号处理。
11.一种转换装置的转换方法，其包括：
通过比较单元将输入信号的输入电压与随时间变化的斜坡信号的斜坡电压进行比较；
通过存储单元保持当所述比较单元的比较结果反转时的代码值；并且
通过使由所述存储单元进行的对所述代码值的保持重复多次来产生具有预定位数的数字信号，
其中，所述预定位数被分成高位和低位，所述低位早于所述高位被获取，且被获取的所述低位和所述高位彼此组合以产生具有所述预定位数的所述数字信号，并且
其中，用于获取所述低位的所述斜坡信号和用于获取所述高位的所述斜坡信号具有不同的周期。
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