JP4882652B2 - 固体撮像装置、固体撮像装置の駆動方法および撮像装置 - Google Patents

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法および撮像装置に関し、特に単位画素の行列状の配列に対して列ごとにアナログ−デジタル変換回路（以下、ＡＤＣ（Analog-Digital Converter）と略す）を配置してなる列並列ＡＤＣ搭載の固体撮像装置、当該固体撮像装置の駆動方法および当該固体撮像装置を用いた撮像装置に関する。

固体撮像装置、例えば、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサにおいて、単位画素から出力されるアナログ信号を参照電圧と比較し、その比較結果を基にデジタル信号に変換するＡＤＣにアップ／ダウンカウンタを用いることで、単位画素のリセット時に出力されるリセットレベルのオフセット値をキャンセルする動作を容易にした技術が報告されている（例えば、特許文献１参照）。

特開２００５−３０３６４８号公報

図１１は、従来例に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１００の構成を示すブロック図である。

図１１において、単位画素１０１は、フォトダイオードおよび画素内アンプを有し、行列状に２次元配置されることによって画素アレイ部１０２を構成している。この画素アレイ部１０２のｎ行ｍ列の画素配置に対して、行ごとに行制御線１０３（１０３−１〜１０３−ｎ）が配線され、列ごとに列信号線１０４（１０４−１〜１０４−ｍ）が配線されている。画素アレイ部１０２の行アドレスや行走査の制御は、行走査回路１０５により行制御線１０３−１〜１０３−ｎを介して行われる。

列信号線１０４−１〜１０４−ｍの各一端側には、これら列信号線１０４−１〜１０４−ｍごとにカラム処理回路１０６が配置されている。カラム処理回路１０６は、比較回路１０７、アップ／ダウンカウンタ１０８、転送スイッチ１０９およびメモリ回路１１０を有する構成となっている。

このカラム処理回路１０６において、比較回路１０７は、列信号線１０４−１〜１０４−ｍを介して得られる選択行の単位画素１０１の出力信号と、デジタル≡アナログ変換回路（以下、ＤＡＣ(Digital-Analog Converter)と略す）１１１によって生成される参照電圧Ｖｒｅｆとの大小比較を行う。ＤＡＣ１１１は、マスタークロックＭＣＫに同期して動作するタイミング制御回路１１２から供給される制御信号ＣＳ１とクロックＣＫＳとに基づいて参照電圧Ｖｒｅｆを生成する。

アップ／ダウンカウンタ１０８は、タイミング制御回路１１２から供給される制御信号ＣＳ２によって動作を制御され、クロックＣＫに同期してカウンタのアップカウントあるいはダウンカウントを実行し、比較回路１０７の出力Ｖｃｏの変化によりカウントを停止する。転送スイッチ１０９は、タイミング制御回路１１２から供給される制御信号ＣＳ３によってオン（閉）／オフ（開）制御され、アップ／ダウンカウンタ１０８のカウント値をメモリ回路１１０に転送する。メモリ回路１１０に保持されたカウント値は、列走査回路１１３による列走査によって順次水平出力線１１４に読み出され、撮像データとして得られる。

次に、上記構成の従来例に係るＣＭＯＳイメージセンサ１００の動作を、図１２のタイミングチャートを用いて説明する。

１回目の読み出し動作では、単位画素１０１のリセット成分ΔＶが読み出される。このリセット成分ΔＶには、単位画素１０１ごとにばらつく固定パターンノイズがオフセットとして含まれている。ただし、リセット成分ΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、列信号線１０４−１〜１０４−ｍの信号電圧Ｖｘはおおよそ既知である。

したがって、1回目のリセット成分ΔＶの読み出し時には、参照電圧Ｖｒｅｆを調整することにより、比較回路１０７での比較期間を短くすることが可能である。リセット成分ΔＶの読み出しにおいては、アップ／ダウンカウンタ１０８はクロックＣＫに同期してダウンカウントを実行し、比較回路１０７の出力Ｖｃｏが変化するまでカウントを続ける。比較回路の出力Ｖｃｏが変化し、カウントが停止したときのカウント値がΔＶとなる。

２回目の読み出しで単位画素１０１の信号成分Ｖｓｉｇを読み出すが、このとき、読み出された値には、信号成分Ｖｓｉｇに加えてばらつき成分ΔＶが含まれる。２回目の読み出し時においては、アップ／ダウンカウンタ１０８はクロックＣＫに同期してアップカウントを実行し、比較回路１０７の出力Ｖｃｏが変化するまでカウントを続ける。

アップカウントしたカウント値は信号成分Ｖｓｉｇとばらつき成分ΔＶとの和となるため、２回目の読み出し結果から１回目の読み出し結果を引いた値が信号成分Ｖｓｉｇとなる。すなわち、1回目読み出し前のカウンタ初期値からアップカウントされた値が信号成分Ｖｓｉｇとなる。これは、ばらつき成分をキャンセルする相間２重サンプル（ＣＤＳ:Correlated Double Sample）の動作に相当する。

列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１００においては、ＡＤ変換の高解像度化が望まれる一方、入射光量が大きい単位画素ではショットノイズ起因のランダムノイズが支配的となり、高解像度なＡＤ変換の必要性は低い。高解像度ＡＤ変換は、入射光量が小さく、単位画素１０１の出力振幅が小さい場合に特に要求されている。

上述した従来例に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１００においては、ＡＤ変換の解像度を高精細にする場合に、アップ／ダウンカウンタ１０８のカウンタ動作に必要なクロック数が増加する。例えば、１０ｂｉｔのＡＤ変換を実行する場合は２¹⁰ クロック（＝１０２４クロック）必要となり、さらに２ｂｉｔ加えて１２ｂｉｔのＡＤ変換を実行する場合は２¹² クロック（＝４０９６）必要になる。すなわち、必要なクロック数が解像度の指数オーダーとなり、高解像度ＡＤ変換とＡＤ変換の高速化の両立が困難であった。

そこで、本発明は、高解像度ＡＤ変換を高速に実行することが可能な固体撮像装置、当該固体撮像装置の駆動方法および撮像装置を提供することを目的とする。

上記目的を達成するために、本発明は、光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段とを備えた固体撮像装置において、前記アナログ信号の信号レベルに応じた大きさのオフセットを持つスロープ状の第１参照電圧と、当該第１参照電圧とスロープの傾きが異なるスロープ状の第２参照電圧とを生成する参照電圧生成手段を設け、前記アナログ信号を前記第１参照電圧と比較するとともに、前記第２参照電圧と前記第１参照電圧とを比較し、これら比較結果に応じたカウント量でカウント動作を行って得られたカウント値をデジタル信号とするＡＤ変換動作を行う構成を採っている。

上記構成の固体撮像装置において、スロープ状の参照電圧としてｎ個の第１参照電圧を用い、これらの第１参照電圧の中からアナログ信号の信号レベルに適した参照電圧を用いてレベル判定を行うことで、ＡＤ変換に要す時間を単一の参照電圧を用いる場合の１／ｎに短縮できる。特に、ｎ個の第１参照電圧に加えて、これら第１参照電圧とスロープの傾きが異なる第２参照電圧を用いるとともに、第１，第２比較手段を有し、これら比較手段および計数手段の各動作によってＡＤ変換動作を行うことで、ｎ個の第１参照電圧のオフセット精度に依存せずに、高解像度ＡＤ変換を高速に実行できる。

本発明によれば、ＡＤ変換に要す時間を短縮できるとともに、ｎ個の第１参照電圧のオフセット精度に依存せずに、高解像度ＡＤ変換を高速に実行できることで、高解像度ＡＤ変換を高速に実行することが可能になるために、高品質な画像を高フレームレートで取得することができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係る固体撮像装置、例えば列並列ＡＤＣ搭載のＣＭＯＳイメージセンサの構成を示すブロック図である。

図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０は、光電変換素子を含む単位画素１１が行列状（マトリックス状）に多数２次元配置されてなる画素アレイ部１２を有するとともに、その周辺の駆動系および信号処理系として、行走査回路１３、参照電圧生成回路１４、カラム処理回路１５、列走査回路１６、水平出力線１７およびタイミング制御回路１８を有する構成となっている。

このシステム構成において、タイミング制御回路１８は、マスタークロックＭＣＫに基づいて、行走査回路１３、参照電圧生成回路１４、カラム処理回路１５および列走査回路１６などの動作の基準となるクロック信号ＣＫや制御信号ＣＳ１〜ＣＳ３などを生成し、行走査回路１３、参照電圧生成回路１４、カラム処理回路１５および列走査回路１６などに対して与える。

単位画素１１としては、ここでは図示を省略するが、光電変換素子（例えば、フォトダイオード）に加えて、例えば、当該光電変換素子で光電変換して得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタと、当該ＦＤ部の電位を制御するリセットトランジスタと、ＦＤ部の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものや、さらに画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることができる。

画素アレイ部１２には、単位画素１１のｎ行ｍ列の配列に対して、画素行ごとに行制御線２１（２１−１〜２１−ｎ）が配線され、画素列ごとに列信号線２２（２２−１〜２２−ｍ）が配線されている。行制御線２１−１〜２１−ｎの各一端は、行走査回路１３の各行に対応した各出力端に接続されている。行走査回路１３は、シフトレジスタあるいはアドレスデコーダなどによって構成され、行制御線２１−１〜２１−ｎを介して画素アレイ部１２の行アドレスや行走査の制御を行う。

参照電圧生成回路１４は、時間が経過するにつれてレベルが階段状に変化するスロープ状（傾斜状）の波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル−アナログ変換回路）を用い、タイミング制御回路１８から与えられる制御信号ＣＳ１による制御の下に、当該タイミング制御回路１８から与えられるクロックＣＫに基づいて、異なる傾きのスロープを持つ複数系統、例えば２系統の参照電圧Ｖｒｅｆを生成するＤＡＣ１４１，１４２を有する構成となっている。なお、スロープ状の波形の参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ５を生成する手段としてはＤＡＣに限られるものではない。

ＤＡＣ１４１は、スロープの傾きが等しく、オフセットが異なる例えば下降するスロープの複数、例えば４つの参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を生成する。一方、ＤＡＣ１４２は、タイミング制御回路１８から与えられる制御信号ＣＳ１による制御の下に、参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４とスロープの傾きが異なる、具体的には参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４よりもスロープの傾きが大きい例えば上昇するスロープの参照電圧Ｖｒｅｆ５を生成する。

カラム処理回路１５は、例えば、画素アレイ部１２の画素列ごと、即ち列信号線２２−１〜２２−ｍごとに設けられ、画素アレイ部１２の各単位画素１１から列ごとに出力される出力電圧（アナログ信号）Ｖｘをデジタル信号に変換するＡＤ変換（アナログ−デジタル変換）手段としての機能を持っている。画素アレイ部１２の画素列ごとに設けられるカラム処理回路１５の各々は全て同じ構成となっている。

なお、カラム処理回路１５は、単位画素１１全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、単位画素１１の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。

通常フレームレートモードと高速フレームレートモードのモード切り替えは、タイミング制御回路１８から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、タイミング制御回路１８に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。

（カラム処理回路）
ここで、カラム処理回路１５の構成の詳細について具体的に説明する。

カラム処理回路１５は、参照電圧選択回路３１、比較回路３２，３３、計数手段であるアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴ）３４、転送スイッチ３５およびメモリ回路３６を有する構成となっている。

参照電圧選択回路３１は、ＤＡＣ１４１で生成された例えば４つの参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を入力とし、比較回路３２の比較出力Ｖｃｏ１に基づいて４つの参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４のうち、いずれか１つを選択して比較回路３２にその比較基準電圧として与える。

比較回路３２は、画素アレイ部１２の各単位画素１１から列信号線２２−１〜２２−ｍを通して与えられる出力電圧Ｖｘと、参照電圧選択回路３１で選択された参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４のいずれか１つとを比較し、例えば、下降するスロープ波形の参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４が出力電圧Ｖｘを上回ったときに比較出力Ｖｃｏ１がアクティブ（“Ｈ”レベル）状態になり、参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４が出力電圧Ｖｘ以下のときに比較出力Ｖｃｏ１が非アクティブ（“Ｌ”レベル）状態になる。

比較回路３３は、参照電圧選択回路３１で選択された参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４のいずれか１つと、ＤＡＣ１４２で生成された参照電圧Ｖｒｅｆ５とを比較し、下降するスロープ波形の参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４が、上昇するスロープ波形の参照電圧Ｖｒｅｆ５を上回ったときに比較出力Ｖｃｏ２がアクティブ状態になり、参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４が参照電圧Ｖｒｅｆ５以下のときに比較出力Ｖｃｏ２が非アクティブ状態になる。

アップ／ダウンカウンタ３４は、タイミング制御回路１８から与えられる制御信号ＣＳ２による制御の下に、タイミング制御回路１８からＤＡＣ１４１，１４２と同時にクロックＣＫが与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うとともに、比較回路３２，３３の各比較出力Ｖｃｏ１，Ｖｃｏ２の論理（“Ｈ”レベル／“Ｌ”レベル）に応じてカウント量を切り替える。このカウント量は、参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４と参照電圧Ｖｒｅｆ５とのスロープの傾きの比によって決まる。

このように、本発明では、カラム処理回路１５に複数の比較回路、本例では２つの比較回路３２，３３を有するとともに、スロープの傾きが異なる複数系統の参照電圧、例えば参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４と参照電圧Ｖｒｅｆ５を同時に用いることを特徴としている。そして、比較回路３２，３３およびアップ／ダウンカウンタ３４の各動作により、画素アレイ部１２の各単位画素１１の出力電圧（アナログ信号）Ｖｘをデジタル信号に変換するＡＤ変換が行われる。

（ＡＤ変換の原理）
ここで、本実施形態に係るＡＤ変換の原理について、図２を用いて説明する。なお、図２では、参照電圧選択回路３１で選択された参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４のいずれか１つを参照電圧Ｖｒｅｆａとし、ＤＡＣ１４２で生成された参照電圧Ｖｒｅｆ５を参照電圧Ｖｒｅｆｂとして示している。

先述したように、参照電圧Ｖｒｅｆａと参照電圧Ｖｒｅｆｂとはスロープの傾きが異なる信号である。ここで、参照電圧Ｖｒｅｆａの傾きを−１としたときの参照電圧Ｖｒｅｆｂの傾きをｎとする。参照電圧Ｖｒｅｆａは、オフセット電圧Ｖｏａから−１の傾きで変化し、単位画素１１の出力電圧Ｖｘと比較回路３２で大小判定される。この判定により、比較出力（比較結果）Ｖｃｏ１が得られる。一方、参照電圧Ｖｒｅｆｂは、オフセット電圧Ｖｏｂからｎの傾きで変化し、もう一方の参照電圧Ｖｒｅｆａと比較回路３３で大小判定される。この判定により、比較出力Ｖｃｏ２が得られる。

図２（Ａ）の例では、先に比較回路３２の比較出力Ｖｃｏ１が“Ｈ”レベルから“Ｌ”レベルに遷移し、続いて比較回路３３の比較出力Ｖｃｏ２が“Ｈ”レベルから“Ｌ”レベルに遷移する場合を示している。オフセット電圧Ｖｏｂを基準とした出力電圧Ｖｘのレベルを得るには、期間１および期間２において参照電圧Ｖｒｅｆｂの傾きから＋ｎのカウント量を、期間２において参照電圧Ｖｒｅｆａの傾きから＋１のカウント量を、期間内のクロック数だけカウントすることで得られる。ここで、期間１のクロック数をＮ、期間２のクロック数をＭとした場合、オフセット電圧Ｖｏｂを基準とした出力電圧ＶｘのレベルであるＶｘ−Ｖｏｂは、ｎＮ＋（ｎ＋１）Ｍとなる。

図２（Ｂ）の例では、先に比較回路３３の比較出力Ｖｃｏ２が“Ｈ”レベルから“Ｌ”レベルに遷移し、続いて比較回路３２の比較出力Ｖｃｏ１が“Ｈ”レベルから“Ｌ”レベルに遷移する。オフセット電圧Ｖｏｂを基準とした出力電圧Ｖｘのレベルを得るには、期間１において参照電圧Ｖｒｅｆｂの傾きから＋ｎのカウント量を、期間３において参照電圧Ｖｒｅｆａの傾きから−１のカウント量を、期間内のクロック数だけカウントすることで得られる。

すなわち、参照電圧Ｖｒｅｆａが出力電圧Ｖｘと交差するよりも先に、参照電圧Ｖｒｅｆｂが出力電圧Ｖｘと交差するということは、カウントし過ぎでということになるため、−１のカウント量でカウントする訳である。ここで、期間１のクロック数をＮ、期間３のクロック数をＭとした場合、オフセット電圧Ｖｏｂを基準とした出力電圧ＶｘのレベルであるＶｘ−Ｖｏｂは、ｎＮ−Ｍとなる。

アップ／ダウンカウンタ３４のカウント量（＋ｎ／＋（ｎ＋１）／−１）の切り替えについては、比較回路３２の比較出力Ｖｃｏ１と比較回路３３の比較出力Ｖｃｏ２との論理（“Ｈ”レベル／“Ｌ”レベル）状態に基づいて行われる。

具体的には、比較回路３２，３３の各比較出力Ｖｃｏ１，Ｖｃｏ２が共に“Ｈ”レベルの場合は期間１としてカウント量は＋ｎとなる。比較回路３３の比較出力Ｖｃｏ２のみが“Ｈ”レベルの場合は期間２としてカウント量は＋（ｎ＋１）となる。比較回路３２の比較出力Ｖｃｏ１のみが“Ｈ”レベルの場合は期間３としてカウント量は−１となる。比較回路３２，３３の各比較出力Ｖｃｏ１，Ｖｃｏ２が共に“Ｌ”レベルの場合は、カウント量は０である。

以下に、ＡＤ変換動作について具体的に説明する。まず、１回目の読み出しでばらつき成分ΔＶを取得するときと、２回目の読み出しで信号成分Ｖｓｉｇとばらつき成分ΔＶの和を取得するときとで、同一の参照電圧の組を用いた場合、即ち図２でいう参照電圧Ｖｒｅｆａと参照電圧Ｖｒｅｆｂを両方の読み出しで用いた場合について考えてみる。

２回目の読み出し結果から、１回目の読み出し結果であるばらつき成分ΔＶを引く、いわゆる相間２重サンプリング（ＣＤＳ）を実行すると、参照電圧のオフセット電圧Ｖｏａやオフセット電圧Ｖｏｂ、比較回路３２，３３の遅延時間など、ＡＤ変換結果にばらつきとして影響する成分が同時にキャンセルされる。

この場合、従来技術での高速だが低解像度となる傾きの大きいスロープを用いた場合のＡＤ変換に相当する高速な変換時間で、従来技術での低速だが高解像度となる傾きの小さいスロープを用いた場合のＡＤ変換に相当する高い解像度を得ることができる。

次に、１回目の読み出しでばらつき成分ΔＶを取得するときと、２回目の読み出しで信号成分Ｖｓｉｇとばらつき成分ΔＶの和を取得するときとで、傾きの小さい参照電圧にオフセットをかけている場合を考える。すなわち、図２（Ｃ）に示すように、参照電圧Ｖｒｅｆａにオフセットをかけた参照電圧Ｖｒｅｆｃを用いる場合である。

傾きの大きい参照電圧Ｖｒｅｆｂのスロープ電圧範囲が、単位画素１１の出力電圧Ｖｘの出力範囲を満たすところでアップ／ダウンカウンタ３４の動作が終了するため、入射光量が大きく単位画素の出力振幅が大きい場合は、傾きの小さい参照電圧Ｖｒｅｆａと出力電圧Ｖｘとの比較結果Ｖｃｏ１が遷移しない。このような出力電圧Ｖｘの場合は、参照電圧Ｖｒｅｆａにオフセットをかけて、図２（Ｃ）のようなオフセット電圧Ｖｃｏでスロープの傾きが参照電圧Ｖｒｅｆａと同じな参照電圧Ｖｒｅｆｃに切り替える。カウント量の判定などは前述と同じである。

この場合、スロープの傾きの小さい参照電圧Ｖｒｅｆｃのオフセット値は相間２重サンプリング（ＣＤＳ）では除去されないが、スロープの傾きの大きい参照電圧Ｖｒｅｆｂにより画素列ごとに検出されている。ここでの解像度は、従来技術での傾きの大きい参照電圧Ｖｒｅｆｂを用いたＡＤ変換に相当するが、前述の高解像度なＡＤ変換と同じ制御で切り替えることができるため、列並列処理に適している。

まとめると、高解像度が特に要求される出力信号振幅が小さい場合、即ち入射光量の小さい画素に対しては、高速かつ高い解像度のＡＤ変換が適用される。一方、入射光量が大きい画素に対しては、一般にショットノイズ起因のランダムノイズ成分が支配的となり相対的に低い解像度で十分であるため、解像度を落としたＡＤ変換が適用される。さらに、カウント量の切り替えやアップ／ダウンカウンタ３４の制御は列並列で実行することが可能である。

以上の原理説明では、参照電圧Ｖｒｅｆａを下降スロープ（傾きがマイナス）とし、参照電圧Ｖｒｅｆｂを上昇スロープ（傾きがプラス）とした場合を例に挙げて説明したが、スロープの傾きの符号が逆、即ち参照電圧Ｖｒｅｆａが上昇スロープ、参照電圧Ｖｒｅｆｂが下降スロープであってもよく、またスロープの傾きの符号が同じであってもよい。

ここで、参照電圧Ｖｒｅｆａ，Ｖｒｅｆｂのスロープの傾きを共にマイナスとした場合のＡＤ変換の原理について、図３を用いて説明する。

ここでは、参照電圧Ｖｒｅｆａの傾きを−１としたときの参照電圧Ｖｒｅｆｂの傾きを−ｎとする。参照電圧Ｖｒｅｆａは、オフセット電圧Ｖｏａから−１の傾きで変化し、単位画素１１の出力電圧Ｖｘと比較回路３２で大小判定される。この判定により、比較出力Ｖｃｏ１が得られる。一方、参照電圧Ｖｒｅｆｂは、オフセット電圧Ｖｏｂから−ｎの傾きで変化し、もう一方の参照電圧Ｖｒｅｆａと比較回路３３で大小判定される。この判定により、比較出力Ｖｃｏ２が得られる。

比較回路３２，３３の各比較出力Ｖｃｏ１，Ｖｃｏ２の論理状態で決まるアップ／ダウンカウンタ３４のカウント量は、図２の動作における参照電圧Ｖｒｅｆｂの傾きｎが、傾き−ｎになっているだけであるために、図３に示すように、図２の傾きｎを傾き−ｎに置き換えるだけで、図２の場合と同様にＡＤ変換を実現できる。

ただし、参照電圧Ｖｒｅｆａと参照電圧Ｖｒｅｆｂとが交差する必要があるために、参照電圧Ｖｒｅｆａと参照電圧Ｖｒｅｆｂの傾きの符号が異なる場合と比べて、傾きの符号が同じ場合は、図３から明らかなように、参照電圧Ｖｒｅｆｂが参照電圧Ｖｒｅｆａのオフセット電圧Ｖｏａよりも高い電圧から変化を開始する必要がある。これにより、参照電圧Ｖｒｅｆｂの必要な入力範囲が広くなるために、傾きの符号が異なる方が好ましいと言える。

また、クロックＣＫの１クロック当たりの比較回路３３の電圧解像度は、参照電圧Ｖｒｅｆａと参照電圧Ｖｒｅｆｂとのスロープの傾きの符号が同じである場合の方が高い精度が要求される。例えば、参照電圧Ｖｒｅｆａと参照電圧Ｖｒｅｆｂとの差分の傾きは、スロープの傾きの符号が同じ場合はｎ−１（１クロック当たりの電圧差が小さい）となり、スロープの傾きの符号が異なる場合はｎ＋１（１クロック当たりの電圧差が大きい）となる。

なお、本例に係るカラム処理回路１５では、計数手段として、単位画素１１から順次出力される第１のアナログ信号であるばらつき成分ΔＶと第２のアナログ信号である信号成分Ｖｓｉｇに関してダウンカウントとアップカウントとを行うことによって計数動作と共に減算処理を実行するアップ／ダウンカウンタ３４を用いた例を示したが、アップ／ダウンカウンタ３４に限られるものではなく、比較回路３２，３３での比較動作の開始から比較動作の終了までの比較時間を同期信号（クロックＣＫ）に同期して計数動作を行うカウンタでもよい。

図１に説明を戻す。転送スイッチ３５は、タイミング制御回路１８から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行の単位画素１１についてのアップ／ダウンカウンタ３４のカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３４のカウント結果をメモリ回路３６に転送する。

一方、高速フレームレートでは、ある行の単位画素１１についてのアップ／ダウンカウンタ３４のカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行の単位画素１１についてのアップ／ダウンカウンタ３４のカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３４の例えば垂直２画素分についてのカウント結果をメモリ回路３６に転送する。

このようにして、画素アレイ部１２の各単位画素１１から列信号線２２−１〜２２−ｍを経由して列ごとに供給される出力電圧（アナログ信号）Ｖｘが、カラム処理回路１５の各々における比較回路３２，３３およびアップ／ダウンカウンタ３４の各動作により、デジタル信号に変換されてメモリ回路３６に格納される。

列走査回路１６は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理回路１５の列アドレスや列走査の制御を行う。この列走査回路１６による制御の下に、カラム処理回路１５の各々でＡＤ変換されたデジタル信号は順に水平出力線１７に読み出され、当該水平出力線１７を経由して撮像データとして出力される。

次に、上記構成のＣＭＯＳイメージセンサ１０の動作について、図４のタイミングチャートを用いて説明する。ここでは、参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４のスロープの傾きを−１とし、参照電圧Ｖｒｅｆ５のスロープの傾きをｎとする。

なお、単位画素１１の具体的な動作については説明を省略するが、周知のように、単位画素１１ではリセット動作と転送動作とが行われ、リセット動作では所定の電位にリセットされたときのＦＤ部の電位が、単位画素１１の出力のばらつき成分ΔＶとして列信号線２２−１〜２２−ｍに出力され、転送動作では光電変換素子から光電変換による電荷が転送されたときのＦＤ部の電位が信号成分Ｖｓｉｇとして列信号線２２−１〜２２−ｍに出力される。

１回目の読み出しでは、ばらつき成分ΔＶを読み出す。このとき、参照電圧選択回路３１は参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４のうちの参照電圧Ｖｒｅｆ１を選択する。これにより、比較回路３２は、単位画素１１の出力電圧Ｖｘを参照電圧Ｖｒｅｆ１と比較し、比較出力Ｖｃｏ１を得る。同時に、比較回路３３は、参照電圧Ｖｒｅｆ１と参照電圧Ｖｒｅｆ５とを比較し、比較出力Ｖｃｏ２を得る。

この例では、比較出力Ｖｃｏ１が先に“Ｈ”レベルから“Ｌ”レベルに遷移し、続いて比較出力Ｖｃｏ２が“Ｈ”レベルから“Ｌ”レベルに遷移するため、両方が“Ｈ”レベルの期間はカウント量をｎとし、比較出力Ｖｃｏ２のみ“Ｈ”レベルの期間はカウント量をｎ＋１として、クロックＣＫに同期してアップカウントする。1回目の読み出しの終了時点でのカウント値はＶｏ−ΔＶに相当する。ここで、Ｖｏは参照電圧Ｖｒｅｆ５の初期電圧である。

比較回路３２によるレベル判定では、参照電圧Ｖｒｅｆ４、参照電圧Ｖｒｅｆ３、参照電圧Ｖｒｅｆ２の順で、それぞれの初期電圧と単位画素１１の出力電圧Ｖｘとを比較し、初期電圧が出力電圧Ｖｘを最初に上回ったとき当該初期電圧の参照電圧を選択する。これにより、スロープの傾きの小さな参照電圧が出力電圧ＶｘとＡＤ変換期間内で交差する。図４の例では、参照電圧Ｖｒｅｆ３が選択されている。

２回目の読み出しでも1回目の読み出しと同じようにカウント量を切り替えるが、２回目の読み出しではダウンカウントを実行する。すなわち、図４の例では、比較出力Ｖｃｏ１，Ｖｃｏ２の両方が“Ｈ”レベルの期間はカウント量をｎとし、比較出力Ｖｃｏ２のみ“Ｈ”レベルの期間はカウント量をｎ＋１として、クロックＣＫに同期してダウンカウントする。ダウンカウントされた分は、Ｖｏ−（Ｖｓｉｇ＋ΔＶ）に相当するため、ＡＤ変換期間での最終的なカウント値は信号成分Ｖｓｉｇとなる。

ここで、従来技術で１２ｂｉｔのＡＤ変換解像度が得られる参照電圧のスロープの傾きを−１として、本実施形態の傾きの小さい方の参照電圧Ｖｒｅｆ１からＶｒｅｆ４の傾きを−１とし、もう一方の参照電圧Ｖｒｅｆ５の傾きｎを４とした場合を考える。なお、従来技術で傾き４の参照電圧を採用した場合は、高速だがＡＤ変換解像度は１０ｂｉｔとなる。

上記の条件で、従来技術で１２ｂｉｔのＡＤ変換に必要なクロック数は４０９６クロックとなり、従来技術の１０ｂｉｔのＡＤ変換に必要なクロック数１０２４クロックの４倍の変換時間が必要となる。

これに対して、本実施形態では、単位画素１１の入射光量が小さい場合、２回目の信号成分Ｖｓｉｇの読み出しにおいても、１回目のばらつき成分ΔＶの読み出しと同じ参照電圧が選択されることで１２ｂｉｔのＡＤ変換解像度が得られる。一方、単位画素１１の入射光量が大きい場合、レベル判定で傾き１の参照電圧にオフセットがかかり、傾き４の参照電圧でオフセット補正がかかるため、１０ｂｉｔのＡＤ変換解像度が得られる。

すなわち、本実施形態においては、１０２４クロックのＡＤ変換時間で、最大振幅の１／４に相当する小さい振幅の信号に対して１２ｂｉｔのＡＤ変換、大きい振幅の信号に対して１０ｂｉｔのＡＤ変換が適用される。これらの切り替えは列並列に実行でき、２回目の読み出しでＡＤ変換に要す時間は、従来技術の１０ｂｉｔのＡＤ変換相当となり、高速である。

単位画素１１の出力のランダムノイズ成分には、読み出しごとに等しく含まれる読み出しノイズ成分と、入射光量の平方根に比例するショットノイズ成分があり、入射光量、即ち単位画素１１の出力振幅に対して図５に示すような関係になる。すなわち、ＣＭＯＳイメージセンサは、入射光量が増えるとランダムノイズも増える特性を持っている。したがって、大きい振幅の信号に対して１０ｂｉｔのＡＤ変換を適用したとしても実用上何ら問題ない。

上記構成のＣＭＯＳイメージセンサ１０において、スロープの傾きが異なる複数系統の参照電圧(図1では、参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４と参照電圧Ｖｒｅｆ５)の傾きの比率は任意であり、低照度領域と高照度領域それぞれにおけるＡＤ変換の解像度に応じて設定できる。

また、スロープの傾きの小さい参照電圧は、傾きが同じでオフセットの異なる電圧が複数必要である。これらの参照電圧を、図１に示すように、カラム処理回路１５の外部から供給する場合は、傾きが同じで異なるオフセット値を持つスロープ状の参照電圧を複数供給することになる。供給する数は、単位画素１１の出力振幅に応じて任意に決めることができるが、傾きの異なる参照電圧(図1では、参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４と参照電圧Ｖｒｅｆ５)の傾きの絶対値の比が１：ｎの場合、傾きの小さい参照電圧はｎ種類以上の異なるオフセットで切り替えられることが好ましい。

上述したように、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０において、単位画素１１の出力電圧Ｖｘのレベル判定を行うためのスロープ状の参照電圧として単一の参照電圧Ｖｒｅｆに代えて、ｎ個の参照電圧、本例では４個の参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を用い、これらの参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４の中から出力電圧Ｖｘのレベルに適した参照電圧を用いてレベル判定を行うことにより、ＡＤ変換に要す時間を単一の参照電圧Ｖｒｅｆを用いる場合の１／ｎに短縮できるために、ＡＤ変換動作の高速化を図ることができる。

特に、４個の参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４に加えて、これら参照電圧とスロープの傾きが異なる参照電圧Ｖｒｅｆ５を用いるとともに、単位画素１１の出力電圧Ｖｘと参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４のいずか１つとを比較する比較回路３２と、参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４のいずれか１つと参照電圧Ｖｒｅｆ５とを比較する比較回路３３とをカラム処理回路１５に有し、比較回路３２，３３およびアップ／ダウンカウンタ３４の各動作によってＡＤ変換動作を行う構成を採ることで、図２（Ｃ），図３（Ｃ）から明らかなように、参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４のオフセット精度に依存せずに、即ち参照電圧相互のオフセット電圧の差が等しくなくても、高解像度ＡＤ変換を高速に実行することが可能になるために、高品質な画像を高フレームレートで取得することができる。

そして、ショットノイズ起因のランダムノイズ成分が小さく高解像度ＡＤ変換が要求される入射光量の小さい単位画素の出力に対して高解像度ＡＤ変換が適用され、入射光量が大きくランダムノイズ成分が支配的な単位画素の出力に対しては比較的解像度の低いＡＤ変換が適用される。その切り替えの判定はカラム処理回路１５で並列に実行され、後段での合成処理などは必要ない。

本実施形態に係るＣＭＯＳイメージセンサ１０でのＡＤ変換に要する時間は、従来例に係るＣＭＯＳイメージセンサにおける比較的解像度の低いＡＤ変換に必要な時間相当であるため、入射光量の小さい単位画素に適用される高解像度ＡＤ変換と同等の画質を従来手法で取得する場合に比べて数倍高速である。そして、ＡＤ変換の動作期間が短いことで、ＣＭＯＳイメージセンサ１０全体の消費電力の低減に寄与できる。

［第２実施形態］
図６は、本発明の第２実施形態に係る固体撮像装置、例えば列並列ＡＤＣ搭載のＣＭＯＳイメージセンサの構成を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。

第１実施形態に係るＣＭＯＳイメージセンサ１０では、スロープの傾きが同じでオフセットの異なる複数の参照電圧をカラム処理回路１５の外部から供給する構成を採っているのに対して、本実施形態に係るＣＭＯＳイメージセンサ５０では、カラム処理回路１５Ａの内部でオフセットをかける構成を採っており、それ以外の構成は、基本的に、第１実施形態に係るＣＭＯＳイメージセンサ１０と同じである。

具体的には、図６に示すように、ＤＡＣ１４１において単一の参照電圧Ｖｒｅｆ１を生成する一方、カラム処理回路１５Ａは、当該参照電圧Ｖｒｅｆ１に対して列ごとにオフセットをかけるオフセット生成回路３７を参照電圧選択回路３１に代えて有する構成となっている。オフセット生成回路３７は、ＤＡＣ１４１から入力される参照電圧Ｖｒｅｆ１に対してＶｏ１〜Ｖｏ４のオフセットをかけた参照電圧Ｖｒｅｆ１＿ｏｆｆを生成する。オフセット生成回路３７の具体的な構成および動作については後述する。

図７に、本実施形態に係るＣＭＯＳイメージセンサ５０の回路動作の説明に供するタイミングチャートを示す。レベル判定動作以外は、スロープの傾きが同じでオフセットの異なる複数の参照電圧をカラム処理回路１５の外部から供給する第１実施形態に係るＣＭＯＳイメージセンサ１０の場合と同様である。

レベル判定動作では、オフセット生成回路３７において、参照電圧Ｖｒｅｆ１＿ｏｆｆのオフセット値を順次設定し、比較回路３２の出力電圧Ｖｃｏ１の結果から、参照電圧Ｖｒｅｆ１＿ｏｆｆが単位画素１１の出力電圧Ｖｘを最初に上回ったときのオフセット値を列ごとに保持し、２回目の読み出しにおけるＡＤ変換を実行する。

図７の例では、オフセット値Ｖｏ４から順にオフセット値Ｖｏ３、オフセット値Ｖｏ２と比較する。ここでは、オフセット値Ｖｏ３で出力電圧Ｖｘを上回ったために、その時点でレベル判定を終了し、信号成分Ｖｓｉｇとばらつき成分ΔＶの読み出し動作に移っている。オフセット値Ｖｏ３で出力電圧Ｖｘを上回らない場合は、図７に点線で示すように、オフセット値Ｖｏ２と比較し、それでも上回らない場合は、1回目の読み出しと同じオフセットＶｏ１で読み出しを実行する。

出力電圧Ｖｘの信号振幅が小さい場合には、ばらつき成分ΔＶの読み出しと同じオフセットとなるために、図１の構成における図４の動作と同様に、高い解像度でのＡＤ変換が実現される。

（オフセット生成回路）
図８は、オフセット生成回路３７の構成の一例を示すブロック図である。図７に示すように、本例に係るオフセット生成回路３７は、キャパシタ３７１、バッファ３７２、スイッチ素子３７３、ＯＲゲート３７４およびＡＮＤゲート３５７によって構成されている。

キャパシタ３７１の一端には参照電圧Ｖｒｅｆ１が入力され、スイッチ素子３７３の一端には参照電圧Ｖｒｅｆ５が入力される。キャパシタ３７１およびスイッチ素子３７３の各他端は、バッファ３７２の入力端に共通に接続されてサンプル＆ホールド回路を構成している。

本オフセット生成回路３７には、図６のタイミング制御回路１８で生成される２つの制御信号ＳＷ１，ＳＷ２が与えられる。制御信号ＳＷ１は、本オフセット生成回路３７を初期化するための信号である。制御信号ＳＷ２は、比較回路３２でのレベル判定を有効にするための信号である。

制御信号ＳＷ１はＯＲゲート３７４の一方の入力に、制御信号ＳＷ２はＡＮＤゲート３７５の一方の入力になる。ＡＮＤゲート３７５は、比較回路３２の比較出力Ｖｃｏ１を他方の入力とする。ＯＲゲート３７４は、ＡＮＤゲート３７５の出力を他方の入力とする。ＯＲゲート３７４の出力は、スイッチ素子３７３の制御信号ＳＷｏとなる。

続いて、上記構成のオフセット生成回路３７の回路動作について、図９のタイミングチャートを用いて説明する。

第１実施形態に係るＣＭＯＳイメージセンサ１０の場合と同様に、リセットレベル（ばらつき成分）ΔＶを取得後、信号レベル（信号成分）Ｖｓｉｇを列信号線２２−１〜２２−ｍに出力し、比較回路３２においてレベル判定動作を行う。レベル判定期間では、制御信号ＳＷが“Ｈ”レベルになる。これにより、比較回路３２の比較出力Ｖｃｏ１がＡＮＤゲート３７５を通過し、ＯＲゲート３７４を介してスイッチ素子３７３にその制御信号ＳＷｏとして供給される。

次に、参照電圧Ｖｒｅｆ５が単位画素１１の出力電圧Ｖｘを上回ったところで、比較回路３２の出力電圧Ｖｃｏ１が“Ｌ”レベルから“Ｈ”レベルに遷移し、そのときの参照電圧Ｖｒｅｆ５をホールドする。そして、参照電圧Ｖｒｅｆ１のスロープにしたがって、バッファ３７２の出力電圧（参照電圧）Ｖｒｅｆ１＿ｏｆｆは、ホールドされた電圧分のオフセットがかかった状態から電圧が変化する。

図９（Ａ）では、出力電圧Ｖｘが高い電圧となっているため、スロープにはオフセットがかからず、リセットレベル取得と同じスロープの動きになる。一方、図９（Ｂ）では、出力電圧Ｖｘが低い電圧となっているため、レベル判定でのホールドされたタイミングに応じて、オフセットがかかった参照電圧Ｖｒｅｆ１＿ｏｆｆが得られる。

最後に、制御信号ＳＷ１が“Ｈ”レベルになることによって本オフセット生成回路３７が初期化され、次のリセットレベル取得動作に入る。

上述したことから明らかなように、本実施形態に係るＣＭＯＳイメージセンサ５０は、第１実施形態に係るＣＭＯＳイメージセンサ１０とは、カラム処理回路１５Ａ内のオフセット生成回路３７で参照電圧Ｖｒｅｆ１にオフセットをかけるようにしている点で相違するものの、ＡＤ変換の基本的な動作は第１実施形態に係るＣＭＯＳイメージセンサ１０と同じである。したがって、本実施形態に係るＣＭＯＳイメージセンサ５０においても、第１実施形態に係るＣＭＯＳイメージセンサ１０と同様の作用効果を得ることができる。すなわち、高解像度ＡＤ変換を高速に実行することが可能となり、高品質な画像を高フレームレートで取得することができる。

なお、上記第１，第２実施形態では、カラム処理回路１５，１５Ａを画素アレイ部１２の１画素列ごとに１個ずつ配置するとしたが、複数の画素列ごとにカラム処理回路１５，１５Ａを１個ずつ配置し、複数列の単位画素１１からの出力電圧Ｖｘを切り替え手段によって切り替えて共通のカラム処理回路１５，１５Ａに供給するシステム構成を採ることも可能である。

［適用例］
以上説明した第１，第２実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０，５０は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイスとして用いて好適なものである。

ここに、撮像装置とは、撮像デバイスとしての固体撮像装置、当該固体撮像装置の撮像面（受光面）上に被写体の像光を結像させる光学系および当該固体撮像装置の信号処理回路を含むカメラモジュール（例えば、携帯電話等の電子機器に搭載されて用いられる）、当該カメラモジュールを搭載したデジタルスチルカメラやビデオカメラ等のカメラシステムを言うものとする。

図１０は、本発明に係る撮像装置の構成の一例を示すブロック図である。図１０に示すように、本発明に係る撮像装置は、レンズ６１を含む光学系、撮像デバイス６２、カメラ信号処理回路６３およびシステムコントローラ６４等によって構成されている。

レンズ６１は、被写体からの像光を撮像デバイス６２の撮像面に結像する。撮像デバイス６２は、レンズ６１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス６２として、先述した第１，第２実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０，５０が用いられる。

カメラ信号処理部６３は、撮像デバイス６２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ６４は、撮像デバイス６２やカメラ信号処理部６３に対する制御を行う。特に、撮像デバイス６２の列並列ＡＤＣが、画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、画素の露光時間を１／Ｎに設定してフレームレートをＮ倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作が可能であれば、外部からの指令に応じて動作モードの切り替え制御などを行う。

上述したように、ビデオカメラや電子スチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュールなどの撮像装置において、その撮像デバイス６２として先述した第１，第２実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０，５０を用いることで、これらＣＭＯＳイメージセンサ１０，５０では高解像度ＡＤ変換を高速に実行することができるために高速撮像が可能となり、またＡＤ変換の動作期間が短いことで、ＣＭＯＳイメージセンサ、ひいては撮像装置全体の消費電力の低減を図ることができる利点がある。

本発明の第１実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサの構成を示すブロック図である。 ＡＤ変換の原理説明図（その１）である。 ＡＤ変換の原理説明図（その２）である。 第１実施形態に係るＣＭＯＳイメージセンサの回路動作の説明に供するタイミングチャートである。 入射光量とノイズレベルとの関係を示す図である。 本発明の第２実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサの構成を示すブロック図である。 第２実施形態に係るＣＭＯＳイメージセンサの回路動作の説明に供するタイミングチャートである。 オフセット生成回路の構成の一例を示すブロック図である。 オフセット生成回路の回路動作の説明に供するタイミングチャートである。 本発明に係る撮像装置の構成の一例を示すブロック図である。 従来例に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサの構成を示すブロック図である。 従来例に係るＣＭＯＳイメージセンサの回路動作の説明に供するタイミングチャートである。

符号の説明

１０，５０…ＣＭＯＳイメージセンサ、１１…単位画素、１２…画素アレイ部、１３…行走査回路、１４…参照電圧供給回路、１５，１５Ａ…カラム処理回路、１６…列走査回路、１７…水平出力線、１８…タイミング制御回路、２１−１〜２１−ｎ…行制御線、２２−１〜２２−ｍ…列信号線、３１…参照電圧選択回路、３２，３３…比較回路、３４…アップ／ダウンカウンタ、３５…転送スイッチ、３６…メモリ回路、３７…オフセット生成回路

Claims (8)

1. 光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、
   前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段と、
   前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号をデジタル信号に変換するアナログ−デジタル変換手段と、
   前記アナログ信号の信号レベルに応じた大きさのオフセットを持つスロープ状の第１参照電圧と、当該第１参照電圧とスロープの傾きが異なるスロープ状の第２参照電圧とを生成する参照電圧生成手段と、
   を備え、
   前記アナログ−デジタル変換手段は、
   前記アナログ信号を前記第１参照電圧と比較する第１比較手段と、
   前記第２参照電圧と前記第１参照電圧とを比較する第２比較手段と、
   前記第１，第２比較手段の比較結果に応じたカウント量でカウント動作を行って得られたカウント値を前記デジタル信号とする計数手段とを有する
   ことを特徴とする固体撮像装置。
2. 前記参照電圧生成手段は、
   スロープの傾きが同じで異なる大きさのオフセットを持つ複数の参照電圧を生成する電圧生成手段と、
   前記アナログ信号の信号レベルに応じて、前記複数の参照電圧のいずれか１つを選択して、選択した参照電圧を前記第１参照電圧として前記第１比較手段に供給する参照電圧選択手段とを有する
   ことを特徴とする請求項１記載の固体撮像装置。
3. 前記参照電圧生成手段は、
   スロープ状の単一の参照電圧を生成する電圧生成手段と、
   前記アナログ信号の信号レベルに応じて、前記単一の参照電圧にオフセットを与えて電圧をシフトし、当該電圧のシフトにより得られた参照電圧を前記第１参照電圧として前記第１比較手段に供給するオフセット生成手段とを有する
   ことを特徴とする請求項１記載の固体撮像装置。
4. 前記第１参照電圧と前記第２参照電圧のスロープの傾きの符号が異なる
   ことを特徴とする請求項１から３のいずれか一項に記載の固体撮像装置。
5. 前記計数手段のカウント量は、前記第１，第２参照電圧のスロープの傾きに応じて切り替わる
   ことを特徴とする請求項１から４の何れか一項に記載の固体撮像装置。
6. 前記計数手段のカウント量は、前記第１，第２比較手段の比較結果の論理状態に応じて切り替わる
   ことを特徴とする請求項１から４の何れか一項に記載の固体撮像装置。
7. 光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、
   前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段と
   を備えた固体撮像装置の駆動方法であって、
   前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号を、当該アナログ信号の信号レベルに応じた大きさのオフセットを持つスロープ状の第１参照電圧と比較する第１比較ステップと、
   前記第１参照電圧とスロープの傾きが異なるスロープ状の第２参照電圧と前記第１参照電圧とを比較する第２比較ステップと、
   前記第１，第２比較ステップでの比較結果に応じたカウント量でカウント動作を行ってそのカウント値をデジタル信号とする計数ステップと
   を有することを特徴とする固体撮像装置の駆動方法。
8. 光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、
   前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段と、
   前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号をデジタル信号に変換するアナログ−デジタル変換手段と、
   前記アナログ信号の信号レベルに応じた大きさのオフセットを持つスロープ状の第１参照電圧と、当該第１参照電圧とスロープの傾きが異なるスロープ状の第２参照電圧とを生成する参照電圧生成手段と、
   を備えてなる固体撮像装置と、
   被写体からの光を前記固体撮像装置の撮像面上に導く光学系と、
   を具備し、
   前記アナログ−デジタル変換手段は、
   前記アナログ信号を前記第１参照電圧と比較する第１比較手段と、
   前記第２参照電圧と前記第１参照電圧とを比較する第２比較手段と、
   前記第１，第２比較手段の比較結果に応じたカウント量でカウント動作を行ってそのカウント値を前記デジタル信号とする計数手段とを有する
   ことを特徴とする撮像装置。

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