KR102170619B1 - 이미지 센서와 이를 포함하는 장치 - Google Patents

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박재정
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삼성전자주식회사
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Abstract

본 발명의 실시 예에 따른 이미지 센서는 리셋 신호를 수신하는 제1입력 단자, 이미지 신호를 수신하는 제2입력 단자, 한 방향으로 램핑하는 하나의 램프 신호를 수신하는 제3입력 단자, 및 출력 단자를 포함하는 비교기와, 복수의 스위치들을 포함하는 스위치 회로를 포함하고, 상기 비교기는, 리셋 페이즈에서 상기 복수의 스위치들의 제1배열에 따라 상기 리셋 신호와 상기 램프 신호를 비교하고 상기 출력 단자를 통해 제1비교 신호를 출력하고, 이미지 페이즈에서 상기 복수의 스위치들의 제2배열에 따라 상기 이미지 신호와 상기 램프 신호를 비교하고 상기 출력 단자를 통해 제2비교 신호를 출력한다.

Description

이미지 센서와 이를 포함하는 장치{IMAGE SENSOR AND DEVICE HAVING THE IMAGE SENSOR}
본 발명은 CMOS 이미지 센서(complementary metal oxide semiconductor image sensor(CIS))에 관한 것으로, 특히 픽셀의 리셋 신호에 대한 아날로그-디지털 변환 과정 없이 상관 이중 샘플링을 수행하는 이미지 센서, 이의 동작 방법, 및 이를 포함하는 장치들에 관한 것이다.
이미지 센서의 아날로그-디지털 변환 방법으로서, 싱글-슬로프 아날로그 디지털 변환(single-slope analog digital converting) 방법이 널리 사용된다.
상기 방법은 램프(ramp) 신호와 일정한 전압 레벨을 갖는 픽셀(pixel) 신호를 비교하고, 비교 결과에 따라 상기 램프 신호의 전압 레벨과 상기 픽셀 신호의 전압 레벨이 같아지는 시간 또는 시점을 디지털 신호로 변환하는 것이다.
컬럼 병렬(column paraller) 아날로그-디지털 변환 방법에서, 하나의 픽셀 피치(pixel pitch) 내에 하나의 컬럼 아날로그-디지털 변환기가 집적되어야 하기 때문에, 레이아웃(layout) 면적과 소비 전력을 고려할 때, 상기 싱글-슬로프 아날로그 디지털 변환 방법이 널리 사용되고 있다.
이미지 센서는 상관 이중 샘플링(correlated double sampling(CDS)) 방식을 채용하고, CDS 방식에 의해 샘플링된 신호, 예컨대 리셋 신호와 이미지 신호의 차이를 카운팅하여 디지털 신호로 출력한다. 이때, 상기 카운팅 동안에 전력이 소모되는데, 상기와 같은 전력의 소모는 고해상 및 고속의 이미지 센서를 구현하기 위하여 감소되어야 한다.
본 발명의 해결하고자 하는 과제는 픽셀의 리셋 신호에 대한 아날로그-디지털 변환 없이 상관 이중 샘플링을 수행하는 새로운 구조를 갖는 아날로그-디지털 변환기를 제공하는 것이다.
본 발명의 실시 예에 따른 이미지 센서는 리셋 신호를 수신하는 제1입력 단자와, 이미지 신호를 수신하는 제2입력 단자와, 한 방향으로 램핑하는 하나의 램프 신호를 수신하는 제3입력 단자와, 출력 단자를 포함하는 비교기; 복수의 스위치들을 포함하는 스위치 회로를 포함하고, 상기 비교기는 리셋 페이즈에서 상기 복수의 스위치들의 제1배열에 따라 상기 리셋 신호와 상기 램프 신호를 비교하고 상기 출력 단자를 통해 제1비교 신호를 출력하고, 이미지 페이즈에서 상기 복수의 스위치들의 제2배열에 따라 상기 이미지 신호와 상기 램프 신호를 비교하고 상기 출력 단자를 통해 제2비교 신호를 출력한다.
상기 이미지 센서는 상기 제1비교 신호의 상태 천이에 기초하여 상기 제1배열을 상기 제2배열로 변경하기 위한 제어 신호들을 상기 스위치 회로로 출력하는 제어 회로를 더 포함한다.
상기 제어 회로는 클락 신호의 한 주기 이내에 상기 제어 신호들을 출력한다.
상기 이미지 센서는 상기 제1비교 신호의 상태 천이에 기초하여 카운트 동작을 시작하고 상기 제2비교 신호의 상태 천이에 기초하여 상기 카운트 동작을 중지하는 카운터를 더 포함한다.
상기 비교기는 상기 램프 신호를 이용하여 상기 리셋 페이즈와 상기 이미지 페이즈를 연속적으로 수행한다.
상기 비교기는, 초기화 페이즈에서, 상기 복수의 스위치들의 제3배열에 따라 상기 리셋 신호와 상기 램프 신호의 제1비교와 상기 이미지 신호와 상기 램프 신호의 제2비교를 동시에 수행한다.
상기 비교기는 길버트 셀(Gilbert cell)로 구현될 수 있다. 상기 비교기는 싱글-슬로프 아날로그-디지털 변환기로 구현될 수 있다.
본 발명의 실시 예에 따른 이미지 처리 장치는 이미지 센서와, 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통해 상기 이미지 센서의 작동을 제어할 수 있는 애플리케이션 프로세서를 포함한다.
상기 이미지 센서는 리셋 신호를 수신하는 제1입력 단자와, 이미지 신호를 수신하는 제2입력 단자와, 한 방향으로 램핑하는 하나의 램프 신호를 수신하는 제3입력 단자와, 출력 단자를 포함하는 비교기; 복수의 스위치들을 포함하는 스위치 회로를 포함하고, 상기 비교기는 리셋 페이즈에서 상기 복수의 스위치들의 제1배열에 따라 상기 리셋 신호와 상기 램프 신호를 비교하고 상기 출력 단자를 통해 제1비교 신호를 출력하고, 이미지 페이즈에서 상기 복수의 스위치들의 제2배열에 따라 상기 이미지 신호와 상기 램프 신호를 비교하고 상기 출력 단자를 통해 제2비교 신호를 출력한다.
본 발명의 실시 예에 따른 이미지 센서의 동작 방법은 한 방향으로 램핑하는 하나의 램프 신호를 생성하는 단계와, 리셋 페이즈에서 복수의 스위치들의 제1배열에 따라 전송된 리셋 신호와 상기 램프 신호를 비교기를 이용하여 비교하고 제1비교 신호를 출력하는 단계와, 이미지 페이즈에서 상기 복수의 스위치들의 제2배열에 따라 전송된 이미지 신호와 상기 램프 신호를 상기 비교기를 이용하여 비교하고 제2비교 신호를 출력하는 단계를 포함한다.
상기 작동 방법은 상기 제1비교 신호의 상태 천이에 기초하여 상기 제1배열을 상기 제2배열로 변경하는 단계를 더 포함한다.
상기 작동 방법은 상기 제1비교 신호의 상태 천이에 기초하여 카운트 동작을 시작하고 상기 제2비교 신호의 상태 천이에 기초하여 상기 카운트 동작을 중지하는 단계를 더 포함한다.
상기 작동 방법은 상기 비교기를 이용하여, 초기화 페이즈에서, 상기 리셋 신호와 상기 램프 신호를 비교하는 동시에 상기 이미지 신호와 상기 램프 신호를 비교하는 단계를 더 포함하고, 상기 리셋 신호, 상기 이미지 신호, 및 상기 램프 신호는 상기 복수의 스위치들의 제3배열에 따라 동시에 상기 비교기로 전송된다.
본 발명의 실시 예에 따른 이미지 센서는 리셋 페이즈에는 램프 신호의 제1부분을 이용하여 리셋 신호에 상응하는 디지털 신호를 출력하고 이미지 페이지에서는 상기 램프 신호의 제2부분을 이용하여 이미지 신호에 상응하는 디지털 신호를 출력할 수 있는 효과가 있다.
상기 이미지 센서는 리셋 신호의 아날로그-디지털 변환 과정이 필요하지 않아 고속 동작을 수행할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 이미지 처리 장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 CMOS 이미지 센서의 구체적인 블록도이다.
도 3은 도 1에 도시된 CMOS 이미지 센서의 일부분을 나타낸다.
도 4는 도 3에 도시된 비교 회로에 포함된 스위치 회로의 제3배열을 설명하기 위한 개념도이다.
도 5는 도 3에 도시된 비교 회로에 포함된 스위치 회로의 제1배열을 설명하기 위한 개념도이다.
도 6은 도 3에 도시된 비교 회로에 포함된 스위치 회로의 제2배열을 설명하기 위한 개념도이다.
도 7은 도 3에 도시된 비교 회로의 작동을 설명하기 위한 타이밍 도이다.
도 8은 도 1에 도시된 CMOS 이미지 센서의 작동 방법을 나타내는 플로우 차트이다.
도 9는 도 1에 도시된 CMOS 이미지 센서의 작동 방법을 나타내는 플로우 차트이다.
도 10은 도 1에 도시된 CMOS 이미지 센서를 포함하는 이미지 처리 장치의 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 이미지 처리 장치의 개략적인 블록도이다.
도 1을 참조하면, 이미지 처리 장치(1000)는 휴대용 전자 장치, 예컨대 디지털 카메라, 캠코더, 이동 전화기, 스마트폰(smart phone), 태블릿 PC(tablet personal computer), PDA(personal digital assistant), 모바일 인터넷 장치 (mobile internet device(MID)), 웨어러블 컴퓨터(wearable computer), 사물 인터넷 장치(internet of things(IoT) device), 또는 만물 인터넷(internet of everything(IoE)) 장치로 구현될 수 있다.
이미지 처리 장치(1000)는 CMOS 이미지 센서(또는 CMOS 이미지 센서 칩; 100), 디스플레이(300), 디지털 신호 프로세서(400), 및 광학 렌즈(600)를 포함한다.
CMOS 이미지 센서(100)는 광학 렌즈(600)를 통해 입사된 피사체(500)에 대한 이미지 데이터(IDATA)를 생성한다.
CMOS 이미지 센서(100)는 픽셀 어레이(pixel array; 110), 로우 드라이버 (row driver; 120), CDS 블록(correlated double sampling(CDS); 130), ADC 블록 (analog-digtal converter block; 150), 타이밍 생성기(timing generator or timing controller; 200), 램프 신호 생성기(210), 버퍼(buffer; 220), 및 제어 레지스터 블록(control register block; 230)을 포함한다.
CMOS 이미지 센서(100)는, 디지털 신호 프로세서(digital signal processor(DSP); 400)의 제어에 따라, 광학 렌즈(600)를 통해 촬영된(또는 입사된) 피사체(500)를 감지하고, 감지의 결과에 상응하는 이미지 데이터(IDATA)를 생성한다.
DSP(400)는 CMOS 이미지 센서(100)로부터 출력된 이미지 데이터(IDATA)에 상응하는 이미지 신호들(또는 디스플레이 데이터)을 디스플레이(300)로 출력할 수 있다.
DSP(400)는 카메라 컨트롤러(410), 이미지 신호 프로세서(image signal processor(ISP); 420), 및 인터페이스(interface(I/F); 430)를 포함한다.
카메라 컨트롤러(410)는 제어 레지스터 블록(230)의 동작을 제어한다. 카메라 컨트롤러(410)는 프로토콜, 예컨대 I2C(inter-integrated circuit)를 이용하여 CMOS 이미지 센서(100), 예컨대, 제어 레지스터 블록(230)의 동작을 제어할 수 있으나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제어 레지스터 블록(230)은 ADC 블록(150), 타이밍 생성기(200), 및 버퍼 (220)의 동작을 제어할 수 있는 제어 비트들을 저장할 수 있다.
ISP(420)는 버퍼(220)로부터 출력된 이미지 데이터(IDATA)를 수신하고, 수신된 이미지 데이터(IDATA)를 사람이 보기 좋도록 가공(또는 처리)하고, 가공(또는 처리)된 이미지 신호들을 I/F(430)를 통해 디스플레이(300)로 출력한다.
도 1에서는 ISP(420)가 DSP(400) 내부에 위치하는 것으로 도시하였으나, 실시 예에 따라 ISP(420)는 CMOS 이미지 센서(100)의 내부에 위치할 수 있다. 또한 CMOS 이미지 센서(100)와 ISP(420)는 하나의 패키지, 예컨대 MCP(multi-chip package) 또는 패키지 온 패키지(package on package(PoP))로 구현될 수 있다.
도 2는 도 1에 도시된 CMOS 이미지 센서의 구체적인 블록도이다.
도 1과 도 2를 참조하면, 픽셀 어레이(110)는 매트릭스 형태로 배열된 복수의 픽셀들(10)을 포함한다. 복수의 픽셀들(10) 각각은 광 감지 소자(또는 광전 변환 소자)와, 상기 광 감지 소자에 의해 생성된 전하들에 상응하는 픽셀 신호를 출력하는 리드아웃(readout) 회로를 포함한다.
예컨대, 상기 광 감지 소자는 포토다이오드(photodiode), 포토 게이트, 또는 핀드 포토 다이오드(pinned photo diode)로 구현될 수 있다.
로우 드라이버(120)는 복수의 픽셀들(10) 각각의 동작을 제어할 수 있다.
예컨대, 로우 드라이버(120)는 픽셀 어레이(110)에 구현된 픽셀들(10)을 행 단위(in units of rows)로 구동할 수 있다. 예컨대, 로우 드라이버(120)는 복수의 행들 각각에 포함된 복수의 픽셀들(10)의 작동을 제어할 수 있는 제어 신호들을 생성할 수 있다.
상기 제어 신호들에 따라, 복수의 픽셀들(10) 각각으로부터 출력된 픽셀 신호는 CDS 블록(130)으로 전송된다.
타이밍 생성기(200)는 로우 드라이버(120), CDS 블록(130), 카운터 블록 (180), 램프 신호 생성기(210) 중에서 적어도 하나의 동작을 제어하기 위해 적어도 하나의 제어 신호를 생성할 수 있다.
CDS 블록(130)은 복수의 CDS 회로들(131)을 포함한다.
복수의 CDS 회로들(131) 각각은, 타이밍 생성기(200)로부터 출력된 적어도 하나의 스위치 신호에 응답하여, 복수의 픽셀들(10) 각각으로부터 출력된 픽셀 신호에 대해 상관 이중 샘플링(correlated double sampling(CDS))을 수행하고, 복수의 커패시터들에 CDS된 픽셀 신호를 저장한다.
ADC 블록(150)은 비교 블록(160), 제어 블록(170), 카운터 블록(180), 및 메모리 블록(190)을 포함한다. 도 2에서는 설명의 편의를 위해, ADC 블록(150)이 제어 블록(170), 카운터 블록(180), 및 메모리 블록(190)을 포함하는 것으로 도시되어 있으나, 실시 예들에 따라 제어 블록(170), 카운터 블록(180), 및 메모리 블록 (190) 중에서 적어도 하나는 ADC 블록(150)의 외부에 구현될 수 있다. 또한, 메모리 블록(190)과 버퍼(220)가 서로 다른 구성 요소(element)로서 도시되어 있으나 실시 예에 따라 버퍼(220)는 메모리 블록(190)을 포함할 수 있다.
비교 블록(160)은 복수의 서브 비교 블록들(161)을 포함한다.
복수의 서브 비교 블록들(161) 각각은, 도 7에 도시된 바와 같이 램프 신호 생성기(210)로부터 출력된 램프 신호(Vramp)와 픽셀(10)로부터 출력된 리셋 신호 (Vrst)를 비교하여 제1비교 신호(CDSout1)를 출력하고, 램프 신호(Vramp)와 이미지 신호(Vim)를 비교하여 제2비교 신호(CDSout2)를 출력한다.
즉, 복수의 서브 비교 블록들(161) 각각은 램프 신호(Vramp)의 제1부분과 리셋 신호(Vrst)를 비교하여 제1비교 신호(CDSout1)를 출력한 후 램프 신호(Vramp)의 제2부분과 이미지 신호(Vim)를 비교하여 제2비교 신호(CDSout2)를 출력한다. 이때, 상기 제1부분과 상기 제2부분은 동일한 기울기를 갖고 서로 연속적이다.
제어 블록(170)은 복수의 제어 회로들(171)을 포함한다.
복수의 제어 회로들(171) 각각은, 도 7에 도시된 바와 같이 제1비교 신호 (CDSout1)의 상태 천이에 기초하여 생성된 제어 신호들(CS)을 서브 비교 블록들 (161) 각각으로 출력할 수 있다.
카운터 블록(180)은 복수의 카운터들(181)을 포함한다.
복수의 카운터들(181) 각각은, 도 7에 도시된 바와 같이 클락 신호(CLK)를 이용하여, 복수의 제어 회로들(171) 각각으로부터 출력된 출력 신호(Vout)의 상태 천이 시간을 카운트하고 카운트 신호(Dout)를 출력한다.
메모리 블록(190)은 복수의 메모리들(191)을 포함한다.
복수의 메모리들(191) 각각은 복수의 카운터들(181) 각각으로부터 출력된 카운트 신호(Dout)를 수신하여 저장한다. 예컨대, 이미지 데이터(IDATA)는 복수의 메모리들(171) 각각으로부터 출력된 카운트 신호(Dout)에 대응될 수 있다. 예컨대, 카운트 신호(Dout)는 복수의 비트들로 나타낼 수 있다.
램프 신호 생성기(210)는 도 7에 도시된 바와 같이 한 방향만 램핑하는 램프 신호(Vramp)를 CDS 블록(160)으로 출력한다. 종래의 싱글-슬로프(single-slope) 아날로그-디지털 변환 방법에서, 램프 신호(Vramp)는 기준 레벨로부터 리셋 신호 (Vrst)와 비교되기 위해 램핑하고, 상기 기준 레벨로 상승하고, 이미지 신호(Vim)와 비교되기 위해 상기 기준 레벨로부터 다시 램핑한다. 그러나, 본 발명의 램프 신호(Vramp)는 도 7에 도시된 바와 같이 한 방향만 램핑한다.
도 3은 도 1에 도시된 CMOS 이미지 센서의 일부분을 나타낸다.
도 3에서는 설명의 편의를 위해, 하나의 컬럼(column)을 통해 출력된 픽셀 신호(Vpix)를 처리하는 이미지 센서(100)의 일부분(100-1)이 도시된다.
일부분(100-1)은 CDS 회로(131), 서브 비교 블록(161), 제어 회로(171), 및 카운터(181)를 포함한다.
CDS 회로(131)는 제1CDS 회로(135)와 제2CDS 회로(140)를 포함한다.
제1CDS 회로(135)는 픽셀(10)로부터 출력된 픽셀 신호(Vpix), 즉 리셋 신호 (Vrst)에 대한 샘플링(예컨대, 상관 이중 샘플링)을 수행할 수 있다.
제1CDS 회로(135)는 제1스위치(132), 제1커패시터(C1), 및 제2커패시터(C2)를 포함한다. 도 7에 도시된 타이밍 도를 참조하면, 제1스위치(132)는 제1스위치 신호(S1)에 응답하여 스위치된다.
제1스위치(132)는 픽셀(10)로부터 출력된 픽셀 신호(Vpix), 즉 리셋 신호 (Vrst)를 제1커패시터(C1)와 제2커패시터(C2)로 전송할 수 있다. 제1커패시터(C1)은 제1스위치(132)와 접지 사이에 접속될 수 있고, 제2커패시터(C2)는 제1스위치(132)와 서브 비교 블록(161)의 제1입력 단자 사이에 접속될 수 있다. 제1커패시터(C1)와 제2커패시터(C2)는 픽셀(10)로부터 출력된 리셋 신호(Vrst)를 샘플링하기 위해 사용된다.
제2CDS 회로(140)는 픽셀(10)로부터 출력된 픽셀 신호(Vpix), 예컨대 이미지 신호(Vim)에 대한 샘플링(예컨대, 상관 이중 샘플링)을 수행할 수 있다.
제2CDS 회로(140)는 제2스위치(133), 제3커패시터(C3), 및 제4커패시터(C4)를 포함한다. 도 7에 도시된 타이밍 도를 참조하면, 제2스위치(133)는 제2스위치 신호(S2)에 응답하여 스위치된다.
제2스위치(133)는 픽셀(10)로부터 출력된 픽셀 신호(Vpix), 즉 이미지 신호 (Vim)를 제3커패시터(C3)와 제4커패시터(C4)로 전송할 수 있다. 제3커패시터(C3)은 제2스위치(133)와 접지 사이에 접속될 수 있고, 제4커패시터(C2)는 제2스위치(133)와 서브 비교 블록(161)의 제2입력 단자 사이에 접속될 수 있다. 제3커패시터(C3)와 제4커패시터(C4)는 픽셀(10)로부터 출력된 이미지 신호(Vim)를 샘플링하기 위해 사용된다.
서브 비교 블록(161)은 비교 회로(164), 제3스위치(162), 및 제4스위치(163)를 포함한다. 도 7에 도시된 타이밍 도를 참조하면, 제3스위치(162)는 제3스위치 신호(S3)에 응답하여 스위치되고, 제4스위치(163)는 제4스위치 신호(S4)에 응답하여 스위치된다. 각 스위치 신호(S1-S4)는 타이밍 생성기(200)로부터 출력될 수 있다.
서브 비교 블록(161)은, 제3스위치(162)와 제4스위치(163)를 이용하여, 비교 회로(164)를 리셋(reset)할 수 있다. 비교 회로(164)의 리셋에 대해서는 도 4를 참조하여 자세히 설명될 것이다.
비교 회로(164)는 제1CDS 회로(135)로부터 출력된 리셋 신호(Vrst), 제2CDS 회로(140)로부터 출력된 이미지 신호(Vim), 신호 생성기(210)로부터 출력된 램프 신호(Vramp)를 수신한다. 비교 회로(164)는 도 7에 도시된 바와 같이 리셋 신호 (Vrst)와 램프 신호(Vramp)를 비교하여 제1비교 신호(CDSout1)를 출력하고, 이미지 신호(Vim)와 램프 신호 (Vramp)를 비교하여 제2비교 신호(CDSout2)를 출력한다.
제어 회로(171)는 제1비교 신호(CDSout1)의 상태 천이에 기초하여 제어 신호들(CS)을 비교 회로(164)로 출력할 수 있다. 또한, 제어 회로(171)는, 제1비교 신호(CDSout1)의 상태 천이와 제2비교 신호(CDSout2)의 상태 천이에 기초하여, 출력 신호(Vout)를 카운터(181)로 출력한다.
카운터(181)는, 클락 신호(CLK)를 이용하여, 출력 신호(Vout)의 레벨 천이 시간(또는 시점)을 디지털 신호(Dout)로 변환하고 디지털 신호(Dout)를 출력한다. 예컨대, 카운터(181)는 제1비교 신호(CDSout1)의 상태 천이에 기초하여 카운트 동작을 시작하고, 제2비교 신호(CDSout2)의 상태 천이에 기초하여 상기 카운트 동작을 중지한다.
도 4는 도 3에 도시된 비교 회로에 포함된 스위치 회로의 제3배열을 설명하기 위한 개념도이다.
도 3과 도 4를 참조하면, 비교 회로(164a)는 스위치 회로(165a)와 비교기 (167)를 포함하고, 스위치 회로(165a)는 제5스위치(166-1), 제6스위치(166-2), 제7스위치(166-3), 및 제8스위치(166-4)를 포함한다.
제5스위치(166-1), 제6스위치(166-2), 제7스위치(166-3), 및 제8스위치(166-4) 각각은 제어 회로(171)로부터 출력된 제어 신호들(CS), 예컨대, 제1스위치 제어 신호(SW1), 제2스위치 제어 신호(SW2), 제3스위치 제어 신호(SW3), 및 제4스위치 제어 신호(SW4) 각각에 응답하여 작동한다.
비교기(167)는 제1비교기(168-1)와 제2비교기(168-2)를 포함한다.
제1비교기(168-1)는, 제1트랜지스터 쌍(M1과 M2)과 바이어스 전압(VB)을 수신하는 제5트랜지스터(M5)를 이용하여, 스위치 회로(165a)로부터 전송된 리셋 신호 (Vrst)와 램프 신호(Vramp)를 비교하고 비교의 결과에 따라 비교 신호(CDSout), 즉 제1비교 신호(CDSout1)를 제어 회로(171)로 출력한다.
제2비교기(168-2)는, 제2트랜지스터 쌍(M3과 M4)과 바이어스 전압(VB)을 수신하는 제6트랜지스터(M6)를 이용하여, 스위치 회로(165a)로부터 전송된 이미지 신호(Vim)와 램프 신호(Vramp)를 비교하고 비교의 결과에 따라 비교 신호(CDSout), 즉 제2비교 신호(CDSout2)를 제어 회로(171)로 출력할 수 있다.
비교기(167)는 제1트랜지스터 쌍(M1과 M2)과 제2트랜지스터 쌍(M3와 M4)을 포함하는 길버트 셀(Gilbert cell)로 구현될 수 있다.
예컨대, 비교기(167)는 싱글-슬로프 아날로그-디지털 변환기일 수 있다.
도 4와 도 7을 참조하면, 시점들(t1과 t2)에 의해 비교기(167)의 오프셋 (offset) 제거를 위한 초기화 구간(또는 초기화 페이즈(Initialize Phase(IP)))이 정의되고, 시점들(t7과 t8)에 의해 리셋 신호(Vrst)와 램프 신호(Vramp)의 제1비교 구간(또는 리셋 페이즈(RESET PHASE))이 정의되고, 시점들(t8과 t10)에 의해 이미지 신호(Vim)와 램프 신호(Vramp)의 제2비교 구간(또는 이미지 페이즈(IMAGE PHASE))이 정의된다. 즉, 비교기(167)는 초기화 페이즈(IP), 리셋 페이즈(RESET PHASE), 및 이미지 페이즈(IMAGE PHASE)에서 연속적으로 작동한다.
초기화 페이즈(IP)에서, 제5스위치(166-1)와 제8스위치(166-4)가 턴-온 되면, 비교기(167)는 리셋 신호(Vrst)와 램프 신호(Vramp)의 제1비교, 및 이미지 신호(Vim)와 램프 신호(Vramp)의 제2비교를 동시에 수행할 수 있다.
제5스위치(166-1)와 제8스위치(166-4)가 턴-온되고, 제6스위치(166-2)와 제7스위치(166-3)가 턴-오프될 때, 스위치 회로(165a)는 제3배열(arrangement)로 정의된다.
도 5는 도 3에 도시된 비교 회로에 포함된 스위치 회로의 제1배열을 설명하기 위한 개념도이다.
도 3과 도 5를 참조하면, 비교 회로(164b)는 스위치 회로(165b)와 비교기 (167)를 포함하고, 스위치 회로(165b)는 제5스위치(166-1), 제6스위치(166-2), 제7스위치(166-3), 및 제8스위치(166-4)를 포함한다.
도 7에 도시된 바와 같이 리셋 페이즈(RESET PHASE)에서, 제5스위치(166-1)와 제7스위치(166-3)가 턴-온 되면, 제1비교기(168-1)는 리셋 신호(Vrst)와 램프 신호(Vramp)를 비교하고, 비교의 결과에 따라 비교 신호(CDSout), 즉 제1비교 신호(CDSout1)를 출력한다. 이때, 제7스위치(166-3)가 턴-온되고 제8스위치(166-4)가 턴-오프되므로, 리셋 페이즈(RESET PHASE)에서 제2비교기(168-2)의 트랜지스터 쌍(M3과 M4)로 이미지 신호 (Vim)가 공급된다. 따라서, 제2비교기(168-2)는 램프 신호(Vramp)와 이미지 신호 (Vim)에 대한 비교 작동을 수행할 수 없다.
제5스위치(166-1)와 제7스위치(166-3)가 턴-온되고, 제6스위치(166-2)와 제8스위치(166-4)가 턴-오프될 때, 스위치 회로(165b)는 제1배열로 정의된다.
도 6은 도 3에 도시된 비교 회로에 포함된 스위치 회로의 제2배열을 설명하기 위한 개념도이다.
도 3과 도 6을 참조하면, 비교 회로(164c)는 스위치 회로(165c)와 비교기 (167)를 포함하고, 스위치 회로(165c)는 제5스위치(166-1), 제6스위치(166-2), 제7스위치(166-3), 및 제8스위치(166-4)를 포함한다.
도 7에 도시된 바와 같이 이미지 페이즈(IMAGE PHASE)에서, 제6스위치(166-2)와 제8스위치(166-4)가 턴-온 되면, 이미지 페이즈(IMAGE PHASE)에서 제1비교기 (168-1)의 트랜지스터 쌍(M1과 M1)으로 리셋 신호(Vrst)가 공급된다. 따라서, 제1비교기(168-1)는 램프 신호(Vramp)와 리셋 신호(Vrst)에 대한 비교 작동을 수행할 수 없다.
제2비교기(168-2)는 리셋 신호(Vrst)와 램프 신호(Vramp)를 비교하고, 비교 결과에 따라 비교 신호(CDSout), 즉 제2비교 신호(CDSout2)를 출력한다.
제6스위치(166-2)와 제8스위치(166-4)가 턴-온되고, 제5스위치(166-1)와 제7스위치(166-3)가 턴-오프될 때, 스위치 회로(165c)는 제2배열로 정의된다.
각 스위치 회로(165a, 165b, 및 165c)의 구조는 실질적으로 동일하나, 각 스위치 회로(165a, 165b, 및 165c)는 제어 신호들(CS)에 포함된 스위치 제어 신호들 (SW1, SW2, SW3, 및 SW4) 각각에 따라 서로 다른 배열로 구현될 수 있다.
도 7은 도 3에 도시된 비교 회로의 작동을 설명하기 위한 타이밍 도이다.
도 1부터 도 7을 참조하면, 초기화 페이즈(IP)에서, 제3스위치(162)와 제4스위치(163)는 제3스위치 신호(S3)와 제4스위치 신호(S4)에 응답하여 턴-온 되고, 제1스위치 제어 신호(SW1)와 제4스위치 제어 신호(SW4)에 응답하여 비교 회로(164)는 리셋된다. 즉, 비교 회로(164a)의 스위치 회로(165a)는 도 4에 도시된 바와 같이 제3배열로 배열된다.
시점(t3)에서 제1스위치(132)가 활성화된 제1스위치 신호(S1)에 응답하여 턴-온 되면, 제1CDS 회로(135)는 픽셀(10)로부터 출력된 픽셀 신호(Vpix), 즉 리셋 신호(Vrst)에 대해 CDS를 수행한다. 이때, 비교 회로(164b)의 스위치 회로(165b)는, 제1스위치 제어 신호(SW1)와 제3스위치 제어 신호(SW3)에 응답하여, 도 4의 제3배열로부터 도 5의 제1배열로 변경된다.
시점(t5)에서 제2스위치(133)가 활성화된 제2스위치 신호(S2)에 응답하여 턴-온되면, 제2CDS 회로(140)는 픽셀(10)로부터 출력된 픽셀 신호(Vpix), 이미지 신호(Vim)에 대해 CDS를 수행한다.
즉, 시점(t3)부터 시점(t6)까지, CDS 회로(131)는 리셋 신호(Vrst)에 대해 CDS를 수행하고 이미지 신호(Vim)에 대해 CDS를 수행한다.
리셋 페이즈(RESET PHASE)에서, 스위치 회로(165b)는 도 5에 도시된 바와 같이 제2배열을 유지하므로, 제1비교기(168-1)는 리셋 신호(Vrst)와 램프 신호 (Vramp)를 비교한다. 리셋 신호(Vrst)의 레벨과 램프 신호(Vramp)의 레벨이 같아질 때, 비교기(167)는 비교 신호(CDSout), 즉 제1비교 신호(CDSout1)를 출력한다.
제어 회로(171)는 제1비교 신호(CDSout1)의 상태 천이에 기초하여 제어 신호들(CS), 예컨대 스위치 제어 신호들(SW1-SW4) 각각의 레벨을 결정하고 결정의 결과에 따라 생성된 제어 신호들(CS), 예컨대 스위치 제어 신호들(SW1-SW4)을 스위치 회로(165 또는 165b)로 전송한다.
예컨대, 제어 회로(171)는 클락 신호(CLK)의 한 주기 이내에 제어 신호들(CS)을 출력할 수 있다.
시점(t9)에서 각 스위치 제어 신호(SW1과 SW3)는 비활성화되고 각 스위치 제어 신호(SW2와 SW4)는 활성화된다. 따라서, 비교 회로(164)의 스위치 회로의 배열은 도 5에 도시된 제1배열로부터 도 6에 도시된 제2배열로 변경된다.
이미지 페이즈(IMAGE PHASE)에서, 비교 회로(164c)의 제2비교기(168-2)는 이미지 신호(Vim)와 램프 신호(Vramp)를 비교한다. 이미지 신호(Vim)의 레벨과 램프 신호(Vramp)의 레벨이 같아질 때, 비교기(167)는 비교 신호(CDSout), 즉 제2비교 신호(CDSout2)를 출력한다.
제어 회로(171)는, 제1비교 신호(CDSout1)의 상태와 제2비교 신호(CDSout2)의 상태 천이에 기초하여, 출력 신호(Vout)를 카운터(181)로 출력한다.
카운터(181)는, 클락 신호(CLK)를 이용하여, 출력 신호(Vout)의 레벨이 천이하는 시간(또는 시점)을 디지털 신호(Dout)로 변환하고 디지털 신호(Dout)를 출력한다. 예컨대, 제1비교 신호(CDSout1)의 상태 천이에 기초하여 카운트 동작이 시작되고, 제2비교 신호(CDSout2)의 상태 천이에 기초하여 상기 카운트 동작이 중지된다.
도 8은 도 1에 도시된 CMOS 이미지 센서의 작동 방법을 나타내는 플로우 차트이다. 도 1부터 도 8을 참조하면, 램프 신호 생성기(210)는 도 7에 도시된 바와 같이 한 방향으로 램핑하는 하나의 램프 신호(Vramp)를 생성한다(S110).
도 4에 도시된 바와 같이 초기화 페이즈(IPhase)에서, 제1비교기(168-1)는 리셋 신호(Vrst)와 램프 신호(Vramp)를 비교하고, 동시에 제2비교기(168-2)는 이미지 신호(Vim)와 램프 신호(Vramp)를 비교한다(S120).
도 5에 도시된 바와 같이 리셋 페이즈(Reset Phase)에서, 제1비교기(168-1)는 스위치 회로(165b)의 제1배열에 따라 리셋 신호(Vrst)와 램프 신호(Vramp)를 비교하고, 제1비교 신호(CDSout1)를 출력한다(S130).
도 6에 도시된 바와 같이 이미지 페이즈(Image Phase)에서, 제2비교기(168-2)는 스위치 회로(165b)의 제2배열에 따라 이미지 신호(Vim)와 램프 신호(Vramp)를 비교하고, 제2비교 신호(CDSout2)를 출력한다(S140).
카운터(181)는 출력 신호(Vout)에 상응하는 제1비교 신호(CDSout1)의 상태 천이에 기초하여 카운트 동작을 시작하고, 출력 신호(Vout)에 상응하는 제2비교 신호(CDSout2)의 상태 천이에 기초하여 카운트 동작을 중지한다(S150).
도 7에 도시된 바와 같이, 제어 회로(171)는 제1비교 신호(CDSout1)가 로우 레벨로부터 하이 레벨로 활성화될 때 활성화되는 출력 신호(Vout)를 출력하고 제2비교 신호(CDSout2)가 로우 레벨로부터 하이 레벨로 활성화될 때 비활성화되는 출력 신호(Vout)를 출력할 수 있다. 따라서, 카운터(181)는 출력 신호(Vout)가 활성화될 때 카운트 동작을 시작할 수 있고, 출력 신호(Vout)가 비활성화될 때 카운트 동작을 중지할 수 있다.
도 9는 도 1에 도시된 CMOS 이미지 센서의 작동 방법을 나타내는 플로우 차트이다. 도 1부터 도 9를 참조하면, 제1CDS 회로(135)는 픽셀(10)로부터 출력된 픽셀 신호(Vpix), 즉 리셋 신호(Vrst)에 대해 CDS를 수행한다(S210).
제2CDS 회로(140)는 픽셀(10)로부터 출력된 픽셀 신호(Vpix), 즉 이미지 신호(Vim)에 대해 CDS를 수행한다(S220). 비교기(167)는 CDS된 리셋 신호와 CDS된 이미지 신호를 동시에 비교한다(S230).
도 10은 도 1에 도시된 CMOS 이미지 센서를 포함하는 이미지 처리 장치의 블록도이다. 도 1부터 도 10을 참조하면, 이미지 처리 장치(900)는 MIPI(mobile industry processor interface)를 사용(또는 지원)할 수 있는 휴대용 전자 장치로 구현될 수 있다.
상기 휴대용 전자 장치는 랩탑 컴퓨터, PDA(personal digital assistant), PMP(portable media player), 이동 전화기, 스마트폰(smart phone), 태블릿 PC (tablet personal computer), 디지털 카메라, 모바일 인터넷 장치(mobile internet device(MID)), 또는 웨어러블 컴퓨터로 구현될 수 있다.
이미지 처리 장치(900)는 애플리케이션 프로세서(application processor (AP); 910), CMOS 이미지 센서(100), 및 디스플레이(300)를 포함한다.
AP(910)에 구현된 CSI(camera serial interface) 호스트(913)는 카메라 시리얼 인터페이스(CSI)를 통하여 CMOS 이미지 센서(100)의 CSI 장치(101)와 시리얼 통신할 수 있다. 실시 예에 따라, CSI 호스트(913)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(101)에는 시리얼라이저(SER)가 구현될 수 있다.
CMOS 이미지 센서(100)는 도 1부터 도 9를 참조하여 설명된 CMOS 이미지 센서(100)를 의미할 수 있다.
AP(910)에 구현된 DSI(display serial interface(DSI)) 호스트(911)는 디스플레이 시리얼 인터페이스를 통하여 디스플레이(300)의 DSI 장치(310)와 시리얼 통신할 수 있다. 실시 예에 따라, DSI 호스트(911)에는 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(310)에는 디시리얼라이저(DES)가 구현될 수 있다. 디시리얼라이저(DES)와 시리얼라이저(SER) 각각은 전기적인 신호 또는 광학적인 신호를 처리할 수 있다.
이미지 처리 장치(900)는 AP(910)와 통신할 수 있는 RF(radio frequency) 칩 (940)을 더 포함할 수 있다. AP(910)의 PHY(physical layer; 915)와 RF 칩(940)의 PHY(941)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
이미지 처리 장치(900)는 GPS 수신기(950), DRAM(dynamic random access memory)과 같은 메모리(951), NAND 플래시 메모리와 같은 불휘발성 메모리로 구현된 데이터 저장 장치(953), 마이크(955), 또는 스피커(957)를 더 포함할 수 있다.
이미지 처리 장치(900)는 적어도 하나의 통신 프로토콜(또는 통신 표준), 예컨대, WiMAX(worldwide interoperability for microwave access; 959), WLAN (Wireless LAN; 961), UWB(ultra-wideband; 963), 또는 LTETM(long term evolution; 965) 등을 이용하여 외부 장치와 통신할 수 있다. 이미지 처리 장치(900)는 블루투스 또는 WiFi를 이용하여 외부 장치와 통신할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면, 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100; CMOS 이미지 센서 CMOS 이미지 센서 칩 110; 픽셀 어레이
120; 로우 드라이버 130; CDS 블록
150; ADC 블록 160; 비교 블록
161; 서브 비교 블록
164, 164a, 164b, 및 164c; 비교 회로
165a, 165b, 및 165c; 스위치 회로 167; 비교기
168-1; 제1비교기 168-2; 제2비교기
170; 제어 블록 171; 제어 회로 180; 카운터 블록 181; 카운터 190; 메모리 블록 191; 메모리 200; 타이밍 생성기 210; 램프 신호 생성기 900; 이미지 처리 장치
910; 애플리케이션 프로세서(AP)

Claims (10)

  1. 리셋 신호를 수신하는 제1입력 단자, 이미지 신호를 수신하는 제2입력 단자, 한 방향으로 램핑하는 하나의 램프 신호를 수신하는 제3입력 단자, 및 출력 단자를 포함하는 비교기; 및
    복수의 스위치들을 포함하는 스위치 회로를 포함하고,
    상기 비교기는,
    리셋 페이즈에서 상기 복수의 스위치들의 제1배열에 따라 상기 리셋 신호와 상기 램프 신호를 비교하고 상기 출력 단자를 통해 제1비교 신호를 출력하고, 이미지 페이즈에서 상기 복수의 스위치들의 제2배열에 따라 상기 이미지 신호와 상기 램프 신호를 비교하고 상기 출력 단자를 통해 제2비교 신호를 출력하고, 초기화 페이즈에서 상기 복수의 스위치들의 제3배열에 따라 상기 리셋 신호와 상기 램프 신호의 제1비교와 상기 이미지 신호와 상기 램프 신호의 제2비교를 동시에 수행하는 이미지 센서.
  2. 제1항에 있어서,
    상기 제1비교 신호의 상태 천이에 기초하여 상기 제1배열을 상기 제2배열로 변경하기 위한 제어 신호들을 상기 스위치 회로로 출력하는 제어 회로를 더 포함하는 이미지 센서.
  3. 제2항에 있어서,
    상기 제어 회로는 클락 신호의 한 주기 이내에 상기 제어 신호들을 출력하는 이미지 센서.
  4. 제1항에 있어서,
    상기 제1비교 신호의 상태 천이에 기초하여 카운트 동작을 시작하고 상기 제2비교 신호의 상태 천이에 기초하여 상기 카운트 동작을 중지하는 카운터를 더 포함하는 이미지 센서.
  5. 제1항에 있어서,
    상기 비교기는 상기 램프 신호를 이용하여 상기 리셋 페이즈와 상기 이미지 페이즈를 연속적으로 수행하는 이미지 센서.
  6. 삭제
  7. 이미지 센서; 및
    카메라 시리얼 인터페이스(camera serial interface(CSI))를 통해 상기 이미지 센서의 작동을 제어할 수 있는 애플리케이션 프로세서를 포함하고,
    상기 이미지 센서는,
    리셋 신호를 수신하는 제1입력 단자, 이미지 신호를 수신하는 제2입력 단자, 한 방향으로 램핑하는 램프 신호를 수신하는 제3입력 단자, 및 출력 단자를 포함하는 비교기; 및
    복수의 스위치들을 포함하는 스위치 회로를 포함하고,
    상기 비교기는,
    리셋 페이즈에서 상기 복수의 스위치들의 제1배열에 따라 상기 리셋 신호와 상기 램프 신호를 비교하고 상기 출력 단자를 통해 제1비교 신호를 출력하고, 이미지 페이즈에서 상기 복수의 스위치들의 제2배열에 따라 상기 이미지 신호와 상기 램프 신호를 비교하고 상기 출력 단자를 통해 제2비교 신호를 출력하고, 초기화 페이즈에서 상기 복수의 스위치들의 제3배열에 따라 상기 리셋 신호와 상기 램프 신호의 제1비교와 상기 이미지 신호와 상기 램프 신호의 제2비교를 동시에 수행하는 이미지 처리 장치.
  8. 제7항에 있어서,
    상기 제1비교 신호의 상태 천이에 기초하여 상기 제1배열을 상기 제2배열로 변경하기 위한 제어 신호들을 상기 스위치 회로로 출력하는 제어 회로를 더 포함하는 이미지 처리 장치.
  9. 제8항에 있어서,
    상기 제어 회로는 클락 신호의 한 주기 이내에 상기 제어 신호들을 출력하는 이미지 처리 장치.
  10. 제7항에 있어서,
    상기 제1비교 신호의 상태 천이에 기초하여 카운트 동작을 시작하고 상기 제2비교 신호의 상태 천이에 기초하여 상기 카운트 동작을 중지하는 카운터를 더 포함하는 이미지 처리 장치.


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