JP5893550B2 - 撮像装置及び撮像システム - Google Patents

Description

本発明は、撮像装置及び撮像システムに関する。

イメージセンサ素子内で、画素信号に異なるゲイン処理を行い、ＡＤ（アナログデジタル）変換後、メモリからその信号を読み出してゲイン補正し、そのＡＤデータを信号レベルによって選択することで、ダイナミックレンジを拡大する技術が公開されている。その技術には、特許文献１がある。

また、現在の素子内ＡＤ変換技術では比較器のリセットノイズのＡＤデータを、同じ分解能の画素信号のＡＤデータから差分処理するのが一般的である。

特開２００８−１２４８４２号公報

リセットノイズのＡＤデータには、比較器のリセットノイズに起因するＡＤ変換精度上の課題がある。特許文献１では、異なるゲイン信号のＡＤ変換器でのリセットノイズの補正については述べられていない。

本発明の目的は、ノイズを低減することができる撮像装置及び撮像システムを提供することである。

本発明の撮像装置は、光電変換により電荷を生成する光電変換素子と、前記電荷が転送されるフローティングディフュージョン部と、前記フローティングディフュージョン部の電位に基づく信号を出力する増幅トランジスタとを有する画素と、前記画素から出力された信号を所定のゲインで増幅する増幅回路と、ＡＤ変換部と、補正部と、を有し、リセットされた前記フローティングディフュージョン部の電位に基づく第１の信号を前記画素が出力し、前記ＡＤ変換部は、前記増幅回路が前記第１の信号に基づいて出力する第１の出力信号と時間に対して電位が変化する参照信号とを比較することによって、前記第１の出力信号をＡＤ変換した第１のデジタル値を出力し、前記電荷が転送された前記フローティングディフュージョン部の電位に基づく第２の信号を前記画素が出力し、前記増幅回路が前記第２の信号に基づいて出力する第２の出力信号が基準信号より大きい場合には前記増幅回路のゲインを第１のゲインに設定し、前記第２の出力信号が基準信号より小さい場合には前記増幅回路のゲインを、前記第１のゲインより大きい第２のゲインに設定し、さらに、前記増幅回路のゲインを前記第１のゲイン又は前記第２のゲインに設定後、前記第２の信号に基づいて前記増幅回路が出力する第３の出力信号と時間に対して変化する参照信号とを比較することによって前記第３の出力信号をＡＤ変換した第２のデジタル値を出力し、前記補正部は、前記第１のデジタル値と前記第２のデジタル値のＡＤ変換の分解能が異なる場合には、前記分解能の違いを低減するように、前記第１のデジタル値と前記第２のデジタル値の少なくとも一方の補正を行うことを特徴とする。

ノイズを低減することができる。

本発明の第１の実施形態による撮像素子の構成図である。 画素の構成例を示す図である。 画素信号に含まれるノイズと、また信号レベルと基準電圧との比較方法についての説明図である。 ＡＤ変換部のブロック図である。 図４のＡＤ変換部のタイミング図である。 カウンタのビットシフトの説明図である。 本発明の第２の実施形態の増幅回路のブロック図である。 撮像素子のタイミング図である。 本発明の第３の実施形態のＡＤ変換部のブロック図である。 図９のＡＤ変換部のタイミング図である。 画素信号の説明図である。 カウンタのビットシフトの説明図である。 撮影時のアンプゲインとランプ信号の説明図である。 高感度撮影時のビット説明図である。 撮像システムの構成図である。

（第１の実施形態）
図１は、本発明の第１の実施形態による撮像素子１００の概略構成図である。１００はＣＭＯＳイメージセンサと呼称される撮像素子であり、受光した被写体像を光電変換し、その電気信号をデジタル信号として出力する。撮像素子１００は、画素部１０、垂直走査回路１５、増幅部２０、ランプ信号発生回路（参照信号発生回路）２５、比較部３０、カウンタ部４０、メモリ部５０、出力回路６０、水平走査回路６５及びタイミング発生回路（ＴＧ）７０を有する。画素部１０は、２次元行列状に配置された複数の画素１０−１を有する。画素１０−１は、光電変換により画素信号を出力する。垂直走査回路１５は、駆動パルスＸ−１，Ｘ−２，・・・を画素部１０に出力する。増幅部２０は、設定されたゲインで画素部１０の画素信号を増幅する。ランプ信号発生回路２５は、画素信号との比較信号として、時間に対して変化するランプ信号（参照信号）を生成する。比較部３０は、増幅部２０により増幅された画素信号とランプ信号とを比較する。カウンタ部４０は、比較部３０が比較結果を出力するまでカウントする。メモリ部５０は、カウンタ部４０のカウントデータを保持する。水平走査回路６５は、水平走査により、メモリ部５０からのデータを出力回路６０へ転送する。タイミング発生回路７０は、上記回路ブロックのそれぞれのタイミングを制御する。

画素部１０は複数の画素１０−１がエリア上に配置されているが、その構成例は図２を参照しながら後述する。各画素１０−１の行は垂直走査回路１５からの駆動パルスＸ−１，Ｘ−２により順次駆動され、各画素１０−１から出力された信号は垂直信号線Ｖ−１〜Ｖ−ｎを経て増幅部２０へ導かれる。増幅部２０からメモリ部５０までは垂直信号線Ｖ−１〜Ｖ−ｎ毎に各回路が設けられている。各回路は、垂直信号線Ｖ−１〜Ｖ−ｎの上下方向に分けて設けてもよい。例えば、偶数列の画素に対しては図中画素部の下方へ、奇数列の画素に対しては図中画素部の上方へ信号が伝達されるように各回路を設けても良い。増幅部２０の各増幅回路２０−１は画素１０−１からの信号を単に増幅する機能のみであっても良いし、相関二重サンプリングによるノイズ低減処理を行うＣＤＳ処理機能を有しても良い。比較部３０の入力部でＣＤＳ処理を行っても良い。

比較部３０は、複数の画素列に対応した複数の比較回路３０−１を有する。比較回路３０−１は、まず、増幅回路２０−１からのＮ信号とランプ信号発生回路２５からのランプ信号とを比較する。このＮ信号とは、増幅回路２０−１がＣＤＳ機能を有する場合には、増幅回路２０−１をリセットしたことに対応する信号であり、増幅回路２０−１がＣＤＳ機能を持たない場合には、画素１０−１をリセットしたことに対応する信号である。カウンタ部４０のカウンタ回路４０−１は、ランプ信号の傾斜開始から、比較回路３０−１でＮ信号とランプ信号との大小関係が逆転するまでを、ゲイン差を補正したカウント設定でダウンカウントする。その後、比較回路３０−１は、増幅回路２０−１からのＳ信号とランプ信号発生回路２５からの基準信号とを比較する。このＳ信号とは、増幅回路２０−１がＣＤＳ機能を有する場合には、増幅器の非リセット状態に対応する信号であり、増幅回路２０−１がＣＤＳ機能を持たない場合には、画素１０−１による光電変換に基づく信号である。比較回路３０−１は、比較結果に応じて、全画素列の増幅回路２０−１のゲインを低ゲインかあるいは高ゲインかを決定し、あるいは選択し、そのゲインでのＳ信号とランプ信号との比較を行う。カウンタ回路４０−１は、ゲイン差を補正する機能を有する。この補正方法は低ゲインに対して高ゲインを補正する方法と、高ゲインに対して低ゲインを補正する方法がある。詳細は後述する。ここでは主に前者について説明する。増幅回路２０−１のゲインが低ゲインの場合はゲイン差を補正しないでアップカウントを行い、増幅回路２０−１のゲインが高ゲインの場合はゲイン差を補正した状態でアップカウントを行う。ゲイン差を補正したカウントとは、カウンタ回路４０−１に与えられるクロック信号に対するカウント値の増減を変更してカウントを行うことである。つまり、Ｎ信号のＡＤ変換時とのゲイン差を補正しない場合には、Ｎ信号の変換時とカウント値の変動幅が同じとなり、ゲイン差を補正する場合には、Ｎ信号の変換時とはカウント値の変動幅が異なる。メモリ部５０のメモリ回路５０−１は、カウンタ回路４０−１のカウント値（デジタルデータ）を保持する。メモリ回路５０−１に保持されたデジタルデータは、水平走査回路６５からの走査パルスにより出力回路６０へ転送される。上述のカウンタ部４０は、列毎に設けたアップダウンカウンタでカウントする列カウンタ方式の動作を説明した。ただし、複数の比較回路３０−１で共通のカウンタを利用する共通カウンタ方式では、比較回路の比較結果によってカウンタ信号をラッチし、Ｎ信号のカウントデータとＳ信号のカウントデータを個別にメモリして、後段でゲイン差を補正してもよい。その後、Ｓ信号とＮ信号のカウントデータの差分処理を行う。

以上述べたように、撮像素子１００は、Ｎ信号とランプ信号との比較時にゲイン差分を補正してカウントするので、デジタルデータの量子化誤差を小さくする効果がある。また、ゲイン差を補正してカウントする機能を有するカウンタ回路４０−１を用いることで、メモリ回路５０−１を簡単にでき、メモリ回路５０−１から差分処理回路を削減できる効果がある。また、ゲイン補正機能により、少ないビット数のＡＤ変換処理を行って高ビット化しかつ高速化できる。

図２は、画素１０−１の構成例を示す回路図である。画素１０−１は、フォトダイオード１０１、転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４及び選択トランジスタ１０５を有する。フォトダイオード１０１は、光電変換により電荷を生成する光電変換素子である。転送トランジスタ１０２は、制御パルスφＴにより、フォトダイオード１０１に蓄積された電荷をフローティングディフュージョン部ＦＤへ転送する。増幅トランジスタ１０４は、フローティングディフュージョン部ＦＤ上の電荷をソースフォロア読み出しにより増幅する。リセットトランジスタ１０３は、制御パルスφＲにより、フローティングディフュージョン部ＦＤ上の電荷を電源電位でリセットする。選択トランジスタ１０５は、制御パルスφＳＥＬにより、増幅トランジスタ１０４の出力信号を垂直信号線Ｖ−１へ出力する。電流源１０６は、垂直信号線Ｖ−１に接続される。画素１０−１は、図２の構成例だけでなく、選択トランジスタ１０５を無くして、フローティングディフュージョン部ＦＤに設定する電位で画素の選択制御を行う構成、複数の光電変換素子１０１で共通の増幅トランジスタ１０４を共有する構成等であってもよい。

図３は、画素信号に含まれるノイズと、その信号レベルと基準電圧との比較方法についての説明図である。図３の横軸は画素１０−１への入射光量、縦軸はＡＤ変換に供される信号レベルを表示している。図３の実線で示したＧ１及びＧ８は増幅回路のゲインが異なる画素信号を示す。点線３０１は回路系ノイズ（電源、グランド、増幅回路、ＡＤ変換などに起因するノイズ）である。破線３０２−１はＣＤＳ後の増幅回路の入力での画素ノイズ（画素ノイズ＜増幅器の入力換算ノイズ＜回路系ノイズ）である。回路系ノイズ３０１は画素ノイズ３０２−１よりも大きく、仮に回路系ノイズ３０１を０．２ｍＶとすれば、信号レベル１Ｖと画素ノイズ０．２ｍＶの比であるＳＮ比は７４ｄＢとなる。このＳＮ比をカバーしてＡＤ変換するためには、量子化ビット誤差を考慮すると１４ビット程度の分解能が必要となる。高分解能になればなるほどカウント期間が増すために、ＡＤ変換時間が長くなり、撮像素子１００としては信号読み出しが低速となり、結局、高速撮影ができなくなる。

そこで、本実施形態では、ＡＤ変換のビット数を少なくして高速読み出しを達成する。画素信号が大きい時は、光ショットノイズが回路系ノイズより大きいので、回路系ノイズはＳＮ比への影響は小さい。そこで、例えば増幅回路２０−１のゲインを１倍とする（Ｇ１の特性）。画素信号が小さい時は、Ｇ１の入射光−出力特性では回路系ノイズが画素ノイズより大きいためにＳＮ比の支配的要因になる。従って、増幅回路２０−１のゲインを８倍とする（Ｇ８の特性）ことで回路系ノイズ３０１より画素ノイズ３０２−２が大きくなり、画素ノイズ３０２−２がＳＮ比の支配的要因となる。Ｇ１の特性を利用すれば、出力が飽和するまでの光量範囲が広い信号を得ることが出来、Ｇ８の特性を利用すれば、Ｇ１の特性よりもＳＮ比が良い信号を得ることが出来る。上述のように、入射光量、すなわち、信号レベルによって、Ｇ１の特性とＧ８の特性とのいずれかを選択する。これにより、撮像装置から得られる信号は、小信号の出力を行う画素についてはＳＮ比が良く、大信号の出力を行う画素については、小信号の出力を行う画素よりもダイナミックレンジを広くできる。

信号レベルの判定は、特性Ｇ１を利用する方法と、特性Ｇ８を利用する方法がある。図３（Ａ）は実線で示す特性Ｇ１と一点鎖線４０１で示す基準電圧ＶＲＥＦ１との比較により信号レベルを判定する場合を示している。一方、図３（Ｂ）は実線で示す特性Ｇ８と一点鎖線４０２で示す基準電圧ＶＲＥＦ２との比較により信号レベルを判定する場合を示す。

図３（Ａ）、（Ｂ）において、光量Ｌ２に相当する信号レベルを、基準電圧ＶＲＥＦ１又はＶＲＥＦ２として設定している。基準電圧よりゲイン信号が大きい場合は特性Ｇ１を利用し、基準電圧よりゲイン信号が小さいときは特性Ｇ８を利用する。

基準電圧ＶＲＥＦ２は、Ｇ８の特性に直線性がある、飽和信号より小さい値に設定することが望ましく、基準電圧ＶＲＥＦ１は基準電圧ＶＲＥＦ２を、Ｇ８の特性とＧ１の特性との間のゲイン比で割った値に設定することが望ましい。しかし、厳密な設定値である必要はない。何故ならば、大きい信号は光ショットノイズが大きいため、基準電圧が多少異なって信号が判定されても、ＳＮ比の支配的要因は変わらないからである。

入射光量がＬ１である場合を説明する。入射光量がＬ１である場合、図３（Ａ）のように、Ｇ１の特性の信号と基準電圧ＶＲＥＦ１とを用いて信号レベルの判定を行う場合を考える。Ｇ１の特性では、入射光量がＬ１である場合の信号レベルはＶ２であり、基準電圧ＶＲＥＦ１より小さい。従って、Ｇ８の特性の信号を選択する。図３（Ｂ）のように、Ｇ８の特性の信号と基準電圧ＶＲＥＦ２とを用いて信号レベルの判定を行う場合を考える。Ｇ８の特性では、入射光量がＬ１の場合の信号レベルはＶ１であり、基準電圧ＶＲＥＦ２より小さい。従って、特性Ｇ８を選択する。

入射光量Ｌ１のときに得られる信号を８倍に増幅したＧ８の特性の画素信号Ｖ１をＡＤ変換し、変換後にゲイン補正（元の信号振幅に戻す）を行い、画素信号Ｖ２のデジタルデータを得る。この結果、回路系ノイズが計算上は１／８になり、高ＳＮ比が得られる効果がある。また、画素信号レベルは特に光量Ｌ１の時に限定されるのではなく、光量Ｌ２の基準電圧より小さい範囲で同様の効果が得られる。

上述のように、ゲイン差分をゲイン補正、即ち、デジタルデータをビットシフト（ビット補正、上記例では３ビット）することで、理想的には１０ビットＡＤ変換器で１３ビット精度のＡＤ変換データが得られることになる。しかし、Ｎ信号のデジタルデータをＳ信号のデジタルデータから差分処理することを考えると、ゲインが１倍の画素信号Ｇ１のデジタルデータの最下位ビットは、Ｓ信号とＮ信号との差分処理により量子化誤差が大きくなっているので、１０ビットの精度はない。この量子化誤差を小さくするために、Ｎ信号のデジタルデータはゲイン差分を補正して、即ち、３ビット分ビットシフトすることで、Ｓ信号とＮ信号との差分処理による量子化誤差を小さくする。

上述のように、画素信号が小さい場合には、８倍の高ゲインで増幅した画素信号Ｇ８のデジタルデータを元のゲイン１倍にデータを補正して、結果的にＳＮ比を改善する方法を説明した。画素信号が大きい場合、画素信号のダイナミックレンジの拡大を優先するために、大信号を１倍の低ゲインで増幅した特性Ｇ１のデジタルデータをＧ８の特性のデジタルデータに対して上位ビットとしてゲイン差分のビットシフトを行うことを説明した。

図４は、本実施形態の比較回路３０−１の入出力回路との接続を説明するＡＤ変換部のブロック図であり、図１の実施形態と同じ機能のブロックは同一符号とし、説明は省略する。ＡＤ変換部は、光電変換されたアナログ信号を高速にデジタル信号に変換することができる。比較回路３０−１は、画素信号ＶａのＮ信号とランプ信号ＶＲＡＭＰの入力信号を、タイミング発生器７０からのパルスφｃでリセットする。

図５は、図４のＡＤ変換部のタイミング図である。以下、図４と図５を参照し、ＡＤ変換動作を説明する。図５において、期間Ｔａｄは画素１０−１から読み出された信号ＶａのＮ信号及びＳ信号のＡＤ変換を行う期間である。期間Ｔｄａｔａは、デジタルデータの転送期間である。期間Ｔａｄの中で、期間ＴｄがＮ信号のＡＤ変換期間で、そのための比較信号がランプ信号Ｎ−ＲＡＭＰである。期間ＴｊがＳ信号の信号レベル判定期間であり、そのための比較信号が基準信号ＶＲＥＦである。また、期間ＴｕがＳ信号のＡＤ変換期間で、そのための比較信号がランプ信号Ｓ−ＲＡＭＰである。

増幅回路２０−１は、図５に示す動作の初期時は１倍の第１のゲイン（図３の信号Ｇ１）に設定されており、増幅回路２０−１は出力信号Ｖａとして、Ｎ信号とＳ信号を順次出力し、容量Ｃｉを通して比較回路３０−２の入力端子へ導かれる。比較回路３０−２のもう一方の入力端子には別の容量Ｃｉを通して信号ＶＲＡＭＰが入力される。ランプ発生回路２５は、タイミング発生回路７０のパルスＣＮＴ１に制御されて、信号ＶＲＡＭＰを生成する。信号ＶＲＡＭＰは、ランプ信号Ｎ−ＲＡＭＰ、Ｓ−ＲＡＭＰ及び基準信号ＶＲＥＦを含む。また、増幅回路２０−１は、タイミング発生回路７０の信号ＣＮＴ２により制御される。

ここで、基準信号ＶＲＥＦについて説明する。基準信号ＶＲＥＲＦは、ランプ信号発生回路２５で発生させる例を示したが、別の電源回路から発生させても良い。ランプ信号発生回路２５でランプ信号が時間に対して傾斜して変化している途中で充電電流を停止することで、基準信号ＶＲＥＦを生成することができるので、回路構成を簡略化できる利点がある。基準信号ＶＲＥＦは、ランプ信号Ｓ−ＲＡＭＰに対して短い期間で発生させることができる。この期間をさらに短縮するには充電電流を大きくすれば良い。また、基準信号ＶＲＥＦは、ランプ信号Ｎ−ＲＡＭＰでＡＤ変換できる最大値より大きくする必要がある。これは、大きくすることで、小信号が必ずランプ信号Ｎ−ＲＡＭＰより大きい信号レベルの範囲内で比較処理が行われるようにするためである。具体的な数字を挙げると、図３に示した例では、Ｎ−ＲＡＭＰでＡＤ変換できる最大値を６０ｍＶとして、基準信号ＶＲＥＦを（６０＋Ｖ１１）ｍＶ程度に設定することが考えられる。

Ｎ信号のＡＤ変換期間Ｔｄにおいて、増幅回路２０−１は、出力信号ＶａとしてＮ信号を出力する。ランプ信号発生回路２５は、出力信号ＶＲＡＭＰとしてランプ信号Ｎ−ＲＡＭＰを出力する。Ｎ信号の分解能を高めるためにランプ信号Ｎ−ＲＡＭＰの傾きは、ランプ信号Ｓ−ＲＡＭＰの傾きの１/８に設定している。Ｎ信号とランプ信号Ｎ−ＲＡＭＰは比較回路３０−１で比較され、期間Ｔｒ経過後に両者の大小関係が逆転する。カウンタ回路４０−１は、その期間Ｔｒの間にダウンカウントを行う。すなわち、カウンタ回路４０−１は、ランプ信号Ｎ−ＲＡＭＰの傾斜が開始するとダウンカウントを開始し、上記の両者の大小関係が逆転するとダウンカウントを終了する。カウントされたダウンカウント値（第１のカウント値）がカウンタ回路４０−１にセットされる。

次に、信号レベル判定期間Ｔｊにおいて、増幅回路２０−１は、出力信号ＶａとしてＳ信号を出力する。ランプ信号発生回路２５は、出力信号ＶＲＡＭＰとして基準信号ＶＲＥＦを出力する。比較回路３０−１は、Ｓ信号と基準信号ＶＲＥＦを比較する。本例では、Ｓ信号が基準信号ＶＲＥＦより大きいので、比較回路３０−１は、ローレベルのゲイン切り替え信号ＨＯを増幅回路２０−１に出力する。その結果、増幅回路２０−１のゲインは１倍の第１のゲインを維持し、増幅回路２０−１は、１倍に増幅されたＳ信号（図３の信号Ｇ１）を出力信号Ｖａとして出力する。仮に、Ｓ信号が基準信号ＶＲＥＦより小さい場合には、比較回路３０−１は、ハイレベルのゲイン切り替え信号ＨＯを増幅回路２０−１に出力する。その結果、増幅回路２０−１のゲインは８倍の第２のゲインに切り替えられ、増幅回路２０−１は、８倍に増幅されたＳ信号（図３の信号Ｇ８）を出力信号Ｖａとして出力する。第２のゲイン（高ゲイン：８倍）は、第１のゲイン（低ゲイン：１倍）より大きい。

上記のゲイン設定後、Ｓ信号のＡＤ変換期間Ｔｕにおいて、増幅回路２０−１は、引き続き出力信号ＶａとしてＳ信号を出力する。ランプ信号発生回路２５は、出力信号ＶＲＡＭＰとしてランプ信号Ｓ−ＲＡＭＰを出力する。Ｓ信号とランプ信号Ｓ−ＲＡＭＰは比較回路３０−１で比較され、期間Ｔｓ経過後に両者の大小関係が逆転する。期間Ｔｄでセットされた第１のカウント値を維持したカウンタ回路４０−１は、上記のダウンカウント値に対して、その期間Ｔｓの間にアップカウントを行う。すなわち、カウンタ回路４０−１は、ランプ信号Ｓ−ＲＡＭＰの傾斜が開始するとアップカウントを開始し、上記の両者の大小関係が逆転するとアップカウントを終了する。カウントされたアップカウント値（第２のカウント値）がカウンタ回路４０−１にセットされる。この値は、この結果、第１のカウント値（第１のデジタル値）と第２のカウント値（第２のデジタル値）との差分を示すため、Ｓ信号からＮ信号を減算したことに等しいカウント値となる。カウンタ回路４０−１のダウンカウントモードとアップカウントモード機能は、図６を参照しながら後述する。

なお、図４の増幅回路２０−１で設定される低ゲインを１倍、高ゲインを８倍とする。しかし、後述の図１２で説明する撮像システムには、撮影環境に適した感度設定を行うために、増幅回路２０−１の低ゲインあるいは高ゲインを変える。増幅回路２０−１のゲインを変更しても、低ゲイン（第１のゲイン）の倍率と高ゲイン（第２のゲイン）の倍率とのゲイン比を、異なる撮影感度間で一定にすると、補正量を合わせることができる。このゲイン比は２の乗数倍に設定すると、デジタル信号の補正が容易になる。また、画像信号の同一フレーム内で低ゲイン（第１のゲイン）と高ゲイン（第２のゲイン）とのゲイン比は一定である。また、画像信号の同一水平画素行内で低ゲイン（第１のゲイン）と高ゲイン（第２のゲイン）とのゲイン比は一定である。また、ランプ信号の傾斜を変えることで感度設定を行っても良い。具体的には、ランプ信号の傾斜を小さくすることにより高分解能でＡＤ変換し、結果的に高感度にすることができる。

図６（Ａ）〜（Ｃ）は、カウンタ回路（補正部）４０−１の構成例を示す図である。カウンタ回路４０−１は、Ｎ信号とランプ信号Ｎ−ＲＡＭＰとの比較、Ｓ信号とランプ信号Ｓ−ＲＡＭＰとの比較における比較回路３０−１の出力が逆転するまでをカウントする。比較回路３０−１がＮ信号の比較を行うときにはカウンタ回路４０−１はダウンカウントする。これに対し、比較回路３０−１がＳ信号の比較を行うときにはカウンタ回路４０−１はアップカウントする。そして、メモリ部５０は、分解能比を補正したカウントデータを保持する。

図６（Ａ）は、カウンタ回路４０−１の構成例を示す図である。図６（Ｂ）及び（Ｃ）は、カウンタ回路４０−１の補正処理を含むカウント処理を説明するための図である。図６（Ｂ）は、Ｎ信号とランプ信号Ｎ−ＲＡＭＰとを比較した後、Ｓ信号が基準信号ＶＲＥＦより大きい場合であり、Ｓ信号とランプ信号Ｓ−ＲＡＭＰとを比較した時のカウントデータを示す図である。図６（Ｃ）は、Ｎ信号とランプ信号Ｎ−ＲＡＭＰとを比較した後、Ｓ信号が基準信号ＶＲＥＦより小さい場合であり、Ｓ信号とランプ信号Ｓ−ＲＡＭＰとを比較した時のカウントデータを示す図である。

カウンタ回路４０−１は、インバータ６０１、３ビットアップ／ダウンカウンタ６０２、１０ビットアップ／ダウンカウンタ６０３及びスイッチＳＷ１，ＳＷ２を有する。本構成例に示したアップ／ダウンカウンタは非同期カウンタである。カウントクロック信号ＣＬＫは、スイッチＳＷ１及びＳＷ２に入力される。インバータ６０１は、ゲイン切り替え信号ＨＯの論理反転信号を出力する。スイッチＳＷ１は、インバータ６０１の出力信号により制御される。スイッチＳＷ２は、ゲイン切り替え信号ＨＯにより制御される。カウンタクロック信号ＣＬＫは、ゲイン切り替え信号ＨＯに応じて、３ビットアップ／ダウンカウンタ６０２又は１０ビットアップ／ダウンカウンタ６０３のクロック端子のいずれかに入力される。

図６（Ｂ）では、Ｓ信号が基準信号ＶＲＥＦより大きい場合であり、増幅回路２０−１のゲインは１倍に設定される。期間Ｔｒでは、ゲイン切り替え信号ＨＯがローレベルになり、Ｎ信号の比較処理を行う。すると、スイッチＳＷ１により、カウンタクロック信号ＣＬＫは、３ビットアップ／ダウンカウンタ６０２のクロック端子に入力される。スイッチＳＷ２により、３ビットアップ／ダウンカウンタ６０２の桁上げ出力（キャリーアウト）ｃｏは、１０ビットアップ／ダウンカウンタ６０３のクロック端子に出力される。３ビットアップ／ダウンカウンタ６０２は、カウンタクロック信号ＣＬＫに同期してダウンカウントを行い、データＤ０〜Ｄ２を出力する。１０ビットアップ／ダウンカウンタ６０３は、３ビットアップ／ダウンカウンタ６０２の桁上げ出力ｃｏに同期してダウンカウントを行い、データＤ３〜Ｄ６を出力する。Ｎ信号のダウンカウント値（第１のカウント値）は、データＤ０〜Ｄ６になる。次に、期間Ｔｊでは、Ｓ信号が基準信号ＶＲＥＦより大きいため、ゲイン切り替え信号ＨＯがローレベルになり、増幅回路２０−１のゲインは１倍に設定され、増幅回路２０−１は１倍の低ゲイン信号Ｇ１を出力する。次に、期間Ｔｓでは、ゲイン切り替え信号ＨＯがローレベルであり、スイッチＳＷ１により、カウンタクロック信号ＣＬＫは、３ビットアップ／ダウンカウンタ６０２のクロック端子に入力されなくなる。スイッチＳＷ２により、カウンタクロック信号ＣＬＫは、１０ビットアップ／ダウンカウンタ６０３のクロック端子に出力される。１０ビットアップ／ダウンカウンタ６０３は、カウンタクロック信号ＣＬＫに同期して第１のカウント値までアップカウントし、そのアップカウント値（第２のカウント値）をメモリ部５０に出力する。メモリ部５０は、そのアップカウント値を３ビットシフトし、３ビットシフトした１０ビットデータＤ３〜Ｄ１２をデータＤａ３〜Ｄａ１２として保持する。また、メモリ部５０は、３ビットアップ／ダウンカウンタ６０２の出力３ビットデータＤ０〜Ｄ２をデータＤａ０〜Ｄａ２として保持する。結果的に、３ビットアップ／ダウンカウンタ６０２及び１０ビットアップ／ダウンカウンタ６０３においてＳ信号とＮ信号との差分が行われたデータがＤａ０〜Ｄａ１２になる。１３ビットデータＤａ０〜Ｄａ１２は、それぞれデータＤ０〜Ｄ１２に対応し、メモリ回路５０−１に保持される。このように、低ゲインのＳ信号のＡＤ変換データＤ３〜Ｄ１２は、低ゲインのＮ信号のデータＤ０〜Ｄ６に対して、３ビットシフトされて差分処理される。これにより、高精度の１３ビットＡＤ変換データＤａ０〜Ｄａ１２が得られる。

図６（Ｃ）では、Ｓ信号が基準信号ＶＲＥＦより小さい場合であり、増幅回路２０−１のゲインは８倍に設定される。期間Ｔｒでは、図６（Ｂ）と同様に、Ｎ信号のダウンカウントが行われる。ダウンカウント値（第１のカウント値）は、データＤ０〜Ｄ６になる。次に、期間Ｔｊでは、Ｓ信号が基準信号ＶＲＥＦより小さいため、ゲイン切り替え信号ＨＯがハイレベルになり、増幅回路２０−１のゲインは８倍に設定され、増幅回路２０−１は８倍の高ゲイン信号Ｇ８を出力する。次に、期間Ｔｓでは、ゲイン切り替え信号ＨＯがハイレベルであるため、スイッチＳＷ１により、カウンタクロック信号ＣＬＫは、３ビットアップ／ダウンカウンタ６０２のクロック端子に入力される。スイッチＳＷ２により、３ビットアップ／ダウンカウンタ６０２の桁上げ出力（キャリーアウト）ｃｏは、１０ビットアップ／ダウンカウンタ６０３のクロック端子に出力される。３ビットアップ／ダウンカウンタ６０２は、カウンタクロック信号ＣＬＫに同期してアップカウントを行う。１０ビットアップ／ダウンカウンタ６０３は、３ビットアップ／ダウンカウンタ６０２の桁上げ出力ｃｏに同期してアップカウントを行い、１０ビットデータＤ０〜Ｄ９をメモリ部５０に出力する。ダミーデータＤ１０〜Ｄ１２は、「０」である。データＤ０〜Ｄ９はそれぞれデータＤａ０〜Ｄａ９として、ダミーデータＤ１０〜Ｄ１２はデータＤａ１０〜Ｄａ１２として、１３ビットデータＤａ０〜Ｄａ１２がメモリ部５０に保持される。結果的に、３ビットアップ／ダウンカウンタ６０２及び１０ビットアップ／ダウンカウンタ６０３においてＳ信号とＮ信号との差分が行われたデータがＤａ０〜Ｄａ９になる。ダミーデータＤ１０〜Ｄ１２は、データＤａ１０〜Ｄａ１２として追加される。１３ビットデータＤａ０〜Ｄａ１２は、メモリ回路５０−１に保持される。ダミーデータＤ１０〜Ｄ１２は、小振幅データ（高ゲインデータ）であるので上位ビットがゼロであることを意味している。

本実施形態では、以上のように、Ｓ信号のゲインにかかわらず、Ｎ信号は結果的に低ゲインの高分解能で比較処理したカウントデータを利用している。このため、低ゲイン信号の量子化ノイズの影響を小さくした高精度のデジタルデータを得ることができる。また、ＡＤ変換された１０ビットのカウントデータを３ビットシフトさせることにより、１３ビットのデジタルデータを取得できることになる。さらに、カウンタ回路４０−１でＳ信号とＮ信号との差分処理及びゲイン補正を行うので、回路が簡単になる効果がある。上述のビットシフトは、ダウンカウントモードとアップカウントモードのカウント機能を有するカウンタ回路４０−１を用いたが、カウンタ回路４０−１は先に述べたように共通カウンタ方式でも良い。

比較回路３０−１は、期間Ｔｄで、Ｎ信号とランプ信号Ｎ−ＲＡＭＰとを比較し、カウンタ回路４０−１は、Ｎ信号とランプ信号Ｎ−ＲＡＭＰとの大小関係が逆転するまでの期間Ｔｒに第１のカウント値のカウントを行う。その後、比較回路３０−１は、期間Ｔｊで、Ｓ信号と基準信号ＶＲＥＦとを比較する。そして、比較回路３０−１は、Ｓ信号が基準信号より大きいときには増幅回路２０−１のゲインを第１のゲイン（１倍）に設定し、Ｓ信号が基準信号より小さいときには増幅回路２０−１のゲインを第２のゲイン（８倍）に設定する。その後、比較回路３０−１は、期間Ｔｕで、Ｓ信号とランプ信号Ｓ−ＲＡＭＰとを比較し、Ｓ信号とランプ信号Ｓ−ＲＡＭＰとの大小関係が逆転するまでの期間Ｔｓに第２のカウント値のカウントを行う。カウンタ回路４０−１及びメモリ部５０の補正部は、Ｎ信号及びＳ信号のゲインの違いに対応する第１のカウント値及び第２のカウント値の分解能の違いを補正する。そして、メモリ部（補正部）５０は、補正した第１のカウント値及び第２のカウント値の差分データＤａ０〜Ｄａ１２を出力する。

上記では、期間Ｔｒで第１のカウント値をダウンカウントし、期間Ｔｓで第２のカウント値をアップカウントする例を説明したが、その逆でもよい。カウンタ回路４０−１は、期間Ｔｒで第１のカウント値をアップカウントし、期間Ｔｓで第２のカウント値をダウンカウントすることにより、第１のカウント値及び第２のカウント値の差分データＤａ０〜Ｄａ１２を出力するようにしてもよい。すなわち、カウンタ回路４０−１は、第１のカウント値をダウンカウント又はアップカウントし、第１のカウント値のアップダウン方向と逆方向になるように第２のカウント値をカウントする。これにより、メモリ部５０は、補正した第１のカウント値及び第２のカウント値の差分データＤａ０〜Ｄａ１２を保持することができる。

（第２の実施形態）
図７は、本発明の第２の実施形態による撮像素子内の増幅回路２０−１の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。増幅回路２０−１は、ゲイン切り替え時のオフセット変動を低減することができる回路を用いた構成例である。増幅回路２０−１の出力信号Ｖａを比較回路３０−１に入力される。パルスφｃにより比較回路３０−１の入力信号である信号Ｖａ及びＶＲＡＭを初期リセット後、ゲインを切り替えてもオフセット電位の変動が小さいので、ＡＤ変換データの変化は小さい。また、ゲインの切り替えを低ゲインから高ゲインに切り替えれば、高ゲインのＡＤ変換データはゲイン補正を行うので、その時、オフセット電位の変化分がさらに小さくなる効果がある。

次に、増幅回路２０−１の動作を説明する。増幅回路２０−１は、オペアンプ２０−２を有し、入力信号である画素１０−１のＮ信号をクランプ容量Ｃｏでクランプし、ゲイン設定（例えば１倍）に従い、増幅した信号Ｖａを比較回路３０−１へ出力する。オペアンプ２０−２は、反転入力端子及び非反転入力端子及び出力端子を有する。クランプ容量（第２の容量）Ｃｏは、オペアンプ２０−２の反転入力端子と画素１０−１との間に接続される。帰還回路は、クランプ容量Ｃｏを基準電圧ＶｒにクランプするスイッチＳＷ１と、クランプ容量Ｃｏと共に入力信号を増幅する容量Ｃ１と容量Ｃ８及びそれらを入出力端子に接続を制御するスイッチＳＷ２，ＳＷ３からなる。第１の容量Ｃ１及び第１のスイッチＳＷ２の直列接続回路と、第１の容量Ｃ８及び第１のスイッチＳＷ３の直列接続回路とは、オペアンプ２０−２の反転入力端子及び出力端子間に並列に接続される。また、帰還回路は、ゲインを切り替える時に容量の電荷を、切り替えた容量へ完全に転送し、オフセット補償を行っている。また、ゲイン切り替え時のゲイン補償のためのスイッチＳＷ４、ＳＷ５が基準電圧Ｖｒに接続されている。第２のスイッチＳＷ４は、第１の容量Ｃ１及び第１のスイッチＳＷ２の相互接続点とオペアンプ２０−２の非反転入力端子との間に接続される。第２のスイッチＳＷ５は、第１の容量Ｃ８及び第１のスイッチＳＷ３の相互接続点とオペアンプ２０−２の非反転入力端子との間に接続される。本実施形態では、容量Ｃ１、Ｃ８とＣｏの容量値は、ゲインがＣｏ／Ｃ１＝１、Ｃｏ／Ｃ８＝８になるように設定される。この場合、寄生容量は説明を簡単にするために省略している。各スイッチＳＷ１〜ＳＷ５は図面上に示した等価回路の構成である。

図７の増幅回路２０−１の駆動方法に関して、図８のタイミング図を参照しながら説明する。図５のタイミング図と同様に、期間ＴａｄがＮ信号及びＳ信号のＡＤ変換期間、期間ＴｄがＮ信号のＡＤ変換期間、期間ＴｊがＳ信号の信号レベル判定期間、期間ＴｕがＳ信号のＡＤ変換期間である。上記ＡＤ変換動作を行う前に、画素部１０からのＮ信号読み出し中に、増幅回路２０−１及び比較回路３０−１の初期設定を行う期間がＴｃである。期間Ｔｃでは、画素１０−１のパルスφＳＥＬとφＲのハイレベルにより増幅トランジスタ１０４を動作させる。それとともに、スイッチＳＷ１、ＳＷ２、ＳＷ３のオンにより増幅回路２０−１を初期状態にリセットし、パルスφｃのハイレベルにより比較回路３０−１を初期状態にリセットする。パルスφＲをローレベルにしてリセットトランジスタ１０３をオフにすることで、フローティングディフュージョン部ＦＤはフローティング状態となる。増幅回路２０−１を初期ゲイン（例えばゲイン１倍）に設定するためにスイッチＳＷ２はオン状態を保ち、スイッチＳＷ１及びＳＷ３をオフとすることで、増幅回路２０−１の出力信号Ｖａは画素のＮ信号をクランプ後の、ゲイン１倍におけるオフセット電圧となる。

次に、比較回路３０−１のリセットパルスφｃをローレベルに制御することで、比較回路３０−１は画素信号のＮ信号をクランプした電位となる。次に、期間Ｔｄにおいて、上記のように、ランプ信号Ｎ−ＲＡＭＰを用いて、Ｎ信号のＡＤ変換を行う。ＡＤ変換の期間Ｔｄが終了すると、パルスφＴのハイレベルにより、転送トランジスタ１０２がオンし、フォトダイオード１０１の電荷がフローティングディフュージョン部ＦＤへ転送される。増幅回路２０−１はゲイン１倍で増幅されたＮ信号を信号Ｖａとして比較回路３０−１へ出力する。パルスφＴのローレベルにより転送トランジスタ１０２はオフする。次に、期間Ｔｊにおいて、上記のように、基準信号ＶＲＥＦを用いて、Ｓ信号の信号レベル判定を行う。Ｓ信号が基準信号ＶＲＥＦより小さいときには、ゲイン切り替え信号ＨＯがハイレベル信号として増幅回路２０−１に入力される。その結果、スイッチＳＷ２がオフ、スイッチＳＷ３とＳＷ４がオンになり、増幅回路２０−１のゲインが８倍に切り替えられ、８倍に増幅されたＳ信号が信号Ｖａとして出力される。なお、Ｓ信号が基準信号ＶＲＥＦより大きいときには、ゲイン切り替え信号ＨＯがローレベルのままであり、スイッチＳＷ１〜ＳＷ５は変化せず、増幅回路２０−１のゲインは１倍のまま変わらない。この動作により、増幅回路２０−１のオフセットを低減することができる。次に、期間Ｔｕにおいて、上記のように、ランプ信号Ｓ−ＲＡＭＰを用いて、Ｓ信号のＡＤ変換を行う。以上により、増幅回路２０−１のオフセット電圧の変化が低減したＡＤ変換データを得ることができる。

以上の説明は低ゲイン信号を初期ゲインとしたが、高ゲイン信号を初期ゲインとして、ゲイン切り替え信号によって低ゲインに切り替えても良い。また、図８のタイミング図では、ランプ信号Ｎ−ＲＡＭＰとＳ−ＲＡＭＰの傾きは同じである。この場合はＮ信号とＳの分解能は変わらないので、この時のカウント処理は図１２で説明する。低ゲイン信号の量子化ノイズは低減出来ないが、高ビット化は出来ている。

（第３の実施形態）
図９は、本発明の第３の実施形態による撮像素子内の増幅回路２０−１及び比較回路３０−１の構成例を示す図である。以下、本実施形態が第１及び第２の実施形態と異なる点を説明する。本実施形態は、２系統の増幅回路Ａ及びＢを有する増幅回路２０−１を設けてゲイン切り替えを行う。本実施形態では、２系統の増幅回路Ａ及びＢの回路構成は、それぞれ図７の増幅回路２０−１と同じである。第１の増幅回路Ａは、第１のオペアンプ２０−２、容量Ｃｏ、Ｃ８、Ｃ１６及びスイッチＳＷ１０〜ＳＷ１４を有する。第１のオペアンプ２０−２は、反転入力端子、非反転入力端子及び出力端子を有する。第１の容量Ｃ１及び第１のスイッチＳＷ１２の直列接続回路は、第１のオペアンプ２０−２の反転入力端子及び出力端子間に接続される。第２の容量Ｃ１６及び第２のスイッチＳＷ１３の直列接続回路は、第１のオペアンプ２０−２の反転入力端子及び出力端子間に接続される。第３のスイッチＳＷ１０及び第３の容量Ｃｏは、第１のオペアンプ２０−２の反転入力端子及び画素１０−１との間に接続される。第４のスイッチＳＷ１１は第１のオペアンプ２０−２の反転入力端子及び出力端子間に接続される。第５のスイッチＳＷ５は第１のオペアンプ２０−２の出力端子に接続されている。

第２の増幅回路Ｂは、第２のオペアンプ２０−２、容量Ｃｏ、Ｃ１、Ｃ２及びスイッチＳＷ２１〜ＳＷ２４を有する。第２のオペアンプ２０−２は、反転入力端子、非反転入力端子及び出力端子を有する。第５の容量Ｃ１及び第５のスイッチＳＷ２２、第６の容量Ｃ２及び第６のスイッチＳＷ２３の直列接続回路は、第２のオペアンプ２０−２の反転入力端子及び出力端子間に接続される。第７のスイッチＳＷ２１は第２のオペアンプ２０−２の反転入力端子及び出力端子間に接続される。第４の容量Ｃｏは、第２のオペアンプ２０−２の反転入力端子及び画素１０−１との間に接続される。第８のスイッチＳＷ２４は第２のオペアンプ２０−２の出力端子に接続されている。

画素のリセット信号読み出し時に、２系統の増幅回路Ａ及びＢと比較回路３０−１を同時に初期リセット後、ゲイン設定を行う。ゲイン設定は撮像システムの感度設定の考え方により異なるが、本実施形態の図９の回路では増幅回路Ａは撮像装置の撮影感度を考慮した高ゲインを選択し、増幅回路Ｂは低ゲインである。増幅回路２０−１の基本動作は図７と同じなのでその説明は省略する。第１の増幅回路Ａが高ゲインの増幅回路、第２の増幅回路Ｂが低ゲインの増幅回路であり、入力容量Ｃｏと帰還容量Ｃｎでゲインが決まる。第１の増幅回路Ａは、容量Ｃ８を利用することでゲイン８倍、容量Ｃ１６を利用することでゲイン１６倍に設定可能である。同様に、第２の増幅回路Ｂは、容量Ｃ１を利用することでゲイン１倍に、容量Ｃ２を利用することでゲイン２倍に設定可能である。説明を簡単にするために、２つのゲインを切り替える場合を例に挙げているが、３以上のゲインを切り替えられるように構成しても良い。第１の増幅回路Ａのゲインを８倍とする動作と、第２の増幅回路Ｂのゲインを１倍とする動作を例に説明するが、ゲイン設定を変えても、同様な動作である。一般的には、撮像システムで設定される感度設定に応じて１フレームの画像信号のゲインを決定する。本実施形態では、画素行毎に、信号レベルによりどちらかのゲインが選択されＡＤ変換されるので、上述のＡＤ変換データからの分解能の補正処理であるビットシフトを同一回路あるいは同一データ処理で簡便に出来る効果がある。まず、第１の増幅回路Ａをゲイン８倍として、比較回路３０−１でＳ８信号レベルの判断を行う。Ｓ信号が基準信号ＶＲＥＦより小さい時は、高ゲインの信号を比較処理する。Ｓ信号が基準信号ＶＲＥＦより大きい時は増幅回路Ｂの低ゲインの信号を選択し比較処理を行う。ゲイン比を８倍にする。高ゲインの信号を基準信号ＶＲＥＦと比較し信号レベルを判断する理由を以下述べる。

例えばゲイン比が１６倍の時、もし、低ゲイン信号から信号レベルを判断すると、信号レベル判断レベルは飽和信号を１Ｖとすると、そのゲイン分の１は約６２ｍＶとなる。比較器のＮ信号振幅（リセット信号のバラツキ）は約６０ｍＶを想定しており、Ｎ信号の振幅範囲が大きくて、Ｓ信号の信号レベル判断が正確に出来なくなる。高ゲインの信号であればＮ信号より十分大きい信号で信号レベルの判断を行うのでＮ信号の影響を小さくすることが出来る。また、例えばゲイン比が４倍であれば、信号レベル判断レベルは２５０ｍＶであり、Ｎ信号振幅の影響は少ない。従って、この様なゲイン比が小さい場合は低ゲイン信号で信号レベルを判断しても良い。

増幅回路２０−１は低ゲインと高ゲインの２系統の信号が出力できる回路であれば良い。また、他方式の増幅回路、例えばソース接地型の増幅回路でも良い。ソース接地型の増幅回路は回路面積を縮小化出来る効果がある。低ゲインと高ゲインの信号は、同時に得ても良いし、まず一方のゲイン信号から信号レベルを判断し、その後他方のゲインを得ても良い。

図９の回路で、低ゲインと高ゲインの信号を同時に得て、ゲインを選択する駆動方法に関して、図１０のタイミング図を参照しながら説明する。図８のタイミング図と同様に、期間ＴａｄがＮ信号及びＳ信号のＡＤ変換期間、期間ＴｄがＮ信号のＡＤ変換期間、期間ＴｊがＳ信号の信号レベル判定期間、期間ＴｕがＳ信号のＡＤ変換期間である。上記ＡＤ変換動作を行う前に、画素部１０からのＮ信号読み出し中に、増幅回路２０−１及び比較回路３０−１の初期設定を行う期間がＴｃである。期間Ｔｃでは、画素１０−１のパルスφＳＥＬとφＲのハイレベルにより増幅トランジスタ１０４を動作させる。スイッチＳＷ１０、ＳＷ１４、ＳＷ２４をオンとし、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ２１、ＳＷ２２、ＳＷ２３の制御により増幅回路Ａ及びＢを初期状態にリセットし、パルスφｃのハイレベルにより比較回路３０−１を初期状態にリセットする。パルスφＲをローレベルにすることで、フローティングディフュージョン部ＦＤはフローティング状態となり、増幅回路Ａ及びＢにはＮ信号が入力される。増幅回路Ａをゲイン８倍に設定するためにスイッチＳＷ１２はオン状態を保ち、スイッチＳＷ１１及びＳＷ１３をオフとすることで、増幅回路Ａの出力信号Ｖａ−ＬはＮ信号をクランプ後のゲイン８倍におけるオフセット電圧となる。増幅回路Ｂも同様に、ゲイン１倍に設定するためにスイッチＳＷ２２はオン状態を保ち、スイッチＳＷ２１、ＳＷ２３をオフとすることで、増幅回路Ｂの出力信号Ｖａ−ＨはＮ信号をクランプ後のゲイン１倍におけるオフセット電圧となる。次に、比較回路３０−１のリセットパルスφｃをローレベルに制御することで、比較回路３０−２の入力はＮ信号をクランプした電圧となる。

次に、スイッチＳＷ１０、ＳＷ１４、ＳＷ２４はオン状態を保って、期間Ｔｄにおいて、上記のように、ランプ信号Ｎ−ＲＡＭＰを用いて、Ｎ信号のＡＤ変換を行う。Ｎ信号のＡＤ変換期間Ｔｄが終了すると、スイッチＳＷ２４はオフに制御され、増幅回路Ｂは比較回路３０−１から電気的に切り離される。すなわち、増幅回路Ａの出力信号Ｖａ−Ｌのみが容量Ｃｉを通して、比較回路３０−２に入力される。ここでは、期間Ｔｄが終了してからスイッチＳＷ２４をオフにする例を説明したが、スイッチＳＷ２４は、期間Ｔｃの終了から期間Ｔｊの開始までの期間のうち、期間Ｔｄを除く期間であればいつオフに切り替えても良い。

そして、パルスφＴのハイレベルにより転送トランジスタ１０２がオンし、フォトダイオード１０１の電荷がフローティングディフュージョン部ＦＤへ転送され、増幅回路Ａはゲイン８倍のＳ信号を比較回路３０−１へ出力する。パルスφＴのローレベルにより転送トランジスタ１０２をオフにして、期間Ｔｊにおいて、上記のように、基準信号ＶＲＥＦを用いて、Ｓ信号の信号レベル判定を行う。Ｓ信号が基準信号ＶＲＥＦより大きいときには、ゲイン切り替え信号ＨＯがハイレベル信号として増幅回路２０−１に入力される。すると、スイッチＳＷ１０がオフに、スイッチＳＷ１１がオンに制御され、増幅回路Ａの出力信号Ｖａ−Ｌは増幅回路のオフセット信号になる。即ち増幅回路Ａ及び比較器の入力容量Ｃｉは初期リセット電位に復帰する。次にスイッチＳＷ２４がオンに制御されることで増幅回路Ａのゲイン１倍の信号が比較器に入力され、期間Ｔｕにおいて、ランプ信号Ｓ−ＲＡＭＰを用いて、Ｓ信号のＡＤ変換が行われる。この増幅回路ＡのＳ信号が基準信号ＶＲＥＦより大きい時のスイッチの切り替えが図示の破線で示したタイミングである。

また、増幅回路ＡのＳ信号が基準信号ＶＲＥＦより小さい時は、増幅回路Ａの信号が期間Ｔｕにおいて、ランプ信号Ｓ−ＲＡＭＰを用いて、Ｓ信号のＡＤ変換が行われる。図１０のランプ信号ＶＲＡＭＰで、Ｎ−ＲＡＭＰとＳ−ＲＡＭＰの時間に対する傾きを小さくすると、低振幅信号のＡＤ変換処理になるので、撮影感度としては高感度撮影に対応する。この時は比較基準信号ＶＲＥＦもＲＡＭＰ信号の傾きに比例して小さくする必要がある（図の破線）。この場合、Ｎ信号のバラツキは変わらないのでランプ信号Ｎ−ＲＡＭＰの振幅は変えない。ランプ信号Ｎ−ＲＡＭＰは、振幅が同じで傾きが異なる複数種類のランプ信号に変更可能である。このように、増幅回路２０−１の高ゲインとランプ信号の傾きを小さくすることで、高感度なＡＤ変換処理が可能になる。

以上のように、スイッチＳＷ１４、ＳＷ２４の制御により、２系統の増幅回路Ａ及びＢの出力信号を選択し、設定したゲインで増幅した信号を比較回路３０−１へ出力する。増幅回路２０−１は、第１のゲイン（高ゲイン）が設定されると、第１の増幅回路Ａの出力信号Ｖａ−Ｌのみを比較回路３０−１に出力する。また、増幅回路２０−１は、第２のゲイン（低ゲイン）が設定されると、第２の増幅回路Ｂの出力信号Ｖａ−Ｈを比較回路３０−１に出力する。２系統の増幅回路Ａ及びＢの出力と比較回路３０−１を接続した状態で、増幅回路２０−１及び比較回路３０−１を初期状態にリセットする。あるいは、２系統の増幅回路Ａ及びＢは個別に比較回路３０−１に接続して増幅回路２０−１及び比較回路３０−１を初期状態にリセットしても良い。これにより、ゲイン切り替えを行っても、初期リセット信号であるＮ信号のＡＤ変換は１回で済み、また、Ｎ信号のＡＤ変換データもゲインによらず同じデータを使うことができるメリットがある。また、スイッチＳＷ１４及びＳＷ２４をオンすることにより、第１の増幅回路Ａの出力信号Ｖａ−Ｌ及び第２の増幅回路Ｂの出力信号Ｖａ−Ｈを加算した信号を比較回路３０−２に出力することができる。

低照度環境では信号レベルが小さいため、増幅回路でゲインを上げて信号レベルを大きくする、あるいは、ランプ信号の傾きを小さくする。一方、高照度環境では、光ショットノイズが大きいために回路系ノイズの影響は非常に小さくなる。従って、本実施形態では、低ゲイン設定で得られるデータを補正することで信号のダイナミックレンジを拡大する。

図１１を参照しながら、高ゲイン及びランプ信号の傾きを小さくした高ＩＳＯ感度での場合の画素信号とランプ信号の関係を説明する。例えば、図１３で説明する撮影感度が高ＩＳＯ１６００では、増幅回路の飽和信号を１Ｖとして、信号は、低ゲインは２倍（Ｇ２）、高ゲインは１６倍（Ｇ１６）、ランプ信号の傾きを１/２にした事例である。Ｓ信号のランプ信号振幅５０１はＶＬであり、このレベルより小さい信号がＡＤ変換される。図１１の実施形態において、ＡＤ変換される光量は、特性Ｇ２の信号は光量Ｌ６まで、特性Ｇ１６の信号は光量Ｌ４までの信号である。

光量Ｌ３における信号を考える。特性Ｇ１６の信号Ｖ３は一点鎖線４０３の基準電圧ＶＲＥＦ３以下であるので、ＡＤ変換して利用する。特性Ｇ１６の信号が基準電圧ＶＲＥＦ３より大きい場合は、低ゲインの特性Ｇ２を利用する。光量Ｌ４から光量Ｌ６までのデジタルデータが特性Ｇ１６の光量Ｌ４以上に相当するようにデジタルデータをレベルシフトして利用する。この結果、従来利用出来なかった光量Ｌ４から光量Ｌ６までの信号が利用出来るようになり、ダイナミックレンジが拡大されている。以上の説明では、低ゲインの信号を補正するとしたが、高ゲインの信号を補正して、後段の撮像システム内の映像信号処理部で３ビット分のゲインアップを行っても良い。

（第４の実施形態）
図１２（Ａ）〜（Ｂ）は、本発明の第４の実施形態によるカウンタ回路（補正部）のカウント処理を説明するための図である。図６の実施形態では低ゲイン時に、Ｎ信号は高分解能で、Ｓ信号は低分解能でカウント処理を行ったが、本実施形態ではＮ信号とＳ信号を低分解能でカウント処理する実施形態である。また、カウンタは低ゲイン時及び高ゲイン時のカウント処理時１０ビットのカウンタを利用してＳ−Ｎ処理を行う。メモリは１３ビット構成であり、カウンタからメモリにデータを保持する時に１０ビットデータのビットシフトと３ビットのダミーデータを付加している。あるいは、他の実施形態としてメモリは１１ビット構成で、付加された１ビットはゲイン情報として、メモリから水平転送線へデータ転送する時、あるいは、撮像装置の外部でビットシフトを行っても良い。この様に、カウンタをビットシフトを付加した１３ビットではなく１０ビットにすることにより、回路規模を小さく出来る効果がある。

図１３は、撮像システムの撮影感度とアンプゲイン及びランプ信号ＲＡＭＰの傾きの組み合わせを示す表である。従来の撮像システムでは、撮影感度であるＩＳＯ感度に合わせて信号ゲインを上げている。例えば、ＩＳＯ１００ではゲイン１倍、ＩＳＯ２００ではゲイン２倍、ＩＳＯ４００ではゲイン４倍とする。この様に、撮像システムの感度に応じて一律にゲインを上げる方法は、増幅回路で信号が飽和しやすくなるので、ＩＳＯ感度が高くなるに従って利用出来る光量範囲が狭くなってダイナミックレンジが低下する。

本実施形態では、撮影感度によって、低ゲインと高ゲイン及びランプ信号の傾きを変えている。低ゲインと高ゲインのゲイン比がビット数の拡張、又は、ＳＮ比向上、ダイナミックレンジの拡大に関係する。ランプ信号の傾きは、ＡＤ変換する信号振幅を制限するが、傾きを小さくすることで高感度と同様の機能を有する。

図１３に示す表において、撮影感度ＩＳＯ４００までは、低ゲイン１倍、高ゲイン８倍、ランプ信号の傾き１倍とする。ＩＳＯ８００からＩＳＯ３２００までは低ゲイン２倍、高ゲイン１６倍、ＩＳＯ６４００からＩＳＯ１２８００までは低ゲイン４倍、高ゲイン１６倍とする。ランプ信号の傾きは、ＩＳＯ１６００で１/２、ＩＳＯ３２００及びＩＳＯ６４００で１/４、ＩＳＯ１２８００で１/８である。ＩＳＯ１００からＩＳＯＯ３２００までは３ビット分高ビット化され、ＩＳＯ６４００以上では２ビット分高ビット化される。

図１３において、高ゲイン信号の補正後のノイズ及びダイナミックレンジ（ＤＲ）は例示的なものである。例えば撮影感度１００において、回路系ノイズを１/８としているが、これは高ゲイン信号をＡＤ変換後に１／８にするので、回路系ノイズが計算上は１／８となることを意味している。回路系ノイズを低減することで、信号のＳＮ比は改善される。この回路系ノイズの低減によるＳＮ比改善分がダイナミックレンジの拡大と同じ意味を持つ。ここでは、撮影感度８００の場合を１としたときに、ダイナミックレンジが８倍になることを、ＤＲ値８として示した。ＩＳＯ２００からＩＳＯ８００までは従来方式のゲイン設定よりも高ゲインである。最終的なＩＳＯ感度としては、従来方式に対してゲインが高くなった分を調整する。ＩＳＯ２００を説明すると、従来の感度設定ではゲインが２倍に対して、本実施形態では高ゲイン８倍であるのでその分を考慮し、高ゲインデータを１/４にゲイン補正を行い、低ゲインデータを２倍して感度調整を行う。結果的に、ＳＮ比が改善されている。ＩＳＯ４００、ＩＳＯ８００でも同様な考え方でゲイン補正を行う。ＩＳＯ８００ではＤＲ値を１とした。これは高ゲインのゲイン補正により回路系ノイズが１/２であるとしてダイナミックレンジが２倍拡大するが、低ゲインが２倍になっているので信号の飽和によりダイナミックレンジが１/２になり、結果的にＤＲ値は１となる。ただ、従来方式のゲインを上げる方法ではＤＲ値は１/８なので、本実施形態では、ダイナミックレンジが８倍拡大している。

ＩＳＯ１６００では高ゲインが１６倍であるので、従来の感度設定と同じゲインである。図１１で説明したように、低ゲインのデジタルデータをゲイン比である８倍して信号のダイナミックレンジを拡大する。しかし、ランプ信号の傾きが１／２になっているので、ＤＲ値１/１６に対して実質的なダイナミックレンジの拡大は４倍である。ＩＳＯ３２００からＩＳＯ１２８００も同様に考えることが出来る。本実施形態よりもダイナミックレンジを大きくする場合はゲイン比を大きくすれば良い。以上の様に、本実施形態では、低感度撮影では高ゲインのデジタルデータをゲイン補正することで回路系のノイズを実質的に小さくして、信号のＳＮ比を改善出来た。また、高感度撮影では低ゲインのデジタルデータをゲイン補正することで信号を利用出来る光量範囲を広くすることで利用する信号のダイナミックレンジを拡大出来る。

撮影感度が高くなることは、被写体像が暗くなることで、受光量が少なくなり、光ショットノイズが信号のＳＮ比を支配的に決める。従って、本実施形態では、ＩＳＯ３２００以降では従来のように感度アップに対して高ゲインとはしていない。これは、増幅器のゲイン効果が少ないからであり、さらに高ゲインにするかどうかは撮像システムをどうのように構築するかで決めて良い。高ゲインにすると、増幅器の入力容量を大きくする必要があり、これは撮像装置が大きくなり、また、消費電流が大きくなる課題がある。ＩＳＯ１６００以上の高感度では、増幅回路２０−１の高ゲインは変わらず、ランプ信号の傾きを変えている。本実施形態では、ランプ信号の傾きを小さくすることで高感度を達成している。

図１４（Ａ）は低ＩＳＯ感度の時の低ゲインと高ゲインの比が８倍で、１０ビットのＡＤ変換データにビットシフトの３ビットを合成したカウンタ処理の説明図である。図１４（Ｂ）は高ＩＳＯ感度の時の低ゲインと高ゲインの比が４倍で、９ビットのＡＤ変換データにビットシフトの２ビットを合成したカウンタ処理の説明図である。高ＩＳＯ感度では光ショットノイズが非常に大きいので、カウンタのビット数を９ビットと少なくするとともに、高分解能データ１ビットあるいは２ビットを利用しないでデータ数を少なくするとさらに高速撮影が可能となる。図１３に示したランプ信号の傾きは、異なる撮影感度間でＡＤ変換期間の長さを均一にすると、ランプ信号の取り得る振幅の関係と等しくなる。

（第５の実施形態）
図１５は、本発明の第５の実施形態による撮像システムの構成例を示す図である。撮像システム８００は、例えば、光学部８１０、撮像素子１００、映像信号処理回路部８３０、記録・通信部８４０、タイミング制御回路部８５０、システムコントロール回路部８６０、及び再生・表示部８７０を含む。撮像装置８２０は、撮像素子１００及び映像信号処理回路部８３０を有する。撮像素子１００は、上述の各実施形態で説明した撮像素子１００が用いられる。

レンズ等の光学系である光学部８１０は、被写体からの光を、撮像素子１００の複数の画素が２次元状に配列された画素部１０（図１）に結像（集光）させ、被写体の像を形成する。撮像素子１００は、タイミング制御回路部８５０からの信号に基づくタイミングで、画素部１０に結像された光に応じた信号を出力する。撮像素子１００から出力された信号は、映像信号処理部である映像信号処理回路部８３０に入力され、映像信号処理回路部８３０が、プログラム等によって定められた方法に従って、入力された信号に対して信号処理を行う。映像信号処理回路部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理回路部８３０からの信号を受けて、システムコントロール回路部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システムコントロール回路部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御回路部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システムコントロール回路部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システムコントロール回路部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御回路部８５０は、制御部であるシステムコントロール回路部８６０による制御に基づいて撮像素子１００及び映像信号処理回路部８３０の駆動タイミングを制御する。

第１〜第５の実施形態によれば、高分解能で低ゲインのＮ信号と適切なゲインのＳ信号との差分処理を行うことにより、画像ノイズを低減することができる。また、同一のカウンタ回路４０−１でＳ信号とＮ信号との差分処理及びゲイン補正を行うことにより、回路規模を小さくすることができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。例えば、参照信号として、ランプ信号は時間に対してレベルが直線的に変化するものを説明したが、階段状に変化するものを用いても良い。また、上述の各実施形態では、各比較回路につきカウンタ回路が設けられた構成を示したが、複数の比較回路に対して共通のカウンタ回路を設け、各比較回路に対応したメモリを設ける構成でも良い。各メモリは、対応する比較回路の出力によって、共通のカウンタ回路のカウント値を保持することで、上述の第１及び第２のカウント値を得るようにしてもよい。

１０−１ 画素、２０−１ 増幅回路、３０−１ 比較回路、４０−１ カウンタ回路、５０−１ メモリ回路

Claims (20)

1. 光電変換により電荷を生成する光電変換素子と、前記電荷が転送されるフローティングディフュージョン部と、前記フローティングディフュージョン部の電位に基づく信号を出力する増幅トランジスタとを有する画素と、
   前記画素から出力された信号を所定のゲインで増幅する増幅回路と、
   ＡＤ変換部と、
   補正部と、を有し、
   リセットされた前記フローティングディフュージョン部の電位に基づく第１の信号を前記画素が出力し、
   前記ＡＤ変換部は、前記増幅回路が前記第１の信号に基づいて出力する第１の出力信号と時間に対して電位が変化する参照信号とを比較することによって、前記第１の出力信号をＡＤ変換した第１のデジタル値を出力し、
   前記電荷が転送された前記フローティングディフュージョン部の電位に基づく第２の信号を前記画素が出力し、
   前記増幅回路が前記第２の信号に基づいて出力する第２の出力信号が基準信号より大きい場合には前記増幅回路のゲインを第１のゲインに設定し、
   前記第２の出力信号が基準信号より小さい場合には前記増幅回路のゲインを、前記第１のゲインより大きい第２のゲインに設定し、
   さらに、前記増幅回路のゲインを前記第１のゲイン又は前記第２のゲインに設定後、前記第２の信号に基づいて前記増幅回路が出力する第３の出力信号と時間に対して変化する参照信号とを比較することによって前記第３の出力信号をＡＤ変換した第２のデジタル値を出力し、
   前記補正部は、
   前記第１のデジタル値と前記第２のデジタル値のＡＤ変換の分解能が異なる場合には、前記分解能の違いを低減するように、前記第１のデジタル値と前記第２のデジタル値の少なくとも一方の補正を行うこと
   を特徴とする撮像装置。
2. 前記補正部は、前記第２のデジタル値をビットシフトすることにより、前記補正を行うことを特徴とする請求項１記載の撮像装置。
3. 前記増幅回路は、前記第１の信号を前記第１のゲイン又は第２のゲインで増幅することによって前記第１の出力信号を得ることを特徴とする請求項１又は２記載の撮像装置。
4. 前記増幅回路は、前記第２の信号を前記第１のゲイン又は第２のゲインで増幅することによって前記第２の出力信号を得ることを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
5. 前記補正部はカウンタ回路を含み、
   前記カウンタ回路は、前記第１の出力信号と前記参照信号との大小関係が逆転するまでの間に前記第１のデジタル値のカウントを行い、
   その後、前記カウンタ回路は、前記第３の出力信号と前記参照信号との大小関係が逆転するまでの間に前記第２のデジタル値のカウントを行うことを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
6. 前記増幅回路は、
   反転入力端子、非反転入力端子及び出力端子を有するオペアンプと、
   前記オペアンプの反転入力端子及び前記出力端子間に並列に接続される複数の第１の容量及び第１のスイッチの直列接続回路と、
   複数の前記第１の容量及び前記第１のスイッチの相互接続点と前記オペアンプの非反転入力端子との間に接続される複数の第２のスイッチと、
   前記オペアンプの反転入力端子と前記画素との間に接続される第２の容量とを有することを特徴とする請求項１〜５のいずれか１項に記載の撮像装置。
7. 前記増幅回路は、
   前記第１のゲインに設定可能な第１の増幅回路と、
   前記第２のゲインに設定可能な第２の増幅回路とを有することを特徴とする請求項１〜６のいずれか１項に記載の撮像装置。
8. 前記第１の増幅回路は、
   反転入力端子、非反転入力端子及び出力端子を有する第１のオペアンプと、
   前記第１のオペアンプの反転入力端子及び前記出力端子間に並列に接続される複数の第１の容量及び第１のスイッチの直列接続回路と、
   前記第１のオペアンプの反転入力端子と前記画素との間に接続される第２の容量とを有し、
   前記第２の増幅回路は、
   反転入力端子、非反転入力端子及び出力端子を有する第２のオペアンプと、
   前記第２のオペアンプの反転入力端子及び前記出力端子間に並列に接続される複数の第３の容量及び第３のスイッチの直列接続回路と、
   前記第２のオペアンプの反転入力端子と前記画素との間に接続される第４の容量とを有することを特徴とする請求項７記載の撮像装置。
9. 前記増幅回路は、前記第１のゲインが設定されると、前記第１の増幅回路の出力信号のみを前記ＡＤ変換部に出力し、前記第２のゲインが設定されると、前記第１の増幅回路の出力信号及び前記第２の増幅回路の出力信号を加算した信号を前記ＡＤ変換部に出力することを特徴とする請求項８記載の撮像装置。
10. 前記増幅回路の複数の出力を前記ＡＤ変換部に接続した状態で、前記増幅回路及び前記ＡＤ変換部は初期状態にリセットされることを特徴とする請求項８又は９記載の撮像装置。
11. 前記第３の出力信号と比較するための前記参照信号は、時間に対する電位の変化量が異なる複数の参照信号の中から選択された参照信号であることを特徴とする請求項１〜１０のいずれか１項に記載の撮像装置。
12. 第１の撮影感度と第２の撮影感度において、
    前記第１の撮影感度における前記第１のゲインと前記第２の撮影感度における前記第１のゲインとは同じであり、
    前記第２の撮影感度における前記第２のゲインと前記第２の撮影感度における前記第２のゲインとは同じであり、
    前記第１の撮影感度と前記第２の撮影感度とで、前記参照信号の時間に対する電位の変化量が変わることを特徴とする請求項１〜１１のいずれか１項に記載の撮像装置。
13. 第１の撮影感度と第２の撮影感度において、
    前記第１の撮影感度における前記第１のゲインと前記第２の撮影感度における前記第１のゲインとは異なる値であり、
    前記第１の撮影感度における前記第２のゲインと前記第２の撮影感度における前記第２のゲインとは異なる値であり、
    前記第１の撮影感度と前記第２の撮影感度とで、前記参照信号の傾きは同じであることを特徴とする請求項１〜１１のいずれか１項に記載の撮像装置。
14. 前記第１の撮影感度における前記第１のゲインと前記第２のゲインとのゲイン比と、前記第２の撮影感度における前記第１のゲインと前記第２のゲインとのゲイン比とが同じであることを特徴とする請求項１２又は１３記載の撮像装置。
15. 前記画素が複数行及び複数列に渡って配された複数の画素を有し、
    １行に配された前記複数列の画素の前記第１の信号と前記第２の信号との読出しにおいて、前記第１のゲインと前記第２のゲインとのゲイン比が一定であることを特徴とする請求項１〜１４のいずれか１項に記載の撮像装置。
16. 前記複数行に配された画素の前記第１の信号と前記第２の信号との読出しにおいて、前記第１のゲインと前記第２のゲインとのゲイン比が一定であることを特徴とする請求項１５記載の撮像装置。
17. 前記増幅回路はＣＤＳ処理機能を有するＣＤＳ処理部と、オペアンプとを有し、
    前記第１の信号が前記画素から前記ＣＤＳ処理部に出力され、前記ＣＤＳ処理部は前記第１の信号を保持し、
    前記第１の信号が前記画素から前記ＣＤＳ処理部に出力されている期間に前記第１の信号を保持した前記ＣＤＳ処理部が前記オペアンプに出力する信号を、前記オペアンプが増幅した信号が前記第１の出力信号であり、
    前記第２の信号が前記画素から前記ＣＤＳ処理部に出力されている期間に前記第１の信号を保持した前記ＣＤＳ処理部が前記オペアンプに出力する信号を、前記オペアンプが増幅した信号が前記第２の出力信号であり、
    前記第２の信号が前記画素から前記ＣＤＳ処理部に出力されている期間に前記第１の信号を保持した前記ＣＤＳ処理部が前記オペアンプに出力する信号を、前記オペアンプが前記第１のゲイン又は前記第２のゲインで増幅した信号が前記第３の出力信号であることを特徴とする請求項１〜１６のいずれか１項に記載の撮像装置。
18. 前記ＡＤ変換部は、前記第１の出力信号と前記参照信号との比較と、前記第３の出力信号と前記参照信号との比較を行う比較器を有し、
    前記比較器は、前記第２の出力信号と前記基準信号との比較を行い、前記比較の結果が、前記第２の出力信号が前記基準信号より大きいことを示す場合には前記増幅回路のゲインを前記第１のゲインに設定し、前記比較の結果が、前記第２の出力信号が前記基準信号より小さいことを示す場合には前記増幅回路のゲインを前記第２のゲインに設定することを特徴とする請求項１〜１７のいずれか１項に記載の撮像装置。
19. 前記比較器は、前記第１の出力信号と前記参照信号とを比較し、その後、前記第２の出力信号と前記基準信号とを比較し、その後、前記第３の出力信号と前記参照信号とを比較することを特徴とする請求項１８記載の撮像装置。
20. 請求項１〜１９のいずれか１項に記載の撮像装置と、
    前記画素に光を集光させる光学部と、
    前記撮像装置から出力された信号を処理する映像信号処理部と
    を有することを特徴とする撮像システム。

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