KR102261595B1 - 이미지 센서, 및 이를 포함하는 이미지 처리 시스템 - Google Patents

Abstract

본 발명의 실시예에 따른 이미지 센서는 램프 신호와 픽셀 신호를 비교한 비교 신호를 생성하는 비교기, 상기 비교 신호에 따라 입력 클럭을 카운트하여 디지털 픽셀 값을 생성하는 카운터 및 아날로그 게인(analog gain)에 따라 상기 입력 클럭의 주파수를 제어하는 디바이더를 포함한다.

Description

이미지 센서, 및 이를 포함하는 이미지 처리 시스템{AN IMAGE SENSOR, AND AN IMAGE PROCESSING SYSTEM INCLUDING THE SAME}

본 발명의 개념에 따른 실시예는 이미지 센서, 및 이를 포함하는 이미지 처리 시스템에 관한 것으로, 보다 상세하게는 소모 전력을 줄일 수 있는 이미지 센서, 및 이를 포함하는 이미지 처리 시스템에 관한 것이다.

CMOS 이미지 센서는 상보형 금속산화반도체(Complementary Metal-Oxide Semiconductor, CMOS)를 이용한 고체 촬상 소자이다. CMOS 이미지 센서는 고전압 아날로그 회로를 가지는 CCD 이미지 센서와 비교해 제조 단가가 낮고 소자의 크기가 작아서 소비 전력이 적다는 장점이 있다. 또한, 개발 초기보다 CMOS 이미지 센서의 성능이 향상되어 스마트폰, 디지털 카메라 등의 휴대용 기기를 비롯한 가전 제품에 주로 CMOS 이미지 센서가 탑재되고 있다.

최근 수요가 높아지고 있는 CMOS 이미지 센서가 생성하는 이미지의 품질을 높이기 위한 여러 가지 연구가 진행되고 있다. 특히, 이미지의 품질을 높이기 위해 CMOS 이미지 센서에 포함되는 카운터(counter)의 해상도(resolution)을 높이는 방법이 이용되나, 상기 카운터의 해상도가 높아질수록 이미지 센서의 소모 전력이 높아지므로 이에 대한 개선이 요구된다.

본 발명이 이루고자 하는 기술적 과제는 이미지 데이터의 품질을 유지하면서 소모 전력을 크게 줄일 수 있는 이미지 센서, 및 이를 포함하는 이미지 처리 시스템을 제공함에 있다.

본 발명의 실시예에 따른 이미지 센서는 램프 신호와 픽셀 신호를 비교한 비교 신호를 생성하는 비교기, 상기 비교 신호에 따라 입력 클럭을 카운트하여 디지털 픽셀 값을 생성하는 카운터 및 아날로그 게인(analog gain)에 따라 상기 입력 클럭의 주파수를 제어하는 디바이더를 포함한다.

실시예에 따라, 상기 아날로그 게인과 적어도 하나의 기준 게인을 비교하고, 비교 결과에 따라 상기 디바이더를 제어하는 주파수 제어 신호를 생성하는 타이밍 생성기를 더 포함한다.

실시예에 따라, 상기 디바이더는, 상기 주파수 제어 신호에 따라 결정되는 1/2N(N은 0 이상의 정수)의 비율로 상기 입력 클럭의 주파수를 제어한다.

실시예에 따라, 상기 디바이더는, 각각이 1/2j(j는 1이상의 정수)의 비율로 내부 클럭의 주파수를 변경하는 복수의 플립플롭들(flipflop), 및 상기 내부 클럭 및 상기 복수의 플립플롭들의 출력들 중 어느 하나를 선택하여 상기 입력 클럭을 출력하는 먹스(MUX)를 포함한다.

실시예에 따라, 디지털 신호 프로세서로부터 상기 아날로그 게인을 수신하여 임시 저장하는 게인 레지스터(gain register)를 더 포함한다.

실시예에 따라, 상기 주파수 제어 신호에 따라 정해지는 비트 수 만큼 상기 디지털 픽셀 값을 쉬프트(shift)시키는 비트 쉬프터(bit shifter)를 더 포함한다.

실시예에 따라, 상기 램프 신호의 기울기는 상기 아날로그 게인에 의해 결정된다.

본 발명의 실시예에 따른 이미지 처리 시스템은, 입사광에 대응하는 픽셀 신호를 아날로그 디지털 변환(analog-digital conversion)하여 디지털 픽셀 신호를 생성하는 이미지 센서, 및 상기 디지털 픽셀 신호를 처리하여 이미지 데이터를 생성하고, 아날로그 게인(analog gain)을 결정하는 디지털 신호 프로세서를 포함하며, 상기 이미지 센서는, 램프 신호와 상기 픽셀 신호를 비교한 비교 신호를 생성하는 비교기, 상기 비교 신호에 따라 입력 클럭을 카운트하여 디지털 픽셀 값을 생성하는 카운터, 및 상기 아날로그 게인에 따라 상기 입력 클럭의 주파수를 제어하는 디바이더를 포함한다.

실시예에 따라, 상기 아날로그 게인과 적어도 하나의 기준 게인을 비교하고, 비교 결과에 따라 상기 디바이더를 제어하는 주파수 제어 신호를 생성하는 타이밍 생성기를 더 포함한다.

실시예에 따라, 상기 디바이더는, 상기 주파수 제어 신호에 따라 결정되는 1/2N(N은 0 이상의 정수)의 비율로 상기 입력 클럭의 주파수를 제어한다.

실시예에 따라, 상기 디바이더는, 각각이 1/2j(j는 1이상의 정수)의 비율로 내부 클럭의 주파수를 변경하는 복수의 플립플롭들(flipflop), 및 상기 내부 클럭 및 상기 복수의 플립플롭들의 출력들 중 어느 하나를 선택하여 상기 입력 클럭을 출력하는 먹스(MUX)를 포함한다.

실시예에 따라, 상기 디지털 신호 프로세서로부터 상기 아날로그 게인을 수신하여 임시 저장하는 게인 레지스터(gain register)를 더 포함한다.

실시예에 따라, 상기 주파수 제어 신호에 따라 정해지는 비트 수 만큼 상기 디지털 픽셀 값을 쉬프트(shift)시키는 비트 쉬프터(bit shifter)를 더 포함한다.

실시예에 따라, 상기 디지털 신호 프로세서는 상기 아날로그 게인에 따라 정해지는 비트 수 만큼 상기 디지털 픽셀 신호를 보정한다.

실시예에 따라, 상기 램프 신호의 기울기는 상기 아날로그 게인에 의해 결정된다.

본 발명의 실시예에 따른 이미지 센서는, 램프 신호와 픽셀 신호를 비교한 비교 신호를 생성하는 비교기, 및 상기 비교 신호에 따라 입력 클럭을 카운트하여 디지털 픽셀 값을 생성하는 카운터를 포함하며, 상기 입력 클럭은 아날로그 게인(analog gain)에 따라 가변된다.

실시예에 따라, 상기 이미지 센서는, 상기 아날로그 게인에 따라 상기 입력 클럭의 주파수를 제어하는 디바이더, 및 상기 아날로그 게인과 적어도 하나의 기준 게인을 비교하고, 비교 결과에 따라 상기 디바이더를 제어하는 주파수 제어 신호를 생성하는 타이밍 생성기를 더 포함한다.

실시예에 따라, 상기 디바이더는, 상기 주파수 제어 신호에 따라 결정되는 1/2N(N은 0 이상의 정수)의 비율로 상기 입력 클럭의 주파수를 제어한다.

실시예에 따라, 상기 디바이더는, 각각이 1/2j(j는 1이상의 정수)의 비율로 내부 클럭의 주파수를 변경하는 복수의 플립플롭들(flipflop), 및 상기 내부 클럭 및 상기 복수의 플립플롭들의 출력들 중 어느 하나를 선택하여 상기 입력 클럭을 출력하는 먹스(MUX)를 포함한다.

실시예에 따라, 상기 주파수 제어 신호에 따라 정해지는 비트 수 만큼 상기 디지털 픽셀 값을 쉬프트(shift)시키는 비트 쉬프터(bit shifter)를 더 포함한다.

본 발명의 실시예에 따른 이미지 센서, 및 이를 포함하는 이미지 처리 시스템에 의하면, 아날로그 게인(analog gain)이 높은 경우 카운터의 해상도를 낮추어 이미지 센서의 카운터 및 버퍼의 전력 소모를 감소시킬 수 있다.

또한, 본 발명의 실시예에 따른 이미지 센서, 및 이를 포함하는 이미지 처리 시스템에 의하면, 아날로그 게인이 높은 정도에 따라 카운터의 해상도를 단계적으로 낮추어, 이미지 센서의 카운터 및 버퍼의 전력 소모를 효과적으로 감소시킬 수 있다.

또한, 본 발명의 실시예에 따른 이미지 센서, 및 이를 포함하는 이미지 처리 시스템에 의하면, 카운터의 해상도를 낮춤에 따른 디지털 픽셀 값의 오차를 보정함으로써 이미지의 품질을 유지할 수 있다.

도 1은 본 발명의 실시예에 따른 이미지 센서를 포함하는 이미지 처리 시스템을 나타내는 블록도이다.
도 2는 도 1에 도시된 이미지 센서의 동작을 설명하기 위해 이미지 센서의 일부를 나타낸 도면이다.
도 3은 도 2에 도시된 디바이더의 일 실시예를 나타낸 도면이다.
도 4는 도 2에 도시된 이미지 센서의 일부로부터 생성되는 노이즈(noise)에 대한 모델(model)을 나타낸 도면이다.
도 5는 아날로그 게인에 따른 카운터의 해상도, 및 랜덤 노이즈의 관계를 나타낸 그래프이다.
도 6은 도 2에 도시된 이미지 센서의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 2에 도시된 버퍼의 일 실시예를 나타낸 블록도이다.
도 8은 도 2에 도시된 버퍼의 다른 실시예를 나타낸 블록도이다.
도 9는 도 1에 도시된 이미지 센서의 카운터 또는 버퍼에서 소모되는 전력과 카운터의 해상도(counter resolution)의 관계를 나타낸 도면이다.
도 10은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
도 11은 도 1에 도시된 이미지 센서를 포함하는 이미지 처리 시스템의 블록도를 나타낸다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 실시예에 따른 이미지 센서를 포함하는 이미지 처리 시스템을 나타내는 블록도이다.

도 1을 참조하면, 본 발명의 실시예에 따른 이미지 처리 시스템(Image Process system, 10)은 이미지 센서(Image sensor, 100), 이미지 프로세서(DSP, 200), 디스플레이 유닛(Display Unit, 300) 및 렌즈(500)를 포함할 수 있다.

이미지 센서(100)는 위상 고정 루프(PLL;Phase Lock Loop, 105) 픽셀 어레이(pixel array, 110), 로우 드라이버(row driver, 120), 아날로그 디지털 컨버터(Analog Digital Converter; 이하 ADC) 블록(130), 램프 신호 발생기(ramp signal generator, 140), 디바이더(divider, 150), 버퍼(Buffer, 160), 타이밍 제네레이터(timing generator, 170), 제어 레지스터 블록(control Register Block, 180) 및 컬럼 드라이버(column driver, 190)를 포함할 수 있다.

이미지 센서(100)는 이미지 프로세서(200)의 제어에 의해 렌즈(500)를 통해 촬상된 대상물(object, 400)을 센싱하고, 이미지 프로세서(DSP, 200)는 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(300)에 출력할 수 있다. 이때, 디스플레이 유닛(300)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 디스플레이 유닛(300)은 컴퓨터, 휴대폰, 또는 카메라가 구비된 전자 장치 등으로 구현될 수 있다.

이때, 이미지 프로세서(DSP, 200)는 카메라 컨트롤(210), 이미지 신호 프로세서(220) 및 PC I/F(230)를 포함할 수 있다. 카메라 컨트롤(210)은 제어 레지스터 블록(180)을 제어한다. 이때, 카메라 컨트롤(210)은 I2C(Inter-Integrated Circuit)를 이용하여 이미지 센서(100), 특히, 제어 레지스터 블록(180)을 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.

카메라 컨트롤(210)은 사용자의 요청 또는 이미지 신호 프로세서(220)의 제어에 따라 아날로그 게인(analog gain)을 결정할 수 있다. 상기 아날로그 게인은 도 2를 참조해 후술될 것이다. 카메라 컨트롤(210)은 디지털 값으로 표현될 수 있는 상기 아날로그 게인을 컨트롤 레지스터 블록(180)으로 전송할 수 있다.

이미지 신호 프로세서(Image Signal Processor; 이하 ISP, 220)는 버퍼(160)의 출력 신호인 디지털 픽셀 신호(DPS)를 입력받아 사람이 보기 좋도록 가공/처리하여 가공/처리된 이미지를 PC I/F(230)를 통해 디스플레이 유닛(300)으로 출력한다.

ISP(220)는 도 1에서는 DSP(200) 내부에 위치하는 것으로 도시하였으나, 이는 당업자에 의해 설계 변경이 가능하다. 예컨대, ISP(220)는 이미지 센서(100) 내부에 위치할 수도 있다.

ISP(220)는 디지털 픽셀 신호(DPS)로부터 상기 아날로그 게인을 변경할지 또는 유지할지 결정할 수 있다. 예컨대, ISP(220)가 디지털 픽셀 신호(DPS)로부터 합성되는 하나의 프레임 또는 일정 갯수의 프레임을 분석한 결과, 임계 조도 이상의 고조도일 경우 상기 아날로그 게인을 감소시킬 것을 결정할 수 있다.

ISP(220)는 카메라 컨트롤(210)을 제어하여 상기 아날로그 게인을 변경 또는 유지할 수 있다.

위상 고정 루프(105)는 이미지 센서(100)의 외부로부터 외부 클럭(external clock, 미도시)을 입력받아 일정한 주파수를 가진 내부 클럭(CLK_IN)을 생성할 수 있다. 위상 고정 루프(105)는 이미지 센서(100)의 각 구성(110~190)의 작동을 위해 내부 클럭(CLK_IN)을 각 구성(110~190)에 공급할 수 있다. 실시예에 따라, 위상 고정 루프(105)는 디지털 위상 고정 루프(digital programing PLL)로 구현될 수 있다.

픽셀 어레이(110)는 각각이 광전 변환 소자, 예컨대 포토(photo) 다이오드 또는 핀드 포토 다이오드(pinned photo diode) 등을 포함하는 복수의 픽셀들(미도시)을 포함한다. 각 픽셀은 광전 변환 소자를 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 픽셀 신호(도 2의 P1~Pm; m은 2 이상의 정수)를 생성한다.

제어 레지스터 블록(180)은 DSP(200)로부터 수신한 제어 신호를 저장하고, 이를 타이밍 제네레이터(170)에 제공할 수 있다. 특히, 제어 레지스터 블록(180)은 상기 아날로그 게인을 수신하여 임시 저장하고, 타이밍 제네레이터(170)에 상기 아날로그 게인을 제공하는 게인 레지스터(gain register, 182)를 포함할 수 있다.

타이밍 제네레이터(170)는 로우 드라이버(120), 램프 신호 발생기(140), 디바이더(150), 및 컬럼 드라이버(190) 각각에 제어 신호를 출력하여 로우 드라이버(120), 램프 신호 발생기(140) 및 컬럼 드라이버(190)의 동작 또는 타이밍을 제어할 수 있다.

특히, 타이밍 제네레이터(170)는 상기 아날로그 게인에 기초하여 램프 신호 발생기(140)가 생성하는 램프 신호(RAMP)의 기울기를 제어할 수 있다.

또한, 타이밍 제네레이터(170)는 상기 아날로그 게인과 적어도 하나의 기준 게인(reference gain)을 비교하고, 비교 결과에 따라 디바이더(150)를 제어하기 위한 주파수 제어 신호(frequency control signal;FCS)를 생성할 수 있다. 주파수 제어 신호(FCS)는 도 2와 도 3을 참조하여 후술될 것이다.

로우 드라이버(120)는 픽셀 어레이(110)를 로우(row) 단위로 구동한다. 예컨대, 로우 드라이버(120)는 픽셀 어레이(110)을 구성하는 각 픽셀(미도시)을 제어하기 위한 제어 신호들을 생성할 수 있다. 픽셀 어레이(110)는 로우 드라이버(120)의 제어에 의해 선택되는 로우(row)로부터 픽셀 신호(P1~Pm) 즉, 리셋 신호와 영상 신호를 ADC 블록(130)으로 출력한다.

ADC 블록(130)은 램프 신호 발생기(140)로부터 제공된 램프 신호(RAMP)와 픽셀 어레이(110)로부터 출력되는 픽셀 신호(P1~Pm)를 비교하여 비교 신호(도 2의 CS1~CSm)를 생성하고, 비교 신호(CS1~CSm)에 따라 입력 클럭(CLK_CNT)을 카운팅하여 디지털 픽셀 값(도 2의 DPV1~DPVm)을 버퍼(160)로 출력한다.

램프 신호 발생기(140)는 타이밍 제네레이터(170)의 제어에 따라 상기 아날로그 게인에 따라 가변되는 기울기를 가진 램프 신호(RAMP)를 생성할 수 있다.

디바이더(150)는 상기 아날로그 게인에 의존하는 주파수 제어 신호(FCS)에 따라 내부 클럭(CLK_IN)의 주파수를 결정할 수 있고, 상기 결정된 주파수를 가진 입력 클럭(CLK_CNT)을 ADC 블록(130)으로 전송할 수 있다.

버퍼(160)는 ADC 블록(130)으로부터 출력된 디지털 픽셀 값(DPV1~DPVm)을 임시 저장한 후 센싱하고 증폭하여 출력한다.

컬럼 드라이버(190)는 타이밍 제네레이터(170)의 제어에 따라 버퍼(160)의 동작을 제어할 수 있다.

도 2는 도 1에 도시된 이미지 센서의 동작을 설명하기 위해 이미지 센서의 일부를 나타낸 도면이다. 도 3은 도 2에 도시된 디바이더의 일 실시예를 나타낸 도면이다.

도 1 내지 도 3을 참조하면, 픽셀 어레이(110)는 복수의 로우들과 복수의 컬럼들을 가진 매트릭스(matrix) 형태로 배열된 복수의 픽셀들을 포함할 수 있고, 픽셀 어레이(110)는 컬럼 별로 픽셀 신호(P1~Pm)를 출력할 수 있다. 픽셀 신호(P1~Pm)는 입사광의 세기를 상기 세기에 대응하는 전압 레벨로 변환한 신호이다.

ADC 블록(130)은 각각이 픽셀 어레이(110)의 각 컬럼에 대응하는 복수의 비교기들(comparators, 132-1~132-m), 및 복수의 카운터들(counters, 134-1~134-m)을 포함할 수 있다.

각 비교기(132-1~132-m)는 각 픽셀 신호(P1~Pm)를 아날로그 게인에 따라 가변되는 기울기를 가진 램프 신호(RAMP)와 비교한 비교 신호(CS1~CSm)를 생성할 수 있다. 비교 신호(CS1~CSm)는 픽셀 신호(P1~Pm)의 특정 전압 레벨을 상기 아날로그 게인에 대응하는 증폭 비율에 따라 특정 레벨(예컨대, 하이 레벨)을 유지하는 시간으로 변환한 신호이다. 즉, 상기 아날로그 게인은 각 픽셀 신호(P1~Pm)의 특정 전압 레벨을 시간 단위로 변환할 때의 증폭 비율에 해당할 수 있다.

각 카운터(134-1~134-m)는 각 비교 신호(CS1~CSm)에 따라 입력 클럭(CLK_CNT)을 카운트(count)하여 디지털 픽셀 값(DPV1~DPVm)을 생성할 수 있다. 즉, 각 카운터(134-1~134-m)는 각 비교 신호(CS1~CSm)가 특정 레벨(예컨대, 하이 레벨)을 유지하는 시간 동안 입력 클럭(CLK_CNT)의 에지(edge, 예컨대 상승 에지)를 카운트하고 카운트 결과(counting result)에 대응하는 디지털 픽셀 값(DPV1~DPVm)을 생성할 수 있다. 각 카운터(134-1~134-m)는 디지털 픽셀 값(DPV1~DPVm)을 버퍼(160)로 전송할 수 있다.

도 3에서는 디바이더(150)의 일 실시예가 나타나 있으나, 본 발명의 범위는 이에 한정되지 않는다.

디바이더(150)는 복수의 플립플롭들(flipflops, 152-1~152-k), 및 먹스(multiplexer;MUX, 154)를 포함할 수 있다.

복수의 플립플롭들(152-1~152-k;k는 2 이상의 정수) 각각은 D-플립플롭(D-flipflop)으로 구현될 수 있고, 각각의 데이터 입력 단자(D)와 반전 출력 단자(Q')는 서로 연결되어 있고 제1 플립플롭(152-1)을 제외하고는 제i(i는 2 이상 k 이하의 정수) 플립플롭(152-i)의 클럭 입력 단자(T)는 제(i-1) 플립플롭(152-(i-1))의 비반전 출력 단자(Q)와 연결되어 있다. 제1 플립플롭(152-1)의 클럭 입력 단자(T)는 위상 고정 루프(105)와 연결되어 내부 클럭(CLK_IN)을 수신할 수 있다.

복수의 플립플롭들(152-1~152-k) 각각은 클럭 입력 단자(T)로 입력되는 신호를 입력받아 상기 신호의 주파수의 1/2에 해당하는 주파수를 가진 신호(OUT1~OUTk)를 출력할 수 있다. 즉, 제j(j는 1이상 k이하의 정수) 플립플롭(152-j)의 출력(OUTj)은 내부 클럭(CLK_IN)의 주파수의 1/2j 배의 주파수를 가진다.

따라서, 복수의 플립플롭들(152-1~152-k) 각각은 1/2j 의 비율로 내부 클럭(CLK_IN)의 주파수를 변경할 수 있다.

먹스(154)는 주파수 제어 신호(FCS)에 따라 내부 클럭(CLK_IN), 및 복수의 플립플롭들(152-1~152-k)의 출력들(OUT1~OUTk) 중 어느 하나를 선택하여, 상기 어느 하나를 입력 클럭(CLK_CNT)으로서 출력할 수 있다.

상술한 바와 같이 타이밍 제네레이터(170)는 상기 아날로그 게인과 적어도 하나의 기준 게인을 비교하고, 비교 결과에 따라 주파수 제어 신호(FCS)를 생성한다.

예컨대, 적어도 하나의 기준 게인은 10x, 20x, ... , k*10x라 가정한다. 여기서, 10x는 단위 게인의 10배임을 의미한다. 상기 단위 게인은 미리 정해진 임의의 아날로그 게인을 의미한다.

타이밍 제네레이터(170)는 10x, 20x, ... , k*20x의 기준 게인들과 상기 아날로그 게인을 순차적으로 또는 병렬적으로 비교한 비교 결과를 기초로 주파수 제어 신호(FCS)를 생성할 수 있다. 타이밍 제네레이터(170)는 상기 아날로그 게인이 10x 이하일 경우 입력 클럭(CLK_CNT)으로서 내부 클럭(CLK_IN)을 선택하도록 제어하는 주파수 제어 신호(FCS)를 생성하고, 상기 아날로그 게인이 10x를 초과하고 20x 이하일 경우 입력 클럭(CLK_CNT)으로서 제1 플립플롭(152-1)의 출력(OUT1)을 선택하도록 제어하는 주파수 제어 신호(FCS)를 생성할 수 있다. 마찬가지로, 타이밍 제네레이터(170)는 상기 아날로그 게인이 k*10x를 초과할 경우 입력 클럭(CLK_CNT)으로서 제k 플립플롭(152-k)의 출력(OUTk)을 선택하도록 제어하는 주파수 제어 신호(FCS)를 생성할 수 있다.

따라서, 디바이더(150)는 주파수 제어 신호(FCS)에 따라 결정되는 1/2N(N은 0 이상의 정수)의 비율로 입력 클럭(CLK_CNT)의 주파수를 제어할 수 있다.

도 4는 도 2에 도시된 이미지 센서의 일부로부터 생성되는 노이즈(noise)에 대한 모델(model)을 나타낸 도면이다. 도 5는 아날로그 게인에 따른 카운터의 해상도, 및 랜덤 노이즈의 관계를 나타낸 그래프이다.

도 1 내지 도 5를 참조하면, 노이즈에 대한 모델(600)은 원천 신호(original signal, Sig)에 여러 노이즈들이 더해지는 과정을 모델링한 것이다.

즉, 원천 신호(Sig)가 최종 출력될 때 원천 신호(Sig)에 부가되는 토탈 노이즈(NT)의 생성 과정이 모델링되어 있다.

원천 신호(Sig)가 입사광의 세기에 해당한다고 가정하면, 제1 가산 단계(ADD1)에서는 입사광의 세기가 픽셀 신호(P1~Pm)의 전압 레벨로 변환되는 과정에서 발생되는 픽셀 노이즈(Npix)가 가산된다. 픽셀 노이즈(Npix)는 주로 픽셀(미도시)에서 발생되며, 예컨대 로우 노이즈(row noise)일 수 있다. 픽셀 노이즈(Npix)는 픽셀 신호(P1~Pm)의 전압 레벨이 변경되는 형태로 발생되는 노이즈를 의미한다.

제2 가산 단계(ADD2)에서는 램프 신호 발생기(140)에서 발생되는 램프 노이즈(NRAMP)와, 비교기(132-1~132-m)에서 발생되고 아날로그 게인에 의존하는 제1 노이즈(NB1)가 가산된다. 램프 노이즈(NRAMP)는 타이밍 제네레이터(170)의 제어와 달리 램프 신호(RAMP)의 타이밍 또는 기울기가 틀어지는 형태로 발생되는 노이즈를 의미한다.

증폭 단계(AMP)에서는 상기 아날로그 게인에 해당하는 증폭 비율로 증폭 단계(AMP) 전단에서 발생된 노이즈들(Npix, NRAMP, NB1)이 비교기(132-1~132-m)의 동작에 의해 증폭된다.

제3 가산 단계(ADD3)에서는 비교기(132-1~132-m)에서 발생되고 상기 아날로그 게인과 무관한 제2 노이즈(NB2)가 가산된다. 즉, 비교기(132-1~132-m)에서 발생되는 노이즈는 아날로그 게인에 따라 달라지는 제1 노이즈(NB1), 및 상기 아날로그 게인과 무관한 제2 노이즈(NB2)를 포함한다. 그러나, 제1 노이즈(NB1), 및 제2 노이즈(NB2)는 모두 각 비교기(132-1~132-m)의 출력인 각 비교 신호(CS1~CSm)가 특정 레벨(예컨대, 하이 레벨)을 유지하는 시간을 변경시키는 형태로 발생되는 노이즈를 의미한다.

제4 가산 단계(ADD4)에서는 카운터(134-1~134-m)에서 발생되는 카운터 노이즈(NQ)가 가산된다. 카운터 노이즈(NQ)는 아날로그 신호인 각 비교 신호(CS1~CSm)를 디지털 형태의 디지털 픽셀 값(DPV1~DPVm)으로 변환할 때 발생되는 양자화 노이즈(quantization noise)를 의미한다.

즉, 증폭 단계(AMP)를 중심으로 전단에서 가산되는 노이즈들(Npix, NRAMP, NB1)은 상기 아날로그 게인에 해당하는 증폭 비율로 증폭되나, 증폭 단계(AMP)를 중심으로 후단에서 가산되는 노이즈들(NB2, NQ)은 상기 아날로그 게인에 해당하는 증폭 비율로 증폭되지 않는다.

따라서, 상기 아날로그 게인이 높지 않은 경우(예컨대, 도 5의 01x의 경우), 카운터 노이즈(NQ)는 토탈 노이즈(NT)에 대해 지배적인 노이즈(dominant noise)가 될 수 있다. 그러나, 상기 아날로그 게인이 높은 경우(예컨대, 도 5의 16x의 경우), 카운터 노이즈(NQ)는 토탈 노이즈(NT)에 대해 지배적인 노이즈가 되지 않는다. 이는 증폭 단계(AMP)의 전단에서 가산되는 노이즈들(Npix, NRAMP, NB1)이 상기 아날로그 게인에 해당하는 증폭 비율로 증폭되므로, 노이즈들(Npix, NRAMP, NB1)이 카운터 노이즈(NQ)에 비해 토탈 노이즈(NT)에 대해 매우 지배적인 노이즈로 작용한다.

도 5에서는 아날로그 게인(A-gain)에 따른 카운터의 해상도(counter resolution), 및 토탈 노이즈(NT)의 관계를 나타낸 그래프가 나타나 있다.

카운터의 해상도는 각 카운터(134-1~134-m)가 표현할 수 있는 비트 수를 의미하며, 하나의 비트가 늘어날 때마다 각 카운터(134-1~134-m)가 소모하는 전력이 크게 늘어나게 된다.

또한, 카운터의 해상도가 낮아질수록 카운터 노이즈(NQ)는 높아지고, 카운터의 해상도가 높아질수록 카운터 노이즈(NQ)는 낮아질 수 있다.

아날로그 게인(A-gain)이 01x인 경우, 카운터의 해상도가 14 비트에서 10 비트로 낮아질 때 즉, 카운터 노이즈(NQ)가 일정한 양만큼 높아질 때 토탈 노이즈(NT)의 디지털 값은 약 1.8에서 약 4.5로 2배 이상 높아지게 된다.

반대로, 아날로그 게인(A-gain)이 16x인 경우, 카운터의 해상도가 14 비트에서 10 비트로 낮아질 때 즉, 카운터 노이즈(NQ)가 상기 일정한 양만큼 높아질 때 토탈 노이즈(NT)의 디지털 값은 약 10에서 약 11로 약 10% 만 높아지게 된다.

즉, 아날로그 게인(A-gain)이 낮은 경우(A-gain=01x)와 달리 아날로그 게인(A-gain)이 높은 경우(A-gain=16x) 카운터 노이즈(NQ)는 토탈 노이즈(NT)에 대해 지배적인 노이즈가 아니게 된다.

또한, 도 3에서 언급된 상기 적어도 하나의 기준 게인은 카운터 노이즈(NQ)의 토탈 노이즈(NT)에 대한 영향을 고려하여 실험적으로 미리 결정된 값일 수 있다. 예컨대, 적어도 하나의 기준 게인은 10x, 20x, ... , k*10x이라 하면, 10x는 카운터의 해상도를 1 비트 만큼 낮추어도 이미지 센서(100)의 성능에 크게 영향을 미치지 않는 기준 게인, 20x는 카운터의 해상도를 2 비트 만큼 낮추어도 이미지 센서(100)의 성능에 크게 영향을 미치지 않는 기준 게인일 수 있다.

도 6은 도 2에 도시된 이미지 센서의 동작을 설명하기 위한 타이밍도이다.

도 1 내지 도 6을 참조하면, 제1 프레임(F1)과 제2 프레임(F2) 동안의 픽셀 어레이(110)의 제1 컬럼의 제1 픽셀 신호(P1)의 아날로그-디지털 변환 과정이 도시되어 있다.

제1 프레임(F1)과 제2 프레임(F2) 각각은 제1 픽셀 신호(P1)가 생성되고, 제1 픽셀 신호(P1)에 대한 리드아웃(readout)이 완료되는데 걸리는 시간 단위를 의미한다. 제1 프레임(F1)과 제2 프레임(F2) 각각에서 아날로그 게인(A-gain)은 각각 01x와 16x로 유지된다고 가정한다.

제1 프레임(F1)에서 타이밍 제네레이터(170)는 아날로그 게인(A-gain)이 10x 이하이므로, 입력 클럭(CLK_CNT)으로서 내부 클럭(CLK_IN)을 선택하도록 제어하는 주파수 제어 신호(FCS)를 생성한다. 또한, 제2 프레임(F2)에서 타이밍 제네레이터(170)는 아날로그 게인(A-gain)이 10x를 초과하고 20x 이하이므로, 입력 클럭(CLK_CNT)으로서 제1 플립플롭(152-1)의 출력(OUT1)을 선택하도록 제어하는 주파수 제어 신호(FCS)를 생성한다. 여기서, 주파수 제어 신호(FCS)의 로우 레벨은 내부 클럭(CLK_IN)을 선택하도록 제어하는 레벨이고, 주파수 제어 신호(FCS)의 하이 레벨은 제1 플립플롭(152-1)의 출력(OUT1)을 선택하도록 제어하는 레벨이라 가정한다.

제1 픽셀 신호(P1)는 제1 프레임(F1)과 제2 프레임(F2)에서 일정하다고 가정한다.

시점(t1)에서, 램프 신호(RAMP)는 제1 기울기(SLOPE1)를 가지며 하강한다. 또한, 비교기(132-1)의 동작이 개시되어, 램프 신호(RAMP)의 레벨이 제1 픽셀 신호(P1)보다 높음에 따라 비교 신호(CS1)는 하이 레벨로 천이한다.

제1 프레임(F1)에서 입력 클럭(CLK_CNT)은 내부 클럭(CLK_IN)에 해당하므로, 시점(t1)에서부터 카운터(134-1)는 내부 클럭(CLK_IN)의 상승 에지를 검출하여 카운트함으로써 제1 디지털 픽셀 값(DPV1)을 출력한다.

시점(t2)에서 램프 신호(RAMP)의 레벨이 제1 픽셀 신호(P1)보다 낮음에 따라 비교 신호(CS1)는 로우 레벨로 천이한다.

즉, 비교 신호(CS1)는 시점(t1)에서 시점(t2)까지 하이 레벨을 유지하며, 시점(t1)에서 시점(t2)까지의 시간은 제1 픽셀 신호(P1)의 전압 레벨이 아날로그 게인(A-gain)에 따른 증폭 비율로 시간 레벨로 변환된 것이다. 또한, 시점(t1)에서 시점(t2)까지의 시간 동안 입력 클럭(CLK_CNT)이 카운트됨으로써, 시점(t1)에서 시점(t2)까지의 시간은 디지털 값으로 변환된다.

시점(t3)에서, 램프 신호(RAMP)는 원래의 레벨로 복귀하며, 이후 제1 디지털 픽셀 값(DPV1)은 버퍼(160)로 전송된다. 도 6에서 제1 프레임(F1)의 제1 디지털 픽셀 값(DPV1)은 1에 해당한다.

시점(t4)에서, 제2 프레임(F2)이 시작되며 아날로그 게인(A-gain)은 01x에서 16x로 변경되며 주파수 제어 신호(FCS)가 하이 레벨로 천이함에 따라, 입력 클럭(CLK_CNT)으로서 제1 플립플롭(152-1)의 출력(OUT1)이 선택된다.

시점(t5)에서, 램프 신호(RAMP)는 제2 기울기(SLOPE2)를 가지며 하강한다. 제2 기울기(SLOPE2)는 제1 기울기(SLOPE1)보다 16배 만큼 낮다. 또한, 비교기(132-1)의 동작이 개시되어, 램프 신호(RAMP)의 레벨이 제1 픽셀 신호(P1)보다 높음에 따라 비교 신호(CS1)는 하이 레벨로 천이한다.

제1 프레임(F1)에서 입력 클럭(CLK_CNT)은 내부 클럭(CLK_IN)의 1/2배의 주파수를 가진 제1 플립플롭(152-1)의 출력(OUT1)에 해당하며, 시점(t5)에서부터 카운터(134-1)는 제1 플립플롭(152-1)의 출력(OUT1)의 상승 에지를 검출하여 카운트함으로써 제1 디지털 픽셀 값(DPV1)을 출력한다.

시점(t6)에서 램프 신호(RAMP)의 레벨이 제1 픽셀 신호(P1)보다 낮음에 따라 비교 신호(CS1)는 로우 레벨로 천이한다.

즉, 비교 신호(CS1)는 시점(t5)에서 시점(t6)까지 하이 레벨을 유지하며, 시점(t5)에서 시점(t6)까지의 시간은 제1 픽셀 신호(P1)의 전압 레벨이 아날로그 게인(A-gain)에 따른 증폭 비율로 시간 레벨로 변환된 것이다. 또한, 시점(t5)에서 시점(t6)까지의 시간 동안 입력 클럭(CLK_CNT)이 카운트됨으로써, 시점(t5)에서 시점(t6)까지의 시간은 디지털 값으로 변환된다.

시점(t7)에서, 램프 신호(RAMP)는 원래의 레벨로 복귀하며, 이후 제1 디지털 픽셀 값(DPV1)은 버퍼(160)로 전송된다. 도 6에서 제2 프레임(F2)의 제1 디지털 픽셀 값(DPV1)은 8에 해당한다.

제1 픽셀 신호(P1)의 전압 레벨이 제1 프레임(F1)과 제2 프레임(F2)에서 일정하고, 제2 프레임(F2)에서 아날로그 게인(A-gain)이 16배 증가하였으므로, 원칙적으로는 제1 디지털 픽셀 값(DPV1)은 16이어야 한다. 그러나, 주파수 제어 신호(FCS)에 의해 입력 클럭(CLK_CNT)은 내부 클럭(CLK_IN)의 1/2배의 주파수를 가진 제1 플립플롭(152-1)의 출력(OUT1)으로 변경되어, 제2 프레임(F2)의 제1 디지털 픽셀 값(DPV1)은 16이 아닌 8에 해당하게 된다.

16이 카운트되기 위해서는 카운터(134-1)의 이진 비트 수가 최소한 5개이어야 하나, 8이 카운트되기 위해서는 카운터(134-1)의 이진 비트 수가 최소한 4개이면 된다. 따라서, 아날로그 게인(A-gain)이 높은 제2 프레임(F2)에서는 카운터(134-1)의 이진 비트 수를 줄일 수 있으며, 이로 인해 카운터(134-1)의 전력 소모가 감소될 수 있다.

물론, 카운터(134-1)의 이진 비트 수 즉, 카운터의 해상도가 감소되면, 카운터 노이즈(NQ)가 증가될 수 있다. 그러나, 도 4와 도 5에서 살펴본 바와 같이 아날로그 게인(A-gain)이 높은 경우, 카운터 노이즈(NQ)는 토탈 노이즈(NT)에 대해 지배적인 노이즈가 아니므로 제1 디지털 픽셀 값(DPV1)에 유발되는 노이즈는 무시될 수 있는 정도이다.

따라서, 본 발명의 실시예에 따른 이미지 센서(100)에 의하면, 아날로그 게인(A-gain)이 높은 경우 입력 클럭(CLK_CNT)의 주파수를 조절하여 카운터(134-1)의 전력 소모를 감소시킬 수 있다.

또한, 제2 프레임(F2)의 제1 디지털 픽셀 값(DPV1)은 8에 해당하게 되므로, 아날로그 디지털 블록(130)의 후단(예컨대, 버퍼(160) 또는 DSP(200))에서 제1 디지털 픽셀 값(DPV1)이 원래의 값(16) 또는 상기 값에 매우 근사한 값으로 보정될 수 있다.

또한, 본 발명의 실시예에 따른 이미지 센서(100)에 의하면, 아날로그 게인(A-gain)이 높은 정도에 따라 디바이더(150)가 입력 클럭(CLK_CNT)의 주파수를 조절하는 정도를 달리하여, 카운터(134-1)의 전력 소모를 단계적으로 그리고 효과적으로 감소시킬 수 있다.

설명의 편의상 도 6의 타이밍도에서는 제1 픽셀 신호(P1)에 대해서만 설명하였으나, 나머지 픽셀 신호들(P2~Pm)에 대해서도 실질적 동일한 방식이 적용될 수 있다.

도 7은 도 2에 도시된 버퍼의 일 실시예를 나타낸 블록도이다. 도 8은 도 2에 도시된 버퍼의 다른 실시예를 나타낸 블록도이다.

도 1 내지 도 8을 참조하면, 도 7에 도시된 버퍼(160-1)는 복수의 비트 쉬프터들(bit shifters, 162-1~162-m), 복수의 메모리들(memories, 164-1~164-m), 및 복수의 센스 앰프들(sense amplifier;S/A, 166-0~166-n)을 포함할 수 있다.

복수의 비트 쉬프터들(162-1~162-m) 각각은 대응되는 디지털 픽셀 값(DPV1~DPVm)을 주파수 제어 신호(FCS)에 따라 정해지는 비트 수 만큼 디지털 픽셀 값(DPV1~DPVm)을 쉬프트시킬 수 있다.

예컨대, 도 6에서와 같이 제1 프레임(F1)에서 주파수 제어 신호(FCS)가 입력 클럭(CLK_CNT)으로 내부 클럭(CLK_IN)을 선택하도록 하는 레벨을 가질 경우, 각 비트 쉬프터(162-1~162-m)는 대응되는 디지털 픽셀 값(DPV1~DPVm)을 쉬프트시키지 않을 수 있다.

그러나, 제2 프레임(F2)에서 주파수 제어 신호(FCS)가 입력 클럭(CLK_CNT)으로 제1 플립플롭(152-1)의 출력(OUT1)을 선택하도록 하는 레벨을 가질 경우, 각 비트 쉬프터(162-1~162-m)는 대응되는 디지털 픽셀 값(DPV1~DPVm)을 1 비트만큼 쉬프트시킬 있다.

마찬가지로, 주파수 제어 신호(FCS)가 입력 클럭(CLK_CNT)으로 제k 플립플롭(152-k)의 출력(OUTk)을 선택하도록 하는 레벨을 가질 경우, 각 비트 쉬프터(162-1~162-m)는 대응되는 디지털 픽셀 값(DPV1~DPVm)을 k 비트만큼 쉬프트시킬 있다.

복수의 메모리들(164-1~164-m) 각각은 총 n+1 개의 비트들을 저장할 수 있고, 최하위 비트를 저장하는 제0 메모리(MEM0) 내지 최상위 비트를 저장하는 제n 메모리(MEMn)를 포함할 수 있다.

복수의 메모리들(164-1~164-m) 각각은 대응되는 비트 쉬프터(162-1~162-m)로부터 전송되는 비트 쉬프팅된 디지털 픽셀 값(DPV1~DPVm)을 저장할 수 있다.

예컨대, 제2 프레임(F2)에서 생성된 제1 디지털 픽셀 값(DPV1)인 8 즉, 이진수 1000 이 비트 쉬프터(162-1)로 입력되면, 주파수 제어 신호(FCS)에 따라 비트 쉬프터(162-1)는 이진수 1000 을 1 비트만큼 쉬프트 시킬 수 있다. 상기 쉬프트 시키는 동작은 이진수 1000 을 제0 메모리(MEM0) 내지 제3 메모리(MEM3)가 아닌 제1 메모리(MEM1) 내지 제4 메모리(MEM4)에 저장시키는 동작일 수 있다.

비트 쉬프팅에 의해 비워지는 메모리인 제0 메모리(MEM0)의 출력은 0을 나타내는 전압 레벨로 고정될 수 있다. 최하위 비트에 관련된 센스 앰프(166-0), 및 복수의 메모리들(164-1~164-m) 각각에 포함된 제0 메모리들(MEM0)은 제0 데이터 버스(DBUS0)로 정의될 수 있다. 제0 메모리(MEM0)의 출력이 0을 나타내는 전압 레벨로 고정됨에 따라, 제0 데이터 버스(DBUS0)는 제2 프레임(F2)에서 동작할 필요가 없으므로 제0 데이터 버스(DBUS0)에서 소모되는 전력이 감소될 수 있다.

이진수 1000 이 제1 메모리(MEM1) 내지 제4 메모리(MEM4)에 저장됨으로써, 메모리(164-1)가 나타내는 디지털 값은 이진수 10000 즉, 16이 된다. 즉, 비트 쉬프팅 동작에 의해, 제1 디지털 픽셀 값(DPV1)이 제2 프레임(F2)의 원래의 제1 디지털 픽셀 값(DPV1)인 16으로 보정될 수 있다.

이러한 비트 쉬프팅 동작은 각 비트 쉬프터(162-1~162-m)의 내부의 복수의 스위치들(미도시)에 의해 구현될 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.

복수의 센스 앰프들(166-0~166-n) 각각은 컬럼 드라이버(190)에 의해 선택된 복수의 메모리들(164-1~164-m) 중 어느 하나로부터 출력되는 디지털 값을 감지 및 증폭하여, 디지털 픽셀 신호(DPS)로서 출력할 수 있다.

도 8에 도시된 버퍼(160-2)는 도 7에 도시된 버퍼(160-1)와 달리 복수의 비트 쉬프터들(162-1~162-m)을 포함하지 않는다.

따라서, 복수의 메모리들(164-1~164-m) 각각은 디지털 픽셀 값(DPV1~DPVm)을 그대로 저장하고, 복수의 센스 앰프들(166-0~166-n) 각각은 컬럼 드라이버(190)에 의해 선택된 복수의 메모리들(164-1~164-m) 중 어느 하나로부터 출력되는 디지털 픽셀 값(DPV1~DPVm)을 감지 및 증폭하여, 디지털 픽셀 신호(DPS)로서 출력할 수 있다.

예컨대, 아날로그 게인(A-gain)이 16x일 때(즉, 도 6의 제2 프레임(F2)에서) 각 카운터(134-1~134-m)의 이진 비트 수가 1 비트만큼 줄어들게 되므로, 각 카운터(134-1~134-m)의 입력 클럭(CLK_CNT)으로서 내부 클럭(CLK_IN)이 사용될 경우의 디지털 픽셀 값(DPV1~DPVm)의 최상위 비트 1 비트에 대응하는 데이터 버스(도 6의 경우 제4 데이터 버스)는 사용되지 않는다.

따라서, 상기 데이터 버스는 제2 프레임(F2)에서 동작할 필요가 없으므로 상기 데이터 버스에서 소모되는 전력이 감소될 수 있다.

디지털 신호 프로세서(200)는 미리 알고 있는 아날로그 게인(A-gain) 또는 주파수 제어 신호(FCS)에 따라 정해지는 비트 수 만큼 디지털 픽셀 신호(DPS)를 보정할 수 있다.

예컨대, 도 6의 예에서 디지털 신호 프로세서(200)는 제1 프레임(F1)의 디지털 픽셀 신호(DPS)인 1은 보정하지 않고, 제2 프레임(F2)의 디지털 픽셀 신호(DPS)인 8 즉, 1000을 도 7의 비트 쉬프팅 동작의 결과와 마찬가지로 10000으로 보정할 수 있다.

따라서, 본 발명의 실시예에 따른 이미지 센서(100)에 의하면, 아날로그 게인(A-gain)이 높은 경우 입력 클럭(CLK_CNT)의 주파수를 조절하여 카운터(134-1)의 전력 소모를 감소시키고, 입력 클럭(CLK_CNT)의 주파수의 변경으로 인한 디지털 픽셀 값의 오차를 보정함으로써 이미지 센서(100)의 성능을 유지할 수 있다.

도 9는 도 1에 도시된 이미지 센서의 카운터 또는 버퍼에서 소모되는 전력과 카운터의 해상도(counter resolution)의 관계를 나타낸 도면이다.

도 1 내지 도 9를 참조하면, 복수의 카운터들(134-1~134-m)에서 소모되는 전력(counter power)은 카운터의 해상도가 1 비트씩 감소할 때마다, 약 2배씩 감소하게 된다.

또한, 버퍼(160)에서 소모되는 전력(buffer power)은 카운터의 해상도가 1 비트씩 감소할 때마다 데이터 버스 단위로 동작하지 않게 되며, 하나의 데이터 버스에서 소모되는 전력만큼 감소하게 된다.

아날로그 게인(A-gain)이 높아질 경우, 카운터 노이즈(NQ)는 토탈 노이즈(NT)에 대해 지배적인 노이즈가 아니게 되므로 카운터의 해상도를 낮출 수 있게 된다. 카운터의 해상도가 낮아질 경우, 복수의 카운터들(134-1~134-m)과 버퍼(160)에서 소모되는 전력이 크게 감소될 수 있다.

도 10은 도 1에 도시된 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.

도 1 및 도 10을 참조하면, 전자 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP, IPTV 또는 스마트 폰으로 구현될 수 있다.

전자 시스템(1000)은 어플리케이션 프로세서(1010), 이미지 센서(100), 및 디스플레이(1050)를 포함한다.

어플리케이션 프로세서(1010)에 구현된 CSI 호스트(1012)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(100)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 예컨대, CSI 호스트(1012)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(1041)에는 광 시리얼라이저가 구현될 수 있다.

어플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 예컨대, DSI 호스트(1011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(1051)에는 광 디시리얼라이저가 구현될 수 있다.

전자 시스템(1000)은 어플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 전자 시스템(1000)의 PHY(1013)와 RF 칩(1060)의 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.

전자 시스템(1000)은 GPS(1020), 스토리지(1070), 마이크(1080), DRAM(1085) 및 스피커(1090)를 더 포함할 수 있으며, 전자 시스템(1000)은 Wimax(1030), WLAN(1100) 및 UWB(1110) 등을 이용하여 통신할 수 있다.

도 11은 도 1에 도시된 이미지 센서를 포함하는 이미지 처리 시스템의 블록도를 나타낸다.

도 1 및 도 11을 참조하면, 이미지 처리 시스템(1100)은 프로세서(1110), 메모리(1120), 이미지 센서(100), 디스플레이 유닛(1130) 및 인터페이스(1140)를 포함할 수 있다.

프로세서(1110)는 이미지 센서(100)의 동작을 제어할 수 있다. 예컨대, 프로세서(1110)는 이미지 센서(100)로부터 깊이 정보와 컬러 정보(예컨대, 레드 정보, 그린 정보, 블루 정보, 마젠타 정보, 사이언 정보, 또는 엘로우 정보 중에서 적어도 하나)에 기초하여 2차원 및/또는 3차원 이미지를 생성할 수 있다.

메모리(1120)는 프로세서(1110)의 제어에 따라 버스(1150)를 통하여 이미지 센서(100)의 동작을 제어하기 위한 프로그램과 상기 생성된 이미지를 저장할 수 있고, 프로세서(1110)는 저장된 정보를 액세스하여 상기 프로그램을 실행시킬 수 있다. 메모리(1120)는 예컨대, 비휘발성 메모리(non-volatile memory)로 구현될 수 있다.

이미지 센서(100)는 프로세서(1110)의 제어 하에 각 디지털 픽셀 신호(예컨대, 컬러 정보 또는 깊이 정보)에 기초하여 2차원 및/또는 3차원 이미지 정보를 생성할 수 있다.

디스플레이 유닛(1130)은 상기 생성된 이미지를 프로세서(1110) 또는 메모리(1120)로부터 수신하여 디스플레이(예컨대, LCD, AMOLED)를 통하여 디스플레이할 수 있다.

인터페이스(1140)는 2차원 또는 3차원 이미지를 입출력하기 위한 인터페이스로 구현될 수 있다. 실시 예에 따라, 인터페이스(1140)는 무선 인터페이스로 구현될 수 있다.

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.

컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.

또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

이미지 처리 시스템(10)
이미지 센서(100)
픽셀 어레이(110)
로우 드라이버(120)
ADC 블록(130)
램프 신호 발생기(140)
디바이더(150)
버퍼(160)
타이밍 제네레이터(170)
제어 레지스터 블록(180)
버퍼(190)
디지털 신호 프로세서(200)
디스플레이 유닛(300)

Claims (10)

1. 램프 신호와 픽셀 신호를 비교한 비교 신호를 생성하는 비교기;
   상기 비교 신호에 따라 입력 클럭을 카운트하여 디지털 픽셀 값을 생성하는 카운터;
   아날로그 게인(analog gain)에 따라 상기 입력 클럭의 주파수를 제어하는 디바이더; 및
   디지털 신호 프로세서로부터 상기 아날로그 게인을 수신하여 임시 저장하는 게인 레지스터(gain register)를 포함하는 이미지 센서.
2. 제1항에 있어서,
   상기 아날로그 게인과 적어도 하나의 기준 게인을 비교하고, 비교 결과에 따라 상기 디바이더를 제어하는 주파수 제어 신호를 생성하는 타이밍 생성기를 더 포함하는 이미지 센서.
3. 제2항에 있어서,
   상기 디바이더는,
   상기 주파수 제어 신호에 따라 결정되는 1/2N(N은 0 이상의 정수)의 비율로 상기 입력 클럭의 주파수를 제어하는 이미지 센서.
4. 제3항에 있어서,
   상기 디바이더는,
   각각이 1/2j(j는 1이상의 정수)의 비율로 내부 클럭의 주파수를 변경하는 복수의 플립플롭들(flipflop); 및
   상기 내부 클럭 및 상기 복수의 플립플롭들의 출력들 중 어느 하나를 선택하여 상기 입력 클럭을 출력하는 먹스를 포함하는 이미지 센서.
5. 삭제
6. 제2항에 있어서,
   상기 주파수 제어 신호에 따라 정해지는 비트 수 만큼 상기 디지털 픽셀 값을 쉬프트(shift)시키는 비트 쉬프터(bit shifter)를 더 포함하는 이미지 센서.
7. 제1항에 있어서,
   상기 램프 신호의 기울기는 상기 아날로그 게인에 의해 결정되는 이미지 센서.
8. 입사광에 대응하는 픽셀 신호를 아날로그 디지털 변환(analog-digital conversion)하여 디지털 픽셀 신호를 생성하는 이미지 센서;
   상기 디지털 픽셀 신호를 처리하여 이미지 데이터를 생성하고, 아날로그 게인(analog gain)을 결정하는 디지털 신호 프로세서; 및
   디지털 신호 프로세서로부터 상기 아날로그 게인을 수신하여 임시 저장하는 게인 레지스터(gain register)를 포함하며,
   상기 이미지 센서는,
   램프 신호와 상기 픽셀 신호를 비교한 비교 신호를 생성하는 비교기;
   상기 비교 신호에 따라 입력 클럭을 카운트하여 디지털 픽셀 값을 생성하는 카운터; 및
   상기 아날로그 게인에 따라 상기 입력 클럭의 주파수를 제어하는 디바이더를 포함하는 이미지 처리 시스템.
9. 제8항에 있어서,
   상기 아날로그 게인과 적어도 하나의 기준 게인을 비교하고, 비교 결과에 따라 상기 디바이더를 제어하는 주파수 제어 신호를 생성하는 타이밍 생성기를 더 포함하는 이미지 처리 시스템.
10. 램프 신호와 픽셀 신호를 비교한 비교 신호를 생성하는 비교기;
    상기 비교 신호에 따라 입력 클럭을 카운트하여 디지털 픽셀 값을 생성하는 카운터; 및
    디지털 신호 프로세서로부터 아날로그 게인을 수신하여 임시 저장하는 게인 레지스터(gain register)를 포함하며,
    상기 입력 클럭은 상기 아날로그 게인에 따라 가변되는 이미지 센서.

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