KR20210109769A - 이미지 센서, 이를 포함하는 이미지 처리 시스템 및 이의 구동 방법 - Google Patents

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KR20210109769A
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신지훈
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Abstract

본 발명의 실시예에 따른 이미지 센서는, 변환 이득을 조절하여 고 변환 이득에 따른 고 변환 이득 신호 및 저 변환 이득에 따른 저 변환 이득 신호를 출력하는 듀얼 변환 이득(Dual Conversion Gain)(DCG) 픽셀, 상기 고 변환 이득 신호의 전압 레벨을 스케일링하는 스케일러, 상기 스케일링된 고 변환 이득 신호 및 제1 램프 신호를 비교하여 제1 비교 결과를 출력하고, 상기 저 변환 이득 신호 및 상기 제1 램프 신호와 기울기가 다른 제2 램프 신호를 비교하여 제2 비교 결과를 출력하는 비교기, 및 상기 제1 비교 결과에 기초하는 제1 카운팅 결과값 및 상기 제2 비교 결과에 기초하는 제2 카운팅 결과값을 출력하는 카운터를 포함한다.

Description

이미지 센서, 이를 포함하는 이미지 처리 시스템 및 이의 구동 방법{IMAGE SENSOR, IMAGE PROCESSING SYSTEM INCLUDING THE SAME, AND OPERATING METHOD OF THE SAME}
본 발명은 이미지 센서에 관한 것으로서, 더욱 상세하게는 이미지 센서, 이를 포함하는 이미지 처리 시스템 및 이의 구동 방법에 관한 것이다.
CMOS(Complementary Metal-Oxide Semiconductor) 이미지 센서는 CMOS 공정을 이용하여 제조되는 이미지 촬상 소자로서, CCD(Charge-Coupled Device) 이미지 센서와 비교하여 제조 단가가 낮고 전력 소모가 적으며 고집적이 가능하다는 장점이 있다.
한편, CMOS 이미지 센서의 주요 성능 지표로서 동적 범위(Dynamic Range), 잡음(noise), 동작 속도(frame rate), 민감도(sensitivity), 색 재현성(color gamut), 소비 전력, 센서의 크기 등이 있다.
구체적인 응용 분야에 따라 서로 다른 지표들이 강조될 수 있는데, 특히 높은 신뢰성과 안정성을 요구하는 분야에서, 고 동적 범위 및 저잡음의 성능을 발휘할 수 있는 CMOS 이미지 센서를 필요로 한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 저 조도 영역의 동적 범위를 증가시켜 최종적으로 생성되는 디지털 신호의 동적 범위를 증가시키고 잡음의 크기를 감소시킬 수 있는 이미지 센서, 이를 포함하는 이미지 처리 시스템 및 이의 동작 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 이미지 센서는, 변환 이득을 조절하여 고 변환 이득에 따른 고 변환 이득 신호 및저 변환 이득에 따른 저 변환 이득 신호를 출력하는 듀얼 변환 이득(Dual Conversion Gain)(DCG) 픽셀, 상기 고 변환 이득 신호의 전압 레벨을 스케일링하는 스케일러, 상기 스케일링된 고 변환 이득 신호 및 제1 램프 신호를 비교하여 제1 비교 결과를 출력하고, 상기 저 변환 이득 신호 및 상기 제1 램프 신호와 기울기가 다른 제2 램프 신호를 비교하여 제2 비교 결과를 출력하는 비교기, 및 상기 제1 비교 결과에 기초하는 제1 카운팅 결과값 및 상기 제2 비교 결과에 기초하는 제2 카운팅 결과값을 출력하는 카운터를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 이미지 처리 시스템은, 변환 이득을 조절하여 고 변환 이득에 따른 고 변환 이득 신호 및 저 변환 이득에 따른 저 변환 이득 신호를 출력하는 DCG 픽셀 어레이, 제1 램프 신호 및 제2 램프 신호를 발생시키는 램프 신호 생성기, 상기 고 변환 이득 신호의 전압 레벨을 스케일링하고, 상기 스케일링된 고 변환 이득 신호 및 상기 제1 램프 신호를 비교하여 제1 비교 결과를 출력하고, 상기 저 변환 이득 신호 및 상기 제2 램프 신호를 비교하여 제2 비교 결과를 출력하는 상관 이중 샘플링 블록, 및 상기 제1 비교 결과에 기초하는 제1 카운팅 결과값 및 상기 제2 비교 결과에 기초하는 제2 카운팅결과값을 출력하는 카운터를 포함하는 카운터 블록을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 이미지 센서의 구동 방법은, 변환 이득을 조절하여 저 변환 이득에 따른 저 변환 이득 신호 및 고 변환 이득에 따른 고 변환 이득 신호를 출력하는 단계, 상기 고 변환 이득 신호의 전압 레벨을 스케일링하는 단계, 상기 스케일링된 고 변환 이득 신호 및 제1 램프 신호를 비교하여 제1 비교 결과를 출력하고, 제1 비교 결과에 기초하는 제1 카운팅결과값을 출력하는 단계, 및 저 변환 이득 신호 및 제2 램프 신호를 비교하여 제2 비교 결과를 출력하고 상기 제2 비교 결과에 기초하는 제2 카운팅 결과값을 출력하는 단계를 포함한다.
본 발명의 실시예들에 따른 이미지 센서, 이를 포함하는 이미지 처리 시스템 및 이의동작 방법은 DCG 이미지 센서로부터 출력되는 아날로그 픽셀 신호에 포함되는 고 변환 이득 신호의 전압 레벨만을 스케일링하고, 저 변환 이득 신호의 전압 레벨은 스케일링하지 않을 수 있다. 그리고, 이와 같은 스케일링을 통해 저 조도 영역의 동적 범위를 증가시켜 최종적으로 생성되는 디지털 신호의 동적 범위를 증가시키고 랜덤 잡음을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 2는 도 1에 도시된 DCG 픽셀 어레이에 포함되는 DCG 픽셀의 구조를 나타내는 회로도이다. 도 3은 도 1에 도시된 CDS 블록 또는 카운터 블록에 포함되는 스케일러, 비교기, 및 카운터를 나타내는 블록도이다. 도 4 및 도 5는 도 1에 도시된 이미지 시스템이 Reset-Sig-Sig-Reset(RSSR)의 ADC 타이밍에서 동작하는 경우에 아날로그 픽셀 신호를 처리하는 과정을 설명하기 위한 타이밍도이다.
도 6a는 본 발명의 실시예들에 따른 이미지 센서에 포함되는 램프 신호 발생기의 일 예를 나타내는 회로도이다. 도 6b는 도 6a의 램프 신호 발생기의 구조를 나타내는 회로도이다.
도 7은 스케일링된 고 변환 이득 신호와 제1 램프 신호와의 관계에 관하여 설명하기 위한 도면이다.
도 8은 본 발명의 실시예들에 따라 아날로그 게인을 증가시키는 경우, 아날로그 픽셀 신호의 신호대잡음비의 변화를 나타내는 그래프이다. 도 9는 본 발명의 실시예들에 따라 아날로그 게인을 증가시키는 경우, 아날로그 픽셀 신호의 동적 범위의 변화를 나타내는 그래프이다. 도 10은 본 발명의 실시예들에 따라 아날로그 게인을 증가시키는 경우, 아날로그 픽셀 신호에 기초하여 생성되는 이미지 데이터의 동적 범위의 변화를 나타내는 그래프이다.
도 11은 도 1에 도시된 이미지 센서에 의해 발생되는 잡음을 설명하기 위한 도면이다.
도 12는 아날로그 게인을 증가시키는 경우 동적 범위 및 랜덤 잡음의 크기의 변화를 설명하기 위한 도면이다.
도 13 및 도 14는 도 1에 도시된 이미지 시스템이 Reset-Reset-Sig-Sig(RRSS)의 ADC 타이밍에서 동작하는 경우에 아날로그 픽셀 신호를 처리하는 과정을 설명하기 위한 타이밍도이다.
도 15는 본 발명의 일 실시예에 따른 이미지 시스템의 구동 방법을 나타내는 흐름도이다.
도 16은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 1을 참조하면, 이미지 센서(10)는 듀얼 변환 이득(Dual Conversion Gain)(DCG) 픽셀 어레이(100), 상관 이중 샘플링(Correlated Double Sampling)(CDS) 블록(200), 카운터 블록(300), 램프 신호 생성기(400), 로우 드라이버(500), 제어부(600), 및 이미지 처리부(700)를 포함할 수 있다.
DCG 픽셀 어레이(100)는 복수의 DCG 픽셀들을 포함할 수 있다. 복수의 DCG 픽셀들은 매트릭스 형태로 배열되어, 각각이 복수의 로우(row)들 중 어느 하나에 연결되고, 복수의 컬럼(column)들 중 어느 하나에 연결될 수 있다.
DCG 픽셀 어레이(100)는 셔터 동작에 따른 입사광을 감지하여 광전 변환을 수행하고 상기 광전 변환에 의하여 생성된 광전하들을 기초로 복수의 아날로그 픽셀 신호들을 생성하여 이를 출력할 수 있다. 그리고, 상기 복수의 아날로그 픽셀 신호들을 생성하는 과정에서 변환 이득을 조절할 수 있다. 실시예에 따라, DCG 픽셀 어레이(100)는 상기 복수의 아날로그 픽셀 신호들을 생성하는 과정에서 변환 이득을 조절하여 고 변환 이득에 따른 고 변환 이득 신호들 및 저 변환 이득에 따른 저 변환 이득 신호들을 상기 복수의 아날로그 픽셀 신호들로서 생성할 수 있다. 여기서, 변환 이득의 조절은 DCG 픽셀 어레이(100)에 포함되는 듀얼 게인 트랜지스터를 구동시킴으로써 수행될 수 있다. 보다 구체적인 설명은 후술하기로 한다.
상관 이중 샘플링 블록(200)은 복수의 상관 이중 샘플링 회로들을 포함할 수 있다. 복수의 상관 이중 샘플링 회로들은 DCG 픽셀 어레이(100)의 복수의 칼럼들과 연결되고, DCG 픽셀 어레이(100)로부터 출력되는 복수의 아날로그 픽셀 신호들에 대해 CDS 동작을 수행할 수 있다. 여기서, 어느 하나의 상관 이중 샘플링 회로는 DCG 픽셀 어레이(100)의 어느 하나의 칼럼과 연결되어, 상기 어느 하나의 칼럼으로부터 출력되는 아날로그 픽셀 신호에 대해 CDS 동작을 수행할 수 있다.
카운터 블록(300)은 복수의 카운터들을 포함할 수 있다. 복수의 카운터들은 복수의 상관 이중 샘플링 회로들을 통해 DCG 픽셀 어레이(100)의 복수의 컬럼들과 연결되고, DCG 픽셀 어레이(100)로부터 출력되는 복수의 아날로그 픽셀 신호들(즉, 복수의 상관 이중 샘플링 회로들로부터 출력되는 CDS된 아날로그 픽셀 신호들)을 병렬로(즉, 동시에) 카운팅하여 카운팅 결과값들을 생성하고, 이를 복수의 디지털 신호들(CDAT)로 변환할 수 있다. 여기서, 어느 하나의 카운터는 어느 하나의 상관 이중 샘플링 회로를 통해 어느 하나의 칼럼과 연결되고, 어느 하나의 아날로그 픽셀 신호를 카운팅하여 카운팅 결과값을 생성하고, 이를 디지털 신호(CDAT)로 변환할 수 있다.
상술한 상관 이중 샘플링 블록(200) 및 카운터 블록(300)의 동작들은 DCG 픽셀 어레이(100)의 로우 단위로 수행될 수 있다.
램프 신호 생성기(400)는 전류원, 저항, 및 커패시터를 포함할 수 있다. 전류원은 다양한 크기의 전류를 발생시키고, 저항 및 커패시터는 상기 전류를 이용하여 미리 설정된 기울기로 하강 또는 상승하는 램프 신호(VRAMP)를 발생시킬 수 있다.
로우 드라이버(500)는 DCG 픽셀 어레이(100)의 복수의 로우들과 연결되고, 상기 복수의 로우들에 연결되는 복수의 DCG 픽셀들을 로우 단위로 구동할 수 있다.
제어부(600)는 제어 신호들(CTR1, CTR2, CTR3, 및 CTR4)을 생성하여, 이미지 센서(10)에 포함되는 각 구성요소들(100, 200, 300, 400, 500, 및 700)을 전반적으로 제어할 수 있다. 제어부(600)는 제어 신호들(CTR1, CTR2, CTR3, 및 CTR4)을 이용하여 각 구성요소들(100, 200, 300, 400, 500, 및 700)의 동작 타이밍을 제어할 수도 있다. 실시예에 따라, 제어부(600)는 램프 신호 생성기(400)를 제어하여 램프 신호 생성기(400)가 발생시키는 램프 신호(VRAMP)를 조정할 수 있고, CDS 블록(200) 또는 카운터 블록(300)을 제어하여 DCG 픽셀 어레이(100)로부터 출력되는 아날로그 픽셀 신호의 전압 레벨을 조정할 수도 있다.
이미지 처리부(700)는 카운터 블록(300)으로부터 출력되는 복수의 디지털 신호들을 수신하고, 상기 디지털 신호들에 대하여 다양한 디지털 이미징 알고리즘을 적용하여 이미지 합성(synthesis) 등을 수행하여 이미지 데이터(IDAT)를 생성하고, 이미지 데이터(IDAT)를 인터페이스(미도시)로 전송할 수 있다.
비록 도 1에서 도시되지는 않았으나, 이미지 센서(10)는 카운터 블록(300)으로부터 출력된 복수의 디지털 신호들을 이미지 처리부(700)로 전송하기 위해 버퍼들을 더 포함할 수 있고, DCG 픽셀 어레이(100)에 포함되는 칼럼들을 구동하기 위한 칼럼 드라이버를 더 포함할 수도 있다.
도 2는 도 1에 도시된 DCG 픽셀 어레이에 포함되는 DCG 픽셀의 구조를 나타내는 회로도이다. 도 3은 도 1에 도시된 CDS 블록 또는 카운터 블록에 포함되는 스케일러, 비교기, 및 카운터를 나타내는 블록도이다. 도 4 및 도 5는 도 1에 도시된 이미지 시스템이 Reset-Sig-Sig-Reset(RSSR)의 ADC 타이밍에서 동작하는 경우에 아날로그 픽셀 신호를 처리하는 과정을 설명하기 위한 타이밍도이다.
도 2에서는 도 1에 도시된 DCG 픽셀 어레이(100)에 포함되는 복수의 DCG 픽셀들 중 어느 하나의 DCG 픽셀(110)이 도시되어 있다. 상술한 바와 같이 복수의 DCG 픽셀들은 매트릭스 형태로 배열되어, 각각이 로우 단위로 구동될 수 있으므로, 이하에서 설명하는 어느 하나의 DCG 픽셀(110)의 구조 및 동작에 대한 설명은 동일한 로우에 연결되어 있는 다른 DCG 픽셀(110)들에 대하여도 동일하게 적용될 수 있을 것이다.
도 1 및 도 2를 참조하면 DCG 픽셀(110)은, 광전 변환부(105), 전송 트랜지스터(110), 리셋 트랜지스터(115), 듀얼 게인 트랜지스터(120), 드라이브 트랜지스터(125) 및 선택 트랜지스터(130)를 포함할 수 있다.
광전 변환부(105)는 접지 노드와 전송 트랜지스터(110) 사이에 연결될 수 있고, 전송 트랜지스터(110)는 광전 변환부(105)와 제1 플로팅 확산 노드(FD1) 사이에 연결될 수 있고, 리셋 트랜지스터(115)는 전원 전압(VDD)과 제2 플로팅 확산 노드(FD2) 사이에 연결될 수 있다. 듀얼 게인 트랜지스터(120)는 제1 플로팅 확산 노드(FD1)와 제2 플로팅 확산 노드(FD2) 사이에 연결될 수 있고, 드라이브 트랜지스터(125)는 전원 전압(VDD)과 선택 트랜지스터(130) 사이에 연결될 수 있고, 선택 트랜지스터(13)는 드라이브 트랜지스터(125)와 DCG 픽셀(110)의 출력 단자 사이에 연결될 수 있다.
상술한 구성에 의해 DCG 픽셀(110)은 셔터 동작에 따른 입사광을 감지하여 광전 변환을 수행하고 상기 광전 변환에 의하여 생성된 광전하들을 기초로 아날로그 픽셀 신호를 출력하며, 상기 아날로그 픽셀 신호를 생성하는 과정에서 변환 이득을 조절할 수 있다. 실시예에 따라, 상기 광전 변환은 광전 변환부(105)에 의해 수행되고, 상기 아날로그 픽셀 신호의 출력은 복수의 트랜지스터들(110, 115, 120, 125, 및 130)에 의해 수행될 수 있다. 실시예에 따라, 복수의 트랜지스터들(110, 115, 120, 125, 및 130)은 제어부(600)에 의해 구동될 수 있다. 제어부(600)는 제어 신호(CTRL1)를 생성하여 복수의 트랜지스터들(110, 115, 120, 125, 및 130)에게 전송할 수 있다. 실시예에 따라, 전송 트랜지스터(110)는 전송 신호(TX)를 게이트 신호로 하여 구동될 수 있고, 리셋 트랜지스터(115)는 리셋 신호(RX)를 게이트 신호로 하여 구동될 수 있고, 듀얼 게인 트랜지스터(120)는 듀얼 게인 신호(DRX)를 게이트 신호로 하여 구동될 수 있다. 드라이브 트랜지스터(125)는 제1 플로팅 확산 노드(FD1)의 전압을 게이트 신호로 하여 구동될 수 있고, 선택 트랜지스터(130)는 선택 신호(SEL)를 게이트 신호로서 수신하여 구동될 수 있다. 이 경우, 제어 신호(CTRL1)는 전송 신호(TX), 리셋 신호(RX), 듀얼 게인 신호(DRX), 선택 신호(SEL)를 포함할 수 있다.
이하에서, DCG 픽셀(110)이 상기 아날로그 픽셀 신호를 출력하는 과정에 관하여 보다 구체적으로 설명하기로 한다.
도 4에서는, 1H 시구간이 도시되어 있다. 상기 1H 시구간은 도 1 에 도시된 DCG 픽셀 어레이(100)에 포함되는 복수의 DCG 픽셀(110)들을 로우 단위로 구동시키기 위해 필수적으로 보장되어야 하는 시간일 수 있다.
도 4를 참조하면, 상기 1H 시구간은 복수의 구간들(AZ, HRST, HSIG, LSIG, LRST)을 포함할 수 있고, 오토 제로(AZ) 구간 이후에 고 변환 이득 리셋 신호(HRST) 구간, 고 변환 이득 이미지 신호(HSIG) 구간, 오토 제로(AZ) 구간, 저 변환 이득 이미지 신호(LSIG) 구간, 및 저 변환 이득 리셋 신호(LRST) 구간이 순차적으로 진행될 수 있다.
여기서, AZ 구간을 제외한 복수의 구간들(HRST, HSIG, LSIG, 및 LRST) 각각에서 고 변환 이득 리셋 신호(VHRES), 고 변환 이득 이미지 신호(VHSIG), 저 변환 이득 이미지 신호(VLSIG), 및 저 변환 이득 리셋 신호(VLRES)가 출력될 수 있다. 신호들(VHRES, VHSIG, VLSIG, 및 VLRES) 각각은 후술하는 바와 같이 출력된 순서대로 디지털 신호로 변환될 수 있다.
여기서, 고 변환 이득이라 함은 저 변환 이득보다 큰 변환 이득으로서, 상기 변환 이득이라 함은 상기 광전 변환에 의하여 생성된 단위 광전하에 대한 DCG 픽셀(110)로부터 출력되는 아날로그 픽셀 신호의 크기를 의미할 수 있다. 이 경우, 상기 변환 이득의 단위는 [V/e]일 수 있다.
여기서, 상기 변환 이득은 DCG 픽셀(110)에 포함되는 듀얼 게인 트랜지스터(120)를 구동시킴으로써 조절될 수 있다. 실시예에 따라, 상기 변환 이득은 듀얼 게인 트랜지스터(120)의 게이트에 로직 하이 레벨의 듀얼 게인 신호(DRX)를 인가하여 턴온시킴으로써 저 변환 이득으로 조절되고, 로직 로우 레벨의 듀얼 게인 신호(DRX)를 인가하여 턴오프시킴으로써 고 변환 이득으로 조절될 수 있다. 상술한 바와 같이, 듀얼 게인 트랜지스터(120)는 제1 플로팅 확산 노드(FD1)와 제2 플로팅 확산 노드(FD2) 사이에 연결될 수 있으므로, 듀얼 게인 트랜지스터(120)의 구동 여부에 따라 플로팅 확산 노드들(FD1, FD2)에 상응하는 합성 정전 용량(C1+C2)의 조절이 이루어짐으로써 변환 이득의 조절이 가능하게 된다.
다시 도 4를 참조하면, 먼저, AZ 구간에서 램프 신호(VRAMP)의 전압 레벨과 아날로그 픽셀 신호(VPIX)의 전압 레벨 간의 조정이 이루어질 수 있다.
다음으로, 로직 하이 레벨의 리셋 신호(RX)가 리셋 트랜지스터(115)의 게이트에 인가되고, 로직 로우 레벨의 듀얼 게인 신호(DRX)가 듀얼 게인 트랜지스터(120)의 게이트에 인가되어, HRST 구간에서 고 변환 이득 리셋 신호(VHRES)가 출력될 수 있다. 그리고, 로직 하이 레벨의 전송 신호(TX)가 전송 트랜지스터(110)의 게이트에 인가되어, HSIG 구간에서 고 변환 이득 이미지 신호(VHSIG)가 출력될 수 있다.
다음으로, AZ 구간에서 다시 램프 신호(VRAMP)의 전압 레벨과 아날로그 픽셀 신호(VPIX)의 전압 레벨 간의 조정이 이루어질 수 있다.
다음으로, 로직 로우 레벨의 리셋 신호(RX)가 리셋 트랜지스터(115)의 게이트에 인가되고, 로직 하이 레벨의 듀얼 게인 신호(DRX)가 듀얼 게인 트랜지스터(120)의 게이트에 인가되고, 로직 하이 레벨의 전송 신호(TX)가 전송 트랜지스터(110)의 게이트에 인가되어, LSIG 구간에서 저 변환 이득 이미지 신호(VLSIG)가 출력될 수 있다. 그리고, 로직 하이 레벨의 리셋 신호(RX)가 리셋 트랜지스터(1150)의 게이트에 인가되어, LRST 구간에서 저 변환 이득 리셋 신호(VLRES)가 출력될 수 있다.
상술한 설명에 따라, DCG 픽셀(110)은 상기 아날로그 픽셀 신호(VPIX)를 출력하고, 상기 아날로그 픽셀 신호는 고 변환 이득 신호 및 저 변환 이득 신호를 포함하며, 상기 고 변환 이득 신호는 고 변환 이득 리셋 신호(VHRES) 및 고 변환 이득 이미지 신호(VHSIG)를 포함하고, 상기 저 변환 이득 신호는 저 변환 이득 리셋 신호(VLRES) 및 저 변환 이득 이미지 신호(VLSIG)를 포함할 수 있다.
한편, DCG 픽셀(110)로부터 출력되는 아날로그 픽셀 신호(VPIX)는 통상적으로 램프 신호(VRAMP)와 비교되어 비교 결과로 변환되고, 상기 비교 결과는 카운터에 의해 카운팅되어 카운팅 결과값(CDAT)으로 변환되고, 상기 카운팅 결과값(CDAT)은 최종적으로 디지털 신호(IDAT)로 변환되어, 이러한 일련의 과정을 통해 아날로그 픽셀 신호(VPIX)는 디지털 신호(IDAT)로 변환되게 된다.
다만, 본 발명의 일 실시예에 따른 이미지 센서는 높은 신뢰성과 안정성이 요구되는 분야에서 고 동적 범위 및 저잡음의 성능을 발휘할 수 있도록 아래와 같은 방식으로 구동될 수 있음을 유의하여야 한다.
도 3을 참조하면, 스케일러(210)는 DCG 픽셀(110)로부터 아날로그 픽셀 신호(VPIX)를 수신하고, 제어부(500)로부터 아날로그 게인 정보(AG_INFO)를 수신할 수 있다.
여기서, 아날로그 게인 정보(AG_INFO)는 미리 설정된 배수(즉, K배 K는 2 이상의 정수)에 관한 정보를 포함할 수 있다. 실시예에 따라, 아날로그 게인 정보(AG_INFO)는 4배 또는 16배 중 어느 하나일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
그리고, 스케일러(210)는 아날로그 게인 정보(AG_INFO)에 기초하여 아날로그 픽셀 신호(VPIX)에 포함되는 고 변한 이득 신호의 전압 레벨만을 스케일링할 수 있다. 즉, 스케일러(210)는 아날로그 픽셀 신호(VPIX)에 포함되는 고 변환 이득 신호의 전압 레벨만을 스케일링하고, 저 변환 이득 신호의 전압 레벨은 스케일링하지 않은 신호(SPIX)를 비교기(250)에 전달할 수 있다.
비교기(250)는 스케일러(210)로부터 스케일링된 고 변환 이득 신호 및 스케일링되지 않은 저 변환 이득 신호(SPIX)를 수신하고, 램프 신호 생성기(400)로부터 제1 램프 신호 및 제2 램프 신호를 포함하는 조정된 램프 신호(ADJ_VRAMP)를 수신할 수 있다. 그리고, 상기 스케일링된 고 변환 이득 신호와 제1 램프 신호를 비교하여 제1 비교 결과를 비교 결과(TDAT)로서 출력하고, 상기 스케일링되지 않은 저 변환 이득 신호와 제2 램프 신호를 비교하여 제2 비교 결과를 비교 결과(TDAT)로서 출력할 수 있다.
여기서, 상기 제1 램프 신호는 스케일링된 고 변환 이득 신호에 상응하는 제1 비교 결과를 출력하기 위해 기울기가 조정된 램프 신호로서, 상기 제1 램프 신호는 그것의 기울기의 절대값이 상기 제2 램프 신호의 기울기의 절대값보다 작도록 조정된 램프 신호일 수 있다. 이와 같이 상기 제1 램프 신호 및 상기 제2 램프 신호를 발생시키기 위한 램프 신호 발생기의 구체적인 구조 및 동작은 도 6a 및 도 6b를 참조하여 후술하기로 한다.
또한, 스케일러(210)에 의해 스케일링된 고 변환 이득 신호와 상기 고 변환 이득 신호로부터 상기 제1 비교 결과를 비교 결과(TDAT)로서 출력하기 위해 비교되어지는 상기 제1 램프 신호와의 관계에 관하여는 도 7을 참조하여 후술하기로 한다.
카운터(350)는 비교기(250)로부터 상기 제1 비교 결과 및 상기 제2 비교 결과를 수신하고, 제어부(600)로부터 카운터 인에이블 신호(CNTEN) 및 카운터 클락(CNTCLK)을 수신할 수 있다. 그리고, 상기 제1 비교 결과에 기초하는 제1 카운팅 결과값 및 상기 제2 비교 결과에 기초하는 제2 카운팅 결과값을 카운팅 결과값(CDAT)으로서 출력할 수 있다.
도 6a는 본 발명의 실시예들에 따른 이미지 센서에 포함되는 램프 신호 발생기의 일 예를 나타내는 회로도이다. 도 6b는 도 6a의 램프 신호 발생기의 구조를 나타내는 회로도이다.
도 1 및 도 6a를 참조하면, 램프 신호 발생기(400)는 가변 램프 전류원(IRAMP), 가변 오프셋 전류원(IOFS) 및 램프 저항(RRAMP)을 포함하며, 저항(R) 및 커패시터(C)를 더 포함할 수 있다.
가변 램프 전류원(IRAMP) 및 램프 저항(RRAMP)은 전원 전압(VDD)과 접지 전압 사이에 직렬 연결될 수 있다. 저항(R)은 가변 램프 전류원(IRAMP)과 램프 저항(RRAMP) 사이의 노드 및 램프 신호(VRAMP)를 출력하는 출력 단자 사이에 연결될 수 있다. 커패시터(C)는 상기 출력 단자와 접지 전압 사이에 연결될 수 있다.
가변 오프셋 전류원(IOFS)은 전원 전압(VDD)와 램프 저항(RRAMP) 사이에 가변 램프 전류원(IRAMP)과 병렬 연결될 수 있다. 도 3을 참조하여 상술한 바와 같이 그것의 기울기가 서로 다른 상기 제1 램프 신호 및 상기 제2 램프 신호를 발생시키기 위해, 램프 신호 발생기(400)는 가변 램프 전류원(IRAMP)을 포함하여 구현될 수 있다. 나아가 상기 제1 램프 신호 및 상기 제2 램프 신호의 오프셋을 일정한 크기만큼 감소 또는 증가시키기 위해 가변 오프셋 전류원(IOFS)을 포함하여 구현될 수도 있다.
도 1, 도 6a, 및 도 6b를 참조하면, 램프 신호 발생기(400)는 병렬 연결된 복수의 램프 전류원들(IR0, IR1, IR2, ..., IRN) 및 램프 저항(RRAMP)을 포함할 수 있다.
병렬 연결된 복수의 램프 전류원들(IR0~IRN)은 도 6a의 가변 램프 전류원(IRAMP)에 대응할 수 있다. 다시 말하면, 가변 램프 전류원(IRAMP)은 병렬 연결된 복수의 램프 전류원들(IR0~IRN)을 포함하여 구현될 수 있다.
램프 전류원(IR0)은 트랜지스터들(PR01, PR02, PR03, PR04) 및 커패시터(C01)를 포함하고, 제어 신호들(BPA, CASP, SLb<0>, SL<0>)에 응답하여 동작할 수 있다. 트랜지스터들(PR01, PR02) 및 커패시터(C01)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결될 수 있다. 트랜지스터(PR03)는 트랜지스터(PR02)와 커패시터(C01) 사이의 노드 및 접지 전압(VSS) 사이에 직렬 연결될 수 있다. 트랜지스터(PR04) 및 램프 저항(RRAMP)은 트랜지스터(PR02)와 커패시터(C01) 사이의 상기 노드 및 접지 전압(VSS) 사이에 직렬 연결될 수 있다. 트랜지스터들(PR01, PR02, PR03, PR04)의 게이트 전극에는 제어 신호들(BPA, CASP, SLb<0>, SL<0>)이 각각 인가될 수 있다.
나머지 램프 전류원들(IR1~IRN)은 램프 전류원(IR0)과 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 램프 전류원(IR1)은 트랜지스터들(PR11, PR12, PR13, PR14) 및 커패시터(C11)를 포함하고, 제어 신호들(BPA, CASP, SLb<1>, SL<1>)에 응답하여 동작할 수 있다. 램프 전류원(IR2)은 트랜지스터들(PR21, PR22, PR23, PR24) 및 커패시터(C21)를 포함하고, 제어 신호들(BPA, CASP, SLb<2>, SL<2>)에 응답하여 동작할 수 있다. 램프 전류원(IRN)은 트랜지스터들(PRN1, PRN2, PRN3, PRN4) 및 커패시터(CN1)를 포함하고, 제어 신호들(BPA, CASP, SLb<N>, SL<N>)에 응답하여 동작할 수 있다.
복수의 램프 전류원들(IR0~IRN)은 램프 신호(VRAMP)를 미리 설정된 기울기로 하강시키고자 하는 경우에 순차적으로 턴오프되며, 램프 신호(VRAMP)를 미리 설정된 기울기로 상승시키고자 하는 경우에 순차적으로 턴온될 수 있다.
구체적으로, 동작 초기에 복수의 램프 전류원들(IR0~IRN) 모두는 동시에 턴온될 수 있다. 램프 신호(VRAMP)를 상기 일정한 기울기로 하강시키고자 하는 경우에, 제어 신호(SL<0>, SLb<0>)에 응답하여 램프 전류원(IR0)이 턴오프되고, 제어 신호(SL<1>, SLb<1>)에 응답하여 램프 전류원(IR1)이 추가로 턴오프되고, 제어 신호(SL<2>, SLb<2>)에 응답하여 램프 전류원(IR2)이 추가로 턴오프되며, 제어 신호(SL<N>, SLb<N>)에 응답하여 램프 전류원(IRN)이 추가로 턴오프될 수 있다. 모든 램프 전류원들(IR0~IRN)이 턴오프된 경우에 램프 신호(VRAMP)는 가장 낮은 전압 레벨을 가질 수 있다.
이후에 램프 신호(VRAMP)를 상기 일정한 기울기로 상승시키고자 하는 경우에, 제어 신호(SL<0>, SLb<0>)에 응답하여 램프 전류원(IR0)이 턴온되고, 제어 신호(SL<1>, SLb<1>)에 응답하여 램프 전류원(IR1)이 추가로 턴온되고, 제어 신호(SL<2>, SLb<2>)에 응답하여 램프 전류원(IR2)이 추가로 턴온되며, 제어 신호(SL<N>, SLb<N>)에 응답하여 램프 전류원(IRN)이 추가로 턴온될 수 있다.
또한, 램프 전류원들(IR0~IRN)은 동시에 복수로 턴온 또는 턴오프되어 기울기가 다른 램프 신호를 생성할 수도 있다.
도 7은 스케일링된 고 변환 이득 신호와 제1 램프 신호와의 관계에 관하여 설명하기 위한 도면이다.
도 7을 참조하면, 아날로그 픽셀 신호(VPIX)에 포함되는 스케일링되지 않은 고 변환 이득 신호는 조정 전 램프 신호(VRAMP)와 비교되어 비교 결과를 생성할 수 있다. 그러나, 아날로그 게인 정보(AG_INFO)에 기초하여 스케일링 된 고 변환 이득 신호는 조정 전 램프 신호(VRAMP)와 비교되어 비교 결과를 생성할 수 없다. 따라서, 조정 전 램프 신호는 스케일링 된 고 변환 이득 신호와 비교될 수 있도록 기울기 및 오프셋이 조정될 필요가 있다. 실시예에 따라, 아날로그 픽셀 신호(VPIX)에 포함되는 고 변환 이득 신호가 스케일링 된 경우, HRST 구간에서 최소 및 최대값(HRST_MIN1, HRST_MAX1)을 가지는 조정 전 램프 신호(VRAMP)는 HRST 구간에서 최소 및 최대값(HRST_MIN2, HRST_MAX2)을 가지도록 조정될 수 있다. 이 경우, HSIG 구간에서 최소 및 최대값(HSIG_MIN1, HSIG_MAX1)을 가지는 조정 전 램프 신호(VRAMP)는 HSIG 구간에서 최소 및 최대값(HSIG_MIN2, HSIG_MAX2)를 가지도록 조정될 수 있다. 나아가, AZ 구간에서 오프셋(OFS1)을 가지는 조정 전 램프 신호(VRAMP)는 AZ 구간에서 오프셋(OFS2)을 가지도록 조정될 수 있다. 이와 같은 조정에 의해 조정 전 램프 신호(VRAMP)로부터 조정된 램프 신호(ADJ_VRAMP)가 생성될 수 있다.
도 8은 본 발명의 실시예들에 따라 아날로그 게인을 증가시키는 경우, 아날로그 픽셀 신호의 신호대잡음비의 변화를 나타내는 그래프이다. 도 9는 본 발명의 실시예들에 따라 아날로그 게인을 증가시키는 경우, 아날로그 픽셀 신호의 동적 범위의 변화를 나타내는 그래프이다. 도 10은 본 발명의 실시예들에 따라 아날로그 게인을 증가시키는 경우, 아날로그 픽셀 신호에 기초하여 생성되는 이미지 데이터의 동적 범위의 변화를 나타내는 그래프이다.
도 8, 도 9, 및 도 10에서 X축은 DCG 픽셀 어레이에 입사되는 입사광의 크기를 Lux 단위로 나타내고, Y축은 신호대잡음비를 dB 단위로 나타낸다.
도 1, 도 2, 도 3, 및 도 8을 참조하면, 본 발명의 실시예들에 따라 아날로그 게인을 증가시키는 경우(예를 들어, 1배->4배->16배), DCG 픽셀 어레이(100)로부터 출력되는 아날로그 픽셀 신호(VPIX)에 포함되는 고 변환 이득 신호(HCG_AG1X-> HCG_AG4X-> HCG_AG16X) 및 저 변환 이득 신호(LCG)는 도시된 바와 같이 변화할 수 있다.
도 9를 참조하면, 본 발명의 실시예들에 따라 아날로그 게인을 증가시키는 경우(예를 들어, 1배->4배->16배), DCG 픽셀 어레이(100)로부터 출력되는 아날로그 픽셀 신호(VPIX)에 포함되는 고 변환 이득 신호(HCG_AG1X-> HCG_AG4X-> HCG_AG16X) 및 저 변환 이득 신호(LCG)의 동적 범위(DR_HCG_AG1X, DR_HCG_AG4X, DR_HCG_AG16X, 및 DR_LCG)는 도시된 바와 같이 변화할 수 있다.
여기서, 동적 범위는 각 경우(즉, 아날로그 게인이 1배, 4배, 또는 16배 중 어느 하나)에 있어서, 신호대잡음비가 0 dB인 지점으로부터 포화되는 지점까지로 측정될 수 있다.
도 10을 참조하면, 본 발명의 실시예들에 따라 아날로그 게인을 증가시키는 경우(예를 들어, 1배->4배->16배), DCG 픽셀 어레이(100)로부터 출력되는 아날로그 픽셀 신호(VPIX)에 기초하여 생성되는 이미지 데이터의 동적 범위(DR_DCG_AG1X-> DR_DCG_AG4X-> DR_DCG_AG16X)는 도시된 바와 같이 변화할 수 있다.
여기서, 동적 범위는 각 경우(즉, 아날로그 게인이 1배, 4배, 또는 16배 중 어느 하나)에 있어서, 신호대잡음비가 0 dB인 지점으로부터 포화되는 지점까지로 측정될 수 있다.
즉, 본 발명의 실시예들에 따라 아날로그 게인을 증가시키는 경우, 저 변환 이득 신호의 동적 범위는 변화하지 않으나, 고 변환 이득 신호의 동적 범위는 점차 증가하므로, 상기 고 변환 이득 신호 및 상기 저 변환 이득 신호를 포함하는 아날로그 픽셀 신호(VPIX)에 기초하여 생성되는 이미지 데이터의 동적 범위 또한 점차 증가하게 된다.
도 11은 도 1에 도시된 이미지 센서에 의해 발생되는 잡음을 설명하기 위한 도면이다.
도 1, 도 2, 및 도 12를 참조하면, 도 1에 도시된 이미지 센서(10)에 의해 발생되는 잡음은 가산기들(810-1, 810-3, 810-5, 및 810-7) 및 버퍼(830-1, 및 830-3)를 포함하여 모델링 될 수 있다.
광전 변환부(105)에 의해 생성되는 광전하에 의한 신호(SPD)는 최종적인 디지털 신호(IDAT)로 변환되기까지, 샷 잡음(NS), 변환 이득(CG), 픽셀 잡음(NPIX), CDS 잡음(NCDS), 아날로그 게인(AG) 및 양자화 잡음(NQ)에 의해 영향을 받게 된다.
한편, 도 1에 도시된 CDS 블록(200) 및 카운터 블록(300)에 의해 발생되는 아날로그-디지털 변환(ADC) 잡음은 하기의 수학식 1에 의해 결정될 수 있다.
[수학식 1]
Figure pat00001
여기서, NADC는 아날로그-디지털 변환 잡음이고, NCDS는 CDS 잡음이고, NQ는 양자화 잡음이고, AG는 아날로그 게인을 의미한다.
따라서, 아날로그 게인을 증가시키는 경우 상대적인 양자화 잡음의 크기를 감소시켜 ADC 잡음을 감소시킬 수 있다.
도 12는 아날로그 게인을 증가시키는 경우 동적 범위 및 랜덤 잡음의 크기의 변화를 설명하기 위한 도면이다.
도 1 및 도 12를 참조하면, 아날로그 게인을 증가시키는 경우(예를 들어, 1배->4배->16배), 동적 범위는 78.7[dB]->79.6[dB]->1.1[dB]의 크기로 증가하게 된다.
아날로그 게인을 증가시키는 경우, 랜덤 잡음은 4.5[e-]->1.3[e-]->1.0[e-]의 크기로 감소하게 된다.
한편, 아날로그 게인을 증가시키는 경우, SNR 딥(dip)의 절대값이 증가하게 되므로, 이 경우 이미지 처리부(700)에 의한 디지털 이미징 알고리즘이 적용되어 최종적인 디지털 신호(IDAT)가 생성될 수 있다.
도 13 및 도 14는 도 1에 도시된 이미지 시스템이 Reset-Reset-Sig-Sig(RRSS)의 ADC 타이밍에서 동작하는 경우에 아날로그 픽셀 신호를 처리하는 과정을 설명하기 위한 타이밍도이다.
도 13 및 도 14에 도시된 타이밍도는 도 4 및 도 5에 도시된 타이밍와 비교하여 아날로그 픽셀 신호를 처리하는 과정에 있어서 ADC 타이밍의 차이만 있을 뿐이므로, 이하에서 중복되는 설명은 생략하기로 한다.
도 13을 참조하면, 1H 시구간은 복수의 구간들(AZ, HRST, LRST, LSIG, 및 HSIG)을 포함할 수 있고, 오토 제로(AZ) 구간 이후에 HRST 구간, LRST 구간, LSIG 구간, 및 HSIG 구간이 순차적으로 진행될 수 있다.
먼저, AZ 구간에서 램프 신호(VRAMP)의 전압 레벨과 아날로그 픽셀 신호(VPIX)의 전압 레벨 간의 조정이 이루어질 수 있다.
다음으로, 로직 하이 레벨의 리셋 신호(RX)가 리셋 트랜지스터(115)의 게이트에 인가되고, 로직 로우 레벨의 듀얼 게인 신호(DRX)가 듀얼 게인 트랜지스터(120)의 게이트에 인가되어, HRST 구간에서 고 변환 이득 리셋 신호(VHRES)가 출력될 수 있다. 그리고, 로직 하이 레벨의 듀얼 게인 신호(DRX)가 듀얼 게인 트랜지스터(120)의 게이트에 인가되어, LRST 구간에서 저 변환 이득 리셋 신호(VLRES)가 출력될 수 있다.
그리고, 로직 하이 레벨의 전송 신호(TX)가 전송 트랜지스터(110)의 게이트에 인가되어, LSIG 구간에서 저 변환 이득 이미지 신호(VLSIG)가 출력될 수 있다. 그리고, 로직 로우 레벨의 듀얼 게인 신호(DRX)가 듀얼 게인 트랜지스터(120)의 게이트에 인가되고, 로직 하이 레벨의 전송 신호(TX)가 전송 트랜지스터(110)의 게이트에 인가되어, HSIG 구간에서 고 변환 이득 이미지 신호(VHSIG)가 출력될 수 있다.
상술한 설명에 따라, DCG 픽셀(110)은 상기 아날로그 픽셀 신호(VPIX)를 출력하고, 상기 아날로그 픽셀 신호는 고 변환 이득 신호 및 저 변환 이득 신호를 포함하며, 상기 고 변환 이득 신호는 고 변환 이득 리셋 신호(VHRES) 및 고 변환 이득 이미지 신호(VHSIG)를 포함하고, 상기 저 변환 이득 신호는 저 변환 이득 리셋 신호(VLRES) 및 저 변환 이득 이미지 신호(VLSIG)를 포함할 수 있다.
여기서, 도 3, 도 6a, 도 6b 및 도 7을 참조하여 상술한 설명들은 이미지 시스템이 Reset-Reset-Sig-Sig(RRSS)의 ADC 타이밍을 가지는 경우에 아날로그 픽셀 신호를 처리하는 과정에서도 유사하게 적용될 수 있을 것이다.
도 15는 본 발명의 일 실시예에 따른 이미지 시스템의 구동 방법을 나타내는 흐름도이다.
도 1 및 도 15를 참조하면, 이미지 센서의 구동 방법에 있어서, 이미지 센서(10)는 변환 이득을 조절하여 저 변환 이득에 따른 저 변환 이득 신호 및 고 변환 이득에 따른 고 변환 이득 신호를 출력할 수 있다(S1000), 그리고, 고 변환 이득 신호의 전압 레벨을 스케일링 할 수 있다(S3000).
스케일링된 고 변환 이득 신호 및 제1 램프 신호를 비교하여 제1 비교 결과를 출력하고 제1 비교 결과에 기초하는 제1 카운팅 결과값을 출력할 수 있다(S5000).
나아가, 저 변환 이득 신호 및 제2 램프 신호를 비교하여 제2 비교 결과를 출력하고 제2 비교 결과에 기초하는 제2 카운팅 결과값을 출력할 수 있다(S7000).
도 16은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자시스템을 나타내는 블록도이다.
도 16을 참조하면, 전자 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다. 전자 시스템(1000)은RF 칩(1160), GPS(1120), 스토리지(1170), 마이크(1180), DRAM(1185) 및 스피커(1190)를 더 포함할 수 있고, UWB(1210), WLAN(1220), WIMAX(1230) 등을 이용하여 통신을 수행할 수 있다.
어플리케이션 프로세서(1110)는 이미지 센서(1140)의 동작을 제어하는 컨트롤러 또는 프로세서를 나타낼 수 있다. 이미지 센서(1140)는 본 발명의 실시예들에 따른 이미지 센서이고, 본 발명의 실시예들에 따른 구동 방법에 따라 동작할 수 있다.
어플리케이션 프로세서(1110)는 디스플레이(1150)의 DSI 장치(1151)와 통신하는 DSI 호스트(1111), 이미지 센서(1140)의 CSI 장치(1141)와 통신하는 CSI 호스트(1112), RF 칩(1160)의 PHY(1161)와 DigRF에 따라 데이터를 송수신하는 PHY(1113), RF 칩(1160)의 DigRF SLAVE(1162)를 제어하는 DigRF MASTER(1114)를 포함할 수 있다.
일 실시예에서, DSI 호스트(1111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 광 디시리얼라이저(DES)를 포함할 수 있다. 일 실시예에서, CSI 호스트(1112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 광 시리얼라이저(SER)를 포함할 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 이미지 센서, 이를 포함하는 이미지 처리 시스템 및 이의동작 방법은 DCG 이미지 센서로부터 출력되는 아날로그 픽셀 신호에 포함되는 고 변환 이득 신호의 전압 레벨만을 스케일링하고, 저 변환 이득 신호의 전압 레벨은 스케일링하지 않을 수 있다. 그리고, 이와 같은 스케일링을 통해 저 조도 영역의 동적 범위를 증가시켜 최종적으로 생성되는 디지털 신호의 동적 범위를 증가시키고 랜덤 잡음을 감소시킬 수 있다.
본 발명의 실시예들은 이미지 센서를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 컴퓨터, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔, 네비게이션 기기, 웨어러블 기기, IoT 기기, IoE 기기, e-북, VR 기기, AR 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 변환 이득을 조절하여 고 변환 이득에 따른 고 변환 이득 신호 및 저 변환 이득에 따른 저 변환 이득 신호를 출력하는 듀얼 변환 이득(Dual Conversion Gain)(DCG) 픽셀;
    상기 고 변환 이득 신호의 전압 레벨을 스케일링하는 스케일러;
    상기 스케일링된 고 변환 이득 신호 및 제1 램프 신호를 비교하여 제1 비교 결과를 출력하고, 상기 저 변환 이득 신호 및 상기 제1 램프 신호와 기울기가 다른 제2 램프 신호를 비교하여 제2 비교 결과를 출력하는 비교기; 및
    상기 제1 비교 결과에 기초하는 제1 카운팅 결과값 및 상기 제2 비교 결과에 기초하는 제2 카운팅 결과값을 출력하는 카운터를 포함하는 이미지 센서.
  2. 제1 항에 있어서, 상기 DCG 픽셀은,
    광전 변환부, 전송 트랜지스터, 리셋 트랜지스터, 듀얼 게인 트랜지스터, 드라이브 트랜지스터, 및 선택 트랜지스터를 포함하는 것을 특징으로 하는 이미지 센서.
  3. 제2 항에 있어서,
    상기 광전 변환부는 접지 노드와 상기 전송 트랜지스터 사이에 연결되고, 상기 전송 트랜지스터는 상기 광전 변환부와 제1 플로팅 확산 노드 사이에 연결되고, 상기 리셋 트랜지스터는 전원 전압과 제2 플로팅 확산 노드 사이에 연결되고, 상기 듀얼 게인 트랜지스터는 상기 제1 플로팅 확산 노드와 상기 제2 플로팅 확산 노드 사이에 연결되고, 상기 드라이브 트랜지스터는 상기 전원 전압과 상기 선택 트랜지스터 사이에 연결되고, 상기 선택 트랜지스터는 상기 드라이브 트랜지스터와 상기 DCG 픽셀의 출력 단자 사이에 연결되는 것을 특징으로 하는 이미지 센서.
  4. 제1 항에 있어서, 상기 이미지 센서는
    Reset-Reset-Sig-Sig(RRSS)의 아날로그-디지털 변환(ADC) 타이밍에서 동작하는 것을 특징으로 하는 이미지 센서.
  5. 제1 항에 있어서, 상기 이미지 센서는
    Reset-Sig-Sig-Reset(RSSR)의 아날로그-디지털 변환(ADC) 타이밍에서 동작하는 것을 특징으로 하는 이미지 센서.
  6. 제1 항에 있어서,
    상기 고 변환 이득은 상기 저 변환 이득보다 큰 변환 이득이고,
    상기 변환 이득은 광전 변환에 의해 생성된 단위 광전하에 대한 상기 DCG 픽셀로부터 출력되는 아날로그 픽셀 신호의 크기인 것을 특징으로 하는 이미지 센서.
  7. 제1 항에 있어서,
    상기 변환 이득은 상기 DCG 픽셀에 포함되는 듀얼 게인 트랜지스터를 구동시켜 조절되는 것을 특징으로 하는 이미지 센서.
  8. 제1 항에 있어서,
    상기 스케일러는 제어부로부터 아날로그 게인 정보를 수신하고,
    상기 아날로그 게인 정보는 미리 설정된 배수에 관한 정보를 포함하는 것을 특징으로 하는 이미지 센서.
  9. 제1 항에 있어서,
    상기 제1 램프 신호의 기울기의 절대값은 상기 제2 램프 신호의 기울기의 절대값보다 작은 것을 특징으로 하는 이미지 센서.
  10. 제1 항에 있어서,
    상기 제1 램프 신호 및 상기 제2 램프 신호는 램프 신호 발생기로부터 수신되고,
    상기 램프 신호 발생기는 가변 램프 전류원, 가변 오프셋 전류원, 및 램프 저항을 포함하는 것을 특징으로 하는 이미지 센서.
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