JP7072362B2 - 固体撮像装置、固体撮像装置の駆動方法、および電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法、および電子機器 Download PDF

Info

Publication number
JP7072362B2
JP7072362B2 JP2017185505A JP2017185505A JP7072362B2 JP 7072362 B2 JP7072362 B2 JP 7072362B2 JP 2017185505 A JP2017185505 A JP 2017185505A JP 2017185505 A JP2017185505 A JP 2017185505A JP 7072362 B2 JP7072362 B2 JP 7072362B2
Authority
JP
Japan
Prior art keywords
signal
period
photoelectric conversion
unit
output node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017185505A
Other languages
English (en)
Other versions
JP2019062400A (ja
Inventor
一也 盛
俊徳 大高
功 高柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Brillnics Singapore Pte Ltd
Original Assignee
Brillnics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Brillnics Singapore Pte Ltd filed Critical Brillnics Singapore Pte Ltd
Priority to JP2017185505A priority Critical patent/JP7072362B2/ja
Priority to CN201811118441.6A priority patent/CN109587412B/zh
Priority to US16/143,090 priority patent/US10694121B2/en
Publication of JP2019062400A publication Critical patent/JP2019062400A/ja
Application granted granted Critical
Publication of JP7072362B2 publication Critical patent/JP7072362B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/50—Constructional details
    • H04N23/54—Mounting of pick-up tubes, electronic image sensors, deviation or focusing coils
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/59—Control of the dynamic range by controlling the amount of charge storable in the pixel, e.g. modification of the charge conversion ratio of the floating node capacitance
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/766—Addressed sensors, e.g. MOS or CMOS sensors comprising control or output lines used for a plurality of functions, e.g. for pixel output, driving, reset or power
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。
光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）出力方向へと読み出すような列並列出力型が主流である。
ところで、特性向上のため、広ダイナミックレンジを持つ高画質のＣＭＯＳイメージセンサを実現する方法が種々提案されている（たとえば特許文献１参照）。
特許文献１には、フォトダイオードＰＤと蓄積容量Ｃｓを備え、フォトダイオードＰＤによりも容量密度の高い蓄積容量Ｃｓに信号電荷を保持することで、最大信号を増大させてダイナミックレンジを拡大することができるようにした固体撮像装置が記載されている。
この固体撮像装置では、高輝度時に、フォトダイオードＰＤから溢れ出した電荷を蓄積容量Ｃｓに保持する。蓄積容量Ｃｓに溢れ出した高輝度信号は低変換利得（ＬＣＧ（ＦＤ容量ＣＦｄ＋Ｃｓ）で読み出す。低輝度信号は高変換利得（ＨＣＧ（ＦＤ容量ＣＦｄ）による高利得読み出しを行う。
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
それらの中で、その最も進んだ回路のひとつが、列（カラム）毎にアナログ－デジタル変換器（ＡＤＣ（Analog digital converter)）を備え、画素信号をデジタル信号として取り出す回路である（たとえば特許文献２，３参照）。
この列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（カラムＡＤ方式ＣＭＯＳイメージセンサ）では、比較器（コンパレータ）はいわゆるＲＡＭＰ波と画素信号の比較をして、後段のカウンタでデジタルＣＤＳを行うことによりＡＤ変換を行う。
しかしながら、この種のＣＭＯＳイメージセンサは、信号の高速転送が可能であるが、グローバルシャッタ読み出しができないという不利益がある。
これに対して、各画素に比較器を含むＡＤＣ（さらにはメモリ部）を配置して、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタをも実現可能にするデジタル画素（ピクセル）センサが提案されている（たとえば特許文献４，５参照）。
特許４３１７１１５号公報 特開２００５－２７８１３５号公報 特開２００５－２９５３４６号公報 ＵＳ ７１６４１１４ Ｂ２ ＦＩＧ、４ ＵＳ ２０１０／０１８１４６４ Ａ１
ところが、特許文献１，２，３に記載の固体撮像装置では、グローバルシャッタ機能を実現することは困難で、また、たとえば蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用していないことから、広ダイナミックレンジ化、高フレームレート化には限界がある。
また、上述した従来のデジタル画素センサを備えたＣＭＯＳイメージセンサでは、グローバルシャッタ機能を実現することは可能であるが、たとえば蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用していないことから、広ダイナミックレンジ化、高フレームレート化には限界がある。
また、ＣＭＯＳイメージセンサの重要な性能指標にランダムノイズがあり、主なランダムノイズ源として、画素とＡＤ変換器があることが知られている。
一般的には、ランダムノイズ低減手法として、トランジスタサイズを大きくすることでフリッカノイズ（flicker noise）を低減する、もしくは比較器出力に容量を付加し、帯域を落とすことでＣＤＳによるノイズのフィルタ効果を狙う方法が知られている。
しかし、それぞれの手法では、面積が増大する、容量増により比較器の反転遅延が悪化し、撮像素子のフレームレートが上げられないという不利益がある。
また、各画素に比較器を含むＡＤＣ（さらにはメモリ部）を配置することから、有効画素領域を最大限に拡大することは困難で、コストあたりの価値を最大限に高めることが困難である。
本発明は、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
また、本発明は、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
本発明の第１の観点の固体撮像装置は、光電変換読み出し部および信号保持部を含む画素が配置された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、前記出力ノードに接続された蓄積トランジスタと、前記蓄積トランジスタを介して前記出力ノードの電荷を蓄積する蓄積容量素子と、リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、を含み、前記信号保持部は、前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対する信号、並びに、任意の期間に、前記光電変換素子および前記蓄積容量素子の電荷のうちの少なくとも前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対する信号を保持可能である。
本発明の第２の観点は、光電変換読み出し部および信号保持部を含む画素が配置された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、前記出力ノードに接続された蓄積トランジスタと、前記蓄積トランジスタを介して前記出力ノードの電荷を蓄積する蓄積容量素子と、リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、を含み、前記信号保持部は、前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対する信号、並びに、任意の期間に、前記光電変換素子および前記蓄積容量素子の電荷のうちの少なくとも前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対する信号を保持可能である固体撮像装置の駆動方法であって、前記画素の画素信号を読み出す場合、前記読み出し部の制御の下、前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理を行い、前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理を行う。
本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、光電変換読み出し部および信号保持部を含む画素が配置された画素部と、前記画素部から画素信号の読み出しを行う読み出し部と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、前記出力ノードに接続された蓄積トランジスタと、前記蓄積トランジスタを介して前記出力ノードの電荷を蓄積する蓄積容量素子と、リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、を含み、前記信号保持部は、前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対する信号、並びに、任意の期間に、前記光電変換素子および前記蓄積容量素子の電荷のうちの少なくとも前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対する信号を保持可能である。
本発明によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。
また、本発明によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。 本発明の第１の実施形態に係る固体撮像装置の画素の一例を示す回路図である。 本発明の第１の実施形態に係る画素の主要部である電荷蓄積転送系の構成例を示す簡略断面図およびオーバーフロー時のポテンシャル図である。 本発明の第１の実施形態に係る固体撮像装置の画素部における画素アレイについて説明するための図である。 本第１の実施形態に係る固体撮像装置の列出力の読み出し系の構成例を説明するための図である。 本第１の実施形態に係る固体撮像装置の積層構造について説明するための図である。 本発明の第１の実施形態に係る固体撮像装置におけるフレーム読み出しシーケンスの一例を示す図である。 本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。 本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。 本発明の第２の実施形態に係る固体撮像装置の画素の構成例を示す図である。 本発明の第３の実施形態に係る固体撮像装置の構成例を示すブロック図である。 本発明の第３の実施形態に係る固体撮像装置の画素部のデジタル画素アレイの一例を示す図である。 本発明の第３の実施形態に係る固体撮像装置の画素の一例を示す回路図である。 本第３の実施形態に係る比較器の第１の比較処理を説明するための図である。 本第３の実施形態に係る比較器の第１の比較処理を説明するための図であって、参照電圧の他のパターン例を説明するための図である。 本第３の実施形態に係る比較器に種々の参照電圧を入力した場合の光時間変換の状態を示す図である。 本発明の第３の実施形態に係るデジタル画素における光応答カバレッジを示す図である。 本発明の第３の実施形態に係るメモリ部および出力回路の構成例を示す図である。 本発明の第３の実施形態に係る固体撮像装置におけるフレーム読み出しシーケンスの一例を示す図である。 本第３の実施形態に係る固体撮像装置の積層構造について説明するための模式図である。 本第３の実施形態に係る固体撮像装置の積層構造について説明するための簡略断面図である。 本第３の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における第１の読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。 本第３の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における第２の読み出し動作を説明するためのタイミングチャートである。 本発明の第３の実施形態に係る固体撮像装置における第２の読み出し方法のフレーム読み出しシーケンスの一例を示す図である。 本第３の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における第２の読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。 本第３の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における第２の読み出し動作を説明するためのタイミングチャートである。 第２の読み出し方法における蓄積期間途中にオーバーフロー電荷をスキミングする処理の一例を模式的に示す図である。 フォトダイオードから電荷がオーバーフローし、さらに蓄積キャパシタＣＳ１側にオーバーフローする様子を模式的に示す図である。 本発明の第３の実施形態に係る固体撮像装置における第３の読み出し方法のフレーム読み出しシーケンスの一例を示す図である。 本第３の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における第３の読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。 第３の読み出し方法における蓄積期間途中にオーバーフロー電荷をスキミングする処理の一例を模式的に示す図である。 本発明の第４の実施形態に係る固体撮像装置の画素の構成例を示す図である。 本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
以下、本発明の実施形態を図面に関連付けて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０は、たとえばＣＭＯＳイメージセンサにより構成される。
この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、読み出し回路（カラム読み出し回路）４０、水平走査回路（列走査回路）５０、およびタイミング制御回路６０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０、読み出し回路４０、水平走査回路５０、およびタイミング制御回路６０により画素信号の読み出し部７０が構成される。
本第１の実施形態において、固体撮像装置１０は、画素部２０において、画素として光電変換読み出し部および信号保持部を含み、グローバルシャッタの動作機能を持ち、かつ実質的に広ダイナミックレンジ化、高フレームレート化を実現することを可能とする、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
本第１の実施形態の固体撮像装置１０において、信号保持部は、蓄積期間後の転送期間に出力ノードであるフローティングディフュージョンＦＤに転送された光電変換素子としてのフォトダイオードＰＤの蓄積電荷に応じた電圧信号に対する信号、並びに、任意の期間に、光電変換素子としてのフォトダイオードＰＤおよび蓄積容量素子としての蓄積キャパシタのうちの少なくともフォトダイオードＰＤから出力ノードであるフローティングディフュージョンＦＤに溢れ出たオーバーフロー電荷に応じた電圧信号に対する信号を保持可能である。
本第１の実施形態に係る固体撮像装置１０において、後で詳述するように、画素信号ストレージとしての信号保持部に、電圧モードで、画素信号を全画素で同時にサンプリングし、第１から第４の信号保持キャパシタに保持された読み出し信号に対応する変換信号を所定の信号線に読み出すとともに、読み出しリセット信号に対応する変換信号を所定の信号線に同時並列的に読み出し、カラム読み出し回路４０に供給する。
以下、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０の構成および機能、それらに関連した読み出し処理、並びに、画素部２０と読み出し部７０の積層構造等について詳述する。
（画素並びに画素部２０の構成）
図２は、本発明の第１の実施形態に係る固体撮像装置１０の画素の一例を示す回路図である。
画素部２０に配置される画素２００は、光電変換読み出し部２１０および信号保持部２２０を含んで構成されている。
本第１の実施形態の画素部２０は、後で詳述するように、第１の基板１１０と第２の基板１２０の積層型のＣＭＯＳイメージセンサとして構成されるが、本例では、図２に示すように、第１の基板１１０に光電変換読み出し部２１０が形成され、第２の基板１２０に信号保持部２２００が形成されている。
画素２００の光電変換読み出し部２１０は、フォトダイオード（光電変換素子）と画素内アンプとを含んで構成される。
具体的には、この光電変換読み出し部２１０は、たとえば光電変換素子であるフォトダイオードＰＤ１を有する。
このフォトダイオードＰＤ１に対して、転送素子としての転送トランジスタＴＧ１－Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ１－Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１－Ｔｒ、電流源素子としてのカレントトランジスタＩＣ１－Ｔｒ、蓄積トランジスタＳＧ１－Ｔｒ、蓄積容量素子としての蓄積キャパシタＣＳ１、出力ノードＮＤ１としてのフローティングディフュージョンＦＤ１，および読み出しノードＮＤ２をそれぞれ一つずつ有する。
このように、第１の実施形態に係るデジタル画素２００の光電変換読み出し部２１０は、転送トランジスタＴＧ１－Ｔｒ、リセットトランジスタＲＳＴ１－Ｔｒ、ソースフォロワトランジスタＳＦ１－Ｔｒ、カレントトランジスタＩＣ１－Ｔｒ、および蓄積トランジスタＳＧ１－Ｔｒの５トランジスタ（５Ｔｒ）を含んで構成されている。
そして、本第１の実施形態においては、ソースフォロワトランジスタＳＦ１－Ｔｒ、カレントトランジスタＩＣ１－Ｔｒ、および読み出しノードＮＤ２を含んで出力バッファ部２１１が構成されている。
本第１の実施形態に係る光電変換読み出し部２１０は、出力バッファ部２１１の読み出しノードＮＤ２がＡＤ変換部２５０の入力部に接続されている。
光電変換読み出し部２１０は、出力ノードとしてのフローティングディフュージョンＦＤ１の電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号ＶＳＬを信号保持部２２０に出力する。
より具体的には、光電変換読み出し部２１０は、蓄積期間ＰＩに光電変換素子であるフォトダイオードＰＤ１および蓄積容量素子としての蓄積キャパシタＣＳ１から出力ノードとしてのフローティングディフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬを出力する。
さらに、光電変換読み出し部２１０は、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードとしてのフローティングディフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の積電荷に応じた電圧信号ＶＳＬを出力する。
光電変換読み出し部２１０は、画素信号としての読み出しリセット信号(信号電圧)（ＶＲＳＴ）および読み出し信号(信号電圧)（ＶＳＩＧ）をＡＤ変換部２５０に出力する。
フォトダイオードＰＤ１は、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオードおよび転送トランジスタ間で、各トランジスタを共有している場合にも有効である。
各画素２００において、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
光電変換読み出し部２１０の転送トランジスタＴＧ１－Ｔｒは、フォトダイオードＰＤ１とフローティングディフュージョンＦＤ１の間に接続され、制御線を通じてゲートに印加される制御信号ＴＧにより制御される。
転送トランジスタＴＧ１－Ｔｒは、制御信号ＴＧがハイ（Ｈ）レベルの転送期間ＰＴに選択されて導通状態となり、フォトダイオードＰＤ１で光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤ１に転送する。
なお、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１が所定のリセット電位にリセットされた後、転送トランジスタＴＧ１－Ｔｒは、制御信号ＴＧがロー（Ｌ）レベルの非導通状態となり、フォトダイオードＰＤ１は蓄積期間ＰＩとなるが、このとき、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタＴＧ１―Ｔｒ下のオーバーフローパスを通じてオーバーフロー電荷としてフローティングディフュージョンＦＤ１に溢れ出す。
また、非常に高照度の場合、たとえばフローティングディフュージョンＦＤ１の飽和電荷量を超えた電荷が蓄積トランジスタＳＧ１―Ｔｒ下のオーバーフローパスを通じてオーバーフロー電荷として蓄積キャパシタＣＳ１側に溢れ出す。
リセットトランジスタＲＳＴ１－Ｔｒは、電源電圧ＶＤＤの電源線ＶｄｄとフローティングディフュージョンＦＤ１の間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される。
リセットトランジスタＲＳＴ１－Ｔｒは、制御信号ＲＳＴがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１を電源電圧ＶＤＤの電源線Ｖｄｄの電位にリセットする。
蓄積トランジスタＳＧ１―Ｔｒは、フローティングディフュージョンＦＤ１とリセットトランジスタＲＳＴ１―Ｔｒとの間に接続され、その接続ノードＮＤ３と基準電位ＶＳＳとの間に蓄積キャパシタｃｓ１が接続されている。
蓄積トランジスタＳＧ１－Ｔｒは、制御線を通じてゲートに印加される制御信号ＳＧにより制御される。
蓄積トランジスタＳＧ１－Ｔｒは、制御信号ＳＧがＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１と蓄積キャパシタＣＳ１とを接続する。
ソースフォロワ素子としてのソースフォロワトランジスタＳＦ１－Ｔｒは、ソースが読み出しノードＮＤ２に接続され、ドレイン側が電源線Ｖｄｄに接続され、ゲートがフローティングディフュージョンＦＤ１に接続されている。
読み出しノードＮＤ２と基準電位ＶＳＳ（たとえばＧＮＤ）の間に電流源素子としてのカレントトランジスタＩＣ１－Ｔｒのドレイン、ソースが接続されている。カレントトランジスタＩＣ１－Ｔｒのゲートは制御信号ＶＢＮＰＩＸの供給ラインに接続されている。
そして、読み出しノードＮＤ２と信号保持部２２０の入力部間の信号線ＬＳＧＮ１は、電流源素子としてのカレントトランジスタＩＣ１－Ｔｒにより駆動される。
図３（Ａ）および（Ｂ）は、本発明の第１の実施形態に係る画素の主要部である電荷蓄積転送系の構成例を示す簡略断面図およびオーバーフロー時のポテンシャル図である。
各画素セルＰＸＬＣは、光Ｌが照射される第１基板面１１０１側（たとえば裏面側）と、この第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する基板（本例では第１の基板１１０）に形成され、分離層ＳＰＬにより分離されている。
そして、図４のデジタル画素セルＰＸＬＣは、光電変換読み出し部２１０を形成するフォトダイオードＰＤ１、転送トランジスタＴＧ１－Ｔｒ、フローティングディフュージョンＦＤ１、リセットトランジスタＲＳＴ１－Ｔｒ、分離層ＳＰＬ、さらには図示しないカラーフィルタ部およびマイクロレンズを含んで構成されている。
（フォトダイオードの構成）
フォトダイオードＰＤ１は、第１基板面１１０１側と、第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する半導体基板に対して埋め込むように形成された第１導電型（本実施形態ではｎ型）半導体層（本実施形態ではｎ層）２１０１を含み、受光した光の光電変換機能および電荷蓄積機能を有するように形成されている。
フォトダイオードＰＤ１の基板の法線に直交する方向（Ｘ方向）における側部には第２の導電型（本実施形態ではｐ型）分離層ＳＰＬが形成されている。
このように、本実施形態では、各画素セルＰＸＬＣにおいて、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
図３のフォトダイオードＰＤ１においては、ｎ層（第１導電型半導体層）２１０１が、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第１基板面１１０１側にｎ－層２１０２が形成され、このｎ－層２１０２の第２基板面１１０２側にｎ層２１０３が形成され、このｎ－層２１０３の第２基板面１１０２側にｐ＋層２１０４およびｐ層２１０５が形成されている。
また、ｎ－層２１０２の第１基板面１１０１側にｐ＋層２１０６が形成されている。
ｐ＋層２１０６は、フォトダイオードＰＤ１のみならず分離層ＳＰＬ、さらには他のデジタル画素セルＰＸＬＣにわたって一様に形成されている。
なお、このＰ＋層２１０６の光入射側には、カラーフィルタ部が形成され、さらに、カラーフィルタ部の光入射射側であって、フォトダイオードＰＤ１および分離層ＳＰＬの一部に対応するようにマイクロレンズが形成されている。
これらの構成は一例であり、単層構造であってもよく、また、３層、４層以上の積層構造であってもよい。
（Ｘ方向（列方向）における分離層の構成）
図３のＸ方向（列方向）におけるｐ型分離層ＳＰＬにおいては、フォトダイオードＰＤ１のｎ－層２１０２と接する側であって基板の法線に直交する方向（図中の直交座標系のＸ方向）の右側部に、第１のｐ層（第２導電型半導体層）２１０７が形成されている。
さらに、ｐ型分離層ＳＰＬにおいては、第１のｐ層２１０７のＸ方向の右側に、第２のｐ層（第２導電型半導体層）２１０８が、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第２のｐ層２１０８において、第１基板面１１０１側にｐ－層２１０９が形成され、このｐ－層２１０９の第２基板面１１０２側にｐ層２１１０が形成されている。
これらの構成は一例であり、単層構造であってもよく、また、３層、４層以上の積層構造であってもよい。
ｐ型分離層ＳＰＬの第１のｐ層２１０７および第２のｐ－層２１０９の第１の基板面１１０１側にはフォトダイオード２１１０と同様のｐ＋層２１０６が形成されている。
ｐ型分離層ＳＰＬの第１のｐ層２１０７の第２の基板面１１０２側の一部にかかりオーバーフローパスＯＶＰが形成されるように、ｎ層２１０３が延長するように形成されている。
そして、ｎ層２１０３の第２基板面１１０２側のｐ層２１０５上に、ゲート絶縁膜を介して転送トランジスタＴＧ１－Ｔｒのゲート電極２１１１が形成されている。
さらに、ｐ型分離層ＳＰＬの第１のｐ層２１０７の第２の基板面１１０２側にはフローティングディフュージョンＦＤ１となるｎ＋層２１１２が形成され、ｎ＋層２１１２に隣接してリセットトランジスタＲＳＴ１－Ｔｒのチャネル形成領域となるｐ層２１１３、ｐ層２１１３に隣接してｎ＋層２１１４が形成されている。
そして、ｐ層２１１３上に、ゲート絶縁膜を介してゲート電極２１１５が形成されている。
このような構造において、入射する光の強度（量）が非常に高い場合、飽和電荷量を超えた電荷が転送トランジスタＴＧ１―Ｔｒ下のオーバーフローパスＯＶＰを通じてオーバーフロー電荷としてフローティングディフュージョンＦＤ１に溢れ出す。
画素２１の信号保持部２２０は、基本的に、入力ノードＮ２２を含む入力部２２１、サンプルホールド部２２２、第１の出力部２２３、第２の出力部２２４、第３の出力部２２５、第４の出力部２２６、および保持ノードＮＤ２３，ＮＤ２４、ＮＤ２５，ＮＤ２６を含んで構成されている。
入力部２１２１は、光電変換読み出し部２１０の読み出しノードＮＤ２と信号線ＬＳＧＮ１を介して接続され、読み出しノードＮＤ２から出力される読み出し信号（ＶＳＩＧ１）および読み出しリセット信号（ＶＲＳＴ１）をサンプルホールド部２２２に入力する。
サンプルホールド部２２２は、第１のスイッチ素子としての第１のサンプリングトランジスタＳＨＲ１－Ｔｒ、第２のスイッチ素子としての第２のサンプリングトランジスタＳＨＳ１－Ｔｒ、第３のスイッチ素子としての第３のサンプリングトランジスタＳＨＲ２－Ｔｒ、第４のスイッチ素子としての第４のサンプリングトランジスタＳＨＳ２－Ｔｒ、第１の信号保持キャパシタＣＲ２１、第２の信号保持キャパシタＣＳ２１、第３の信号保持キャパシタＣＲ２２、第４の信号保持キャパシタＣＳ２２を含んで構成されている。
第１のサンプリングトランジスタＳＨＲ１－Ｔｒは、信号線ＬＳＧＮ１に接続された入力ノードＮＤ２２と保持ノードＮＤ２３との間に接続されている。
第１のサンプリングトランジスタＳＨＲ１－Ｔｒは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、サンプルホールド部２２２の第１の信号保持キャパシタＣＲ２１を、保持ノードＮＤ２３を介して光電変換読み出し部２１０の読み出しノードＮＤ２と選択的に接続する。
第１のサンプリングトランジスタＳＨＲ１－Ｔｒは、たとえば制御信号ＳＨＲ１がハイレベルに期間に導通状態となる。
第１の信号保持キャパシタＣＲ２１は、保持ノードＮＤ２３と基準電位ＶＳＳとの間に接続されている。
第２のサンプリングトランジスタＳＨＳ１－Ｔｒは、信号線ＬＳＧＮ１に接続された入力ノードＮＤ２２と保持ノードＮＤ２４との間に接続されている。
第２のサンプリングトランジスタＳＨＳ１－Ｔｒは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、サンプルホールド部２１２２の第２の信号保持キャパシタＣＳ２１を、保持ノードＮＤ２４を介して光電変換読み出し部２１０の読み出しノードＮＤ２と選択的に接続する。
第２のサンプリングトランジスタＳＨＳ１－Ｔｒは、たとえば制御信号ＳＨＳ１がハイレベルに期間に導通状態となる。
第２の信号保持キャパシタＣＳ２１は、保持ノードＮＤ２４と基準電位ＶＳＳとの間に接続されている。
第３のサンプリングトランジスタＳＨＲ２－Ｔｒは、信号線ＬＳＧＮ１に接続された入力ノードＮＤ２２と保持ノードＮＤ２５との間に接続されている。
第３のサンプリングトランジスタＳＨＲ２－Ｔｒは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、サンプルホールド部２２２の第３の信号保持キャパシタＣＲ２２を、保持ノードＮＤ２５を介して光電変換読み出し部２１０の読み出しノードＮＤ２と選択的に接続する。
第３のサンプリングトランジスタＳＨＲ２－Ｔｒは、たとえば制御信号ＳＨＲ２がハイレベルに期間に導通状態となる。
第３の信号保持キャパシタＣＲ２２は、保持ノードＮＤ２５と基準電位ＶＳＳとの間に接続されている。
第４のサンプリングトランジスタＳＨＳ２－Ｔｒは、信号線ＬＳＧＮ１に接続された入力ノードＮＤ２２と保持ノードＮＤ２６との間に接続されている。
第４のサンプリングトランジスタＳＨＳ２－Ｔｒは、グローバルシャッタ期間または信号保持キャパシタのクリア期間に、サンプルホールド部２１２２の第４の信号保持キャパシタＣＳ２２を、保持ノードＮＤ２６を介して光電変換読み出し部２１０の読み出しノードＮＤ２と選択的に接続する。
第４のサンプリングトランジスタＳＨＳ２－Ｔｒは、たとえば制御信号ＳＨＳ２がハイレベルに期間に導通状態となる。
第４の信号保持キャパシタＣＳ２２は、保持ノードＮＤ２６と基準電位ＶＳＳとの間に接続されている。
なお、第１のサンプリングトランジスタＳＨＲ１－Ｔｒ、第２のサンプリングトランジスタＳＨＳ１－Ｔｒ、第３のサンプリングトランジスタＳＨＲ２－Ｔｒ、および第４のサンプリングトランジスタＳＨＳ２－Ｔｒは、ＭＯＳトランジスタ、たとえばｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタにより形成される。
第１の出力部２２３は、グローバルシャッタ期間に、基本的に第１の信号保持キャパシタＣＲ２１に保持された信号を保持電圧に応じて出力する第２のソースフォロワ素子としてのソースフォロワトランジスタＳＦ２Ｒ－Ｔｒを含み、保持した信号を選択的に選択トランジスタＳＥＬ１Ｒ－Ｔｒを介して垂直信号線ＬＳＧＮ１１に出力する。
ソースフォロワトランジスタＳＦ２Ｒ－Ｔｒと選択トランジスタＳＥＬ１Ｒ－Ｔｒは、基準電位ＶＳＳと垂直信号線ＬＳＧＮ１１の間に直列に接続されている。
ソースフォロワトランジスタＳＦ２Ｒ－Ｔｒのゲートには保持ノードＮＤ２３が接続され、選択トランジスタＳＥＬ１Ｒ－Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬ１により制御される。
選択トランジスタＳＥＬ１Ｒ－Ｔｒは、制御信号ＳＥＬ１がＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ２Ｒ－Ｔｒは第１の信号保持キャパシタＣＲ２１の保持電圧に応じた列出力の読み出し電圧（ＶＲＳＴ）を垂直信号線ＬＳＧＮ１１に出力する。
第２の出力部２２４は、グローバルシャッタ期間に、基本的に第２の信号保持キャパシタＣＳ２１に保持された信号を保持電圧に応じて出力する第３のソースフォロワ素子としてのソースフォロワトランジスタＳＦ３Ｓ－Ｔｒを含み、保持した信号を選択的に選択トランジスタＳＥＬ２Ｓ－Ｔｒを介して垂直信号線ＬＳＧＮ１２に出力する。
ソースフォロワトランジスタＳＦ３Ｓ－Ｔｒと選択トランジスタＳＥＬ２Ｓ－Ｔｒは、基準電位ＶＳＳと垂直信号線ＬＳＧＮ１２の間に直列に接続されている。
ソースフォロワトランジスタＳＦ３Ｓ－Ｔｒのゲートには保持ノードＮＤ２４が接続され、選択トランジスタＳＥＬ２Ｓ－Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬ１により制御される。
選択トランジスタＳＥＬ２Ｓ－Ｔｒは、制御信号ＳＥＬ１がＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ３Ｓ－Ｔｒは第２の信号保持キャパシタＣＳ２１の保持電圧に応じた列出力の読み出し電圧（ＶＳＩＧ）を垂直信号線ＬＳＧＮ１２に出力する。
第３の出力部２２５は、グローバルシャッタ期間に、基本的に第３の信号保持キャパシタＣＲ２２に保持された信号を保持電圧に応じて出力する第４のソースフォロワ素子としてのソースフォロワトランジスタＳＦ４Ｒ－Ｔｒを含み、保持した信号を選択的に選択トランジスタＳＥＬ３Ｒ－Ｔｒを介して垂直信号線ＬＳＧＮ１３に出力する。
ソースフォロワトランジスタＳＦ４Ｒ－Ｔｒと選択トランジスタＳＥＬ３Ｒ－Ｔｒは、基準電位ＶＳＳと垂直信号線ＬＳＧＮ１３の間に直列に接続されている。
ソースフォロワトランジスタＳＦ４Ｒ－Ｔｒのゲートには保持ノードＮＤ２５が接続され、選択トランジスタＳＥＬ３Ｒ－Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬ１により制御される。
選択トランジスタＳＥＬ３Ｒ－Ｔｒは、制御信号ＳＥＬ１がＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ４Ｒ－Ｔｒは第３の信号保持キャパシタＣＲ２２の保持電圧に応じた列出力の読み出し電圧（ＶＲＳＴ）を垂直信号線ＬＳＧＮ１３に出力する。
第４の出力部２２６は、グローバルシャッタ期間に、基本的に第４の信号保持キャパシタＣＳ２２に保持された信号を保持電圧に応じて出力する第５のソースフォロワ素子としてのソースフォロワトランジスタＳＦ５Ｓ－Ｔｒを含み、保持した信号を選択的に選択トランジスタＳＥＬ４Ｓ－Ｔｒを介して垂直信号線ＬＳＧＮ１４に出力する。
ソースフォロワトランジスタＳＦ５Ｓ－Ｔｒと選択トランジスタＳＥＬ４Ｓ－Ｔｒは、基準電位ＶＳＳと垂直信号線ＬＳＧＮ１４の間に直列に接続されている。
ソースフォロワトランジスタＳＦ５Ｓ－Ｔｒのゲートには保持ノードＮＤ２６が接続され、選択トランジスタＳＥＬ４Ｓ－Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬ１により制御される。
選択トランジスタＳＥＬ４Ｓ－Ｔｒは、制御信号ＳＥＬ１がＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ５Ｓ－Ｔｒは第４の信号保持キャパシタＣＳ２２の保持電圧に応じた列出力の読み出し電圧（ＶＳＩＧ）を垂直信号線ＬＳＧＮ１４に出力する。
このように、本第１の実施形態に係る固体撮像装置１０においては、画素信号ストレージとしての信号保持部２２０に、電圧モードで、画素信号を全画素で同時にサンプリングし、第１の信号保持キャパシタＣＲ２１，第２の信号保持キャパシタＣＳ２１，第３の信号保持キャパシタＣＲ２２，第４の信号保持キャパシタＣＳ２２に保持された読み出し信号に対応する変換信号を垂直信号線ＬＳＧＮ１１～１４に読み出し、カラム読み出し回路４０に供給する。
本第１の実施形態に係る画素部２０は、以上のような構成を有する画素２１が、たとえば図４に示すように、画素アレイとして配列され、複数の画素アレイが組み合わされて構成されている。
図４は、本発明の第１の実施形態に係る固体撮像装置１０の画素部２０における画素アレイについて説明するための図である。
第１の実施形態に係る固体撮像装置１０の画素部２０は、画素アレイ２３０および保持部アレイ２４０を含んで構成されている。
画素アレイ２３０は、複数の画素２１の光電変換読み出し部２１１がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
画素アレイ２３０は、たとえば１６：９のアスペクト比の画像が出力可能なように、複数の画素２１の光電変換読み出し部２１１がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
保持部アレイ２４０は、複数の画素２１の信号保持部２１２が、画素アレイ２３０に対応してＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
保持部アレイ２４０は、画素アレイ２３０と同様に、たとえば１６：９のアスペクト比の画像が出力可能なように、複数の画素２１の信号保持部２１２がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
固体撮像装置１０が、後述するように、第１の基板（上基板）と第２の基板（下基板）の積層構造を有する場合、第１の基板に画素アレイ２３０が形成され、第２の基板に保持部アレイ２４０が画素アレイ２３０と対向するように形成される。
この場合、保持部アレイ２４０は、完全にメタル配線層で遮光されていてもよい。
画素部２０は、読み出し部７０の制御の下、グローバルシャッタモード時には、画素アレイ２３０および保持部アレイ２４０をアクティブにして画素信号の読み出しが行われる。
画素部２０において、全画素同時にリセットトランジスタＲＳＴ１－Ｔｒと転送トランジスタＴＧ１－Ｔｒを使ってフォトダイオードをリセットすることで、全画素同時並列的に露光を開始する。また、所定の露光期間が終了した後、転送トランジスタＴＧ１－Ｔｒを使って光電変換読み出し部からの出力信号を信号保持部２２０でサンプリングすることで、全画素同時並列的に露光を終了する。これにより、完全なシャッタ動作を電子的に実現する。
垂直走査回路３０は、タイミング制御回路６０の制御に応じてシャッタ行および読み出し行において行走査制御線を通して画素２１の光電変換読み出し部２１０および信号保持部２２０駆動を行う。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
カラム読み出し回路４０は、画素部２０の各列出力に対応して配置された複数の列(カラム)信号処理回路（図示せず）を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。
カラム読み出し回路４０は、グローバルシャッタモード時に、垂直信号線ＬＳＧＮ１１～１４に、画素２１の信号保持部２２０から読み出された差動の画素信号ｐｉｘｏｕｔ（ＶＳＬ）に対して、増幅処理およびＡＤ変換処理を行う。
ここで、画素信号ｐｉｘｏｕｔ（ＶＳＬ）は、グローバルシャッタモード時に画素（本例では画素２１の光電変換読み出し部２１０、さらに信号保持部２２０）から順に読み出される読み出し信号ＶＳＩＧおよび読み出しリセット信号ＶＲＳＴを含む画素読み出し信号をいう。
本第１の実施形態に係る固体撮像装置１０において、カラム読み出し回路４０は、動作モードや読み出し信号の信号形態(シングルエンドや差動等の信号)にかかわらず一つの回路構成で共用することが可能に形成されている。
カラム読み出し回路４０は、たとえば図５に示すように、アンプ（ＡＭＰ，増幅器）４１およびＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）４２を含んで構成される。
水平走査回路５０は、カラム読み出し回路４０のＡＤＣ等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、図示しない信号処理回路に出力する。
タイミング制御回路６０は、画素部２０、垂直走査回路３０、読み出し回路４０、水平走査回路５０等の信号処理に必要なタイミング信号を生成する。
本第１の実施形態において、読み出し部７０は、たとえばグローバルシャッタモード時に、画素アレイ２３０および保持部アレイ２４０をアクティブにして、差動の画素信号ｐｉｘｏｕｔの読み出しを行う。
（固体撮像装置１０の積層構造）
次に、本第１の実施形態に係る固体撮像装置１０の積層構造について説明する。
図６は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための図である。
本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
固体撮像装置１０は、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
本例では、第２の基板１２０上に第１の基板１１０が積層された構造を有する。
第１の基板１１０には、その中央部を中心として画素部２０の各画素２１の光電変換読み出し部２１１が配列された画素アレイ２３０（領域１１１）が形成されている。
そして、画素アレイ２３０の周囲、図６の例では、図中の上側および下側にカラム読み出し回路４０の一部用の領域１１２，１１３が形成されている。なお、カラム読み出し回路４０の一部は、画素アレイ２３０の領域１１１の上側および下側のいずれかに配置されるように構成してもよい。
このように、本第１の実施形態においては、第１の基板１１０には、基本的に、画素２１の光電変換読み出し部２１０が行列状に形成されている。
第２の基板１２０には、その中央部を中心として画素アレイ２３０の各光電変換読み出し部２１１の出力ノードＮＤ２１と接続される各画素２１の信号保持部２２０がマトリクス状に配列された保持部アレイ２４０（領域１２１）、並びに垂直信号線ＬＳＧＮ１１～１４が形成されている。
保持部アレイ２４０は、完全にメタル配線層で遮光されていてもよい。
そして、保持部アレイ２４０の周囲、図６の例では、図中の上側および下側にカラム読み出し回路４０用の領域１２２，１２３が形成されている。なお、カラム読み出し回路４０は、保持部アレイ２４０の領域１２１の上側および下側のいずれかに配置されるように構成してもよい。
また、保持部アレイ２４０の側部側に垂直走査回路３０用の領域や、デジタル系や出力系の領域が形成されてもよい。
また、第２の基板１２０には、垂直走査回路３０、水平走査回路５０、およびタイミング制御回路６０も形成されてもよい。
このような積層構造において、第１の基板１１０の画素アレイ２３０の各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０の各画素２１の信号保持部２１２の入力ノードＮＤ２２とが、たとえば図２に示すように、それぞれビアマイクロバンプＢＭＰや（Ｄｉｅ－ｔｏ－Ｄｉｅ Ｖｉａ）等を用いて電気的な接続が行われている。
（固体撮像装置１０の読み出し動作）
以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。
次に、本第１の実施形態に係る固体撮像装置１０の差動の画素信号の読み出し動作等の概要について説明する。
図７は、本発明の第１の実施形態に係る固体撮像装置におけるフレーム読み出しシーケンスの一例を示す図である。
図８（Ａ）～（Ｈ）は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。
図９は、本第１の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における読み出し動作を説明するためのタイミングチャートである。
本第１の実施形態においては、図７に示すように、フォトダイオードＰＤ１における電荷の蓄積期間ＰＩが終了してから、低照度時の信号読み出しを行い、続いて高照度時の信号読み出しを行う。
動作シーケンスとしては、まず、転送トランジスタＴＧ１―Ｔｒ，蓄積トランジスタＳＧ１－Ｔｒ，およびリセットトランジスタＲＳＴ１―Ｔｒを導通状態にして、いわゆるグローバルリセットを行う。
次いで、読み出しリセット信号のサンプリングを行う。そして、フォトダイオードＰＤ１が飽和する前、並びに、飽和した後の読み出しリセット信号のサンプリングを行う。
次いで、フォトダイオードＰＤ１が飽和する前の読み出しリセット信号に対応する読み出し信号のサンプリングを行う。
次いで、フォトダイオードＰＤ１が飽和する後の読み出しリセット信号に対応する読み出し信号のサンプリングを行う。
このように、画素２００の画素信号ＶＲＳＴ、ＶＳＩＧを読み出す場合、信号保持部２２０においては、電荷がオーバーフローしていないときは、光電変換読み出し部２１０から画素信号として第１の読み出しリセット信号ＶＲＳＴ１を読み出し、信号保持部２２０の第１のスイッチングトランジスタＳＨＲ１－Ｔｒを所定期間導通させて、この読み出しリセット信号ＶＲＳＴ１を第１の信号保持キャパシタＣＲ２１に保持させる。
そして、光電変換読み出し部２１０から画素信号として第１の読み出し信号ＶＳＩＧ１を読み出し、信号保持部２２０の第２のスイッチングトランジスタＳＨＳ１－Ｔｒを所定期間導通させて、この読み出し信号ＶＳＩＧ１を第２の信号保持キャパシタＣＳ２１に保持させる。
電荷がオーバーフローしているときは、光電変換読み出し部２１０から画素信号として第２の読み出し信号ＶＳＩＧ２を読み出し、信号保持部２２０の第４のスイッチングトランジスタＳＨＳ２－Ｔｒを所定期間導通させて、この読み出し信号ＶＳＩＧ２を第４の信号保持キャパシタＣＳ２２に保持させる。
そして、光電変換読み出し部２１０から画素信号として第２の読み出しリセット信号ＶＲＳＴ２を読み出し、信号保持部２２０の第３のスイッチングトランジスタＳＨＲ２－Ｔｒを所定期間導通させて、この読み出しリセット信号ＶＲＳＴ２を第３の信号保持キャパシタＣＲ２２に保持させる。
そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、差動で同時並列的に供給される画素信号ｐｉｘｏｕｔの読み出しリセット信号ＶＲＳＴと読み出し信号ＶＳＩＧに対する増幅処理、ＡＤ変換処理が行われ、また、両信号の差分｛ＶＲＳＴ－ＶＳＩＧ｝がとられてＣＤＳ処理が行われる。
以上説明したように、本第１の実施形態によれば、画素部２０は、複数の画素２１の光電変換読み出し部２１０が行列状に配置された画素アレイ２３０と、複数の画素２１の信号保持部２２０が行列状に配置された保持部アレイ２４０と、を含む、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
すなわち、本第１の実施形態において、固体撮像装置１０は、画素部２０において、画素として光電変換読み出し部および信号保持部を含み、グローバルシャッタの動作機能を持ち、かつ実質的に広ダイナミックレンジ化、高フレームレート化を実現することを可能とする、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
本第１の実施形態の固体撮像装置１０において、信号保持部は、蓄積期間後の転送期間に出力ノードであるフローティングディフュージョンＦＤに転送された光電変換素子としてのフォトダイオードＰＤの蓄積電荷に応じた電圧信号に対する信号、並びに、任意の期間に、光電変換素子としてのフォトダイオードＰＤ１および蓄積容量素子としての蓄積キャパシタＣＳ１のうちの少なくともフォトダイオードＰＤ１から出力ノードであるフローティングディフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号に対する信号を保持可能である。
したがって、本第１の実施形態の固体撮像装置１０によれば、グローバルシャッターを実現することができることはもとより、蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用することから、広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。
また、本発明によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
また、本第１の実施形態の固体撮像装置１０によれば、構成の複雑化を防止しつつ、レイアウト上の面積効率の低下を防止することができる。
また、本第１の実施形態に係る固体撮像装置１０は、第１の基板（上基板）１１０と第２の基板（下基板）１２０の積層構造を有する。
したがって、本第１の実施形態において、第１の基板１１０側を、基本的に、ＮＭＯＳ系の素子だけで形成すること、および、画素アレイにより有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。
（第２の実施形態）
図１０は、本発明の第２の実施形態に係る固体撮像装置の画素の構成例を示す図である。
本第２の実施形態に係る固体撮像装置１０Ａが、上述した第１の実施形態に係る固体撮像装置１０と異なる点は、次のとおりである。
本第２の実施形態に係る固体撮像装置１０Ａの信号保持部２２０Ａにおいて、入力ノードＮＤ２２と第１のスイッチングトランジスタＳＨＲ１－Ｔｒ、第２のスイッチングトランジスタＳＨＳ１－Ｔｒ、第３のスイッチングトランジスタＳＨＲ２－Ｔｒ、および第４のスイッチングトランジスタＳＨＳ２－Ｔｒスイッチ素子との間に、参照電圧との比較機能を有するバッファアンプＢＦＡＰ１が接続されている
本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができることはもとより、読み出し処理の高速化、安定化を図ることが可能となる。
（第３の実施形態）
図１１は、本発明の第３の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０Ｂは、たとえば画素としてデジタル画素(Digital Pixel)を含むＣＭＯＳイメージセンサにより構成される。
この固体撮像装置１０Ｂは、図３に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０Ｂ、出力回路８０、およびタイミング制御回路６０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０Ｂ、出力回路８０、およびタイミング制御回路６０により画素信号の読み出し部７０Ｂが構成される。
本第３の実施形態において、固体撮像装置１０Ｂは、画素部２０Ｂにおいて、デジタル画素として光電変換読み出し部２１０および信号保持部２２０Ｂを有し、信号保持部２２０Ｂは、ＡＤ（アナログデジタル）変換部、およびメモリ部を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
本第１の実施形態に係る固体撮像装置１０において、後で詳述するように、各デジタル画素ＤＰがＡＤ変換機能を有しており、ＡＤ変換部は、光電変換読み出し部により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器（コンパレータ）を有している。
そして、比較器は、読み出し部７０Ｂの制御の下、蓄積期間に光電変換素子から出力ノード（フローティングディフュージョン）に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、蓄積期間後の転送期間に出力ノードに転送された光電変換素子の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行う。
以下、固体撮像装置１０Ｂの各部の構成および機能の概要、特に、画素部２０Ｂおよびデジタル画素の構成および機能、それらに関連した読み出し処理、並びに、画素部２０Ｂと読み出し部７０Ｂの積層構造等について詳述する。
（画素部２０Ｂおよびデジタル画素２００Ｂの構成）
図１２は、本発明の第３の実施形態に係る固体撮像装置１０Ｂの画素部のデジタル画素アレイの一例を示す図である。
図１３は、本発明の第３の実施形態に係る固体撮像装置１０Ｂの画素の一例を示す回路図である。
画素部２０Ｂは、図１２に示すように、複数のデジタル画素２００ＢがＮ行Ｍ列の行列状（マトリクス状）に配列されている。
なお、図１２においては、図面の簡単化のため、９つのデジタル画素２００Ｂが３行３列の行列状（Ｍ＝３、Ｎ＝３のマトリクス状）に配置されている例が示されている。
本第３の実施形態に係るデジタル画素２００Ｂは、光電変換読み出し部（図１２ではＰＤと表記）２１０、ＡＤ変換部（図１２ではＡＤＣと表記）２５０、およびメモリ部（図２ではＭＥＭと表記）２６０を含んで構成されている。
本第３の実施形態の画素部２０Ｂは、後で詳述するように、第１の基板１１０と第２の基板１２０の積層型のＣＭＯＳイメージセンサとして構成されるが、本例では、図３に示すように、第１の基板１１０に光電変換読み出し部２１０が形成され、第２の基板１２０に信号保持部２２０ＢのＡＤ変換部２５０およびメモリ部２６０が形成されている。
デジタル画素２００Ｂの光電変換読み出し部２１０は、図２の構成と同様である。したがって、その詳細な説明は省略する。
ただし、本第１の実施形態に係る光電変換読み出し部２１０は、ＡＤ変換部２５０の第１の比較処理期間ＰＣＭＰ１において、蓄積期間ＰＩに光電変換素子であるフォトダイオードＰＤ１から出力ノードとしてのフローティングディフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬを出力する。
さらに、光電変換読み出し部２１０は、ＡＤ変換部２５０の第２の比較処理期間ＰＣＭＰ２において、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードとしてのフローティングディフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の積電荷に応じた電圧信号ＶＳＬを出力する。
光電変換読み出し部２１０は、第２の比較処理期間ＰＣＭＰ２において、画素信号としての読み出しリセット信号(信号電圧)（ＶＲＳＴ）および読み出し信号(信号電圧)（ＶＳＩＧ）をＡＤ変換部２５０に出力する。
デジタル画素２００のＡＤ変換部２５０は、光電変換読み出し部２１０により出力されるアナログの電圧信号ＶＳＬを、所定の傾きを持たせて変化させたランプ波形または固定電圧の参照電圧ＶＲＥＦと比較して、デジタル信号に変換する機能を有する。
ＡＤ変換部２５０は、図１３に示すように、比較器（ＣＯＭＰ）２２１、カウンタ（ＣＮＴ）２５２、入力側結合キャパシタＣ２５１、出力側の負荷キャパシタＣ２５２、およびリセットスイッチＳＷ－ＲＳＴを含んで構成されている。
比較器２５１は、第１の入力端子としての反転入力端子（－）に、光電変換読み出し部２１０の出力バッファ部２１１から信号線ＬＳＧＮ１に出力された電圧信号ＶＳＬが供給され、第２の入力端子としての非反転入力端子（＋）に参照電圧ＶＲＥＦが供給され、電圧信号ＶＳＴと参照電圧ＶＲＥＦとを比較し、デジタル化した比較結果信号ＳＣＭＰを出力する比較処理を行う．
比較器２５１は、第１の入力端子としての反転入力端子（－）に結合キャパシタＣ２５１が接続されており、第１の基板１１０側の光電変換読み出し部２１０の出力バッファ部２１１と第２の基板１１２０側のＡＤ変換部２５０の比較器２５１の入力部をＡＣ結合することにより、低ノイズ化を図り、低照度時に高ＳＮＲを実現可能なように構成されている。
また、比較器２５１は、出力端子と第１の入力端子としての反転入力端子（－）との間にリセットスイッチＳＷ－ＲＳＴが接続され、出力端子と基準電位ＶＳＳとの間に負荷キャパシタＣ２５２が接続されている。
基本的に、ＡＤ変換部２５０においては、光電変換読み出し部２１０の出力バッファ部２１１から信号線ＬＳＧＮ１に読み出されたアナログ信号（電位ＶＳＬ）は比較器２５１で参照電圧ＶＲＥＦ、たとえばある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰと比較される。
このとき、比較器２５１と同様に列毎に配置されたカウンタ２５２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰとカウンタ値が一対一の対応を取りながら変化することで電圧信号ＶＳＬをデジタル信号に変換する。
基本的に、ＡＤ変換部２５０は、参照電圧ＶＲＥＦ（たとえばランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧ＶＲＥＦ）が交わったとき、比較器２５１の出力が反転し、カウンタ２５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ２５２に入力し、そのときのカウンタ２５２の値（データ）がメモリ部２６０に記憶されてＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、各デジタル画素２００Ｂのメモリ部２６０に格納されたデータ（信号）は出力回路８０から図示しない信号処理回路に出力され、所定の信号処理により２次元画像が生成される。
（比較器２５１のおける第１の比較処理および第２の比較処理）
そして、本第１の実施形態のＡＤ変換部２５０の比較器２５１は、画素信号の読み出し期間に次の２つの第１の比較処理および第２の比較処理を行うように、読み出し部６０により駆動制御される。
第１の比較処理ＣＭＰＲ１において、比較器２５１は、読み出し部６０の制御の下、蓄積期間ＰＩに光電変換素子であるフォトダイオードＰＤ１から出力ノードであるフローティングフュージョンＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号ＶＳＬ１に対するデジタル化した第１の比較結果信号ＳＣＭＰ１を出力する。
なお、この第１の比較処理ＣＭＰＲ１の動作は、オーバーフロー電荷のサンプリング動作であるが、タイムスタンプＡＤＣモードの動作ともいう。
第２の比較処理ＣＭＰＲ２において、比較器２５１は、読み出し部６０の制御の下、蓄積期間ＰＩ後の転送期間ＰＴに出力ノードであるフローティングフュージョンＦＤ１に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号ＶＳＬ２（ＶＳＩＧ）に対するデジタル化した第２の比較結果信号ＳＣＭＰ２を出力する。
実際には、第２の比較処理ＣＭＰＲ２において、蓄積電荷に応じた電圧信号ＶＳＬ２（ＶＳＩＧ）に対するデジタル化の前に、リセット時のフローティングディフュージョンＦＤ１のリセット電圧に応じた電圧信号ＶＳＬ２（ＶＲＲＴ）に対するデジタル化を行う。
なお、この第２の比較処理ＣＭＰＲ２の動作は、蓄積電荷のサンプリング動作であるが、リニアＡＤＣモードの動作ともいう。
なお、本実施形態において、基本的に、蓄積期間ＰＩは、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットレベルにリセットされてから、転送トランジスタＴＧ１－Ｔｒが導通状態に切り替えられて転送期間ＰＴが開始されるまでの期間である。
第１の比較処理ＣＭＰＲ１の期間ＰＣＭＰＲ１は、フォトダイオードＰＤ１およびフローティングディフュージョンＦＤ１がリセットレベルにリセットされてから、転送期間ＰＴが開始される前に、フローティングディフュージョンＦＤ１がリセットレベルにリセットされるまでの期間である。
第２の比較処理ＣＭＰＲ２の期間ＰＣＭＰＲ２は、フローティングディフュージョンＦＤ１がリセットレベルにリセットされた後の期間であって、転送期間ＰＴ後の期間を含む期間である。
ここで、第１の比較処理ＣＭＰＲ１についてさらに詳述する。
図１４は、本実施形態に係る比較器２５１の第１の比較処理ＣＭＰＲ１を説明するための図である。
図１４において、横軸が時間を示し、縦軸が出力ノードであるフローティングディフュージョンＦＤ１の電圧レベルＶＦＤを示している。
フローティングディフュージョンＦＤ１の電圧レベルＶＦＤは、リセットレベルのときが電荷量が最も少なく電圧レベルＶＦＤは最も高いレベルＶＦＤｉｎｉとなる。
一方、飽和状態のときが電荷量が多く、電圧レベルＶＦＤは低いレベルＶＦＤｓａｔとなる。
このような条件に従って、比較器２５１の参照電圧ＶＲＥＦ１を、飽和状態となる手前の非飽和状態時のレベルに固定した電圧ＶＲＥＦｓａｔに設定する、あるいはリセットレベル時の電圧レベルＶＲＥＦｒｓｔから電圧レベルＶＲＥＦｓａｔに至るランプ電圧ＶＲＥＦｒａｍｐに設定する。
第１の比較処理ＣＭＰＲ１のときに、このような参照電圧ＶＲＥＦ１がＶＲＥＦｓａｔまたはＶＲＥＦｒａｍｐに設定されると、図１４に示すように、入射光の強度が高い高照度のときほど電荷量が多いため比較器２５１の出力がフリップ（反転）する時間が速い。
最も高い照度の例ＥＸＰ１の場合には、比較器２５１の出力が時刻ｔ１に直ちにフリップ（反転）する。
例ＥＸＰ１より低い照度の例ＥＸＰ２の場合には、比較器２５１の出力が時刻ｔ１より遅い時刻ｔ２にフリップ（反転）する。
例ＥＸＰ２より低い照度の例ＥＸＰ３の場合には、比較器２５１の出力が時刻ｔ２より遅い時刻ｔ３にフリップ（反転）する。
このように、比較器２５１は、第１の比較処理ＣＭＰＲ１において、蓄積期間ＰＩの所定期間にフォトダイオードＰＤ１からフローティングディフュージョンＦＤ１へのオーバーフロー電荷の量に応じた時間に対する第１の比較結果信号ＳＣＭＰ１を出力する。
より具体的には、比較器２５１は、第１の比較処理ＣＭＰＲ１において、オーバーフロー電荷がフォトダイオードＰＤ１から出力ノードであるフローティングディフュージョンＦＤ１に溢れ始める最大サンプリング時間におけるフォトダイオードＰＤ１の所定の閾値に対応した信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルとの比較処理に対応可能である。
上述したように、タイムスタンプＡＤＣモードにおける光変換動作(Photo conversion operation)は、蓄積期間ＰＩにおいて、光―時間変換(Light to time conversion)を伴って実行される。
図１４に示すように、非常に明るい光の下では、リセット活性化期間の直後に比較器２５１の出力状態が反転され、その光レベルは、以下の時間で説明される飽和信号（ウェル容量）に対応する。
（（ＦＤ飽和量×蓄積時間）／サンプリング期間）＋ＰＤ飽和量
たとえば、ＦＤ飽和：８Ｋｅ @ 150uV / e～ＦＤ容量の１．１ｆＦ、最小サンプリング時間：１５ｎｓｅｃ、蓄積時間：３ｍｓｅｃ：
であると仮定する。
このタイムスタンプＡＤＣ動作モードでは、上述したように、オーバーフロー電荷がフォトダイオードＰＤ１から出力ノードであるフローティングディフュージョンＦＤ１に溢れ始める最大サンプリング時間におけるフォトダイオードＰＤ１の所定の閾値に対応した信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルをカバーすることができる。
図１５は、本実施形態に係る比較器２５１の第１の比較処理ＣＭＰＲ１を説明するための図であって、参照電圧の他のパターン例を説明するための図である。
参照電圧ＶＲＥＦは、図１５中に（１）で示す所定の傾きを持たせて変化させたランプ波形（信号）ＲＡＭＰまたは図１５中に（２）で示す固定電圧ＤＣであってもよく、また、図１５中に（３）で示すログ（ｌｏｇ）や図１５中に（４）で示す指数関数的な値をとる電圧信号あってもよい。
図１６は、本実施形態に係る比較器に種々の参照電圧ＶＲＥＦを入力した場合の光時間変換の状態を示す図である。
図１６において，横軸がサンプリング時間を示し、縦軸がオーバーフロー信号における推定信号を示している。なお、ここでのオーバーフロー信号とは、転送トランジスタＴＧ１－Ｔｒを導通状態にしてフォトダイオードＰＤ１に電荷をためない条件（非オーバーフロー）にして見積もったものである。
図１６は、適用される光の性質（適性）によるオーバーフロー電荷（信号）に対応する比較器２５１が反転するサンプリング時間を示している。
図１６においては、さまざまな固定基準電圧ＤＣ１、ＤＣ２、ＤＣ３とランプ基準電圧ＶＲＡＭＰに対して反転するサンプリング時間を示している。ここでは、線形基準ランプが使用されている。
以上の飽和したオーバーフロー電荷に対する第１の比較処理ＣＭＰＲ１を行うタイムスタンプＡＤＣモードの動作が終了すると、フローティングディフュージョンＦＤ１と比較器２５１をリセットした後に、非飽和電荷に対する第２の比較処理ＣＭＰＲ２を行うリニアＡＤＣモードの動作に移行する。
図１７は、本発明の第３の実施形態に係るデジタル画素における光応答カバレッジを示す図である。
図１７において、Ａがタイムオーバーフロー電荷を蓄積期間ＰＩの開始から第１の比較処理ＣＭＰＲ１を行う、あるいは蓄積期間ＰＩにオーバーフロー電荷をスキミングするＳスタンプＡＤＣモード動作による信号を示し、Ｂが蓄積電荷に対する第２の比較処理ＣＭＰＲ２を行うリニアＡＤＣモード動作による信号を示している。
タイムスタンプＡＤＣモードは，非常に明るい光に対する光応答を有することができることから、リニアＡＤＣモードは暗いレベルからの光応答を有することができる。たとえば、１２０ｄＢのダイナミックレンジ性能を実現することができる。
たとえば、上述したように、光変換範囲の飽和信号は９００Ｋｅである。
リニアＡＤＣモードは、ＡＤＣを適用した通常の読み出しモード動作のため、２ｅのノイズレベルから８ＫｅのフォトダイオードＰＤ１とフローティングディフュージョンＦＤ１の飽和までカバーすることがでる。
リニアＡＤＣモードのカバレッジは、追加のスイッチと容量で３０Ｋｅに拡張することができる。
図１８は、本発明の第３の実施形態に係るメモリ部および出力回路の構成例を示す図である。
比較器２５１において、第１の比較処理ＣＭＰＲ１によりフローティングディフュージョンＦＤ１のオーバーフロー電荷に応じた電圧信号がデジタル化された第１の比較結果信号ＳＣＭＰ１、および、第２の比較処理ＣＭＰＲ２によりフォトダイオードＰＤ１の蓄積電荷がデジタル化された第２の比較結果信号ＳＣＭＰ２は、関連付けられてメモリ２３１，２３２にデジタルデータとして記憶される。
メモリ部２６０はＳＲＡＭやＤＲＡＭにより構成され、デジタル変換された信号が供給され、フォトコンバージョン符号に対応し、画素アレイ周辺の出力回路８０の外部ＩＯバッファ８１により読み出すことができる。
図１９は、本発明の第３の実施形態に係る固体撮像装置１０におけるフレーム読み出しシーケンスの一例を示す図である。
ここで、固体撮像装置１０Ｂにおけるフレーム読み出し方式の一例について説明する。
図１９において、ＴＳはタイムスタンプＡＤＣの処理期間を示し、ＬｉｎはリニアＡＤＣの処理期間を示している。
上述したように、オーバーフロー電荷は蓄積期間ＰＩ中にフローティングディフュージョンＦＤ１に蓄積される。タイムスタンプＡＤＣモードは蓄積時間ＰＩ中に動作する。
実際には、タイムスタンプＡＤＣモードは、蓄積期間ＰＩ中であって、フローティングディフュージョンＦＤ１がリセットされるまでの期間に動作する。
タイムスタンプＡＤＣモードの動作が終了すると、リニアＡＤＣモードに遷移し、フローティングディフュージョンＦＤ１のリセット時の信号（ＶＲＳＴ）を読み出してデジタル信号をメモリ部２６０に格納するように変換する。
さらに蓄積期間ＰＩの終了後、リニアＡＤＣモードではフォトダイオードＰＤ１の蓄積電荷に応じた信号（ＶＳＩＧ）を読み取ってデジタル信号をメモリ部２６０に格納するように変換する。
読み出されたフレームは、メモリノードからのデジタル信号データの読み出しによって実行され、そのようなＭＩＰＩデータフォーマットを有する、たとえば出力回路８０のＩＯバッファ８１（図１８）を介して固体撮像装置１０（イメージセンサ）の外部に送られる。この動作は、全画素（ピクセル）アレイに対してグローバルに実行することができる。
また、画素部２０において、全画素同時にリセットトランジスタＲＳＴ１－Ｔｒと転送トランジスタＴＧ１－Ｔｒを使ってフォトダイオードＰＤ１をリセットすることで、全画素同時並列的に露光を開始する。また、所定の露光期間（蓄積期間ＰＩ）が終了した後、転送トランジスタＴＧ１－Ｔｒを使って光電変換読み出し部からの出力信号をＡＤ変換部２５０、メモリ部２６０でサンプリングすることで、全画素同時並列的に露光を終了する。これにより、完全なシャッタ動作を電子的に実現する。
垂直走査回路３０Ｂは、タイミング制御回路５０の制御に応じてシャッタ行および読み出し行において行走査制御線を通してデジタル画素２００の光電変換読み出し部２１０の駆動を行う。
垂直走査回路３０Ｂは、タイミング制御回路５０の制御に応じて、各デジタル画素２００の比較器２５１に対して、第１の比較処理ＣＭＰＲ１、第２の比較処理ＣＭＰＲ２に準じて設定される参照電圧ＶＲＥＦ１，ＶＲＥＦ２を供給する。
また、垂直走査回路３０Ｂは、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
出力回路８０は、たとえば図１８に示すように、画素部２０Ｂの各デジタル画素２００Ｂのメモリ出力に対応して配置されたＩＯバッファ８１を含み、各デジタル画素２００Ｂから読み出されるデジタルデータを外部に出力する。
タイミング制御回路６０は、画素部２０、垂直走査回路３０Ｂ、出力回路８０等の信号処理に必要なタイミング信号を生成する。
本第３の実施形態において、読み出し部７０Ｂは、たとえばグローバルシャッタモード時に、デジタル画素２００Ｂからの画素信号の読み出し制御を行う。
（固体撮像装置１０Ｂの積層構造）
次に、本第３の実施形態に係る固体撮像装置１０Ｂの積層構造について説明する。
図２０（Ａ）および（Ｂ）は、本第３の実施形態に係る固体撮像装置１０Ｂの積層構造について説明するための模式図である。
図２１は、本第３の実施形態に係る固体撮像装置１０Ｂの積層構造について説明するための簡略断面図である。
本第３の実施形態に係る固体撮像装置１０Ｂは、第１の基板（上基板）１１０Ｂと第２の基板（下基板）１２０Ｂの積層構造を有する。
固体撮像装置１０Ｂは、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
本例では、第１の基板１１０Ｂと第２の基板１２０Ｂが積層された構造を有する。
第１の基板１１０Ｂには、その中央部を中心として画素部２０Ｂの各デジタル画素２００Ｂの光電変換読み出し部２１０が形成されている。
第１の基板１１０Ｂの光Ｌが入射側である第１面１１１側にフォトダイオードＰＤが形成され、その光入射側にマイクロレンズＭＣＬやカラーフィルタが形成されている。
第１の基板１１０Ｂの第２面側に転送トランジスタＴＧ１－Ｔｒ，リセットトランジスタＲＳＴ１－Ｔｒ，ソースフォロワトランジスタＳＦ１－Ｔｒ，カレントトランジスタＩＣ１－Ｔｒ、蓄積トランジスタＳＧ１－Ｔｒ、蓄積キャパシタＣＳ１が形成されている
このように、本第３の実施形態においては、第１の基板１１０Ｂには、基本的に、デジタル画素２００Ｂの光電変換読み出し部２１０が行列状に形成されている。
第２の基板１２０Ｂには、各デジタル画素２００ＢのＡＤ変換部２５０、メモリ部２６０がマトリクス状に形成されている。
また、第２の基板１２０Ｂには、垂直走査回路３０Ｂ、出力回路８０、およびタイミング制御回路６０も形成されてもよい。
このような積層構造において、第１の基板１１０Ｂの各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０Ｂの各デジタル画素２００の比較器２５１の反転入力端子（－）とが、たとえば図１３に示すように、それぞれ信号線ＬＳＧＮ１、マイクロバンプＢＭＰやビア（Ｄｉｅ－ｔｏ－Ｄｉｅ Ｖｉａ）等を用いて電気的な接続が行われている。
また、本実施形態においては第１の基板１１０Ｂの各光電変換読み出し部２１０の読み出しノードＮＤ２と第２の基板１２０Ｂの各デジタル画素２００の比較器２５１の反転入力端子（－）とが、結合キャパシタＣ２５１によりＡＣ結合されている。
（固体撮像装置１０Ｂの読み出し動作）
以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。
次に、本第１の実施形態に係る固体撮像装置１０Ｂのデジタル画素２００Ｂの画素信号の読み出し動作等の概について説明する。
以下では、第１の読み出し方法ＲＤＯ１、第２の読み出し方法ＲＤＯ２、および第３の読み出し方法の概要について説明する。
第１の読み出し方法ＲＤＯ１は、オーバーフロー電荷を蓄積期間ＰＩの開始から第１の比較処理ＣＭＰＲ１を行う方法である。
第２の読み出し方法ＲＤＯ２は、蓄積期間ＰＩにオーバーフロー電荷をスキミングして第１の比較処理ＣＭＰＲ１を行う方法である。
第３の読み出し方法ＲＤＯ３は、蓄積期間ＰＩにオーバーフロー電荷をスキミングして第１の比較処理ＣＭＰＲ１を行い、続いて第２の比較処理ＣＭＰＲ２を行う方法である。
（第１の読み出し方法ＲＤＯ１）
図２２（Ａ）～（Ｅ）は、本第３の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における第１の読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。
図２３は、本第３の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における第２の読み出し動作を説明するためのタイミングチャートである。
本第１の読み出し方法ＲＤＯ１においては、蓄積トランジスタＳＧ１－Ｔｒを導通状態にしてリセット状態をサンプリングして、フォトダイオードＰＤ１における電荷の蓄積期間ＰＩ開始から、オーバーフロー電荷に応じた電圧信号読み出しを行う。そして、蓄積期間ＰＩ終了後にフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号読み出しを行う。
動作シーケンスとしては、まず、転送トランジスタＴＧ１―Ｔｒ，蓄積トランジスタＳＧ１－Ｔｒ，およびリセットトランジスタＲＳＴ１―Ｔｒを導通状態にして、いわゆるグローバルリセットを行う。
次いで、蓄積キャパシタＣＳ１に関連する読み出しリセット信号のサンプリングを行う。そして、読み出しリセット信号に対応する読み出し信号のサンプリングを行う。
次いで、フローティングディフュージョンＦＤ１に関連する読み出しリセット信号のサンプリングを行う。そして、読み出しリセット信号に対応する読み出し信号のサンプリングを行う。
（第２の読み出し方法ＲＤＯ２）
図２４は、本発明の第３の実施形態に係る固体撮像装置における第２の読み出し方法のフレーム読み出しシーケンスの一例を示す図である。
図２５（Ａ）～（Ｈ）は、本第３の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における第２の読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。
図２６は、本第３の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における第２の読み出し動作を説明するためのタイミングチャートである。
図２７は、第２の読み出し方法における蓄積期間途中にオーバーフロー電荷をスキミングする処理の一例を模式的に示す図である。
図２８は、フォトダイオードから電荷がオーバーフローし、さらに蓄積キャパシタＣＳ１側にオーバーフローする様子を模式的に示す図である。
本第２の読み出し方法ＲＤＯ２においては、図２７および図２８に示すように、フォトダイオードＰＤ１からフローティングディフュージョンＦＤ１に電荷がオーバーフローし、さらに蓄積キャパシタＣＳ１側にオーバーフローする場合を想定して、蓄積期間途中にオーバーフロー電荷をスキミングする。
動作シーケンスとしては、まず、転送トランジスタＴＧ１―Ｔｒ，蓄積トランジスタＳＧ１－Ｔｒ，およびリセットトランジスタＲＳＴ１―Ｔｒを導通状態にして、いわゆるグローバルリセットを行う。
蓄積期間ＰＩが開始され、蓄積期間ＰＩ中に、フローティングディフュージョンＦＤ１のフォトダイオードＰＤ１が飽和する前の信号を読み出す。
次いで、蓄積期間ＰＩ中に、フローティングディフュージョンＦＤ１のフォトダイオードＰＤ１が飽和した後で、蓄積キャパシタＣＳ１側が飽和する前の信号を読み出す。
次いで、蓄積期間ＰＩ中に、フローティングディフュージョンＦＤ１のフォトダイオードＰＤ１が飽和した後で、蓄積キャパシタＣＳ１側が飽和した後の信号を読み出す。
次に、フローティングディフュージョンＦＤ１をリセットする。
次いで、転送トランジスタＴＧ１－Ｔｒを所定期間導通状態にして蓄積電荷をフローティングディフュージョンＦＤ１に転送する。
次いで、フローティングディフュージョンＦＤ１に関連する読み出し信号のサンプリングを行う
そして、蓄積キャパシタＣＳ１に関連する読み出し信号のサンプリングを行う。
（第３の読み出し方法ＲＤＯ３）
図２９は、本発明の第３の実施形態に係る固体撮像装置における第３の読み出し方法のフレーム読み出しシーケンスの一例を示す図である。
図３０（Ａ）～（Ｈ）は、本第３の実施形態に係る固体撮像装置の所定シャッタモード時の主として画素部における第３の読み出し動作を説明するための動作シーケンスおよびポテンシャル遷移を示す図である。
図３１は、第３の読み出し方法における蓄積期間途中にオーバーフロー電荷をスキミングする処理の一例を模式的に示す図である。
第３の読み出し方法ＲＤＯ３では、全蓄積期間ＰＩにて、参照電圧ＶＲＥＦを変えながら照度に応じた出力ノードのレベルをサンプリングする。
動作シーケンスとしては、まず、転送トランジスタＴＧ１―Ｔｒ，蓄積トランジスタＳＧ１－Ｔｒ，およびリセットトランジスタＲＳＴ１―Ｔｒを導通状態にして、いわゆるグローバルリセットを行う。
次いで、蓄積キャパシタＣＳ１に関連する読み出しリセット信号のサンプリングを行う。そして、フォトダイオードＰＤ１が飽和する前、並びに、飽和した後の読み出しリセット信号のサンプリングを行う。
次いで、フォトダイオードＰＤ１が飽和する前の読み出しリセット信号に対応する読み出し信号のサンプリングを行う。
次いで、フォトダイオードＰＤ１が飽和する後の読み出しリセット信号に対応する読み出し信号のサンプリングを行う。
以上説明したように、本第３の実施形態によれば、固体撮像装置１０Ｂは、画素部２０Ｂにおいて、デジタル画素として光電変換読み出し部２１０、ＡＤ変換部２５０、およびメモリ部２６０を含み、グローバルシャッタの動作機能を持つ、たとえば積層型のＣＭＯＳイメージセンサとして構成されている。
本第３の実施形態に係る固体撮像装置１０Ｂにおいて、各デジタル画素２００がＡＤ変換機能を有しており、ＡＤ変換部２５０は、光電変換読み出し部２１０により読み出される電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器２５１を有している。
そして、比較器２５１は、読み出し部７０Ｂの制御の下、蓄積期間にフォトダイオードＰＤ１から出力ノード（フローティングディフュージョン）ＦＤ１に溢れ出たオーバーフロー電荷に応じた電圧信号に対するデジタル化した第１の比較結果信号ＳＣＭＰ１を出力する第１の比較処理ＣＭＰＲ１と、蓄積期間後の転送期間にフローティングノードＦＤ１（出力ノード）に転送されたフォトダイオードＰＤ１の蓄積電荷に応じた電圧信号に対するデジタル化した第２の比較結果信号ＳＣＭＰ２を出力する第２の比較処理ＣＭＰＲ２と、を行う。
本第３の実施形態に係る固体撮像装置１０Ｂにおいて、第１の読み出し方法ＲＤＯ１では、オーバーフロー電荷を蓄積期間ＰＩの開始から第１の比較処理ＣＭＰＲ１を行う。
第２の読み出し方法ＲＤＯ２では、蓄積期間ＰＩにオーバーフロー電荷をスキミングして第１の比較処理ＣＭＰＲ１を行う。
第３の読み出し方法ＲＤＯ３では、全蓄積期間ＰＩにて、参照電圧ＶＲＥＦを変えながら蓄積期間ＰＩにオーバーフロー電荷をスキミングして第１の比較処理ＣＭＰＲ１を行い、続いて第２の比較処理ＣＭＰＲ２を行う。
したがって、本第３の実施形態の固体撮像装置１０Ｂによれば、蓄積期間にフォトダイオードから溢れ出る電荷をリアルタイムに利用することから、広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。
また、本第３の実施形態によれば、実質的に広ダイナミックレンジ化、高フレームレート化を実現することが可能で、しかも低ノイズ化を図れ、有効画素領域を最大限に拡大することができ、コストあたりの価値を最大限に高めることが可能となる。
また、本第３の実施形態の固体撮像装置１０Ｂによれば、構成の複雑化を防止しつつ、レイアウト上の面積効率の低下を防止することができる。
また、本第３の実施形態に係る固体撮像装置１０Ｂは、第１の基板（上基板）１１０Ｂと第２の基板（下基板）１２０Ｂの積層構造を有する。
したがって、本第３の実施形態において、第１の基板１１０Ｂ側を、基本的に、ＮＭＯＳ系の素子だけで形成すること、および、画素アレイにより有効画素領域を最大限に拡大することにより、コストあたりの価値を最大限に高めることができる。
（第４の実施形態）
図３２は、本発明の第４の実施形態に係る固体撮像装置の画素の構成例を示す図である。
本第４の実施形態に係る固体撮像装置１０Ｃが、上述した第３の実施形態に係る固体撮像装置１０Ｂと異なる点は、次のとおりである。
本第４の実施形態に係る固体撮像装置１０Ｃの光電変換読み出し部２１０Ｃにおいて、蓄積容量素子としての蓄積キャパシタＣＳ１を出力バッファ部２１１の読み出しノードＮＤ２側に直接接続するバイパス部としてバイパストランジスタＢＰ１－Ｔｒが設けられている。
これにより、蓄積容量素子としての蓄積キャパシタＣＳ１の容量成分を直接比較器２５１に入力することができる。
本第４の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができることはもとより、消費電力を抑えつつ、全蓄積期間にて参照電圧ＶＲＥＦを変えながら信号をサンプリングできることから、さらなる広ダイナミックレンジ化、高フレームレート化を実現することが可能となる。
以上説明した固体撮像装置１０，１０Ａ，１０Ｂ，１０Ｃは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
図３３は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載し
た電子機器の構成の一例を示す図である。
本電子機器３００は、図３３に示すように、本実施形態に係る固体撮像装置１０が適用可能なＣＭＯＳイメージセンサ３１０を有する。
さらに、電子機器３００は、このＣＭＯＳイメージセンサ３１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）３２０を有する。
電子機器３００は、ＣＭＯＳイメージセンサ３１０の出力信号を処理する信号処理回路(ＰＲＣ)３３０を有する。

信号処理回路３３０は、ＣＭＯＳイメージセンサ３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
上述したように、ＣＭＯＳイメージセンサ３１０として、前述した固体撮像装置１０，１０Ａ，１０Ｂ、１０Ｃを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
１０，１０Ａ，１０Ｂ、１０Ｃ・・・固体撮像装置、２０・・・画素部、ＰＤ１・・・フォトダイオード、ＴＧ１－Ｔｒ・・・転送トランジスタ、ＲＳＴ１－Ｔｒ・・・リセットトランジスタ、ＳＦ１－Ｔｒ・・・ソースフォロワトランジスタ、ＩＣ１－Ｔｒ・・・カレントトランジスタ、ＳＧ１－Ｔｒ・・・蓄積トランジスタ、ＦＤ１・・・フローティングディフュージョン、ＣＳ１・・・蓄積キャパシタ、２００，２００Ｂ・・・画素、２１０・・・光電変換読み出し部、２１１・・・出力バッファ部、２２０・・・ＡＤ変換部、２５１・・・比較器、２５２・・・カウンタ、２６０・・・メモリ部、３０，３０Ｂ・・・垂直走査回路、４０・・・カラム読み出し回路、５０・・・水平転送回路、６０・・・タイミング制御回路、７０，７０Ｂ・・・読み出し部、３００・・・電子機器、３１０・・・ＣＭＯＳイメージセンサ、３２０・・・光学系、３３０・・・信号処理回路（ＰＲＣ）。

Claims (13)

  1. 光電変換読み出し部および信号保持部を含む画素が配置された画素部と、
    前記画素部から画素信号の読み出しを行う読み出し部と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
    前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
    前記出力ノードに接続された蓄積トランジスタと、
    前記蓄積トランジスタを介して前記出力ノードの電荷を蓄積する蓄積容量素子と、
    リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、を含み、
    前記信号保持部は、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対する信号、並びに、
    任意の期間に、前記光電変換素子および前記蓄積容量素子の電荷のうちの少なくとも前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対する信号を保持可能であり、
    前記信号保持部は、
    前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、
    前記比較器の比較結果信号に応じたデータを記憶するメモリ部と、を含み、
    前記比較器は、前記読み出し部の制御の下、
    前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じてサンプリングして得られた前記電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行うことが可能であり、
    前記読み出し部は、
    前記第１の比較処理において、前記蓄積トランジスタを導通状態として前記出力ノードのレベルをサンプリングして得られた電圧信号に対するデジタル化した第１の比較結果信号を得た後、前記第２の比較処理を行う
    固体撮像装置。
  2. 前記読み出し部は、
    任意の蓄積期間に並行して、照度に応じた出力ノードのレベルをサンプリングする
    請求項１記載の固体撮像装置。
  3. 前記読み出し部は、
    蓄積期間途中における信号を取り込む
    請求項２記載の固体撮像装置。
  4. 前記読み出し部は、
    全蓄積期間にて、前記参照電圧を変えながら照度に応じた出力ノードのレベルをサンプリングする
    請求項２記載の固体撮像装置。
  5. 前記比較器は、前記第１の比較処理において、
    前記オーバーフロー電荷の量に応じた時間に対応する前記第１の比較結果信号を出力する
    請求項1から４のいずれか一に記載の固体撮像装置。
  6. 前記比較器は、前記第１の比較処理において、
    前記オーバーフロー電荷が前記光電変換素子から前記出力ノードに溢れ始める最大サンプリング時間における前記光電変換素子の信号レベルから最小サンプリング時間で得られる信号レベルまでの光レベルに対応可能である
    請求項５記載の固体撮像装置。
  7. 前記蓄積期間は、
    前記光電変換素子および前記出力ノードがリセットレベルにリセットされてから、前記転送素子が導通状態に切り替えられて前記転送期間が開始されるまでの期間であり、
    前記第１の比較処理の期間は、
    前記光電変換素子および前記出力ノードがリセットレベルにリセットされてから、前記転送期間が開始される前に、前記出力ノードがリセットレベルにリセットされるまでの期間であり、
    前記第２の比較処理の期間は、
    前記出力ノードがリセットレベルにリセットされた後の期間であって、前記転送期間後の期間を含む期間である
    請求項１から６のいずれか一に記載の固体撮像装置。
  8. 前記画素は、
    前記出力ノードとしてのフローティングディフュージョンと、
    リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、
    前記出力バッファ部は、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を出力するソースフォロワ素子と、
    前記ソースフォロワ素子のソースに接続された電流源と、を含む
    請求項１から７のいずれか一に記載の固体撮像装置。
  9. 前記光電変換読み出し部において、
    前記出力バッファ部は、前記信号保持部の入力部に接続された読み出しノードを含み、
    前記蓄積期間中に、前記蓄積容量素子を前記読み出しノード側に直接接続するバイパス部を含む
    請求項１から８のいずれか一に記載の固体撮像装置。
  10. 第１の基板と、
    第２の基板と、を含み、
    前記第１の基板と前記第２の基板は接続部を通して接続された積層構造を有し、
    前記第１の基板には、
    少なくとも、前記画素の前記光電変換素子、前記転送素子、前記出力ノード、および出力バッファ部が形成され、
    前記第２の基板には、
    少なくとも、前記比較器、前記メモリ部、および前記読み出し部の少なくとも一部が形成されている
    請求項１から９のいずれか一に記載の固体撮像装置。
  11. 前記画素は、
    前記出力ノードとしてのフローティングディフュージョンと、
    リセット期間に前記フローティングディフュージョンを所定の電位にリセットするリセット素子と、を含み、
    前記出力バッファ部は、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換し、変換した信号を出力するソースフォロワ素子と、
    前記ソースフォロワ素子のソースに接続された電流源と、を含み、
    前記フローティングディフュージョン、前記リセット素子、および前記ソースフォロワ素子は前記第１の基板に形成され、
    前記電流源は、前記第１の基板または前記第２の基板に形成されている
    請求項１０記載の固体撮像装置。
  12. 光電変換読み出し部および信号保持部を含む画素が配置された画素部と、
    前記画素部から画素信号の読み出しを行う読み出し部と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
    前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
    前記出力ノードに接続された蓄積トランジスタと、
    前記蓄積トランジスタを介して前記出力ノードの電荷を蓄積する蓄積容量素子と、
    リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、を含み、
    前記信号保持部は、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対する信号、並びに、
    任意の期間に、前記光電変換素子および前記蓄積容量素子の電荷のうちの少なくとも前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対する信号を保持可能であり、
    前記信号保持部は、
    前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、
    前記比較器の比較結果信号に応じたデータを記憶するメモリ部と、を含み、
    固体撮像装置の駆動方法であって、
    前記画素の画素信号を読み出す場合、前記比較器において、
    前記読み出し部の制御の下、
    前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理を行い、
    前記第１の比較処理において、前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対するデジタル化した第１の比較結果信号を得た後、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理を行う
    固体撮像装置の駆動方法。
  13. 固体撮像装置と、
    前記固体撮像装置に被写体像を結像する光学系と、を有し、
    前記固体撮像装置は、
    光電変換読み出し部および信号保持部を含む画素が配置された画素部と、
    前記画素部から画素信号の読み出しを行う読み出し部と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を前記蓄積期間後の転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送される出力ノードと、
    前記出力ノードの電荷を電荷量に応じた電圧信号に変換し、変換した電圧信号を出力する出力バッファ部と、
    前記出力ノードに接続された蓄積トランジスタと、
    前記蓄積トランジスタを介して前記出力ノードの電荷を蓄積する蓄積容量素子と、
    リセット期間に前記出力ノードを所定の電位にリセットするリセット素子と、を含み、
    前記信号保持部は、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対する信号、並びに、
    任意の期間に、前記光電変換素子および前記蓄積容量素子の電荷のうちの少なくとも前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じた前記電圧信号に対する信号を保持可能であり、
    前記信号保持部は、
    前記出力バッファ部による電圧信号と参照電圧とを比較し、デジタル化した比較結果信号を出力する比較処理を行う比較器と、
    前記比較器の比較結果信号に応じたデータを記憶するメモリ部と、を含み、
    前記比較器は、前記読み出し部の制御の下、
    前記蓄積期間に前記光電変換素子から前記出力ノードに溢れ出たオーバーフロー電荷に応じてサンプリングして得られた前記電圧信号に対するデジタル化した第１の比較結果信号を出力する第１の比較処理と、
    前記蓄積期間後の前記転送期間に前記出力ノードに転送された前記光電変換素子の蓄積電荷に応じた前記電圧信号に対するデジタル化した第２の比較結果信号を出力する第２の比較処理と、を行うことが可能であり、
    前記読み出し部は、
    前記第１の比較処理において、前記蓄積トランジスタを導通状態として前記出力ノードのレベルをサンプリングして得られた電圧信号に対するデジタル化した第１の比較結果信号を得た後、前記第２の比較処理を行う
    電子機器。
JP2017185505A 2017-09-26 2017-09-26 固体撮像装置、固体撮像装置の駆動方法、および電子機器 Active JP7072362B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2017185505A JP7072362B2 (ja) 2017-09-26 2017-09-26 固体撮像装置、固体撮像装置の駆動方法、および電子機器
CN201811118441.6A CN109587412B (zh) 2017-09-26 2018-09-25 固体摄像装置、固体摄像装置的驱动方法以及电子设备
US16/143,090 US10694121B2 (en) 2017-09-26 2018-09-26 Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017185505A JP7072362B2 (ja) 2017-09-26 2017-09-26 固体撮像装置、固体撮像装置の駆動方法、および電子機器

Publications (2)

Publication Number Publication Date
JP2019062400A JP2019062400A (ja) 2019-04-18
JP7072362B2 true JP7072362B2 (ja) 2022-05-20

Family

ID=65808466

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017185505A Active JP7072362B2 (ja) 2017-09-26 2017-09-26 固体撮像装置、固体撮像装置の駆動方法、および電子機器

Country Status (3)

Country Link
US (1) US10694121B2 (ja)
JP (1) JP7072362B2 (ja)
CN (1) CN109587412B (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017163010A (ja) * 2016-03-10 2017-09-14 ソニー株式会社 撮像装置、電子機器
US10686996B2 (en) 2017-06-26 2020-06-16 Facebook Technologies, Llc Digital pixel with extended dynamic range
US11568609B1 (en) 2017-07-25 2023-01-31 Meta Platforms Technologies, Llc Image sensor having on-chip compute circuit
US10726627B2 (en) 2017-07-25 2020-07-28 Facebook Technologies, Llc Sensor system based on stacked sensor layers
US10598546B2 (en) 2017-08-17 2020-03-24 Facebook Technologies, Llc Detecting high intensity light in photo sensor
FR3075446B1 (fr) * 2017-12-19 2020-10-02 Commissariat Energie Atomique Circuit memoire adapte a mettre en oeuvre des operations de calcul
US11057581B2 (en) * 2018-01-24 2021-07-06 Facebook Technologies, Llc Digital pixel array with multi-stage readouts
US11906353B2 (en) 2018-06-11 2024-02-20 Meta Platforms Technologies, Llc Digital pixel with extended dynamic range
US11463636B2 (en) 2018-06-27 2022-10-04 Facebook Technologies, Llc Pixel sensor having multiple photodiodes
US10897586B2 (en) 2018-06-28 2021-01-19 Facebook Technologies, Llc Global shutter image sensor
US11956413B2 (en) 2018-08-27 2024-04-09 Meta Platforms Technologies, Llc Pixel sensor having multiple photodiodes and shared comparator
US11595602B2 (en) 2018-11-05 2023-02-28 Meta Platforms Technologies, Llc Image sensor post processing
US11888002B2 (en) * 2018-12-17 2024-01-30 Meta Platforms Technologies, Llc Dynamically programmable image sensor
US11962928B2 (en) 2018-12-17 2024-04-16 Meta Platforms Technologies, Llc Programmable pixel array
US11218660B1 (en) 2019-03-26 2022-01-04 Facebook Technologies, Llc Pixel sensor having shared readout structure
US11943561B2 (en) 2019-06-13 2024-03-26 Meta Platforms Technologies, Llc Non-linear quantization at pixel sensor
US11218653B2 (en) 2019-07-09 2022-01-04 Semiconductor Components Industries, Llc Methods and circuitry for improving global shutter efficiency in backside illuminated high dynamic range image sensor pixels
JP7460345B2 (ja) * 2019-09-30 2024-04-02 ブリルニクス シンガポール プライベート リミテッド 固体撮像装置、固体撮像装置の駆動方法、および電子機器
US11936998B1 (en) 2019-10-17 2024-03-19 Meta Platforms Technologies, Llc Digital pixel sensor having extended dynamic range
US11935291B2 (en) 2019-10-30 2024-03-19 Meta Platforms Technologies, Llc Distributed sensor system
US11948089B2 (en) * 2019-11-07 2024-04-02 Meta Platforms Technologies, Llc Sparse image sensing and processing
US11362121B2 (en) * 2020-01-28 2022-06-14 Omnivision Technologies, Inc. Light attenuation layer fabrication method and structure for image sensor
KR20210109769A (ko) 2020-02-28 2021-09-07 삼성전자주식회사 이미지 센서, 이를 포함하는 이미지 처리 시스템 및 이의 구동 방법
US11902685B1 (en) 2020-04-28 2024-02-13 Meta Platforms Technologies, Llc Pixel sensor having hierarchical memory
US11825228B2 (en) 2020-05-20 2023-11-21 Meta Platforms Technologies, Llc Programmable pixel array having multiple power domains
US11910114B2 (en) 2020-07-17 2024-02-20 Meta Platforms Technologies, Llc Multi-mode image sensor
US11956560B2 (en) * 2020-10-09 2024-04-09 Meta Platforms Technologies, Llc Digital pixel sensor having reduced quantization operation
US11140352B1 (en) * 2020-12-14 2021-10-05 Omnivision Technologies, Inc. High dynamic range high speed CMOS image sensor design
US11935575B1 (en) 2020-12-23 2024-03-19 Meta Platforms Technologies, Llc Heterogeneous memory system
DE112022001831T5 (de) * 2021-03-30 2024-02-15 Sony Semiconductor Solutions Corporation Festkörper-bildgebungselement, bildgebungsvorrichtung und verfahren zum steuern eines festkörper-bildgebungselements
CN113138695B (zh) * 2021-04-20 2024-03-15 京东方科技集团股份有限公司 一种探测基板及其信号采集方法、显示装置
JPWO2022230292A1 (ja) * 2021-04-30 2022-11-03
KR20220165006A (ko) * 2021-06-07 2022-12-14 삼성전자주식회사 내부 커패시터를 포함하는 픽셀을 포함하는 이미지 센서
JPWO2022259762A1 (ja) * 2021-06-09 2022-12-15
WO2023243527A1 (en) * 2022-06-15 2023-12-21 Sony Semiconductor Solutions Corporation Solid-state image-capturing device, and image-capturing apparatus

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005328493A (ja) 2004-04-12 2005-11-24 Shigetoshi Sugawa 固体撮像装置、光センサおよび固体撮像装置の動作方法
JP2006262387A (ja) 2005-03-18 2006-09-28 Canon Inc 固体撮像装置及びカメラ
JP2009130479A (ja) 2007-11-21 2009-06-11 Texas Instr Japan Ltd 固体撮像装置
JP2012079861A (ja) 2010-09-30 2012-04-19 Canon Inc 固体撮像装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022793A (ja) * 1988-06-15 1990-01-08 Nec Corp ２次元ｃｃｄ撮像素子の駆動方法
JP4178638B2 (ja) * 1998-12-25 2008-11-12 ソニー株式会社 固体撮像素子及びその駆動方法
US6646683B1 (en) * 1999-07-14 2003-11-11 Sony Corporation Iris control of a CCD camera using selective well dumping
JP4107269B2 (ja) 2004-02-23 2008-06-25 ソニー株式会社 固体撮像装置
JP4243688B2 (ja) 2004-04-02 2009-03-25 国立大学法人静岡大学 増幅型固体撮像装置
CN100525401C (zh) * 2004-04-12 2009-08-05 国立大学法人东北大学 固体摄像装置、光传感器及固体摄像装置的动作方法
TWI249947B (en) 2004-06-04 2006-02-21 Via Tech Inc Digital pixel sensor and operating method thereof
TWI433307B (zh) * 2008-10-22 2014-04-01 Sony Corp 固態影像感測器、其驅動方法、成像裝置及電子器件
US8158923B2 (en) 2009-01-16 2012-04-17 Raytheon Company Time-frequency fusion digital pixel sensor
US10154222B2 (en) * 2014-11-17 2018-12-11 Tohoku University Optical sensor, signal reading method therefor, solid-state imaging device, and signal reading method therefor
KR102010232B1 (ko) * 2014-11-17 2019-08-13 고쿠리츠다이가쿠호진 도호쿠다이가쿠 광 센서, 그 신호 판독방법, 고체촬상장치 및 그 신호 판독방법
JP6546457B2 (ja) * 2015-06-19 2019-07-17 ブリルニクス インク 固体撮像装置およびその駆動方法、電子機器
JP6832649B2 (ja) * 2016-08-17 2021-02-24 ブリルニクス インク 固体撮像装置、固体撮像装置の駆動方法、および電子機器
WO2018066143A1 (ja) * 2016-10-07 2018-04-12 国立大学法人東北大学 光センサ及びその信号読み出し方法並びに固体撮像装置及びその信号読み出し方法
WO2018096955A1 (ja) * 2016-11-25 2018-05-31 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、駆動方法、および電子機器
US10686996B2 (en) * 2017-06-26 2020-06-16 Facebook Technologies, Llc Digital pixel with extended dynamic range
JP7018294B2 (ja) * 2017-11-10 2022-02-10 ブリルニクス シンガポール プライベート リミテッド 固体撮像装置、固体撮像装置の駆動方法、および電子機器
US11057581B2 (en) * 2018-01-24 2021-07-06 Facebook Technologies, Llc Digital pixel array with multi-stage readouts
US10741592B2 (en) * 2018-06-07 2020-08-11 Semiconductor Components Industries, Llc Image sensors with multi-photodiode image pixels and vertical transfer gates
US11363221B2 (en) * 2018-06-08 2022-06-14 Facebook Technologies, Llc Image sensor post processing
US10834344B2 (en) * 2018-06-09 2020-11-10 Facebook Technologies, Llc Digital pixel with extended dynamic range
US10897586B2 (en) * 2018-06-28 2021-01-19 Facebook Technologies, Llc Global shutter image sensor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005328493A (ja) 2004-04-12 2005-11-24 Shigetoshi Sugawa 固体撮像装置、光センサおよび固体撮像装置の動作方法
JP2006262387A (ja) 2005-03-18 2006-09-28 Canon Inc 固体撮像装置及びカメラ
JP2009130479A (ja) 2007-11-21 2009-06-11 Texas Instr Japan Ltd 固体撮像装置
JP2012079861A (ja) 2010-09-30 2012-04-19 Canon Inc 固体撮像装置

Also Published As

Publication number Publication date
US10694121B2 (en) 2020-06-23
JP2019062400A (ja) 2019-04-18
US20190098232A1 (en) 2019-03-28
CN109587412B (zh) 2021-07-23
CN109587412A (zh) 2019-04-05

Similar Documents

Publication Publication Date Title
JP7072362B2 (ja) 固体撮像装置、固体撮像装置の駆動方法、および電子機器
US11627272B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
JP7018293B2 (ja) 固体撮像装置、固体撮像装置の駆動方法、および電子機器
US10574925B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
TWI719801B (zh) 固態攝像裝置、固態攝像裝置的驅動方法、以及電子設備
JP2020113891A (ja) 固体撮像装置、固体撮像装置の駆動方法、および電子機器
JP6995549B2 (ja) 固体撮像装置、固体撮像装置の駆動方法、および電子機器
US11240448B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
US10659709B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
JP6987603B2 (ja) 固体撮像装置、固体撮像装置の駆動方法、および電子機器
WO2021201000A1 (ja) 固体撮像装置、固体撮像装置の製造方法、および電子機器
US11849235B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
JP2020181932A (ja) 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP6995550B2 (ja) 固体撮像装置、固体撮像装置の駆動方法、および電子機器
JP7338983B2 (ja) 固体撮像装置、固体撮像装置の駆動方法、および電子機器
US11671730B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
US11785360B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
JP2021068758A (ja) 固体撮像装置、固体撮像装置の製造方法、および電子機器
US20230232133A1 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
US20240022836A1 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171031

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20171219

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20190920

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200707

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210426

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20210512

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210707

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220304

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220413

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220510

R150 Certificate of patent or registration of utility model

Ref document number: 7072362

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150