JP6832649B2 - 固体撮像装置、固体撮像装置の駆動方法、および電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法、および電子機器 Download PDF

Info

Publication number
JP6832649B2
JP6832649B2 JP2016160003A JP2016160003A JP6832649B2 JP 6832649 B2 JP6832649 B2 JP 6832649B2 JP 2016160003 A JP2016160003 A JP 2016160003A JP 2016160003 A JP2016160003 A JP 2016160003A JP 6832649 B2 JP6832649 B2 JP 6832649B2
Authority
JP
Japan
Prior art keywords
signal line
pixel
output
floating diffusion
gain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016160003A
Other languages
English (en)
Other versions
JP2018029254A (ja
Inventor
俊徳 大高
俊徳 大高
Original Assignee
ブリルニクス インク
ブリルニクス インク
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ブリルニクス インク, ブリルニクス インク filed Critical ブリルニクス インク
Priority to JP2016160003A priority Critical patent/JP6832649B2/ja
Priority to CN201710704667.3A priority patent/CN107770461B/zh
Priority to US15/678,356 priority patent/US10171760B2/en
Publication of JP2018029254A publication Critical patent/JP2018029254A/ja
Application granted granted Critical
Publication of JP6832649B2 publication Critical patent/JP6832649B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/59—Control of the dynamic range by controlling the amount of charge storable in the pixel, e.g. modification of the charge conversion ratio of the floating node capacitance
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。
光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）出力方向へと読み出すような列並列出力型が主流である。
ところで、画素の構成としては、代表的なものとして、図１に示す第１の画素構成、図２に示す第２の画素構成、および図３に示す第３の画素構成を例示することができる。
図１は、ＣＭＯＳイメージセンサの第１の画素構成例を示す図である。
図１には、４トランジスタ（４Ｔｒ）ＡＰＳ画素の一例が示されている（たとえば特許文献１参照）。
この４ＴｒＡＰＳ画素１は、一つのフォトダイオード（光電変換素子）ＰＤ１に対して、転送素子としての転送トランジスタＴｒ１、リセット素子としてのリセットトランジスタＴｒ２、ソースフォロワ素子としてのソースフォロワトランジスタＴｒ３、および選択素子としての選択トランジスタＴｒ４をそれぞれ一つずつ有する。
転送トランジスタＴｒ１は、所定の転送期間に選択されて導通状態となり、フォトダイオードＰＤ１で光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤに転送する。
リセットトランジスタＴｒ２は、所定のリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤを電源線の電位にリセットする。
選択トランジスタＴｒ４は、読み出しスキャン時に選択されて導通状態となる。これにより、ソースフォロワトランジスタＴｒ３はフローティングディフュージョンＦＤの電荷を電荷量（電位）に応じた電圧信号に変換した列出力の読み出し信号を垂直信号線ＬＳＧＮ１に出力する。
たとえば、読み出しスキャン期間において、リセット期間にフローティングディフュージョンＦＤが電源線の電位にリセットされた後、ソースフォロワトランジスタＴｒ３によりフローティングディフュージョンＦＤの電荷が電荷量（電位）に応じた電圧信号に変換されて、読み出しリセット電圧Ｖｒｓｔとして垂直信号線ＬＳＧＮ１に出力される。
続いて、所定の転送期間に、フォトダイオードＰＤ１で光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤに転送される。そして、ソースフォロワトランジスタＴｒ３とフローティングディフュージョンＦＤに寄生する容量Ｃｆｄ１によりフローティングディフュージョンＦＤの電荷が電荷量（電位）に応じた電圧信号に変換されて、読み出し信号電圧Ｖｓｉｇとして垂直信号線ＬＳＧＮ１に出力される。
画素の出力信号は差分信号（Ｖｒｓｔ−Ｖｓｉｇ）として処理される。
一般的に、図１の画素１の高感度化は、変換ゲイン（コンバージョンゲイン）を高めることで実現できる。図１の画素１では、フローティングディフュージョンＦＤの容量Ｃｆｄ１を下げることである程度の高感度化が可能である。
図２は、ＣＭＯＳイメージセンサの第２の画素構成例を示す図である。
図２には、容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ：Capacitive Trans-Impedance Amplifier）画素の一例が示されている（たとえば特許文献２、３参照）。
このＣＴＩＡ画素２は、一つのフォトダイオード（光電変換素子）ＰＤ２に対して、リセットトランジスタＴｒ１１、ドライバトランジスタＴｒ１２、補助ドライバトランジスタＴｒ１３、および帰還キャパシタＣ１をそれぞれ一つずつ有する。画素２は選択トランジスタＴｒ１４を介して垂直信号線ＬＳＧＮ２に接続され、垂直信号線ＬＳＧＮ２はＰチャネルのトランジスタＴｒ１５，Ｔｒ１６を介して電源ＶＤＤに接続されている。
この画素２においては、帰還キャパシタＣ１の容量Ｃｆｂ１を、図１の画素１のフローティングディフュージョンＦＤ（単にＦＤという場合もある）の容量Ｃｆｄ１より小さくすることにより高感度化を実現でき、低輝度被写体を明るく映し出すことができる。
図３は、ＣＭＯＳイメージセンサの第２の画素構成例を示す図である。
図３には、画素内に横型オーバフロー蓄積キャパシタ（Lateral Overflow. Integration Capacitor: LOFIC）Ｃ２（容量ＣLOFIC）を設けた画素の一例が示されている（たとえば特許文献４参照）。
この図３の画素３は、図１の画素１の構成に、スイッチトランジスタＴｒ５およびノードＬＯに接続された蓄積キャパシタＣ２が追加されている。
図３の画素３は、同一露光時間にフォトダイオードＰＤ１からあふれた過飽和電荷を捨てずに容量Cloficの蓄積キャパシタＣ２に蓄積する。
図３の画素３は、フローティングディフュージョンＦＤの容量Ｃｆｄ１によるコンバージョンゲイン（高ゲイン側：1/Cfd1に比例）と、フローティングディフュージョンＦＤの容量Ｃｆｄ１＋蓄積キャパシタＣ２のＬＯＦＩＣ容量Ｃｌｏｆｉｃによるコンバージョンゲイン（低ゲイン側：1/(Cfd1+Clofic)に比例）の２種類を持つことができる。
特開２００５−６５０７４号公報 図２ 特表２００６−５０５９７５号公報 特表２００２−５０１７１８号公報 特開２００５−３２８４９３号公報
上述したように、図１の画素１の高感度化は、変換ゲイン（コンバージョンゲイン）を高めることで実現できる。図１の画素１では、フローティングディフュージョンＦＤの容量Ｃｆｄ１を下げることである程度の高感度化が可能であるが、ゲインが高過ぎる場合は実効的な飽和電子数が減少するため、高輝度な被写体のディテールが欠落してしまう。
反対に、フローティングディフュージョンＦＤの容量Ｃｆｄ１を上げると高輝度被写体のディテールは得られるが、低輝度被写体のディテールが欠落する。
さらに、フォトダイオードＰＤ１とフローティングディフュージョンＦＤ間の電位差の減少が顕著になり、ラグ（Ｌａｇ）の発生による動画の画質劣化を招く。
また、画素リセット時におけるクロックフィードスルー等による電圧変動はコンバージョンゲインが高くなるほど大きくなり電圧振幅範囲を狭めるため、実効的な飽和電子数がさらに低下する。
よって一般的に、高感度化と高ダイナミックレンジ化を同時に実現することは従来の画素構成では困難であると言える。
上述したように、図２の画素２においては、帰還キャパシタＣ１の容量Ｃｆｂ１を、図１の画素１のフローティングディフュージョンＦＤの容量Ｃｆｄ１より小さくすることにより高感度化を実現でき、低輝度被写体を明るく映し出すことができる。
ただし、高感度になるほど飽和電子数が低下するため、高輝度被写体のディテールがより欠落する。
ここでは、フォトダイオードＰＤ２とフローティングディフュージョンＦＤ間に転送トランジスタ（たとえば図１のＴｒ１）を使わない場合を例示したが、転送トランジスタを使った場合も同様である。
これに対して、図３の画素３は、上述したように、フローティングディフュージョンＦＤの容量Ｃｆｄ１によるコンバージョンゲイン（高ゲイン側：1/Cfd1に比例）と、フローティングディフュージョンＦＤの容量Ｃｆｄ１＋蓄積キャパシタＣ２のＬＯＦＩＣ容量Ｃｌｏｆｉｃによるコンバージョンゲイン（低ゲイン側：1/(Cfd1+Clofic)に比例）の２種類を持つことができる。
ただし、図３の画素３では、４回の読出し期間が必要になるため、多画素なイメージセンサではフレームレートを上げることが困難となる。
高ゲイン側はＦＤノードの寄生容量が全てコンバージョンゲイン要因となるため、図１の４ＴｒＡＰＳ型と同等程度までしか高感度化できない。
低ゲイン側の信号は、真の相関二重サンプリングができないため、リセット雑音、ＦＤ暗電流と暗電流ショット雑音、容量が接続されているノード（ＬＯ）での暗電流と暗電流ショット雑音を除去することができず、高ゲイン画像と低ゲイン画像を合成する際の精度が劣化する問題がある。
また、画素リセット時のクロックフィードスルー等により高ゲイン時の実効飽和電子数が減少するため、ＳＮＲ１０の最低被写体照度指標など実用的な性能劣化が懸念される。
本発明は、高ゲインで低輝度信号を読み出せ、高輝度信号は飽和を抑える低ゲインで読み出せ、しかも２回の読出しで高ゲインと低ゲインの信号を得ることができ、また、最低被写体照度の性能を向上させることが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。
本発明の第１の観点の固体撮像装置は、画素が配置された画素部と、画素から読み出される画素読み出し電圧を増幅可能なアンプを含む読み出し回路と、低ゲインの読み出し電圧が出力される第１の信号線と、前記アンプの出力側が接続され、高ゲインの読み出し電圧が出力される第２の信号線と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換するソースフォロワ素子と、リセット期間に前記フローティングディフュージョンを前記第２の信号線の電位または所定の電位にリセットするリセット素子と、一方の電極が前記フローティングディフュージョンに接続され、他方の電極が前記第２の信号線に接続される帰還キャパシタと、を含み、前記第１の信号線は、前記ソースフォロワ素子による電圧信号の出力ラインに接続され、かつ、前記アンプの入力側に接続されている。
本発明の第２の観点は、画素が配置された画素部と、画素から読み出される画素読み出し電圧を増幅可能なアンプを含む読み出し回路と、低ゲインの読み出し電圧が出力される第１の信号線と、前記アンプの出力側が接続され、高ゲインの読み出し電圧が出力される第２の信号線と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換するソースフォロワ素子と、リセット期間に前記フローティングディフュージョンを前記第２の信号線の電位または所定の電位にリセットするリセット素子と、一方の電極が前記フローティングディフュージョンに接続され、他方の電極が前記第２の信号線に接続される帰還キャパシタと、を含み、前記第１の信号線は、前記ソースフォロワ素子による電圧信号の出力ラインに接続され、かつ、前記アンプの入力側に接続されている固体撮像装置の駆動方法であって、前記光電変換素子からの電荷が少ない場合は、前記アンプと前記帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタにすべて転送させて、高ゲインで増幅された出力電圧を得、前記ＣＴＩＡ回路が飽和するとミラー効果が自動的に減少することにより、より容量の大きい前記フローティングディフュージョンに残りの超過電荷を移動させて、低ゲインで増幅された出力電圧を得る。
本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、画素が配置された画素部と、画素から読み出される画素読み出し電圧を増幅可能なアンプを含む読み出し回路と、低ゲインの読み出し電圧が出力される第１の信号線と、前記アンプの出力側が接続され、高ゲインの読み出し電圧が出力される第２の信号線と、を有し、前記画素は、蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換するソースフォロワ素子と、リセット期間に前記フローティングディフュージョンを前記第２の信号線の電位または所定の電位にリセットするリセット素子と、一方の電極が前記フローティングディフュージョンに接続され、他方の電極が前記第２の信号線に接続される帰還キャパシタと、を含み、前記第１の信号線は、前記ソースフォロワ素子による電圧信号の出力ラインに接続され、かつ、前記アンプの入力側に接続されている。
本発明によれば、高ゲインで低輝度信号を読み出せ、高輝度信号は飽和を抑える低ゲインで読み出せ、しかも２回の読出しで高ゲインと低ゲインの信号を得ることができ、また、最低被写体照度の性能を向上させることができる。
ＣＭＯＳイメージセンサの第１の画素構成例を示す図である。 ＣＭＯＳイメージセンサの第２の画素構成例を示す図である。 ＣＭＯＳイメージセンサの第３の画素構成例を示す図である。 本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。 本第１の実施形態に係る画素の一例を示す回路図である。 本第１の実施形態のカラム読み出し回路の構成例を示す回路図である。 本第１の実施形態に係る画素の入出力伝達特性について説明するための図である。 本第１の実施形態における高ゲインと低ゲインの出力範囲の設定について説明するための図である。 本第１の実施形態におけるダイナミックに高ゲインと低ゲインの出力範囲を設定する場合について説明するための図である。 本第１の実施形態に係る固体撮像装置の積層構造について説明するための図である。 本第１の実施形態に係る固体撮像装置の読み出し動作を説明するための１行分のタイミングチャートである。 本第１の実施形態に係る固体撮像装置の読み出し動作を説明するための２行分のタイミングチャートである。 本第１の実施形態に係る固体撮像装置の読み出し動作を説明するための第１のポテンシャル図である。 本第１の実施形態に係る固体撮像装置の読み出し動作を説明するための第２のポテンシャル図である。 本第１の実施形態に係る固体撮像装置１０において、高感度出力および低感度出力できる原理について説明するための図である。 本発明の第２の実施形態に係る画素の構成例を示す図である。 本発明の第３の実施形態に係る画素の構成例を示す図である。 本発明の第４の実施形態に係る画素の構成例を示す図である。 本発明の第５の実施形態に係る画素の構成例を示す図である。 本発明の第６の実施形態に係るカラム読み出し回路の構成例を示す図である。 本発明の第７の実施形態に係る固体撮像装置の積層構造について説明するための図である。 本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
以下、本発明の実施形態を図面に関連付けて説明する。
（第１の実施形態）
図４は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０は、たとえばＣＭＯＳイメージセンサにより構成される。
この固体撮像装置１０は、図４に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、読み出し回路（カラム読み出し回路）４０、水平走査回路（列走査回路）５０、およびタイミング制御回路６０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０、読み出し回路４０、およびタイミング制御回路６０により画素信号の読み出し部７０が構成される。
本第１の実施形態において、固体撮像装置１０は、後で詳述するように、フォトダイオード（光電変換素子）からの電荷が少ない場合は、カラム読み出し回路４０に配置されるアンプと帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタにすべて転送させて、高ゲインで増幅された出力電圧を得、ＣＴＩＡ回路が飽和するとミラー効果が自動的に減少することにより、より容量の大きいフローティングディフュージョンＦＤに残りの超過電荷を移動させて、低ゲインで増幅された出力電圧を得る。
このように、本第１の実施形態の固体撮像装置１０は、高ゲインと低ゲインの２種類に増幅された信号電圧を同時並列的に読み出し、高ゲインと低ゲインの信号電圧を同時にサンプリングすることができ、高ゲインで低輝度信号を読み出せ、高輝度信号は飽和を抑える低ゲインで読み出せ、しかも２回の読出しで高ゲインと低ゲインの信号を得ることができ、また、最低被写体照度の性能を向上させることができるように構成されている。
以下、固体撮像装置１０の各部の構成および機能の概要、特に、画素部２０、カラム読み出し回路４０の構成および機能、それらに関連した読み出し処理、並びに、画素部２０と読み出し部７０の積層構造等について詳述する。
（画素部２０および画素ＰＸＬの構成）
画素部２０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の画素がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。
図５は、本実施形態に係る画素の一例を示す回路図である。
この画素ＰＸＬは、たとえば光電変換素子であるフォトダイオード（ＰＤ）１１を有する。
このフォトダイオードＰＤ１１に対して、転送素子としての転送トランジスタＴＧ−Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ−Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ−Ｔｒ、選択素子(選択スイッチ)としての選択トランジスタＳＥＬ−Ｔｒ、帰還素子(帰還スイッチ)としての帰還トランジスタＦＢ−Ｔｒ、フローティングディフュージョンＦＤ１１、帰還キャパシタＣ１１、および帯域制限キャパシタＣ１２をそれぞれ一つずつ有する。
このように、第１の実施形態に係る画素ＰＸＬは、転送トランジスタＴＧ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、ソースフォロワトランジスタＳＦ−Ｔｒ、選択トランジスタＳＥＬ−Ｔｒ、および帰還トランジスタＦＢ−Ｔｒの５トランジスタ（５Ｔｒ）を含んで構成されている。
本第１の実施形態においては、これら画素ＰＸＬの構成要素のうち、フォトダイオードＰＤ１１と転送トランジスタＴＧ−Ｔｒにより画素受光部２１が形成され、リセットトランジスタＲＳＴ−Ｔｒ、ソースフォロワトランジスタＳＦ−Ｔｒ、選択トランジスタＳＥＬ−Ｔｒ、帰還トランジスタＦＢ−Ｔｒ、フローティングディフュージョンＦＤ１１、帰還キャパシタＣ１１、および帯域制限キャパシタＣ１２により画素増幅出力部２２が形成される。
本第１の実施形態に係る画素増幅出力部２２は、第１の信号線ＬＳＧＮ1１および第２の信号線ＬＳＧＮ１２に接続されている。
画素増幅出力部２２は、低ゲインの読み出し電圧(信号電圧)Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）を第１の垂直信号線ＬＳＧＮ１１に出力する。
画素増幅出力部２２は、高ゲインの読み出し電圧(信号電圧)Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）を第２の垂直信号線ＬＳＧＮ１２に出力する。
画素増幅出力部２２は、低ゲインの読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）の第１の垂直信号線ＬＳＧＮ１１の出力と、高ゲインの読み出し電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）の第２の垂直信号線ＬＳＧＮ１２の出力とを、同時並列的に行う機能を有する。
本第１の実施形態においては、第１の垂直信号線ＬＳＧＮ１１は定電流源Ｉｂｉａｓにより駆動され、第２の垂直信号線ＬＳＧＮ１２はカラム読み出し回路４０の構成要素の一部であるカラムアンプにより駆動される。
本第１の実施形態に係る画素増幅出力部２２は、ＣＴＩＡ（容量性帰還トランスインピーダンスアンプ）回路の帰還部分とソースフォロワアンプを組み合わせた構成を有する。
フォトダイオードＰＤ１１は、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷が正孔（ホール）であったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオード間で、各トランジスタを共有している場合や、選択トランジスタを有していない４トランジスタ（４Ｔｒ）画素を採用している場合にも有効である。
画素受光部２１の転送トランジスタＴＧ−Ｔｒは、フォトダイオードＰＤ１１とフローティングディフュージョンＦＤ１１の間に接続され、制御線ＬＴＧ＜ｎ＞を通じてゲートに印加される制御信号ＴＧ＜ｎ＞により制御される。
転送トランジスタＴＧ−Ｔｒは、制御信号ＴＧ＜ｎ＞がハイレベルＨの転送期間に選択されて導通状態となり、フォトダイオードＰＤ１１で光電変換され蓄積された電荷（電子）を画素増幅出力部２２のフローティングディフュージョンＦＤ１１に転送する。
リセットトランジスタＲＳＴ−Ｔｒは、第２の垂直信号線ＬＳＧＮ１２とフローティングディフュージョンＦＤ１１の間に接続され、制御線ＬＲＳＴ＜ｎ＞を通じてゲートに印加される制御信号ＲＳＴ＜ｎ＞により制御される。
リセットトランジスタＲＳＴ−Ｔｒは、制御信号ＲＳＴ＜ｎ＞がＨレベルのリセット期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１１を第２の垂直信号線ＬＳＧＮ１２の電位にリセットする。
なお、第２の垂直信号線ＬＳＧＮ１２の電位ＶＲＥＦ等については後で詳述する。
ソースフォロワトランジスタＳＦ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒは、電源線ＬＶＤＤと第１の垂直信号線ＬＳＧＮ１１の間に直列に接続されている。
ソースフォロワトランジスタＳＦ−ＴｒのゲートにはフローティングディフュージョンＦＤ１１が接続され、選択トランジスタＳＥＬ−Ｔｒは制御線ＬＳＥＬ＜ｎ＞に通じてゲートに印加される制御信号ＳＥＬ＜ｎ＞により制御される。
選択トランジスタＳＥＬ−Ｔｒは、制御信号ＳＥＬ＜ｎ＞がＨレベルの選択期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ−ＴｒはフローティングディフュージョンＦＤ１１の電荷を電荷量（電位）に応じた電圧信号に変換した列出力の低ゲインの読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）を第１の垂直信号線ＬＳＧＮ１１に出力する。
帰還キャパシタＣ１１と帰還トランジスタＦＢ−Ｔｒは、フローティングディフュージョンＦＤ１１と第２の垂直信号線ＬＳＧＮ１２の間に直列に接続されている。
すなわち、帰還キャパシタＣ１１と帰還トランジスタＦＢ−Ｔｒは、フローティングディフュージョンＦＤ１１と第２の垂直信号線ＬＳＧＮ１２の間に、リセットトランジスタＲＳＴ−Ｔｒと並列に接続されている。
帰還キャパシタＣ１１は、一方の電極がフローティングディフュージョンＦＤ１１に接続され、他方の電極が帰還トランジスタＦＢ−Ｔｒを介して第２の垂直信号線ＬＳＧＮ１２に接続されている。
帰還トランジスタＦＢ−Ｔｒは、制御線ＬＦＢ＜ｎ＞を通じてゲートに印加される制御信号ＦＢ＜ｎ＞により制御される。
帰還トランジスタＦＢ−Ｔｒは、制御信号ＦＢ＜ｎ＞がＨレベルの帰還(フィードバック)期間に選択されて導通状態となり、帰還キャパシタＣ１１を第２の垂直信号線ＬＳＧＮ１２の電気的に接続する。
帰還キャパシタＣ１１は、容量がＣｆｂ１１に設定される。この帰還キャパシタＣ１１の容量Ｃｆｂ１１はフローティングディフュージョンＦＤ１１の容量Ｃｆｄ１1より小さい値に設定されている。
また、帰還キャパシタＣ１１は、ＭＯＭ（Metal-Oxide-Metal）キャパシタを適用することにより、従来の４ＴｒＡＰＳ画素より製造ばらつきが少なく、電圧依存性が小さい線形な応答特性と高感度化を実現することができる。
なお、帰還キャパシタＣ１１と帰還トランジスタＦＢ−Ｔｒとの接続点と基準電位ＶＳＳ(たとえばグランド)との間に、帯域制限キャパシタＣ１２を設けてもよい。
帯域制限キャパシタＣ１２を設けることによって、帰還トランジスタＦＢ−Ｔｒの熱雑音を低下させることができる。
帯域制限キャパシタＣ１２の容量はＣｌｉｍに設定される。
なお、帯域制限キャパシタＣ１２は容量の大きいＭＯＳ容量で実現してもよい。
なお、ソースフォロワトランジスタＳＦ−Ｔｒは、低雑音を実現するために、いわゆる埋め込みチャネル型トランジスタであってもよい。
また、スイッチング素子として機能するリセットトランジスタＲＳＴ−Ｔｒ、選択トランジスタＳＥＬ−Ｔｒ、および帰還トランジスタＦＢ−Ｔｒは、オンするために必要なゲート・ソース間電圧を低減するために、低閾値のトランジスタであってもよい。
以上説明した画素ＰＸＬにおいて、フォトダイオードＰＤ１１からの電荷が少ない場合は、ＣＴＩＡ回路によって作りだされるミラー効果によって、電荷が容量Ｃｆｂ１１の帰還キャパシタＣ１１にすべて転送され、高ゲインで増幅された出力電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）を得る。
一方、ＣＴＩＡ回路が飽和するとミラー効果が自動的に減少するため、より容量Ｃｆｄ１１の大きいフローティングディフュージョンＦＤ１１に残りの超過電荷が移動し、低ゲインで増幅された出力電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）を得る。
このような機能を有する本画素ＰＸＬは、従来のＬＯＦＩＣ画素と比較して、ゲインの切り替えにパルス駆動が不要であり、かつ自動で行われることに特徴がある。
これにより、ゲイン切り替えのためトランジスタを駆動することによる、チャネル電荷の重畳や基板バイアス効果の閾値変動によるクロックフィードスルー電荷損失の要因が原理的に発生せず、フォトダイオードＰＤ１１からの電荷の個数を保存することができる。
その結果、高ゲインと低ゲインの合成において不連続点を発生させず、高精度に連結することができる。
これらの動作は、たとえば転送トランジスタＴＧ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、選択トランジスタＳＥＬ−Ｔｒ、および帰還トランジスタＦＢ−Ｔｒの各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
画素部２０には、画素ＰＸＬがＮ行×Ｍ列配置されているので、各制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＧ、ＬＦＢはそれぞれＮ本、垂直信号線ＬＳＧＮ１１，ＬＳＧＮ１２は２×Ｍ本ある。
図４においては、各制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＧを１本の行走査制御線として表している。同様に、各垂直信号線ＬＳＧＮ１１，ＬＳＧＮ１２を１本の垂直信号線として表している。
垂直走査回路３０は、タイミング制御回路６０の制御に応じてシャッタ行および読み出し行において行走査制御線を通して画素の駆動を行う。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッタ行の行アドレスの行選択信号を出力する。
カラム読み出し回路４０は、画素部２０の各列出力に対応して配置された複数の列信号処理回路（図示せず）を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。
本第１の実施形態に係るカラム読み出し回路４０は、アンプ（ＡＭＰ，増幅器）、サンプリング（Ｓ／Ｈ）回路を含んで構成される。
なお、カラム読み出し回路４０は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）回路やＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）、等を含んで構成可能である。
本第１の実施形態のカラム読み出し回路４０において、第１の垂直信号線ＬＳＧＮ１１を定電流源Ｉｂｉａｓにより駆動し、第２の垂直信号線ＬＳＧＮ１２をカラム読み出し回路４０の構成要素の一部であるカラムアンプにより駆動する。
本第１の実施形態の読み出し回路４０において、高ゲインの読み出し電圧Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）は高ゲインサンプリング回路によりサンプリングし、低ゲインの読み出し電圧Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）は低ゲインサンプリング回路によりサンプリングする。
カラム読み出し回路４０においては、高ゲインと低ゲインの信号電圧Ｎ１，Ｎ２を同時にサンプリングする。
（カラム読み出し回路４０の構成例）
図６は、本第１の実施形態のカラム読み出し回路の構成例を示す回路図である。
図６のカラム読み出し回路４０は、各カラム(列)に対応して、ＣＴＩＡ回路に適するエラーアンプ４１、高ゲイン用サンプリング回路４２、低ゲイン用サンプリング回路４３、スイッチ（ＳＷ）４４、低ゲイン用定電流源Ｉ４１（Ｉｂｉａｓ）、および容量Ｃｃの直列キャパシタ（入力キャパシタ）Ｃ４１を含んで構成されている、
エラーアンプ４１は、出力端子が第２の垂直信号線ＬＳＧＮ１２に接続され、その接続ノードＮＤ４１が高ゲイン用サンプリング回路４２に接続されている。
エラーアンプ４１の一方の入力端子(本例では反転入力端子(−)）は直列キャパシタＣ４１が接続され、直列キャパシタＣ４１を介して第１の垂直信号線ＬＳＧＮ１１に接続されている。
エラーアンプ４１は、一方の入力端子（−）と出力端子との間にスイッチ４４が接続されており、一方の入力端子（−）と出力端子とを選択的に接続状態（短絡状態）と非接続状態（非短絡状態）に切り替え可能に構成されている。
エラーアンプ４１は、他方の入力端子(本例では非反転入力端子(＋)）は基準電圧ＶＲＥＦの供給ラインに接続されている。
本第１の実施形態においては、基準電圧ＶＲＥＦはダイナミックに切り替えることが可能に構成されている。
高ゲイン用サンプリング回路４２は、入力端子Ｔ４２に対してリセット用サンプリングスイッチ４２１および信号用サンプリングスイッチ４２２が並列に接続されている。
リセット用サンプリングスイッチ４２１は、信号ＳＨＲによりオン、オフが制御され、その出力側にリセット用ホールドキャパシタＣ４２３が接続されている。
信号用サンプリングスイッチ４２２は、信号ＳＨＳによりオン、オフが制御され、その出力側に信号用ホールドキャパシタＣ４２４が接続されている。
低ゲイン用サンプリング回路４３は、入力端子Ｔ４３に対してリセット用サンプリングスイッチ４３１および信号用サンプリングスイッチ４３２が並列に接続されている。
リセット用サンプリングスイッチ４２１は、信号ＳＨＲによりオン、オフが制御され、その出力側にリセット用ホールドキャパシタＣ４３３が接続されている。
信号用サンプリングスイッチ４３２は、信号ＳＨＳによりオン、オフが制御され、その出力側に信号用ホールドキャパシタＣ４３４が接続されている。
本第１の実施形態のカラム読み出し回路４０は、画素ＰＸＬに接続される２本の垂直信号線ＬＳＧＮ１１，ＬＳＧＮ１２を用いて、高ゲイン用サンプリング回路４２と低ゲイン用サンプリング回路４３で同時にサンプリングすることができる。
その結果、２回のサンプリングで読み出しが完了し高フレームレートを実現することができる。
画素より広い面積を割り当てることができるカラム回路を利用して、高ＤＣ利得、高速、低雑音なエラーアンプを実現することができる。
また、基準電圧ＶＲＥＦを切り替えることによって、高ゲインと低ゲインの範囲設定を可変することができる。
ＣＴＩＡ回路に必要なエラーアンプ４１は、より広い面積を使うことができるカラム（列）回路に実装できるため、高ＤＣゲイン、高速性を両立でき、従来のＣＴＩＡ画素より、高精度で高速な読出しを実現することができる。
また、エラーアンプ４１の入力段（前段）に備えた直列キャパシタＣ４１（Ｃｃ）で画素のソースフォロワ出力とエラーアンプ入力をＤＣ的にデカップリングすることで、エラーアンプ４１をユニティゲインバッファ（Unity Gain Buffer）状態（スイッチ４４がオンの状態）にしても、画素ＰＸＬのソースフォロワトランジスタＳＦ−Ｔｒによるアンプを閾値変動にかかわらず、常に飽和状態で動作させることができる。
エラーアンプ４１をユニティゲインバッファ（Unity Gain Buffer）状態にしたまま、画素リセット状態を解除することで、エラーアンプ出力を一定電圧（ＶＲＥＦ）に固定することができ、リセットトランジスタＲＳＴ−Ｔｒのクロックフィードスルーによる高ゲイン側の電圧振幅範囲減少を補償することができる。
このように、スイッチ４４は、リセット期間およびリセット解除後の所定期間、オン状態（接続状態）に保持され、エラーアンプ４１を、ユニティゲインバッファ（Unity Gain Buffer）状態に保持する
そして、スイッチ４４は、リセット期間およびリセット解除後の所定期間後にオフ状態（非接続状態）に保持され、前記エラーアンプを、ユニティゲインバッファ（Unity Gain Buffer）状態から解放する。
水平走査回路５０は、読み出し回路４０のＡＤＣ等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、図示しない信号処理回路に出力する。
タイミング制御回路６０は、画素部２０、垂直走査回路３０、読み出し回路４０、水平走査回路５０等の信号処理に必要なタイミング信号を生成する。
（画素ＰＸＬの入出力伝達特性）
以上、固体撮像装置１０の各部の構成および機能の概要について説明した。
次に、本第１の実施形態に係る画素ＰＸＬの入出力伝達特性について説明する
図７は、本第１の実施形態に係る画素の入出力伝達特性について説明するための図である。
図７において、横軸が入射光量を、縦軸が出力信号レベルを表している。
図７の画素入出力伝達特性からわかるように、入射光量の少ない低輝度領域は高ゲインであるＣＴＩＡ回路が主に動作する。
ＣＴＩＡ飽和点でＣＴＩＡ出力が飽和し、自動的に画素の低ゲインアンプとしてのソースフォロワトランジスタＳＦ−Ｔｒ（ＳＦ回路）が主に動作する。ここでは、ＣＴＩＡとＳＦ出力信号レベルを同一にしたが、本実施形態においては異なった値でも良い。
なお、エラーアンプ４１のＤＣ利得を高くすることで、ＣＴＩＡ飽和開始点での非線形性を低減することができる
（高ゲインと低ゲインの出力範囲の設定）
次に、本第１の実施形態における高ゲインと低ゲインの出力範囲の設定について説明する。
図８は、本第１の実施形態における高ゲインと低ゲインの出力範囲の設定について説明するための図である。
図８において、横軸は、標準時ＳＴＤＲ、高ゲイン優先時ＨＧＮＲ、低ゲイン優先時ＬＧＮＲの場合分けを示している。
縦軸は、画素のソースフォロワ（ＳＦ）アンプ電圧出力範囲（ただし閾値が０Ｖとする）ＶＳＦＲ、エラーアンプ４１の電圧出力範囲ＶＥＡＲを示している。
図８において、ＶＣＬＰは、エラーアンプ４１の出力をクリップさせるクリップ電圧を、ＶＲＥＦはユニティゲインバッファ（Unity Gain Buffer）構成時のエラーアンプ４１の基準電圧を、ＶｐｉｎはフォトダイオードＰＤ１１のピンニング電圧（ＰＤ１１から完全電荷転送を実現可能な最低電圧）を、それぞれ示している。
図８に示すように、標準的な高ゲインと低ゲインの組合せがほしいときは、基準電圧ＶＲＥＦをクリップ電圧ＶＣＬＰとピンニング電圧Ｖｐｉｎの中間より少し下側に設定する（もしくは中間点でもよい）。
高ゲイン出力をより多く必要とするときは、基準電圧ＶＲＥＦ’をピンニング電圧Ｖｐｉｎよりに設定する（ａ’/(ａ’＋ｂ’) > ａ/(ａ+ｂ)の関係）。
これにより、ダイナミックレンジは減少するがより高Ｓ/Ｎを保った画像取得が可能となる。
低ゲイン出力をより多く必要とするときは、基準電圧ＶＲＥＦ’’をクリップ電圧ＶＣＬＰよりに設定する（ａ’’／（ａ’’＋ｂ’’) < ａ/(ａ＋ｂ)の関係）。
これにより、ダイナミックレンジを広げることができる
また、ＡＤＣを含むカラム読出し回路の雑音フロアと光ショット雑音によって基準電圧ＶＲＥＦを調節することで、より実用的であるＳＮＲ１０指標を高めるための最適化を電圧調整だけで実施できる。
従来のＬＯＦＩＣ画素では、高ゲイン、低ゲインの範囲を個別に変更することができない。
また、ダイナミックに高ゲインと低ゲイン出力の範囲を設定するように構成することも可能である。
図９は、本第１の実施形態におけるダイナミックに高ゲインと低ゲインの出力範囲を設定する場合について説明するための図である。
時刻ｔ１のフローティングディフュージョンＦＤ１１のリセット時に、低ゲイン電圧出力が最大になるよう、基準電圧ＶＲＥＦをクリップ電圧ＶＣＬＰ付近に設定する（ａ/(ａ＋ｂ) << ｂ/(ａ＋ｂ)の関係）。
時刻ｔ２のフローティングディフュージョンＦＤリセット解除後に、基準電圧ＶＲＥＦをΔＶＲＥＦ分だけ低下した電圧に変更する。その結果、エラーアンプ４１の入力端子間に電位差が生じるが、その電位差をキャンセルにするようにエラーアンプ４１の出力が低下する。容量性負帰還の効果により、最終的なエラーアンプ出力ＶＲＥＦ’は、ΔＶＲＥＦ／帰還率β（Ｃｆｂ１１/(Ｃｆｂ１１+Ｃｆｄ１１)）だけ基準電圧ＶＲＥＦから低下した電圧に落ち着く。ＶＲＥＦ’はピンニング電圧Ｖｐｉｎより十分低い値に設定することが可能なため、従来のＬＯＦＩＣ画素より高ゲイン電圧範囲を大きくできる（ａ’ >> ａの関係）。
これにより、ＦＤノード電圧は（ＶＲＥＦ−ＶＲＥＦ’）×帰還率β（Ｃｆｂ１１/(Ｃｆｂ１１＋Ｃｆｄ１１)）分、つまりΔＶＲＥＦだけ低下するが、βが０．１２５、（ＶＲＥＦ−ＶＲＥＦ’）が２Ｖとしても０．２５Ｖ程度の損失にしかならず（ｃ’ /(ｂ’ +ｃ’) << ｂ’ /(ｂ’ +ｃ’)の関係）、図８に示した低ゲイン出力範囲拡大ＬＧＮＲの場合における、画素ＳＦ電圧可動範囲ＶＳＦＲよりも大きく設定することができる。
よって、高ゲイン電圧範囲と低ゲイン電圧範囲の両方を同時に拡大させたいとき、またはクリップ電圧ＶＣＬＰや電源電圧を下げた場合でも、充分な高ゲイン電圧範囲と低ゲイン電圧範囲の両方を得たいときに有効である。
（固体撮像装置１０の積層構造）
次に、本第１の実施形態に係る固体撮像装置１０の積層構造について説明する。
図１０は、本第１の実施形態に係る固体撮像装置１０の積層構造について説明するための図である。
本第１の実施形態に係る固体撮像装置１０は、第１基板（上基板）１１０と第２基板（下基板）１２０の積層構造を有する。
固体撮像装置１０は、たとえばウェハレベルで貼り合わせた後、ダイシングで切り出した積層構造の撮像装置として形成される。
本例では、第２基板１２０上に第１基板１１０が積層された構造を有する。
第１基板１１０には、その中央部を中心として画素部２０の各画素ＰＸＬの画素受光部２１がマトリクス状に配列された画素アレイ部１１１が形成されている。
そして、第２基板１２０には、その中央部を中心として画素アレイ部１１１の各画素受光部２１と接続される各画素ＰＸＬの画素増幅出力部２２がマトリクス状に配列された画素増幅アレイ部１２１が形成されている。
そして、画素増幅アレイ部１２１の周囲、図１０の例では、図中の上側および下側にカラム読み出し回路４０用の領域１２２，１２３が形成されている。なお、カラム読み出し回路４０は、画素増幅アレイ部１２１の上側および下側のいずれかに配置されるように構成してもよい。
また、第２基板１２０には、垂直走査回路３０、水平走査回路５０、およびタイミング制御回路６０も形成されてもよい。
このような積層構造において、第１基板１１０の画素受光部２１の転送出力部と第２基板１２０の画素増幅出力部２２のフローティングディフュージョンＦＤ１１とが、たとえば図５に示すように、それぞれビア（Ｄｉｅ−ｔｏ−Ｄｉｅ Ｖｉａ）やマイクロバンプ等を用いて電気的な接続が行われている。
本第１の実施形態において、第１基板１１０の画素アレイ部１１１に形成される各画素受光部２１は、図５に示すように、フォトダイオードＰＤ１１と転送トランジスタＴＧ−Ｔｒのみを備えている。そして、光電変換によって生成された電荷はそのまま第２基板１２０側へ伝達される。
本第１の実施形態において、第１基板１１０側の画素アレイ部１１１には、必要なトランジスタ数を最小限にできるため、光電変換領域を最大限に広げることができ、量子効率が高まることによる高感度化を実現することが可能となる。すなわち、高量子効率化を図ることができる。
（固体撮像装置１０の読み出し動作）
以上、固体撮像装置１０の各部の特徴的な構成および機能について説明した。
次に、本第１の実施形態に係る固体撮像装置１０の読み出し動作等について詳述する。
図１１は、本第１の実施形態に係る固体撮像装置の読み出し動作を説明するための１行分のタイミングチャートである。
図１２は、本第１の実施形態に係る固体撮像装置の読み出し動作を説明するための２行分のタイミングチャートである。
図１１に示すように、画素ＰＸＬのＳＦアンプ出力、すなわち、第１の垂直信号線ＬＳＧＮ１１に出力される低ゲインの読み出し電圧(信号電圧)Ｎ１（ＶＲＳＴ１，ＶＳＩＧ１）は、画素ＰＸＬのフローティングディフュージョンＦＤ１１のノード電圧（実線で示されている）がソースフォロワトランジスタＳＦ−Ｔｒの閾値電圧分（Ｖｔｈ,ｓｆ）低下した同様な波形となる（一点鎖線で示されている）。
また、図１１には、第２の垂直信号線ＬＳＧＮ１２に出力される高ゲインの読み出し電圧(信号電圧)Ｎ２（ＶＲＳＴ２，ＶＳＩＧ２）も示されている（二点鎖線で示されている）。
図１１においては、３種類（ａ,ｂ,ｃ）の入射光量特性に関して示している。図１１において、ａが入射光量が一番少なく、ｃが一番多い特性を示している。
図１１において、ｃでは高ゲイン出力が飽和しクリップ電圧ＶＣＬＰにクリップされている状態を示す
図１１において、高ゲイン出力が飽和するまでは、低ゲイン出力はほとんど変化しないことを示している。
図１１において、高ゲイン出力が飽和すると、低ゲイン出力が変化することを示している。
図１１において、時刻ｔ１〜ｔ２はフローティングディフュージョンＦＤ１１のノードリセット期間である。
ここでは画素アレイの中のある一行を選択するために、その選択された行の各画素ＰＸＬに接続された制御線ＬＳＥＬに印加される制御信号ＳＥＬ＜ｎ＞がＨレベルに設定されて画素ＰＸＬの選択トランジスタＳＥＬ−Ｔｒが導通状態となる。
同様に、その選択された行の各画素ＰＸＬに接続された制御線ＬＦＢに印加される制御信号ＦＢ＜ｎ＞がＨレベルに設定されて画素ＰＸＬの帰還トランジスタＦＢ−Ｔｒが導通状態となる。これにより、画素ＰＸＬの帰還キャパシタＣ１１が第２の垂直信号線ＬＳＧＮ１２と電気的に接続状態となる。
また、カラム読み出し回路４０において、スイッチ４４の制御信号ＳＷがＨレベルに設定されて、エラーアンプ４１は、ユニティゲインバッファ（Unity Gain Buffer）状態となる。このとき、エラーアンプ４１の入力段（前段）に備えた直列キャパシタＣ４１（Ｃｃ）で画素のソースフォロワ出力とエラーアンプ入力をデカップリングされていることから、エラーアンプ４１をユニティゲインバッファ（Unity Gain Buffer）状態（スイッチ４４がオンの状態）にしても、画素ＰＸＬのソースフォロワトランジスタＳＦ−Ｔｒによるアンプを飽和状態で動作させることができる。
また、このとき、高ゲイン用サンプリング回路４２のリセット用サンプリングスイッチ４２１および低ゲイン用サンプリング回路４３のリセット用サンプリングスイッチ４３１をオンオフ制御する制御信号ＳＨＲがＨレベルに設定されてリセット用サンプリングスイッチ４２１，４３１がオン状態となる。
この選択状態において、図１１に示すように、時刻ｔ１〜ｔ２はフローティングディフュージョンＦＤ１１のノードリセット期間にリセットトランジスタＲＳＴ−Ｔｒが、制御線ＬＲＳＴに印加される制御信号ＲＳＴ＜ｎ＞がＨレベルの期間に選択されて導通状態となり、フローティングディフュージョンＦＤ１１の電位およびエラーアンプ４１の出力である第２の垂直信号線ＬＳＧＮ１２が基準電圧ＶＲＥＦにリセットされ，固定される。
このリセット期間が経過した時刻ｔ２の後（リセットトランジスタＲＳＴ−Ｔｒが非導通状態）、転送期間が開始される前に制御信号ＳＨＲがＬレベルに切り替えられる時刻ｔ３までの期間が、ＦＤノードリセット解除後のセットリング期間となる。
このとき、スイッチ４４の制御信号ＳＷがＨレベルに設定されたままであることから、エラーアンプ４１はユニティゲインバッファ（Unity Gain Buffer）状態に保持されたままであり、ＦＤノードリセット状態を解除することで、エラーアンプ出力を一定電圧（ＶＲＥＦ）に固定することができ、リセットトランジスタＲＳＴ−Ｔｒのクロックフィードスルーによる高ゲイン側の電圧振幅範囲減少を補償することができる。
ＦＤノードリセット状態を解除することで、第２の垂直信号線ＬＳＧＮ１２には、高ゲインの読み出しリセット電圧Ｎ２（ＶＲＳＴ２）が出力され、この読み出しリセット電圧ＶＲＳＴ２は高ゲイン用サンプリング回路４２に供給される。
同様に、第１の垂直信号線ＬＳＧＮ１１には、低ゲインの読み出しリセット電圧Ｎ１（ＶＲＳＴ１）が出力され、この読み出しリセット電圧ＶＲＳＴ１は低ゲイン用サンプリング回路４３に供給される。
次いで、時刻ｔ３において、高ゲインの読み出しリセット電圧ＶＲＳＴ２を高ゲイン用サンプリング回路４２によりサンプリングし、同時並列的に、低ゲインの読み出しリセット電圧ＶＲＳＴ１を低ゲイン用サンプリング回路４３によりサンプリングする。
時刻ｔ４〜ｔ５はリセット電圧の読み出し期間が終了し、蓄積電荷の転送期間となる。
転送期間においては、転送トランジスタＴＧ−Ｔｒが、制御線ＬＴＧに印加される制御信号ＴＧ＜ｎ＞がＨレベルの期間に選択されて導通状態となり、フォトダイオードＰＤで光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤ１１に転送される。
この場合、エラーアンプ４１の出力が接続される第２の垂直信号線ＬＳＧＮ１２に出力される高ゲインの読み出し信号電圧Ｎ２（ＶＳＩＧ）は電圧が上がる。
これに対して、フローティングディフュージョンＦＤ１１のノード電圧と第１の垂直信号線ＬＳＧＮ１１に出力される画素の低ゲインのＳＦアンプ出力は電圧が下がる。
これは、飽和するまでエラーアンプ４１の出力側が上がり続け、飽和しだすと画素のＳＦアンプ出力電圧が下がり始める。
この場合、ゲインが高いため、エラーアンプ４１の出力側の変化量は画素のＳＦアンプ出力電圧の変化量より大きい。
なお、時刻ｔ４においては、高ゲイン用サンプリング回路４２の信号用サンプリングスイッチ４２２および低ゲイン用サンプリング回路４３の信号用サンプリングスイッチ４３２をオンオフ制御する制御信号ＳＨＳがＨレベルに設定されて信号用サンプリングスイッチ４２２，４３２がオン状態となる。
この転送期間が経過した時刻ｔ５の後（転送トランジスタＴＧ−Ｔｒが非導通状態）、フォトダイオードＰＤ１１が光電変換して蓄積した電荷に応じた信号電圧ＶＳＩＧを読み出す信号電圧期間となる。
換言すれば、時刻ｔ５〜ｔ６は信号電荷転送後のセットリング期間である。
この期間において、第２の垂直信号線ＬＳＧＮ１２には、高ゲインの読み出し信号電圧Ｎ２（ＶＳＩＧ２）が出力され、この読み出し信号電圧ＶＳＩＧ２は高ゲイン用サンプリング回路４２に供給される。
同様に、第１の垂直信号線ＬＳＧＮ１１には、低ゲインの読み出し信号電圧Ｎ１（ＶＳＩＧ１）が出力され、この読み出し信号電圧ＶＳＩＧ１は低ゲイン用サンプリング回路４３に供給される。
次いで、時刻ｔ６において、高ゲインの読み出し信号電圧ＶＳＩＧ２を高ゲイン用サンプリング回路４２によりサンプリングし、同時並列的に、低ゲインの読み出し信号電圧ＶＳＩＧを低ゲイン用サンプリング回路４３によりサンプリングする。
そして、たとえば読み出し部７０の一部を構成するカラム読み出し回路４０において、高ゲインの信号電圧ＶＳＩＧ２とリセット電圧ＶＲＳＴ２の差分演算（ＶＲＳＴ２−ＶＳＩＧ２）をとることで信号成分を取り出す。
同様に、低ゲインの信号電圧ＶＳＩＧ１とリセット電圧ＶＲＳＴ１の差分演算（ＶＲＳＴ１−ＶＳＩＧ１）をとることで信号成分を取り出す。
なお、非常に強い光が入射した場合、電子がフォトダイオードＰＤ１１から溢れ出し、隣接する画素に流れ込むことでアーチファクト（Artifacts）となる。
よって、オフ電圧を自身の閾値電圧より充分低く、かつ０Ｖより少し高めに設定することで、溢れ出した電荷を垂直信号線に流し込む経路を形成することによりブルーミングを低減することができる。
次に、２行分の基本タイミングを示す図１２の時刻ｔ７〜ｔ８の動作について説明する。
時刻ｔ７〜ｔ８は、ＰＤリセット期間（電子シャッタ機能）、およびＦＤノード再リセット期間である。
この期間においては、電子シャッタを実現するため、ＰＤを任意の行のＦＤリセット期間を使用してリセットする。
また、信号を読み出した直後にＦＤノードを再度リセットすることで、メモリ効果による影響をキャンセルする。
この場合、第ｎ行においては、各画素ＰＸＬに接続された制御線ＬＳＥＬに印加される制御信号ＳＥＬ＜ｎ＞がＬレベルに設定されて画素ＰＸＬの選択トランジスタＳＥＬ−Ｔｒが非導通状態となる。
その非選択行の各画素ＰＸＬに接続された制御線ＬＦＢに印加される制御信号ＦＢ＜ｎ＞がＨレベルに設定されて画素ＰＸＬの帰還トランジスタＦＢ−Ｔｒが導通状態となる。これにより、画素ＰＸＬの帰還キャパシタＣ１１が第２の垂直信号線ＬＳＧＮ１２と電気的に接続状態となる。
この非選択状態において、時刻ｔ７〜ｔ８のリセット期間にリセットトランジスタＲＳＴ−Ｔｒが、制御線ＬＲＳＴに印加される制御信号ＲＳＴがＨレベルの期間に選択されて導通状態となる。
同様に、転送トランジスタＴＧ−Ｔｒが、制御線ＬＴＧに印加される制御信号ＴＧ＜ｎ＞がＨレベルの期間に選択されて導通状態となる。
これにより、フォトダイオードＰＤ１１およびＦＤノードが第２の垂直信号線ＬＳＧＮ１２の電位にリセットされる。
第ｎ＋１行においては、各画素ＰＸＬに接続された制御線ＬＳＥＬに印加される制御信号ＳＥＬ＜ｎ＋１＞がＨレベルに設定されて画素ＰＸＬの選択トランジスタＳＥＬ−Ｔｒが導通状態となる。
その選択された行の各画素ＰＸＬに接続された制御線ＬＦＢに印加される制御信号ＦＢ＜ｎ＋１＞がＨレベルに設定されて画素ＰＸＬの帰還トランジスタＦＢ−Ｔｒが導通状態となる。これにより、画素ＰＸＬの帰還キャパシタＣ１１が第２の垂直信号線ＬＳＧＮ１２と電気的に接続状態となる。
この選択状態において、時刻ｔ７〜ｔ８のリセット期間にリセットトランジスタＲＳＴ−Ｔｒが、制御線ＬＲＳＴに印加される制御信号ＲＳＴがＨレベルの期間に選択されて導通状態となる。
一方に、転送トランジスタＴＧ−Ｔｒが、制御線ＬＴＧに印加される制御信号ＴＧ＜ｎ＋１＞がＬレベルの期間に選択されて非導通状態となる。
これにより、ＦＤノードが第２の垂直信号線ＬＳＧＮ１２の電位にリセットされる。
次に、本第１の実施形態に係る固体撮像装置１０の読み出し動作をポテンシャル図に関連付けて説明する。
図１３（Ａ）〜（Ｃ）は、本第１の実施形態に係る固体撮像装置の読み出し動作を説明するための第１のポテンシャル図である。
図１４（Ａ）および（Ｂ）は、本第１の実施形態に係る固体撮像装置の読み出し動作を説明するための第２のポテンシャル図である。
図１３および図１４は、主要ノードでの電位状態遷移を図１１のタイミングに基づき示している。
図１３（Ａ）は時刻ｔ１のＦＤリセット状態を、図１３（Ｂ）は時刻ｔ２のＦＤリセット解除後の状態を、図１３（Ｃ）は時刻ｔ４のＰＤの信号電荷転送の状態を、図１４（Ａ）は時刻ｔ６の低輝度時の状態を、図１４（Ｂ）は時刻ｔ６の高輝度時の状態をそれぞれ示している。
図１３（Ａ）に示すように、時刻ｔ１において、リセットトランジスタＲＳＴ−Ｔｒが、制御線ＬＲＳＴに印加される制御信号ＲＳＴがＨレベルの期間に選択されて導通状態となる。
また、スイッチ４４の制御信号ＳＷがＨレベルに設定されて、エラーアンプ４１は、ユニティゲインバッファ（Unity Gain Buffer）状態となる。
これにより、フローティングディフュージョンＦＤ１１のノードが第２の垂直信号線ＬＳＧＮ１２に接続されて、基準電圧ＶＲＥＦになる。
図１３（Ｂ）に示すように、時刻ｔ２において、ＦＤノードリセット解除後、ＦＤノードとエラーアンプ４１の出力（Ｎ２）は、基準電圧ＶＲＥＦから雑音分だけ変化して落ち着く。
エラーアンプ４１の出力（Ｎ２）はＦＤリセット解除時に電圧ＶＲＥＦに固定されているため、リセットトランジスタＲＳＴ−Ｔｒからのクロックフィードスルーによる影響をキャンセルすることができる。
セットリング後の時刻ｔ３における電圧（ＶＳＴ１、ＶＲＳＴ２）を同時にサンプルして、初期電位とする。
図１３（Ｃ）に示すように、時刻ｔ４において、転送トランジスタＴＧ−Ｔｒが、制御線ＬＴＧに印加される制御信号ＴＧがＨレベルの期間に選択されて導通状態となる。
これにより、フォトダイオードＰＤ１１からフローティングディフュージョンＦＤ１１に電荷を転送する。
このときエラーアンプ自体はオープンループ構成にし、画素ＳＦアンプと画素容量帰還回路を組み合わせて、大きなＣＴＩＡ回路として動作させる。
セットリング後の時刻ｔ６における電圧（ＶＳＩＧ１、ＶＳＩＧ２）を同時にサンプルして、光信号電位とする。
図１４（Ａ）に示すように、時刻ｔ６において、低輝度時の電荷転送セットリング後、ＦＤノードは、負帰還効果により時刻ｔ３におけるＦＤリセット解除のセットリング後の状態を保つ。
画素のＳＦアンプ出力は、ＦＤノード電位から閾値電圧分（Ｖｔｈ,ｓｆ）だけ低下した電圧を出力する。
よって、低ゲイン側にはほとんど信号変化が発生しない。
一方、エラーアンプ出力（Ｎ２）は、ＣＴＩＡ回路により高ゲインに増幅される。
このときの電位（ＶＳＩＧ１、ＶＳＩＧ２）を同時にサンプリングして、初期電位（ＶＲＳＴ１、ＶＲＳＴ２）と差分演算を行うことで各アンプのオフセットをキャンセルし、光信号成分のみを高精度に検出する。
図１４（Ｂ）に示すように、時刻ｔ６’において、高輝度時の電荷転送セットリング後、ＣＴＩＡ回路は飽和した状態を保つ。
ＣＴＩＡ回路で扱えなかった超過電子はＦＤノードに集まり、ＦＤノード電位を下げる。
よって、高ゲイン側は飽和状態の出力電圧が得られ、低ゲイン側にも大きな信号変化を得る。
このときの電位（ＶＳＩＧ１、ＶＳＩＧ２）を同時にサンプリングして、初期電位（ＶＲＳＴ１、ＶＲＳＴ２）と差分演算を行うことで各アンプのオフセットをキャンセルし、光信号成分のみを高精度に検出する。
（高感度出力および低感度出力できる原理説明）
次に、上記した構成および機能を有する本第１の実施形態に係る固体撮像装置１０において、高感度出力および低感度出力できる原理について、画素出力の数式モデルに関連付けて説明する。
図１５は、本第１の実施形態に係る固体撮像装置１０において、高感度出力および低感度出力できる原理について説明するための図である。
（高感度出力できる原理）
ここでは、図１５に示すように、フォトダイオードＰＤは、光電変換機能を電流源Ｉｐｄと容量ＣｐｄでフォトダイオードモデルＰＤＭとしてモデル化している。
下記数１に示すように、ＦＤノードに対しての微分方程式を立てる。
Ａ１は画素ＳＦアンプのゲイン（１．０とする）、Ａ２はエラーアンプ４１のＤＣ利得（＞１万倍とする）。
Ａ１とＡ２の積を非常に高くできるため、画素出力は1/Cfbに比例する。
従来の画素内にエラーアンプがある構成では、エラーアンプのゲインを充分なレベルまで高めることが困難であるが、本方式ではそれができるため、より高感度な画素特性を得ることができる。
（低感度出力できる原理）
高感度出力が飽和すると残りの超過電子はＣｐｄに集まる（４Ｔｒ画素の場合はＣｆｄ）。
画素出力は1/Cpdに比例する。
よって、Ｃｐｄが充分大きい場合は、高輝度な入力であっても画素出力を飽和させずに出力できるため、高輝度被写体のディテールを再現することができる。
（数式モデルに関連する微分方程式等）
Figure 0006832649
以上説明したように、本第１の実施形態によれば、固体撮像装置１０は、フォトダイオード（光電変換素子）からの電荷が少ない場合は、カラム読み出し回路４０に配置されるアンプと帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタにすべて転送させて、高ゲインで増幅された出力電圧を得、ＣＴＩＡ回路が飽和するとミラー効果が自動的に減少することにより、より容量の大きいフローティングディフュージョンＦＤ１１に残りの超過電荷を移動させて、低ゲインで増幅された出力電圧を得る。
このように、本第１の実施形態の固体撮像装置１０は、高ゲインと低ゲインの２種類に増幅された信号電圧を同時並列的に読み出し、高ゲインと低ゲインの信号電圧を同時にサンプリングすることができ、高ゲインで低輝度信号を読み出せ、高輝度信号は飽和を抑える低ゲインで読み出せ、しかも２回の読出しで高ゲインと低ゲインの信号を得ることができる。
また、最低被写体照度の性能を向上させることができるように構成されている。
より具体的には、本第１の実施形態の固体撮像装置１０は、ＣＴＩＡ出力とＳＦアンプ出力を同時に読み出すことができるため、２回の読出しで動作を完了することができ、多画素なイメージセンサでも高フレームレート化を実現することが可能となる。
容量Ｃｆｂ１１の帰還キャパシタＣ１１をＭＯＭ（Metal-Oxide-Metal）容量を用いることで、従来の４Ｔｒ−ＡＰＳ画素より製造バラつきが少なく、電圧依存性が小さい線形な応答特性と高感度化を実現できる。
ＣＴＩＡに必要なエラーアンプ４１は、より広い面積を使うことができる列回路に実装できるため、高ＤＣゲイン、高速性を両立でき、従来のＣＴＩＡ画素より、高精度で高速な読出しを実現することができる。
また、エラーアンプ４１の前段に備えた直列キャパシタＣ４１（容量（Cc））で画素ＳＦアンプ（ＳＦ−Ｔｒ）出力とエラーアンプ入力をデカップリングすることで、エラーアンプ４１をユニティゲインバッファ（Unity Gain Buffer）状態にしても、画素ＳＦアンプを飽和状態で動作させることができる。
エラーアンプ４１ユニティゲインバッファ（をUnity Gain Buffer）状態にしたまま、画素リセット状態を解除することで、エラーアンプ出力を一定電圧（ＶＲＥＦ）に固定することができ、リセットトランジスタ（ＲＳＴ−Ｔｒ）のクロックフィードスルーによる高ゲイン側の電圧振幅範囲減少を補償することができる。
また、帯域制限キャパシタＣ１２（Ｃｌｉｍ）によって帰還トランジスタＦＢ−Ｔｒの熱雑音をさらに低下させることができる。
本第１の実施形態の固体撮像装置１０は、上述したように、フォトダイオードＰＤ１１からの電荷が少ない場合は、ＣＴＩＡ回路によって作りだされるミラー効果によって、電荷が帰還キャパシタＣ１１（容量Ｃｆｂ）にすべて転送され、高ゲインで増幅された出力電圧を得る。
一方、ＣＴＩＡ回路が飽和するとミラー効果が自動的に減少するため、より容量の大きいＣｆｄに残りの超過電荷が移動し、低ゲインで増幅された出力電圧を得る。
したがって、従来のＬＯＦＩＣ画素と比較して、ゲインの切り替えにパルス駆動が不要であり、かつ自動で行われることに特徴がある。
これにより、ゲイン切り替えのためトランジスタを駆動することによる、チャネル電荷の重畳や基板バイアス効果の閾値変動によるクロックフィードスルー電荷損失の要因が原理的に発生せず、フォトダイオードからの電荷の個数を保存することができる。
その結果、高ゲインと低ゲインの合成において不連続点を発生させず、高精度に連結することができる。
また、本第１の実施形態に係る固体撮像装置１０は、第１基板（上基板）１１０と第２基板（下基板）１２０の積層構造を有する。
第１基板１１０には、その中央部を中心として画素部２０の各画素ＰＸＬの画素受光部２１がマトリクス状に配列された画素アレイ部１１１が形成されている。
そして、第２基板１２０には、その中央部を中心として画素アレイ部１１１の各画素受光部２１と接続される各画素ＰＸＬの画素増幅出力部２２がマトリクス状に配列された画素増幅アレイ部１２１が形成されている。
そして、画素増幅アレイ部１２１の周囲にカラム読み出し回路４０用の領域１２２，１２３が形成されている。
本第１の実施形態において、第１基板１１０の画素アレイ部１１１に形成される各画素受光部２１は、フォトダイオードＰＤ１１と転送トランジスタＴＧ−Ｔｒのみを備えている。そして、光電変換によって生成された電荷はそのまま第２基板１２０側へ伝達される。
したがって、本第１の実施形態において、第１基板１１０側の画素アレイ部１１１には、必要なトランジスタ数を最小限にできるため、光電変換領域を最大限に広げることができ、量子効率が高まることによる高感度化を実現することが可能となる。すなわち、高量子効率化を図ることができる。
（第２の実施形態）
図１６は、本発明の第２の実施形態に係る画素の構成例を示す図である。
本第２の実施形態の画素ＰＸＬＡが、第１の実施形態の画素ＰＸＬと異なる点は、次の通りである。
本第２の実施形態の画素ＰＸＬＡは、フローティングディフュージョンＦＤ１１のノードに容量Ｃｄｒの高輝度用キャパシタＣ１３が接続されている。
本第２の実施形態の画素ＰＸＬＡは、フローティングディフュージョンＦＤ１１のノード（ＦＤノード）に容量Ｃｄｒの高輝度用キャパシタＣ１３を接続して、ＦＤノード容量を大きくすることで、飽和を抑えてより高輝度な被写体のディテールを得ることができる。
容量Ｃｄｒの高輝度用キャパシタＣ１３の追加によってＦＤノード容量が増加しても、負帰還機構により高ゲイン側のコンバージョンゲインの低下は1/(1+Adc)に抑制されるため、ほとんど影響を及ぼさない（Ａｄｃはエラーアンプ４１のＤＣ利得を表し、一般的に１万倍以上）。
これに対して、従来のＣＴＩＡ画素では、一般的な動作電流を流した場合、Ａｄｃは<１００倍であることから、高輝度用容量Ｃｄｒによる影響が十分に緩和されないため、コンバージョンゲインが低下し、高感度特性が劣化する。また、通常のプロセスでこのアンプ構成から上限と考えられる１０００倍程度にするには動作電流を大幅に下げる必要があるため、結果として読出し速度が低下する問題が発生する。
（第３の実施形態）
図１７は、本発明の第３の実施形態に係る画素の構成例を示す図である。
本第３の実施形態の画素ＰＸＬＢが、第１の実施形態の画素ＰＸＬと異なる点は、次の通りである。
本第３の実施形態の画素ＰＸＬＢは、フローティングディフュージョンＦＤ１１のノードに対してＬＯＦＩＣキャパシタＣ１４（容量（Clofic））とトランジスタＬＯ−ＴｒからなるＬＯＦＩＣ回路２３が接続されている。
ＬＯＦＩＣ回路２３は、画素増幅出力部２２に対して追加されている。
ＬＯＦＩＣ回路２３は、フローティングディフュージョンの容量に、所定の容量を選択的に付加可能な回路に相当する。
このように、画素増幅出力部２２に対して中ゲインを設定可能なＬＯＦＩＣ回路２３を追加することで、３つの異なるゲイン（高レイン、中ゲイン、低ゲイン）を持つことができる。これにより、ダイナミックレンジをさらに増加させることができる。
また、トランジスタＬＯ−Ｔｒを常にオン状態にすることで、２つの異なるゲイン（高ゲイン、低ゲイン）を備える画素として動作させることもできる。
（第４の実施形態）
図１８は、本発明の第４の実施形態に係る画素の構成例を示す図である。
本第４の実施形態の画素ＰＸＬＣが、第３の実施形態の画素ＰＸＬＢと異なる点は、次の通りである。
本第４の実施形態の画素ＰＸＬＣは、ＣＴＩＡ帰還回路２４がいわゆるＴスイッチ方式に構成されている。
具体的には、リセットトランジスタＲＳＴ−Ｔｒが、フローティングディフュージョンＦＤ１１と、帰還キャパシタＣ１１の他方の電極と帰還トランジスタＦＢ−Ｔｒとの接続ノードＮＤ２１との間に接続されている。
そして、接続ノードＮＤ２１と電源ＶＳＥＴとの間に、制御信号ＳＥＴ＜ｎ＞によって選択的にオンオフされるスイッチ素子としてのトランジスタＳＥ−Ｔｒが接続されている。
このように、ＣＴＩＡ帰還回路２４をＴスイッチ方式にすることで、垂直信号線が変化することによるＦＤノードへの容量カップリングの影響を無視できるレベルにまで低減できる。
（第５の実施形態）
図１９は、本発明の第５の実施形態に係る画素の構成例を示す図である。
本第５の実施形態の画素ＰＸＬＤが、第３の実施形態の画素ＰＸＬＢと異なる点は、次の通りである。
本第５の実施形態の画素ＰＸＬＤは、フローティングディフュージョンＦＤ１１のノードに代わり、画素受光部２１Ｄに対してＬＯＦＩＣキャパシタＣ１４（容量（Clofic））とトランジスタＬＯ−Ｔｒ、ＬＯ２−ＴｒからなるＬＯＦＩＣ回路２３Ｄが接続されている。
このように、画素受光部２１Ｄに対して中ゲインを設定可能なＬＯＦＩＣ回路２３Ｄを追加することで、３つの異なるゲイン（高レイン、中ゲイン、低ゲイン）を持つことができる。これにより、ダイナミックレンジをさらに増加させることができる。
また、トランジスタＬＯ−Ｔｒを常にオン状態にすることで、２つの異なるゲイン（高ゲイン、低ゲイン）を備える画素として動作させることもできる。
（第６の実施形態）
図２０は、本発明の第６の実施形態に係るカラム読み出し回路の構成例を示す図である。
本第６の実施形態のカラム読み出し回路４０Ａが、第１〜第５の実施形態のカラム読み出し回路４０と異なる点は、次の通りである。
本第６の実施形態のカラム読み出し回路４０Ａは、エラーアンプ４１の出力側にクランプ回路４５が接続されている。
本第６の実施形態によれば、上述した第１〜第５の実施形態と同様の効果を得ることができることはもとより、以下の効果を得ることができる。
すなわち、本第６の実施形態によれば、高ゲインと低ゲインの境界における非線形性を低減することができ、両ゲインの画像合成を高精度に行うことができる。
また、高ゲイン電圧範囲の上限を自由に設定することができ、回路の可用性が高まる。
（第７の実施形態）
図２１は、本発明の第７の実施形態に係る固体撮像装置の積層構造について説明するための図である。
本第７の実施形態の積層構造が、第１〜第６の実施形態の積層構造と異なる点は、次の通りである。
本第７の実施形態の積層構造では、もう１セットのカラム読み出し回路１１２，１１３が第１基板１１０側にも形成されている。
これにより、読み出し速度が２倍に向上する。
また、第２基板１２０側のカラム読み出し回路で必要となるキャパシタだけを第１基板１１０側に実装してもよい。これにより、カラム読出し回路全体のカラム長が短縮され、チップ透視面における画素アレイ部とカラム読出し回路の面積比率が向上し、積層チップとしての小型化に寄与する。
以上説明した固体撮像装置１０は、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
図２２は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
本電子機器２００は、図２２に示すように、本実施形態に係る固体撮像装置１０が適用可能なＣＭＯＳイメージセンサ２１０を有する。
さらに、電子機器２００は、このＣＭＯＳイメージセンサ２１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）２２０を有する。
電子機器２００は、ＣＭＯＳイメージセンサ２１０の出力信号を処理する信号処理回路(ＰＲＣ)２３０を有する。
信号処理回路２３０は、ＣＭＯＳイメージセンサ２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
上述したように、ＣＭＯＳイメージセンサ２１０として、前述した固体撮像装置１０を搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
１０・・・固体撮像装置、２０・・・画素部、ＰＸＬ，ＰＸＬＡ〜ＰＸＬＤ・・・画素、ＰＤ１１・・・フォトダイオード、ＴＧ−Ｔｒ・・・転送トランジスタ、ＲＳＴ−Ｔｒ・・・リセットトランジスタ、ＳＦ−Ｔｒ・・・ソースフォロワトランジスタ、ＳＥＬ−Ｔｒ・・・選択トランジスタ、ＦＢ−Ｔｒ・・・帰還トランジスタ、ＦＤ１１・・・フローティングディフュージョン、Ｃ１１・・・帰還キャパシタ、Ｃ１２・・・帯域制限キャパシタ、Ｃ１３・・・高輝度用キャパシタ、３０・・・垂直走査回路、４０，４０Ａ・・・読み出し回路（カラム読み出し回路）、４１・・・エラーアンプ、４２・・・高ゲイン用サンプリング回路、４３・・・低ゲイン用サンプリング回路、４４・・・スイッチ、４５・・・クランプ回路、Ｉ４１・・・低ゲイン用定電流源、Ｃ４１・・・直列キャパシタ（入力キャパシタ）、５０・・・水平走査回路、６０・・・タイミング制御回路、７０・・・読み出し部、２００・・・電子機器、２１０・・・ＣＭＯＳイメージセンサ、２２０・・・光学系、２３０・・・信号処理回路（ＰＲＣ）。

Claims (20)

  1. 画素が配置された画素部と、
    画素から読み出される画素読み出し電圧を増幅可能なアンプを含む読み出し回路と、
    低ゲインの読み出し電圧が出力される第１の信号線と、
    前記アンプの出力側が接続され、高ゲインの読み出し電圧が出力される第２の信号線と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換するソースフォロワ素子と、
    リセット期間に前記フローティングディフュージョンを前記第２の信号線の電位または所定の電位にリセットするリセット素子と、
    一方の電極が前記フローティングディフュージョンに接続され、他方の電極が前記第２の信号線に接続される帰還キャパシタと、を含み、
    前記帰還キャパシタの容量Ｃｆｂは前記フローティングディフュージョンの容量Ｃｆｄより小さく、
    高ゲインは１／Ｃｆｂに比例し、低ゲインは１／Ｃｆｄに比例し、
    前記第１の信号線は、
    前記ソースフォロワ素子による電圧信号の出力ラインに接続され、かつ、前記アンプの入力側に接続されている
    固体撮像装置。
  2. 画素が配置された画素部と、
    画素から読み出される画素読み出し電圧を増幅可能なアンプを含む読み出し回路と、
    前記読み出し回路を含み、前記画素部からの画素信号の読み出し制御を行う読み出し部と、
    低ゲインの読み出し電圧が出力される第１の信号線と、
    前記アンプの出力側が接続され、高ゲインの読み出し電圧が出力される第２の信号線と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換するソースフォロワ素子と、
    リセット期間に前記フローティングディフュージョンを前記第２の信号線の電位または所定の電位にリセットするリセット素子と、
    一方の電極が前記フローティングディフュージョンに接続され、他方の電極が前記第２の信号線に接続される帰還キャパシタと、を含み、
    前記第１の信号線は、
    前記ソースフォロワ素子による電圧信号の出力ラインに接続され、かつ、前記アンプの入力側に接続され、
    前記読み出し部の駆動制御の下、
    前記光電変換素子からの電荷が少ない場合は、前記アンプと前記帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタにすべて転送させて、高ゲインで増幅された出力電圧を得、
    前記ＣＴＩＡ回路が飽和するとミラー効果が自動的に減少することにより、より容量の大きい前記フローティングディフュージョンに残りの超過電荷を移動させて、低ゲインで増幅された出力電圧を得る
    固体撮像装置。
  3. 前記画素は、
    帰還期間に前記帰還キャパシタを前記第２の信号線と電気的に接続する帰還素子を含む
    請求項１または２記載の固体撮像装置。
  4. 前記画素は、
    選択期間に前記ソースフォロワ素子による電圧信号の出力ラインを前記第１の信号線と電気的に接続する選択素子を含む
    請求項１から３のいずれか一に記載の固体撮像装置。
  5. 前記読み出し回路は、
    前記アンプの入力段に接続された直列キャパシタを含む
    請求項１から４のいずれか一に記載の固体撮像装置。
  6. 前記読み出し回路は、
    前記アンプの入力端子と出力端子とを選択的に接続状態と非接続状態に切り替え可能なスイッチを含む
    請求項１から５のいずれか一に記載の固体撮像装置。
  7. 前記読み出し回路は、
    前記第１の信号線に接続され、前記第１の信号線に読み出された低ゲインの読み出し電圧をサンプリング可能な低ゲイン用サンプリング回路と、
    前記アンプの出力端子と前記第２の信号線との接続ノードに接続され、前記第２の信号線に読み出された高ゲインの読み出し電圧をサンプリング可能な高ゲイン用サンプリング回路と、を含む
    請求項１から６のいずれか一に記載の固体撮像装置。
  8. 前記読み出し回路は、
    前記アンプとしてのエラーアンプと、
    直列キャパシタと、
    接続状態と非接続状態を切り替え可能なスイッチと、
    前記第１の信号線に接続され、前記第１の信号線に読み出された低ゲインの読み出し電圧をサンプリング可能な低ゲイン用サンプリング回路と、
    前記第２の信号線に読み出された高ゲインの読み出し電圧をサンプリング可能な高ゲイン用サンプリング回路と、を含み、
    前記エラーアンプは、
    出力端子が前記第２の信号線に接続され、その接続ノードが前記高ゲイン用サンプリング回路に接続され、
    一方の入力端子は前記直列キャパシタが接続され、前記直列キャパシタを介して前記第１の信号線に接続され、
    前記一方の入力端子と前記出力端子との間に前記スイッチが接続され、
    他方の入力端子が基準電圧の供給ラインに接続されている
    請求項１から４のいずれか一に記載の固体撮像装置。
  9. 前記基準電圧を切り替えることによって、高ゲインと低ゲインの範囲設定を可変すること可能である
    請求項８記載の固体撮像装置。
  10. 前記エラーアンプの出力側にクランプ回路が接続されている
    請求項８または９記載の固体撮像装置。
  11. 画素が配置された画素部と、
    画素から読み出される画素読み出し電圧を増幅可能なアンプを含む読み出し回路と、
    低ゲインの読み出し電圧が出力される第１の信号線と、
    前記アンプの出力側が接続され、高ゲインの読み出し電圧が出力される第２の信号線と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換するソースフォロワ素子と、
    リセット期間に前記フローティングディフュージョンを前記第２の信号線の電位または所定の電位にリセットするリセット素子と、
    一方の電極が前記フローティングディフュージョンに接続され、他方の電極が前記第２の信号線に接続される帰還キャパシタと、を含み、
    前記第１の信号線は、
    前記ソースフォロワ素子による電圧信号の出力ラインに接続され、かつ、前記アンプの入力側に接続され、
    前記読み出し回路は、
    前記アンプとしてのエラーアンプと、
    直列キャパシタと、
    接続状態と非接続状態を切り替え可能なスイッチと、
    前記第１の信号線に接続され、前記第１の信号線に読み出された低ゲインの読み出し電圧をサンプリング可能な低ゲイン用サンプリング回路と、
    前記第２の信号線に読み出された高ゲインの読み出し電圧をサンプリング可能な高ゲイン用サンプリング回路と、を含み、
    前記エラーアンプは、
    出力端子が前記第２の信号線に接続され、その接続ノードが前記高ゲイン用サンプリング回路に接続され、
    一方の入力端子は前記直列キャパシタが接続され、前記直列キャパシタを介して前記第１の信号線に接続され、
    前記一方の入力端子と前記出力端子との間に前記スイッチが接続され、
    他方の入力端子が基準電圧の供給ラインに接続され、
    前記基準電圧を切り替えることによって、高ゲインと低ゲインの範囲設定を可変すること可能である
    固体撮像装置。
  12. 画素が配置された画素部と、
    画素から読み出される画素読み出し電圧を増幅可能なアンプを含む読み出し回路と、
    低ゲインの読み出し電圧が出力される第１の信号線と、
    前記アンプの出力側が接続され、高ゲインの読み出し電圧が出力される第２の信号線と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換するソースフォロワ素子と、
    リセット期間に前記フローティングディフュージョンを前記第２の信号線の電位または所定の電位にリセットするリセット素子と、
    一方の電極が前記フローティングディフュージョンに接続され、他方の電極が前記第２の信号線に接続される帰還キャパシタと、を含み、
    前記第１の信号線は、
    前記ソースフォロワ素子による電圧信号の出力ラインに接続され、かつ、前記アンプの入力側に接続され、
    前記読み出し回路は、
    前記アンプとしてのエラーアンプと、
    直列キャパシタと、
    接続状態と非接続状態を切り替え可能なスイッチと、
    前記第１の信号線に接続され、前記第１の信号線に読み出された低ゲインの読み出し電圧をサンプリング可能な低ゲイン用サンプリング回路と、
    前記第２の信号線に読み出された高ゲインの読み出し電圧をサンプリング可能な高ゲイン用サンプリング回路と、を含み、
    前記エラーアンプは、
    出力端子が前記第２の信号線に接続され、その接続ノードが前記高ゲイン用サンプリング回路に接続され、
    一方の入力端子は前記直列キャパシタが接続され、前記直列キャパシタを介して前記第１の信号線に接続され、
    前記一方の入力端子と前記出力端子との間に前記スイッチが接続され、
    他方の入力端子が基準電圧の供給ラインに接続され、
    前記エラーアンプの出力側にクランプ回路が接続されている
    固体撮像装置。
  13. 前記スイッチは、
    前記画素の前記リセット期間およびリセット解除後の所定期間、接続状態に保持され、前記エラーアンプを、ユニティゲインバッファ（Unity Gain Buffer）状態に保持し、
    前記所定期間後に非接続状態に保持され、前記エラーアンプを、ユニティゲインバッファ（Unity Gain Buffer）状態から解放する
    請求項８から１２のいずれか一に記載の固体撮像装置。
  14. 第１の基板と、
    第２の基板と、を含み、
    前記第１の基板と前記第２の基板は接続部を通して接続された積層構造を有し、
    前記第１の基板には、
    少なくとも、前記画素の前記光電変換素子と前記転送素子が画素受光部として形成され、
    前記第２の基板には、
    少なくとも、前記画素の前記フローティングディフュージョンと、前記ソースフォロワ素子と、前記リセット素子と、前記帰還キャパシタとが画素増幅出力部として形成され、前記第１の信号線と、前記第２の信号線と、少なくともアンプを含む前記読み出し回路の少なくとも一部が形成されている
    請求項１から１３のいずれか一に記載の固体撮像装置。
  15. 画素が配置された画素部と、
    画素から読み出される画素読み出し電圧を増幅可能なアンプを含む読み出し回路と、
    低ゲインの読み出し電圧が出力される第１の信号線と、
    前記アンプの出力側が接続され、高ゲインの読み出し電圧が出力される第２の信号線と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換するソースフォロワ素子と、
    リセット期間に前記フローティングディフュージョンを前記第２の信号線の電位または所定の電位にリセットするリセット素子と、
    一方の電極が前記フローティングディフュージョンに接続され、他方の電極が前記第２の信号線に接続される帰還キャパシタと、を含み、
    前記第１の信号線は、
    前記ソースフォロワ素子による電圧信号の出力ラインに接続され、かつ、前記アンプの入力側に接続され、さらに、
    第１の基板と、
    第２の基板と、を含み、
    前記第１の基板と前記第２の基板は接続部を通して接続された積層構造を有し、
    前記第１の基板には、
    少なくとも、前記画素の前記光電変換素子と前記転送素子が画素受光部として形成され、
    前記第２の基板には、
    少なくとも、前記画素の前記フローティングディフュージョンと、前記ソースフォロワ素子と、前記リセット素子と、前記帰還キャパシタとが画素増幅出力部として形成され、前記第１の信号線と、前記第２の信号線と、少なくともアンプを含む前記読み出し回路の少なくとも一部が形成されている
    固体撮像装置。
  16. 前記画素は、
    前記フローティングディフュージョンの容量に、所定の容量を選択的に付加可能な回路が接続され、
    帰還期間に前記帰還キャパシタを前記第２の信号線と電気的に接続する帰還素子と、 前記帰還キャパシタと前記帰還素子との接続ノードを選択的に所定の電源に接続するスイッチ素子と、を含み、
    前記リセット素子は、前記フローティングディフュージョンと、前記帰還キャパシタと前記帰還素子との接続ノードと間に接続されている
    請求項１から１５のいずれか一に記載の固体撮像装置。
  17. 画素が配置された画素部と、
    画素から読み出される画素読み出し電圧を増幅可能なアンプを含む読み出し回路と、
    低ゲインの読み出し電圧が出力される第１の信号線と、
    前記アンプの出力側が接続され、高ゲインの読み出し電圧が出力される第２の信号線と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換するソースフォロワ素子と、
    リセット期間に前記フローティングディフュージョンを前記第２の信号線の電位または所定の電位にリセットするリセット素子と、
    一方の電極が前記フローティングディフュージョンに接続され、他方の電極が前記第２の信号線に接続される帰還キャパシタと、を含み、
    前記第１の信号線は、
    前記ソースフォロワ素子による電圧信号の出力ラインに接続され、かつ、前記アンプの入力側に接続され、さらに、
    前記画素は、
    前記フローティングディフュージョンの容量に、所定の容量を選択的に付加可能な回路が接続され、
    帰還期間に前記帰還キャパシタを前記第２の信号線と電気的に接続する帰還素子と、 前記帰還キャパシタと前記帰還素子との接続ノードを選択的に所定の電源に接続するスイッチ素子と、を含み、
    前記リセット素子は、前記フローティングディフュージョンと、前記帰還キャパシタと前記帰還素子との接続ノードと間に接続されている
    固体撮像装置。
  18. 画素が配置された画素部と、
    画素から読み出される画素読み出し電圧を増幅可能なアンプを含む読み出し部と、
    低ゲインの読み出し電圧が出力される第１の信号線と、
    前記アンプの出力側が接続され、高ゲインの読み出し電圧が出力される第２の信号線と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換するソースフォロワ素子と、
    リセット期間に前記フローティングディフュージョンを前記第２の信号線の電位または所定の電位にリセットするリセット素子と、
    一方の電極が前記フローティングディフュージョンに接続され、他方の電極が前記第２の信号線に接続される帰還キャパシタと、を含み、
    前記第１の信号線は、
    前記ソースフォロワ素子による電圧信号の出力ラインに接続され、かつ、前記アンプの入力側に接続されている
    固体撮像装置の駆動方法であって、
    前記光電変換素子からの電荷が少ない場合は、前記アンプと前記帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタにすべて転送させて、高ゲインで増幅された出力電圧を得、
    前記ＣＴＩＡ回路が飽和するとミラー効果が自動的に減少することにより、より容量の大きい前記フローティングディフュージョンに残りの超過電荷を移動させて、低ゲインで増幅された出力電圧を得る
    固体撮像装置の駆動方法。
  19. 固体撮像装置と、
    前記固体撮像装置に被写体像を結像する光学系と、を有し、
    前記固体撮像装置は、
    画素が配置された画素部と、
    画素から読み出される画素読み出し電圧を増幅可能なアンプを含む読み出し部と、
    低ゲインの読み出し電圧が出力される第１の信号線と、
    前記アンプの出力側が接続され、高ゲインの読み出し電圧が出力される第２の信号線と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換するソースフォロワ素子と、
    リセット期間に前記フローティングディフュージョンを前記第２の信号線の電位または所定の電位にリセットするリセット素子と、
    一方の電極が前記フローティングディフュージョンに接続され、他方の電極が前記第２の信号線に接続される帰還キャパシタと、を含み、
    前記帰還キャパシタの容量Ｃｆｂは前記フローティングディフュージョンの容量Ｃｆｄより小さく、
    高ゲインは１／Ｃｆｂに比例し、低ゲインは１／Ｃｆｄに比例し、
    前記第１の信号線は、
    前記ソースフォロワ素子による電圧信号の出力ラインに接続され、かつ、前記アンプの入力側に接続されている
    電子機器。
  20. 固体撮像装置と、
    前記固体撮像装置に被写体像を結像する光学系と、を有し、
    前記固体撮像装置は、
    画素が配置された画素部と、
    画素から読み出される画素読み出し電圧を増幅可能なアンプを含む読み出し部と、
    前記読み出し回路を含み、前記画素部からの画素信号の読み出し制御を行う読み出し部と、
    低ゲインの読み出し電圧が出力される第１の信号線と、
    前記アンプの出力側が接続され、高ゲインの読み出し電圧が出力される第２の信号線と、を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する光電変換素子と、
    前記光電変換素子に蓄積された電荷を転送期間に転送可能な転送素子と、
    前記転送素子を通じて前記光電変換素子で蓄積された電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンの電荷を電荷量に応じた電圧信号に変換するソースフォロワ素子と、
    リセット期間に前記フローティングディフュージョンを前記第２の信号線の電位または所定の電位にリセットするリセット素子と、
    一方の電極が前記フローティングディフュージョンに接続され、他方の電極が前記第２の信号線に接続される帰還キャパシタと、を含み、
    前記第１の信号線は、
    前記ソースフォロワ素子による電圧信号の出力ラインに接続され、かつ、前記アンプの入力側に接続され、
    前記読み出し部の駆動制御の下、
    前記光電変換素子からの電荷が少ない場合は、前記アンプと前記帰還キャパシタを含む容量性帰還トランスインピーダンスアンプ（ＣＴＩＡ）回路によって作りだされるミラー効果によって、電荷を帰還キャパシタにすべて転送させて、高ゲインで増幅された出力電圧を得、
    前記ＣＴＩＡ回路が飽和するとミラー効果が自動的に減少することにより、より容量の大きい前記フローティングディフュージョンに残りの超過電荷を移動させて、低ゲインで増幅された出力電圧を得る
    電子機器。

JP2016160003A 2016-08-17 2016-08-17 固体撮像装置、固体撮像装置の駆動方法、および電子機器 Active JP6832649B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016160003A JP6832649B2 (ja) 2016-08-17 2016-08-17 固体撮像装置、固体撮像装置の駆動方法、および電子機器
CN201710704667.3A CN107770461B (zh) 2016-08-17 2017-08-16 固体摄像装置、固体摄像装置的驱动方法以及电子设备
US15/678,356 US10171760B2 (en) 2016-08-17 2017-08-16 Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus using an amplifier and signal lines for low and high gain

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016160003A JP6832649B2 (ja) 2016-08-17 2016-08-17 固体撮像装置、固体撮像装置の駆動方法、および電子機器

Publications (2)

Publication Number Publication Date
JP2018029254A JP2018029254A (ja) 2018-02-22
JP6832649B2 true JP6832649B2 (ja) 2021-02-24

Family

ID=61192434

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016160003A Active JP6832649B2 (ja) 2016-08-17 2016-08-17 固体撮像装置、固体撮像装置の駆動方法、および電子機器

Country Status (3)

Country Link
US (1) US10171760B2 (ja)
JP (1) JP6832649B2 (ja)
CN (1) CN107770461B (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI754696B (zh) * 2016-12-14 2022-02-11 日商索尼半導體解決方案公司 固體攝像元件及電子機器
JP2018152696A (ja) * 2017-03-13 2018-09-27 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、その駆動方法および電子機器
EP3624441A4 (en) * 2017-05-10 2021-01-13 Brillnics Inc. SOLID IMAGE RECORDING DEVICE, DRIVING METHOD FOR SOLID IMAGE RECORDING DEVICE AND ELECTRONIC DEVICE
JP7072362B2 (ja) * 2017-09-26 2022-05-20 ブリルニクス シンガポール プライベート リミテッド 固体撮像装置、固体撮像装置の駆動方法、および電子機器
JP2019068267A (ja) * 2017-09-29 2019-04-25 キヤノン株式会社 撮像装置、撮像システム、移動体
US10986290B2 (en) * 2018-05-18 2021-04-20 Omnivision Technologies, Inc. Wide dynamic range image sensor with global shutter
CN108495064B (zh) * 2018-06-20 2023-12-15 思特威(上海)电子科技股份有限公司 像素电路及图像传感器装置
US10771723B2 (en) * 2018-11-06 2020-09-08 Semiconductor Components Industries, Llc Systems and methods for voltage settling
JP7341659B2 (ja) * 2018-12-25 2023-09-11 ブリルニクス シンガポール プライベート リミテッド 固体撮像装置、固体撮像装置の駆動方法、および電子機器
JP7434188B2 (ja) * 2019-01-29 2024-02-20 株式会社半導体エネルギー研究所 撮像装置および電子機器
CN113544826A (zh) * 2019-03-29 2021-10-22 索尼半导体解决方案公司 成像装置
US11165978B2 (en) * 2019-04-16 2021-11-02 Canon Kabushiki Kaisha Imaging device, control method thereof, and imaging apparatus
US11445140B2 (en) * 2019-08-30 2022-09-13 Semiconductor Components Industries, Llc Imaging systems with adjustable amplifier circuitry
DE102020122248A1 (de) * 2019-08-30 2021-03-04 Semiconductor Components Industries, Llc Bildgebungssysteme mit einstellbarer verstärkerschaltungsanordnung
KR20210057871A (ko) 2019-11-12 2021-05-24 삼성전자주식회사 이미지 센서, 그것을 포함하는 이미지 장치 및 그것의 동작 방법
CN112805993A (zh) * 2019-12-31 2021-05-14 深圳市大疆创新科技有限公司 图像传感器及搭载图像传感器的成像装置
KR20210102517A (ko) * 2020-02-10 2021-08-20 삼성전자주식회사 듀얼 컨버전 게인을 이용하여 hdr 이미지를 구현하기 위한 이미지 센서
KR20220030802A (ko) * 2020-09-03 2022-03-11 에스케이하이닉스 주식회사 이미지 센싱 장치
CN113055617B (zh) * 2021-05-08 2023-05-12 长春长光辰芯微电子股份有限公司 图像传感器
CN113382184B (zh) * 2021-06-09 2023-12-01 上海矽印科技有限公司 一种增益自动调节高动态范围像素的方法
JP2023001516A (ja) * 2021-06-21 2023-01-06 ブリルニクス シンガポール プライベート リミテッド 固体撮像装置、固体撮像装置の駆動方法、および電子機器
DE102021128022B3 (de) * 2021-10-27 2023-02-02 Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg Bildsensor
CN117769842A (zh) * 2022-07-21 2024-03-26 北京小米移动软件有限公司 拍摄装置以及拍摄方法
US11956557B1 (en) 2022-10-17 2024-04-09 BAE Systems Imaging Solutions Inc. Pixel architecture with high dynamic range

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6697111B1 (en) 1998-04-08 2004-02-24 Ess Technology, Inc. Compact low-noise active pixel sensor with progressive row reset
JP4526949B2 (ja) 2002-11-07 2010-08-18 キセニクス・ナムローゼ・フェンノートシャップ 赤外検出器用読出し回路
JP4288346B2 (ja) 2003-08-19 2009-07-01 国立大学法人静岡大学 撮像装置及び画素回路
US6831486B1 (en) * 2003-09-30 2004-12-14 Texas Instruments Incorporated Charge detection node with variable conversion gain and kTC noise suppression
JP4317115B2 (ja) 2004-04-12 2009-08-19 国立大学法人東北大学 固体撮像装置、光センサおよび固体撮像装置の動作方法
JP4403387B2 (ja) * 2004-04-26 2010-01-27 ソニー株式会社 固体撮像装置および固体撮像装置の駆動方法
JP2008199254A (ja) * 2007-02-13 2008-08-28 Matsushita Electric Ind Co Ltd 固体撮像装置およびその駆動方法、撮像装置
JP4956750B2 (ja) * 2007-03-30 2012-06-20 国立大学法人静岡大学 イメージセンサのための画素及びイメージセンサデバイス
JP5406473B2 (ja) * 2007-07-19 2014-02-05 キヤノン株式会社 放射線検出装置
JP5142696B2 (ja) * 2007-12-20 2013-02-13 キヤノン株式会社 光電変換装置、及び光電変換装置を用いた撮像システム
JP5319161B2 (ja) * 2008-05-21 2013-10-16 パナソニック株式会社 固体撮像装置
KR101462149B1 (ko) * 2008-05-22 2014-12-04 삼성디스플레이 주식회사 터치센서, 이를 갖는 액정표시패널 및 터치센서의 센싱방법
JP2010093498A (ja) * 2008-10-07 2010-04-22 Olympus Corp 固体撮像装置
KR101512737B1 (ko) * 2008-11-06 2015-04-22 삼성전자주식회사 픽셀 센서 어레이 및 이를 이용한 이미지 센서
CN102918829B (zh) * 2010-05-28 2015-04-22 浜松光子学株式会社 固体摄像装置
US8294077B2 (en) * 2010-12-17 2012-10-23 Omnivision Technologies, Inc. Image sensor having supplemental capacitive coupling node
US8896733B2 (en) * 2011-01-21 2014-11-25 Aptina Imaging Corporation Imaging system with automatic conversion gain selection
JP5839872B2 (ja) * 2011-07-19 2016-01-06 オリンパス株式会社 固体撮像装置、撮像装置、および信号読み出し方法
CN102300226B (zh) * 2011-09-06 2014-05-28 惠州Tcl移动通信有限公司 Wcdma移动终端功率校准的方法及校准系统
US9167182B2 (en) * 2011-09-26 2015-10-20 Semiconductor Components Industries, Llc Charge sensing in image sensors with output channel having multiple-gain output paths
JP6053505B2 (ja) * 2012-01-18 2016-12-27 キヤノン株式会社 固体撮像装置
US9041842B2 (en) * 2013-07-12 2015-05-26 Omnivision Technologies, Inc. Image sensor pixel cell readout architecture
US9832407B2 (en) * 2014-11-26 2017-11-28 Semiconductor Components Industries, Llc Global shutter image sensor pixels having improved shutter efficiency
JP6674222B2 (ja) * 2015-10-09 2020-04-01 キヤノン株式会社 放射線撮像装置および放射線撮像装置の制御方法

Also Published As

Publication number Publication date
JP2018029254A (ja) 2018-02-22
CN107770461B (zh) 2020-09-11
US10171760B2 (en) 2019-01-01
US20180054576A1 (en) 2018-02-22
CN107770461A (zh) 2018-03-06

Similar Documents

Publication Publication Date Title
JP6832649B2 (ja) 固体撮像装置、固体撮像装置の駆動方法、および電子機器
US11765473B2 (en) Solid-state image sensor and image-capturing device
JP2016219857A (ja) 固体撮像装置およびその駆動方法、電子機器
JP6413401B2 (ja) 固体撮像素子
US10791293B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
JP2023001516A (ja) 固体撮像装置、固体撮像装置の駆動方法、および電子機器
JP6043002B1 (ja) 固体撮像装置およびその駆動方法、電子機器
US11671730B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
JP2013009207A (ja) 固体撮像装置
JP6751753B2 (ja) 固体撮像装置およびその駆動方法、電子機器
JP2011010370A (ja) 物理情報取得方法および物理情報取得装置
JP7160129B2 (ja) 撮像素子および撮像装置
JP2024040751A (ja) 固体撮像装置、固体撮像装置の駆動方法、および電子機器
TW202412510A (zh) 固體攝像裝置、固體攝像裝置的驅動方法以及電子設備

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20171219

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190724

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20190920

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200902

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210202

R150 Certificate of patent or registration of utility model

Ref document number: 6832649

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250