KR20210102517A - 듀얼 컨버전 게인을 이용하여 hdr 이미지를 구현하기 위한 이미지 센서 - Google Patents
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Abstract
제 1 픽셀들 및 제 2 픽셀들을 포함하는 픽셀 어레이, 제 1 아날로그 디지털 컨버터, 제 2 아날로그 디지털 컨버터, 및 스위치 회로를 포함하는 이미지 센서가 개시된다. 제 1 모드에서, 제 1 아날로그 디지털 컨버터는 제 1 픽셀들을 처리하고, 제 2 아날로그 디지털 컨버터는 제 2 픽셀들을 처리한다. 제 2 모드에서, 제 1 아날로그 디지털 컨버터는 제 1 픽셀들의 픽셀 신호 중 제 1 이미지 성분을 처리하고, 제 2 아날로그 디지털 컨버터는 제 1 픽셀들의 픽셀 신호 중 제 2 이미지 성분을 처리한다. 제 1 아날로그 컨버터와 제 2 아날로그 컨버터의 처리 결과에 기반하여 HDR 이미지가 구현된다.
Description
본 발명은 이미지 센서에 관한 것으로, 좀 더 상세하게는, 듀얼 컨버전 게인을 이용하여 HDR 이미지를 구현하는 이미지 센서에 관한 것이다.
이미지 센서의 종류로써 CCD(Charge Coupled Device) 이미지 센서, CMOS(Complementary Metal-Oxide Semiconductor) 이미지 센서(CIS) 등이 있다. CMOS 이미지 센서는 CMOS 트랜지스터들로 구성되는 픽셀들을 포함하며, 각 픽셀에 포함된 광전 변환 소자를 이용하여 빛 에너지를 전기적 신호로 변환시킨다. CMOS 이미지 센서는 각 픽셀에서 발생된 전기적 신호를 이용하여 촬영 이미지에 관한 정보를 획득한다.
한편, 스마트 폰에 포함되는 CMOS 이미지 센서의 수요 증가 및 고화질의 이미지에 대한 수요의 증가로 인하여, HDR을 구현하기 위한 다양한 기법이 연구되고 있다. 예로써, 노출 시간을 달리하는 촬영 이미지들을 조합하여 HDR을 구현하는 기법 등이 있다. 그러나, 이는 모션 아티팩트(motion artifact)와 같은 이미지의 왜곡을 초래한다.
본 개시의 기술 사상은 듀얼 컨버전 게인을 이용하여 HDR 이미지를 구현하는 이미지 센서 및 그 동작 방법을 제공한다.
본 개시의 이미지 센서는 제 1 플로팅 확산 노드를 공유하는 제 1 픽셀들, 및 제 2 플로팅 확산 노드를 공유하는 제 2 픽셀들을 포함하는 픽셀 어레이, 제 1 모드에서, 제 1 컬럼 라인을 통하여 상기 제 1 픽셀들 중 적어도 하나의 픽셀로부터 출력되는 제 1 픽셀 신호를 처리하는 제 1 아날로그 디지털 컨버터, 상기 제 1 모드에서, 제 2 컬럼 라인을 통하여 상기 제 2 픽셀들 중 적어도 하나의 픽셀로부터 출력되는 제 2 픽셀 신호를 처리하는 제 2 아날로그 디지털 컨버터, 그리고 제 2 모드에서, 상기 제 2 아날로그 디지털 컨버터가 상기 제 1 픽셀 신호 처리하도록 상기 제 1 컬럼 라인을 상기 제 2 아날로그 컨버터에 선택적으로 연결시키는 스위치 회로를 포함하되, 상기 제 2 모드에서, 상기 제 1 아날로그 디지털 컨버터는 램프 신호와 상기 제 1 픽셀 신호 중 제 1 이미지 성분(LCG Image)을 비교하여 상기 제 1 이미지 성분에 대응하는 제 1 디지털 값을 출력하고, 상기 제 2 모드에서, 상기 제 1 아날로그 디지털 컨버터는 상기 램프 신호와 상기 제 1 픽셀 신호 중 제 2 이미지 성분(HCG Image)을 비교하여 상기 제 2 이미지 성분에 대응하는 제 2 디지털 값을 출력한다.
본 개시의 실시 예들에 의하면, 듀얼 컨버전 게인을 이용하여 HDR 이미지를 구현할 수 있다. 특히, 각 픽셀의 노출 시간을 동일하게 유지시키면서 HDR을 구현하기 때문에, 픽셀들의 노출 시간을 서로 다르게 하는 경우 흔히 발생하는 왜곡 방지할 수 있다.
도 1은 본 개시의 실시 예에 따른 이미지 센서의 구성을 도시한다.
도 2는 도 1의 픽셀 그룹의 예시적인 구성을 도시하는 회로도이다.
도 3a는 듀얼 컨버전 트랜지스터가 턴-오프 되었을 때의 플로팅 확산 노드를 도시하는 회로도이다.
도 3b는 듀얼 컨버전 트랜지스터가 턴-온 되었을 때의 확장된 플로팅 확산 노드를 도시하는 회로도이다.
도 4는 도 1의 스위칭 회로 및 ADC들의 예시적인 구성을 도시한다.
도 5a 내지 도 5d는 도 4의 ADC들의 동작과 관련된 타이밍도들이다.
도 6은 도 4에 도시된 제 1 비교기의 회로도를 도시한다.
7은 도 1의 램프 신호 생성기의 예시적인 구성을 도시한다.
도 8은 램프 신호의 기울기를 가변시켰을 때의 도 4의 ADC의 타이밍도이다.
도 9a 및 도 9b는 도 1의 스위칭 회로 및 ADC들의 예시적인 구성을 도시한다.
도 10은 도 9a 및 도 9b의 ADC의 타이밍도이다.
도 11은 도 9에 도시된 제 1 비교기의 회로도를 도시한다.
도 12는 도 1의 스위칭 회로 및 ADC들의 예시적인 구성을 도시한다.
도 13은 도 12에 도시된 비교기의 회로도를 도시한다.
도 14는 도 12의 ADC의 타이밍도이다.
도 15는 도 12에 도시된 비교기의 회로도를 도시한다.
도 16은 도 15의 ADC의 타이밍도이다.
도 17은 본 개시의 이미지 센서가 적용된 전자 장치를 도시한다.
도 2는 도 1의 픽셀 그룹의 예시적인 구성을 도시하는 회로도이다.
도 3a는 듀얼 컨버전 트랜지스터가 턴-오프 되었을 때의 플로팅 확산 노드를 도시하는 회로도이다.
도 3b는 듀얼 컨버전 트랜지스터가 턴-온 되었을 때의 확장된 플로팅 확산 노드를 도시하는 회로도이다.
도 4는 도 1의 스위칭 회로 및 ADC들의 예시적인 구성을 도시한다.
도 5a 내지 도 5d는 도 4의 ADC들의 동작과 관련된 타이밍도들이다.
도 6은 도 4에 도시된 제 1 비교기의 회로도를 도시한다.
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도 10은 도 9a 및 도 9b의 ADC의 타이밍도이다.
도 11은 도 9에 도시된 제 1 비교기의 회로도를 도시한다.
도 12는 도 1의 스위칭 회로 및 ADC들의 예시적인 구성을 도시한다.
도 13은 도 12에 도시된 비교기의 회로도를 도시한다.
도 14는 도 12의 ADC의 타이밍도이다.
도 15는 도 12에 도시된 비교기의 회로도를 도시한다.
도 16은 도 15의 ADC의 타이밍도이다.
도 17은 본 개시의 이미지 센서가 적용된 전자 장치를 도시한다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module), 블록(block), ~기(~or, ~er) 등의 용어들을 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈 (microelectromechanical system; MEMS), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
도 1은 본 개시의 실시 예에 따른 이미지 센서의 구성을 도시한다.
이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(120), 스위칭 회로(130), 램프 신호 생성기(140), 아날로그 디지털 컨버팅 블록(이하, ADC 블록, 150), 타이밍 컨트롤러(160), 버퍼(170)를 포함할 수 있다.
픽셀 어레이(110)는 행과 열을 따라 매트릭스 형태로 배치된 복수의 픽셀들을 포함할 수 있다. 복수의 픽셀들 각각은 광전 변환 소자를 포함할 수 있다. 예를 들어, 광전 변환 소자는 포토 다이오드, 포토 트랜지스터, 포토 게이트, 또는 핀드 포토 다이오드(pinned photodiode) 등을 포함할 수 있다. 복수의 픽셀들 각각은 광전 변환 소자를 이용하여 빛을 감지하고, 감지된 빛을 전기 신호(이하, 픽셀 신호)로 변환시킬 수 있다.
픽셀 어레이(110)는 복수의 픽셀 그룹들을 포함할 수 있다. 각 픽셀 그룹(PXs)은 적어도 둘 또는 그 이상의 픽셀들을 포함할 수 있다. 예시적으로, 픽셀 그룹(PXs)은 2행 2열로 배치된 픽셀들을 포함하는 것으로 도시되었다. 픽셀 그룹(PXs)을 구성하는 픽셀들은 하나의 플로팅 확산 노드를(floating diffusion region)을 공유할 수 있다. 그러나, 본 개시는 이에 한정되지 않으며, 픽셀 그룹(PXs)을 구성하는 픽셀들은 복수의 플로팅 확산 노드들을 공유할 수도 있다. 나아가, 예시적으로, 픽셀 어레이(110)는 4개의 행들과 2개의 열들(즉, 4Ⅹ2)의 픽셀 그룹들을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다.
픽셀 그룹(PXs)은 동일한 컬러의 픽셀들을 포함할 수 있다. 예를 들어, 픽셀 그룹(PXs)은 붉은 스펙트럼 영역의 빛을 전기 신호로 변환시키는 레드 픽셀(R), 녹색 스펙트럼 영역의 빛을 전기 신호로 변환시키는 그린 픽셀(Gr, Gb), 또는 파란 스펙트럼 영역의 빛을 전기 신호로 변환시키는 블루 픽셀(B)을 포함할 수 있다. 예를 들어, 픽셀 어레이(110)를 구성하는 픽셀들은 베이어 패턴(Bayer Pattern) 형태로 배치될 수 있다.
하나의 컬럼을 따라 배치되는 픽셀 그룹들은 두 개의 컬럼 라인들에 교대로 연결될 수 있다. 예를 들어, 제 1 열에 배치되는 픽셀 그룹들 중, 일부는 제 1 컬럼 라인(CL1)에 연결될 수 있으며, 다른 일부는 제 2 컬럼 라인(CL2)에 연결될 수 있다. 유사하게, 제 2 열에 배치되는 픽셀 그룹들 중, 일부는 제 3 컬럼 라인(CL3)에 연결될 수 있으며, 다른 일부는 제 4 컬럼 라인(CL4)에 연결될 수 있다.
로우 드라이버(120)는 픽셀 어레이(110)의 행을 선택하고 구동할 수 있다. 로우 드라이버(120)는 타이밍 컨트롤러(160)에 의해 생성된 어드레스 및/또는 제어 신호를 디코딩하여, 픽셀 어레이(110)의 행을 선택하고 구동하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 신호들, 픽셀을 선택하기 위한 신호, 플로팅 확산 노드를 리셋하기 위한 신호, 컬럼 라인을 선택하기 위한 신호 등을 포함할 수 있다.
스위칭 회로(130)는 픽셀 어레이(110)로부터 출력되는 아날로그 신호(즉, 픽셀 신호)가 ADC 블록(150)으로 전달되는 경로를 제어할 수 있다. 제 1 모드(예컨대, 노멀 모드)에서, 스위칭 회로(130)는 하나의 픽셀 그룹(PXs)이 하나의 아날로그 디지털 컨버터(이하, ADC)에 연결되도록 경로를 설정할 수 있다. 제 2 모드(예컨대, HDR 모드)에서, 스위칭 회로(130)는 하나의 픽셀 그룹(PXs)이 두 개의 ADC들에 연결되도록 경로를 설정할 수 있다. 예를 들어, 스위칭 회로(130)는 타이밍 컨트롤러(160)에 의해 생성된 스위치 제어 신호(CTSW)의 제어 하에 동작하는 복수의 스위치들을 포함할 수 있다.
램프 신호 생성기(140)는 램프 신호를 생성할 수 있다. 램프 신호 생성기(140)는 타이밍 컨트롤러(160)의 제어 하에 동작할 수 있다. 예를 들어, 램프 신호 생성기(140)는 램프 인에이블 신호, 모드 신호 등과 같은 제어 신호 하에 동작할 수 있다. 램프 신호 생성기(140)는 램프 인에이블 신호가 활성화되면, 모드 신호에 기초하여 설정되는 기울기를 가지는 램프 신호를 생성할 수 있다.
ADC 블록(150)은 픽셀 어레이(110)로부터 출력되는 아날로그 신호(즉, 픽셀 신호)를 디지털 신호로 변환할 수 있다. ADC 블록(150)은, 예시적으로, 4개의 ADC들(150_1, 150_2, 150_3, 150_4)을 포함할 수 있으며, 각 ADC는 비교기(COMP) 및 카운터(CNT)를 포함할 수 있다. 비교기(COMP)는 비교기(COMP)에 연결된 컬럼 라인(즉, CL1~CL4 중 어느 하나)을 통하여 출력되는 픽셀 신호와 램프 신호(RAMP)를 비교할 수 있으며, 비교 결과를 출력할 수 있다. 예를 들어, 비교기(COMP)는 상관 이중 샘플링 기법에 기반하여 동작할 수 있다.
예를 들어, 복수의 픽셀들로부터 출력되는 픽셀 신호들은 픽셀에 갖는 픽셀 고유의 특성(예컨대, FPN(Fixed Pattern Noise) 등)에 의한 편차 및/또는 픽셀 신호를 출력하기 위한 로직의 특성 차이에 기인한 편차를 가질 수 있다. 이러한 픽셀 신호들간의 편차를 보상하기 위하여, 픽셀 신호들 각각에 대하여 리셋 신호 및 이미지 신호를 획득하고 그 차이를 유효한 신호 성분으로 추출하는 것을 상관 이중 샘플링이라고 한다.
카운터(CNT)는 대응하는 비교기(COMP) 출력 신호의 펄스들을 카운팅 수 있다. 카운터(CNT)는 타이밍 컨트롤러(160)의 제어 하에 동작할 수 있다. 예를 들어, 카운터(CNT)는 카운터 클럭 신호, 카운터(CNT)의 리셋(reset) 을 제어하는 카운터 리셋 신호, 및 카운터(CNT)의 내부 비트를 반전시키는 반전 신호 등과 같은 제어 신호 하에 동작할 수 있다. 카운터(CNT)는 카운터 클럭 신호에 따라 비교 결과 신호를 카운팅하여 디지털 신호로써 출력할 수 있다.
카운터(CNT)는 업/다운 카운터(Up/Down Counter) 및 비트-와이즈 카운터(Bit-wise Inversion Counter)등을 포함할 수 있다. 비트-와이즈 카운터는 업/다운 카운터와 비슷한 동작을 수행할 수 있다. 예컨대, 비트-와이즈 카운터는 업 카운트만 수행하는 기능 및 특정 신호가 들어오면 카운터 내부의 모든 비트를 반전하여 1의 보수(1's complement)로 만드는 기능을 수행할 수 있다. 비트-와이즈 카운터는 리셋 카운트(reset count)를 수행한 후 이를 반전하여 1의 보수, 즉, 음수 값으로 변환할 수 있다.
실시 예에 있어서, 제 1 모드에서, 하나의 ADC는 하나의 픽셀 그룹(PXs)으로부터 수신된 픽셀 신호를 처리할 수 있다. 제 2 모드에서, 하나의 ADC는 하나의 픽셀 그룹(PXs)으로부터 수신된 픽셀 신호 중 로우 컨버전 게인(low conversion gain) 신호와 관련된 처리를 수행할 수 있으며, 다른 하나의 ADC는 하나의 픽셀 그룹(PXs)으로부터 수신된 픽셀 신호 중 하이 컨버전 게인(high conversion gain) 신호와 관련되 처리를 수행할 수 있다. 그 결과, 이미지 데이터(IDAT)의 다이나믹 레인지(dynamin range)가 향상될 수 있다. 이에 대해서는 상세하게 후술될 것이다.
타이밍 컨트롤러(160)는 로우 드라이버(120), 스위칭 회로(130), ADC 블록(140), 램프 신호 생성기(140), 및 카운터(CNT) 각각의 동작 및/또는 타이밍을 제어하기 위한 제어 신호 및/또는 클럭을 생성할 수 있다.
버퍼(170)는 메모리들(MEMs)의 집합 및 감지 증폭기(SA)를 포함할 수 있다. 메모리들(MEMs)은 대응하는 ADC로부터 출력된 디지털 신호를 저장할 수 있다. 감지 증폭기(SA)는 저장된 디지털 신호를 감지 및 증폭할 수 있다. 감지 증폭기(SA)는 증폭된 디지털 신호를 이미지 데이터(IDTA)로서 출력할 수 있다.
도 2는 도 1의 픽셀 그룹(PXs)의 예시적인 구성을 도시하는 회로도이다. 도 3a는 듀얼 컨버전 트랜지스터(DCT)가 턴-오프 되었을 때의 플로팅 확산 노드(FD)를 도시하는 회로도이다. 도 3b는 듀얼 컨버전 트랜지스터(DCT)가 턴-온 되었을 때의 확장된 플로팅 확산 노드(FD')를 도시하는 회로도이다.
우선, 도 2를 참조하면, 픽셀 그룹(PXs)은 광전 변환 소자들(PSD1~PSD4), 전송 트랜지스터들(TG1~TG4), 듀얼 컨버전 트랜지스터(DCT), 리셋 트랜지스터(RT), 구동 트랜지스터(RT), 및 선택 트랜지스터(ST)를 포함할 수 있다. 제 1 픽셀(PX1)은 제 1 광전 변환 소자(PD1) 및 제 1 전송 트랜지스터(TG1)를 포함할 수 있다. 제 2 픽셀(PX2)은 제 2 광전 변환 소자(PD2) 및 제 2 전송 트랜지스터(TG2)를 포함할 수 있으며, 다른 픽셀들(PX3, PX4)도 유사한 구성 요소들을 각각 포함할 수 있다. 제 1 내지 제 4 픽셀들(PX1~PX4)의 각각은 듀얼 컨버전 트랜지스터(DCT), 리셋 트랜지스터(RT), 구동 트랜지스터(RT), 선택 트랜지스터(ST), 및 플로팅 확산 노드(FD)를 공유할 수 있다.
듀얼 컨버전 트랜지스터(DCT)가 턴-오프 되는 경우, 플로팅 확산 노드(FD)는 제 1 플로팅 확산 커패시터(CFD1)에 연결될 수 있다. 듀얼 컨버전 트랜지스터(DCT)가 턴-온 되는 경우, 플로팅 확산 노드(FD)는 제 1 플로팅 확산 커패시터(CFD1)뿐만 아니라, 제 2 플로팅 확산 커패시터(CFD2)에도 연결될 수 있다. 이하, 플로팅 확산 노드(FD)는 듀얼 컨버전 트랜지스터(DCT)가 턴-오프 되었을 때의 플로팅 확산 노드를 지칭하며(도 3a), 확장된 플로팅 확산 노드(FD')는 듀얼 컨버전 트랜지스터(DCT)가 턴-온 되었을 때의 플로팅 확산 노드를 지칭한다(도 3b). 예를 들어, 플로팅 확산 커패시터들(CFD1, CFD2)들은 기생 커패시터 및/또는 커패시터 소자일 수 있다.
전송 트랜지스터들(TG1~TG4)은 광전 변환 소자들(PD1~PD4)에 의해 생성된 전하들을 플로팅 확산 노드(FD) 또는 확장된 플로팅 확산 노드(FD')로 전송할 수 있다. 예를 들어, 전송 트랜지스터들(TG1, TG2, TG3, TG4)의 일단들은 광전 변환 소자들(PD1, PD2, PD3, PD4)에 각각 연결될 수 있으며, 타단들은 플로팅 확산 노드(FD)에 공통으로 연결될 수 있다. 전송 트랜지스터들(TG1, TG2, TG3, TG4)은 로우 드라이버(도 1, 120)로부터 수신된 전송 신호들(VTG1, VTG2, VTG3, VTG4)에 의해 각각 제어될 수 있다.
플로팅 확산 노드(FD) 또는 확장된 플로팅 확산 노드(FD')는 입사된 광량에 대응하는 전하들을 축적할 수 있다. 플로팅 확산 노드(FD)는 제 1 플로팅 확산 커패시터(CFD1)에 대응하는 정전 용량을 가질 수 있다. 전송 신호들(VTG1, VTG2, VTG3, VTG4)에 의해 전송 트랜지스터들(TG1, TG2, TG3, TG4)이 각각 턴-온 되는 시간 동안, 광전 변환 소자들(PD1, PD2, PD3, PD4)로부터 제공된 전하들이 플로팅 확산 노드(FD) 또는 확장된 플로팅 확산 노드(FD')에 축적될 수 있다. 플로팅 확산 노드(FD)는 소스 팔로워(Source follower) 증폭기로서 구동되는 드라이브 트랜지스터(DT)의 게이트 단과 연결될 수 있다. 그 결과, 플로팅 확산 노드(FD)에 축적된 전하에 대응하는 전압 포텐셜이 형성될 수 있다.
한편, 빛의 세기가 강한 경우, 플로팅 확산 노드(FD)의 정전 용량은 광전 변환 소자들(PD1~PD4)에 의해 생성된 전하들을 수용하기에 충분하지 않을 수 있다. 이 경우, 플로팅 확산 노드(FD)는 쉽게 포화되기 때문에, 촬영하고자 하는 이미지의 정보가 제대로 생성되지 않을 수 있다. 따라서, 포화를 방지하기 위해, 제 2 플로팅 확산 커패시터(CFD2)가 이용될 수 있다. 제 2 플로팅 확산 커패시터(CFD2)는 리셋 트랜지스터(RT)와 듀얼 컨버전 트랜지스터(DCT) 사이에 제공될 수 있다. 듀얼 컨버전 트랜지스터(DCT)가 듀얼 컨버전 신호(VDC)에 의해 턴-온 되면, 픽셀 그룹(PXs)의 정전 용량은 제 1 플로팅 확산 커패시터(CFD1)의 커패시턴스와 제 2 플로팅 확산 커패시터(CFD2)의 커패시턴스의 합으로 증가할 수 있다.
본 개시의 실시 예들에 의하면, 픽셀 그룹(PXs)을 구성하는 각 픽셀의 노출 시간을 서로 동일하게 유지시키되, 듀얼 컨버전 트랜지스터(DCT) 및 제 2 플로팅 확산 커패시터(CFD2)를 이용하여 컨버전 게인을 변화시킴으로써, 이미지의 다이나믹 레인지(dynamic range)를 확장시킬 수 있다. 뿐만 아니라, 픽셀들의 노출 시간을 서로 다르게 하는 경우 흔히 발생하는 모션 아티팩트(motion artifact)도 방지할 수 있다.
리셋 트랜지스터(RT)는 리셋 신호(VRST)에 의해 턴-온 되어 플로팅 확산 노드(FD) 또는 확장된 플로팅 확산 노드(FD')에 리셋 전압(예컨대, 전원 전압 VDD)을 제공할 수 있다. 그 결과, 플로팅 확산 노드(FD) 또는 확장된 플로팅 확산 노드(FD')에 축적된 전하는 전원 전압(VDD) 단으로 이동하고, 플로팅 확산 노드(FD) 또는 확장된 플로팅 확산 노드(FD')의 전압은 리셋될 수 있다.
구동 트랜지스터(DT)는 플로팅 확산 노드(FD) 또는 확장된 플로팅 확산 노드(FD')의 전기적 포텐셜의 변화를 증폭하고, 이에 대응하는 전압(즉, 픽셀 신호(PIX))을 생성할 수 있다. 선택 트랜지스터(ST)는 선택 신호(VSEL)에 의해 구동되어 행 단위로 읽어낼 픽셀을 선택할 수 있다. 선택 트랜지스터(ST)가 턴-온 됨으로써, 픽셀 신호(PIX)가 컬럼 라인(CL)을 통하여 출력될 수 있다.
한편, 제 1 내지 제 4 픽셀들(PX1~PX4)은 정해진 어드레싱 룰에 따라 순차적으로 동작할 수 있다. 예를 들어, 제 1 픽셀(PX1), 제 2 픽셀(PX2), 제 3 픽셀(PX3), 제 4 픽셀(PX4) 순서로 동작할 수 있다. 또는, 제 1 픽셀(PX1), 제 3 픽셀(PX3), 제 2 픽셀(PX2), 제 4 픽셀(PX4) 순서로 동작할 수 있으나, 어드레싱 룰은 이에 한정되지 않는다.
나아가, 하나의 픽셀 그룹(PXs)에 포함된 픽셀들의 개수, 플로팅 확산 노드(FD)의 개수, 컬러 필터의 배치 등은 이에 한정되지 않는다. 예를 들어, 다른 실시 예에서, 픽셀 그룹(PXs)은 9개의 픽셀들 및 3개의 플로팅 확산 노드들을 포함할 수 있으며, 이 경우 3개의 픽셀들은 하나의 플로팅 확산 노드를 공유할 수 있다.
도 4는 도 1의 스위칭 회로 및 ADC들의 예시적인 구성을 도시한다. 도 5a 내지 도 5d는 도 4의 ADC들의 동작과 관련된 타이밍도들이다. 도 2, 도 4, 및 도 5a 내지 도 5d를 함께 참조하여, 본 개시의 ADC의 동작이 설명된다.
스위칭 회로(130)는 픽셀 그룹(PXs)으로부터 출력되는 픽셀 신호가 ADC 블록(150)으로 전달되는 경로를 제어할 수 있다. 예시적으로, 스위칭 회로(130)는 스위치들(SW1, SW2, SW3, SW4)을 포함할 수 있다.
제 1 모드에서, 서로 다른 컬럼 라인들(CL1, CL2)에 각각 연결된 두 픽셀 그룹들(PXs1, PXs2)이 ADC들(150_1, 150_2)에 각각 연결되도록 스위치들(SW1, SW2, SW3, SW4)이 스위치 제어 신호(CTSW)에 의해 제어된다. 예컨대, 제 1 모드에서, 스위치들(SW1, SW4)은 스위칭-온 되며 스위치들(SW2, SW3)은 스위칭-오프 될 수 있다. 예를 들어, 제 1 모드는 노멀 모드일 수 있다.
제 2 모드에서, HDR(high dynamic range) 이미지를 구현하기 위해, ADC(150_1)는 픽셀 신호(PIX1)의 로우 컨버전 게인과 관련된 처리를 수행할 수 있으며, ADC(150_2)는 픽셀 신호(PIX1)의 하이 컨버전 게인과 관련된 처리를 수행할 수 있다. 이를 위해, 제 2 모드에서, 스위치들(SW1, SW3)은 선택적으로 스위칭-온 되며 스위치들(SW2, SW4)은 스위칭-오프 될 수 있다. 예를 들어, ADC(150_1)가 로우 컨버전 게인과 관련된 처리를 수행하는 동안, 스위치(SW1)는 스위칭-온 되고, 스위치(SW3)는 스위칭-오프 될 수 있다. 그리고, ADC(150_2)가 하이 컨버전 게인과 관련된 처리를 수행하는 동안, 스위치(SW1)는 스위칭-오프 되고, 스위치(SW3)는 스위칭-온 될 수 있다.
한편, 전술된 스위칭 회로(130)의 구성은 예시적인 것이며, 본 개시는 이에 한정되지 않는다. 예컨대, ADC들(150_1, 150_2)이 픽셀 신호(PIX1)의 듀얼 컨버전 게인과 관련된 처리를 각각 수행하도록 하는 다한 구성의 스위치들이 채택될 수 있다.
제 1 ADC(150_1)는 커패시터들(C1, C2), 제 1 비교기(COMP1) 및 제 1 카운터(CNT1)를 포함하고, 제 2 ADC(150_2)는 커패시터들(C1, C2), 제 2 비교기(COMP2) 및 제 2 카운터(CNT2)를 포함한다. 다만, 제 1 비교기(COMP1)에 연결된 커패시터들(C1, C2)은 제 1 비교기(COMP1)의 구성요소가 아닌 것으로 간주될 수 있으며, 제 2 비교기(COMP2)에 연결된 커패시터들(C1, C2)은 제 2 비교기(COMP2)의 구성요소가 아닌 것으로 간주될 수도 있다.
제 1 비교기(COMP1)는 제 1 커패시터(C1)를 통하여 수신되는 램프 신호(RAMP)를 제 1 입력(INP1)으로써 수신하고, 제 2 커패시터(C2)를 통하여 수신되는 제 1 픽셀 신호(PIX1)를 제 2 입력(INN1)으로써 수신한다. 여기서, 제 1 픽셀 신호(PIX1)는 제 1 픽셀(PX1)로부터 출력된 신호일 수 있다. 제 1 비교기(COMP1)는 램프 신호(RAMP)의 로우 컨버전 게인에 해당하는 성분과 제 1 픽셀 신호(PIX1)의 로우 컨버전 게인에 해당하는 성분을 비교하고, 비교 결과(OUT1)를 출력할 수 있다.
제 2 비교기(COMP2)는 제 1 커패시터(C1)를 통하여 수신되는 램프 신호(RAMP)를 제 1 입력(INP2)으로써 수신하고, 제 2 커패시터(C2)를 통하여 수신되는 제 1 픽셀 신호(PIX1)를 제 2 입력(INN2)으로써 수신한다. 제 2 비교기(COMP2)는 램프 신호(RAMP)의 하이 컨버전 게인에 해당하는 성분과 제 1 픽셀 신호(PIX1)의 하이 컨버전 게인에 해당하는 성분을 비교하고, 비교 결과(OUT2)를 출력할 수 있다.
제 1 비교기(COMP1)의 출력(OUT1)은 제 1 카운터(CNT1)에 제공될 수 있다. 제 1 비교기(COMP1)는 비교 동작이 수행되기 전의 오토 제로(auto-zero) 구간에서 오토 제로 신호(AZ_LCG)에 응답하여 초기화될 수 있다(즉, offset cancellation). 제 2 비교기(COMP2)의 출력(OUT2)은 제 2 카운터(CNT2)에 제공될 수 있다. 제 2 비교기(COMP2)는 비교 동작이 수행되기 전의 오토 제로 구간에서 오토 제로 신호(AZ_HCG)에 응답하여 초기화될 수 있다.
제 1 카운터(CNT1)는 카운팅 클럭(CNT_CLK)에 기반하여 제 1 비교기(COMP1)로부터 수신된 비교 결과(OUT1)를 카운팅하여 디지털 신호(DS1)를 생성할 수 있다. 제 2 카운터(CNT2)는 카운팅 클럭(CNT_CLK)에 기반하여 제 2 비교기(COMP2)로부터 수신된 비교 결과(OUT2)를 카운팅하여 디지털 신호(DS2)를 생성할 수 있다. 디지털 신호(DS1)는 제 1 픽셀 신호(PIX1)에서 리셋 성분이 제거된 이미지 성분에 대응하는 디지털 값을 가질 수 있으며, 로우 컨버전 게인 신호에 대응할 수 있다. 디지털 신호(DS2)는 제 1 픽셀 신호(PIX1)에서 리셋 성분이 제거된 이미지 성분에 대응하는 디지털 값을 가질 수 있으며, 하이 컨버전 게인 신호에 대응할 수 있다.
도 4 및 도 5a의 타이밍도를 참조하면, t0~t4 구간은 로우 컨버전 게인과 관련된 제 1 ADC(150_1)의 리셋 구간으로 정의된다. t0~t4 구간에서, 듀얼 컨버전 신호(VDC)가 활성화될 수 있다. 그 결과, 플로팅 확산 노드(FD)는 확장된 플로팅 확산 노드(FD')로 확장될 수 있으며, 확장된 플로팅 확산 노드(FD')에 대응하는 로우 컨버전 게인 조건 하에서의 ADC 초기화(즉, offset cancellation)가 수행될 수 있다. 그리고, t0~t4 구간에서, 스위치(SW1)는 스위칭-온 될 수 있으며, 스위치들(SW2, SW3, SW4)은 스위칭-오프 될 수 있다.
t0~t1 사이 중 적어도 일부의 구간에서, 오토 제로 신호(AZ_LCG)가 활성화될 수 있으며, 오토 제로 신호(AZ_LCG)에 응답하여, 제 1 비교기(COMP1)가 초기화될 수 있다. 즉, 제 1 비교기(COMP1)의 입력 단자들 및/또는 출력 단자들의 전압 레벨들이 서로 동일해질 수 있다.
t1 시점에서, 제 1 ADC(150_1)로 입력된 픽셀 신호(PIX1)의 리셋 성분을 디지털 신호로 변환하기 위하여, 램프 신호(RAMP)에 오프셋('a')이 가해질 수 있으며, t2 시점부터 램프 신호(RAMP)의 레벨이 감소할 수 있다. 제 1 카운터(CNT1)는 t2 시점부터 제 1 비교기(CNT1)의 출력(OUT1)의 극성이 변하는 t3 시점까지 카운팅 클럭 신호(CNT_CLK)를 카운팅 할 수 있다. 카운팅 결과, 카운트 값(CNT_LCG)은 t2~t3 구간에서 증가할 수 있다.
t4~t8 구간은 하이 컨버전 게인과 관련된 제 2 ADC(150_2)의 리셋 구간으로 정의된다. 우선, t4~t11 구간에서 듀얼 컨버전 신호(VDC)는 비활성화될 수 있다. 따라서, 듀얼 컨버전 트랜지스터(DCT)가 턴-오프 되고, 제 1 플로팅 확산 커패시터(CFD1)와 제 2 플로팅 확산 커패시터(CFD2)는 전기적으로 차단될 수 있다. 그 결과, 플로팅 확산 노드(FD)에 대응하는 하이 컨버전 게인 조건 하에서의 ADC 초기화가 수행될 수 있다. 그리고, t4~t11 구간에서, 스위치(SW3)는 스위칭-온 될 수 있으며, 스위치들(SW1, SW2, SW4)은 스위칭-오프 될 수 있다.
t4~t5 구간 중 적어도 일부의 구간에서, 오토 제로 신호(AZ_HCG)가 활성화될 수 있으며, 오토 제로 신호(AZ_HCG)에 응답하여, 제 2 비교기(COMP2)가 초기화될 수 있다. 즉, 제 2 비교기(COMP2)의 입력 단자들 및/또는 출력 단자들의 전압 레벨들이 서로 동일해질 수 있다.
t5 시점에서, 제 2 ADC(150_2)로 입력된 픽셀 신호(PIX1)의 리셋 성분을 디지털 신호로 변환하기 위하여, 램프 신호(RAMP)에 오프셋이 가해질 수 있으며, t6 시점부터 램프 신호(RAMP)의 레벨이 감소할 수 있다. 제 2 카운터(CNT2)는 t6 시점부터 제 2 비교기(CNT2)의 출력(OUT2)의 극성이 변하는 t7 시점까지 카운팅 클럭 신호(CNT_CLK)를 카운팅 할 수 있다. 카운팅 결과, 카운트 값(CNT_HCG)은 t6~t7 구간에서 증가할 수 있다.
t8 시점 또는 t8~t9 사이의 어느 시점에서, 타이밍 컨트롤러(도 1, 160)에 의해 생성된 반전 신호에 응답하여, 제 1 카운터(CNT1)에 의해 제 1 카운터(CNT1)에 의해 카운팅 된 카운트 값(CNT_LCG)의 비트와 제 2 카운터(CNT2)에 의해 카운팅 된 카운트 값(CNT_HCG)의 비트가 반전될 수 있다.
t8~t11 구간은 하이 컨버전 게인과 관련된 제 2 ADC(150_2)의 비교 동작 구간으로 정의될 수 있다. 제 2 ADC(150_2)의 비교 동작은, 픽셀 신호(PIX1)의 하이 컨버전 게인에 대응하는 이미지 신호를 디지털 값으로 변환하기 위해, 램프 신호(RAMP)와 픽셀 신호(PIX1)를 비교하는 것과 관련될 수 있다.
t8 시점에서, 램프 신호(RAMP)에 오프셋이 가해질 수 있다. t8~t9 사이의 어느 시점에서, 전송 제어 신호(VTG_HCG)가 활성화 되고, 플로팅 확산 영역(FD)에 축적된 전하들에 의해 제 2 입력(INN2)의 전압 레벨이 'c'로 표시된 바와 같이 감소할 수 있다. 여기서, 전송 제어 신호(VTG_HCG)는 도 2의 전송 제어 신호들(VTG1~VTG4) 중 어느 하나에 대응할 수 있다. 즉, t8~t9 구간에서 'c'로 표시된 제 2 입력(INN2)의 전압 레벨의 감소는 플로팅 확산 노드(FD)에 연결된 제 1 플로팅 확산 커패시터(CFD1)에 저장된 전하들에 기인할 수 있다.
t9 시점에서, 램프 신호(RAMP)의 레벨이 감소할 수 있다. 제 2 카운터(CNT2)는 t9 시점부터 제 2 비교기(CNT2)의 출력(OUT2)의 극성이 변하는 t10 시점까지 카운팅 클럭 신호(CNT_CLK)를 카운팅 할 수 있다. 따라서, 하이 컨버전 게인에 대응하는 이미지 신호의 디지털 값(CNT_HCG)이 t9~t10 구간에서 카운팅 될 수 있다.
t11~t14 구간은 로우 컨버전 게인과 관련된 제 1 ADC(150_1)의 비교 동작 구간으로 정의될 수 있다. 제 1 ADC(150_1)의 비교 동작은, 픽셀 신호(PIX1)의 로우 컨버전 게인에 대응하는 이미지 신호를 디지털 값으로 변환하기 위해, 램프 신호(RAMP)와 픽셀 신호(PIX1)를 비교화는 것과 관련될 수 있다.
우선, t11 시점에서, 듀얼 컨버전 신호(VDC)가 활성화될 수 있으며, 그 결과, 플로팅 확산 노드(FD)는 확장된 플로팅 확산 노드(FD')로 확장된다. 그리고, t11 시점에서, 램프 신호(RAMP)에 오프셋이 가해질 수 있다. 그리고, t11~t14 구간에서, 스위치(SW1)는 스위칭-온 될 수 있으며, 스위치들(SW2, SW3, SW4)은 스위칭-오프 될 수 있다.
t11~t12 사이의 어느 시점에서, 전송 제어 신호(VTG_LCG)가 활성화 될 수 있다. 따라서, t8~t9 구간에서 제 2 입력(INN1)의 전압 레벨의 감소 이후 광전 변환 소자(예컨대, PD1)에 의해 새로이 변환된 전하들이 확장된 플로팅 확산 영역(FD')에 축적된다. 그리고, 확장된 플로팅 확산 영역(FD')에 축적된 전하들에 의해 제 2 입력(INN1)의 전압 레벨이 'b'로 표시된 것과 같이 감소할 수 있다. 여기서, 전송 제어 신호(VTG_LCG)는, t8~t9 구간에서 전송 제어 신호(VTG_HCG)에 의해 턴-온 된 전송 트랜지스터에 인가되는 전송 제어 신호일 수 있다. 즉, 전송 제어 신호들(VTG_HCG, VTG_LCG)은 동일한 전송 트랜지스터에 인가되는 신호들일 수 있다.
t12 시점에서 램프 신호(RAMP)의 레벨이 감소할 수 있다. 제 1 카운터(CNT1)는 t12 시점부터 제 1 비교기(CNT1)의 출력(OUT1)의 극성이 변하는 t13 시점까지 카운팅 클럭 신호(CNT_CLK)를 카운팅 할 수 있다. 따라서, 로우 컨버전 게인에 대응하는 이미지 신호의 디지털 값(CNT_LCG)이 t12~t13 구간에서 카운팅 될 수 있다.
도 5b를 참조하면, 도 5a의 신호들과 대체로 유사한 신호들이 도시되었다. 다만, 도 5a의 실시 예와는 달리, 제 2 ADC(150_2)에 대한 초기화가 제 1 ADC(150_1)에 대한 초기화보다 먼저 수행될 수 있다. 그러므로, 제 2 ADC(150_2)로의 오토 제로 신호(AZ_HCG)의 활성화 타이밍이, 제 1 ADC(150_1)로의 오토 제로 신호(AZ_LCG)의 타이밍보다 빨라야 한다. 그리고, t0~t4 구간에서 듀얼 컨버전 신호(VDC)는 비활성화되며, t4~t8 구간에서 듀얼 컨버전 신호(VDC)는 활성화될 수 있다.
도 5c를 참조하면, 도 5a와 도 5b의 신호들과 대체로 유사한 신호들이 도시되었다. 다만, 본 실시 예에서 ADC들(150_1, 150_2)에 대한 초기화는 도 5a의 실시 예와 동일하지만, 램프 신호와 픽셀 신호의 비교 동작에 있어서 차이가 있다. 즉, t8~t11 구간에서 제 1 ADC(150_1)에 의한 비교 동작이 실행되고, t11~t15 구간에서 제 2 ADC(150_2)에 의한 비교 동작이 실행된다. 그러므로, t8~t11 구간에서 듀얼 컨버전 신호(VDC)는 활성화되고, t11~t14 구간에서 듀얼 컨버전 신호(VDC)는 활성화되어야 한다.
다만, 앞서 도 5a, 도 5b의 실시 예들과는 달리, t8~t9 구간에서 'b'로 표시된 제 2 입력(INN1)의 전압 레벨의 감소는 확장된 플로팅 확산 노드(FD')에 연결된 플로팅 확산 커패시터들(CFD1, CFD2)에 저장된 전하들에 기인할 수 있다. 그리고, t11~t12 구간에서 'c'로 표시된 제 2 입력(INN2)의 전압 레벨의 감소는 플로팅 확산 노드(FD)에 연결된 제 1 플로팅 확산 커패시터(CFD1)에 저장된 전하들에 기인할 수 있다
도 5d를 참조하면, 도 5a 내지 5c의 신호들과 대체로 유사한 신호들이 도시되었다. 본 실시 예에서 ADC들(150_1, 150_2)에 대한 초기화는 도 5b의 실시 예와 동일하며, 램프 신호와 픽셀 신호의 비교 동작은 도 5b의 실시 예와 동일하다. 그러므로, 중복되는 설명은 생략하기로 한다.
본 실시 예에서, 카운터들(CNT1, CNT2)이 비트-반전(bit-conversion)과 업-카운팅(up-counting)을 통해 픽셀 신호를 디지털 신호로 변환하는 것이 설명되었으나, 본 개시는 이에 한정되지 않으며, 카운터들(CNT1, CNT2)은 다양한 방식으로 구현될 수 있다. 픽셀 신호의 디지털 변환이 끝나면, 다음 픽셀(예컨대, 제 2 픽셀(PX2) 또는 제 3 픽셀(PX3))에 대한 상관 이중 샘플링을 위해, ADC들(150_1, 150_2)이 초기화될 수 있다.
도 6은 도 4에 도시된 제 1 비교기(COMP1)의 회로도를 도시한다. 제 1 비교기(COMP1)는 입력단(11), 출력단(12), 전류원(13), 및 스위치들(SW5, SW6)을 포함할 수 있다. 예시적으로, 제 1 비교기(COMP1)와 제 2 비교기(COMP2)는 실질적으로 동일하며, 다만, 오토 제로 신호가 입력되는 타이밍에 있어서 차이가 있다. 따라서, 본 실시 예에서는, 오토 제로 신호(AZ_LCG)를 수신하는 제 1 비교기(COMP1)를 설명하기로 한다.
입력단(11)은 제 1 입력(INP1) 및 제 2 입력(INN1)을 수신할 수 있다. 예컨대, 도 5a의 램프 신호(RAMP)가 제 1 입력(INP1)으로 수신되고, 제 1 픽셀 신호(PIX1)가 제 2 입력(INN1)으로 수신될 수 있다. 입력단(11)은 NMOS 트랜지스터들(MN11, MN12)을 포함할 수 있다. 입력단(11)은 제 1 입력(INP1)과 제 2 입력(INN1)의 레벨 차이에 따른 전류를 생성할 수 있다. 제 1 입력(INP1)의 레벨과 및 제 2 입력(INN1)의 레벨이 동일하면, 트랜지스터들(MN11, MN12)에 동일한 전류가 흐를 수 있다. 반면, 제 1 입력(INP1)의 레벨과 제 2 입력(INN1)의 레벨이 상이하면, 트랜지스터들(MN11, MN12)에 서로 다른 레벨의 전류들이 흐를 수 있다.
출력단(12)은 전류 미러링에 따라 전압 레벨이 결정되는 출력 전압들(OUT1, OUT1')을 생성할 수 있다. 출력단(12)은 PMOS 트랜지스터들(MP11, MP12)을 포함할 수 있다. 제 1 입력(INP1)의 전압 레벨이 제 2 입력(INN1)의 전압 레벨보다 높으면, 트랜지스터(MN11)에 상대적으로 많은 양의 전류가 흐를 수 있다. 따라서, 제 1 노드(N1)의 전압 레벨이 낮아지고, 제 2 노드(N2)의 전압 레벨이 높아질 수 있다. 출력단(12)은 제 1 입력(INP1)과 제 2 입력(INN1)의 전압 레벨의 차이에 기초하여 생성되는 전류를 출력할 수 있다.
한편, 전술된 바와 같이, 오토 제로 구간 동안, 스위치들(SW5, SW6)이 스위칭-온 되어 제 2 입력(INN1)과 제 1 출력 노드(N1)가 서로 연결되고, 제 1 입력(INP1)과 제 2 노드(N2)가 서로 연결될 수 있다. 따라서, 제 1 입력(INP1), 제 2 입력(INN1), 제 1 노드(N1), 및 제 2 노드(N2)의 레벨들이 서로 동일해질 수 있다. 오토 제로 구간에서 설정되는 제 1 입력(INP1), 제 2 입력(INN1), 제 1 노드(N1), 및 제 2 노드(N2)의 레벨은 오토 제로 전압이라고 지칭될 수 있다.
이상 도 4 내지 도 6을 통하여 설명된 실시 예에 의하면, 제 1 플로팅 확산 커패시터(CFD1)에 저장된 전하들에 의해 하이 컨버전과 관련된 동작이 수행되고, 플로팅 확산 커패시터들(CFD1, CFD2)에 저장된 전하들에 의해 로우 컨버전과 관련된 동작이 수행된다. 즉, 픽셀의 노출 시간을 달리 하여 HDR 이미지를 획득하는 일반적인 방식과는 달리, 각 픽셀의 노출 시점 (또는 시간)을 동일하게 유지시키면서 HDR 이미지를 획득하기 때문에, 모션 아티팩트가 방지될 수 있다.
한편, 앞선 실시 예에서는 로우 컨버전 게인에 대응하는 이미지 신호와 하이 컨버전 게인에 대응하는 이미지 신호를 이용하여 HDR 이미지를 획득하는 방안이 설명되었다. 그러나, 더 나아가, 비교기로 입력되는 램프 신호의 기울기를 제어하여 이미지의 동적 범위를 증가시키는 방안이 더 고려될 수도 있다. 이에 대해서는 도 7 및 도 8을 통하여 상세히 설명하기로 한다.
7은 도 1의 램프 신호 생성기(140)의 예시적인 구성을 도시한다. 도 8은 램프 신호(RAMP)의 기울기를 가변시켰을 때의 도 4의 ADC의 타이밍도이다. 도 8은 도 5a의 타이밍도에서 일부 구간에서의 램프 신호(RAMP)를 변형시킨 것이므로, 도 5a와 대체로 유사하다. 예컨대, 로우 컨버전 게인과 관련된 제 1 ADC(150_1)가, t0~t4 구간에서 리셋되고, t11~ t15 구간에서 비교 동작을 수행함은 도 5a와 동일하다. 그러므로, 차이점 위주로 설명될 것이다.
도 7 및 도 8을 참조하면, 램프 신호 생성기(140)는 램프 전류원(IRAMP) 및 램프 저항(RRAMP)을 포함할 수 있다. 램프 전류원(IRAMP)은 가변 전류원을 포함할 수 있다 램프 전류원(IRAMP)의 일단은 전원 단자(VDD)에 연결되고, 타단은 램프 저항(RRAMP)과 연결될 수 있다. 램프 저항(RRAMP)에 램프 전류원(IRAMP)에 의한 전류가 흐르면서 램프 신호(RAMP)가 생성될 수 있다.
t5 시점에서, 제 2 ADC(150_2)로 입력된 픽셀 신호(PIX1)의 리셋 성분을 디지털 신호로 변환하기 위하여, 램프 신호(RAMP)에 오프셋('b')이 가해질 수 있다. 다만, t5 시점에서 램프 신호(RAMP)에 가해지는 오프셋('b')은 t1 시점에서 램프 신호(RAMP)에 가해지는 오프셋('a')과 다를 수 있다.
t6 시점부터 램프 신호(RAMP)의 레벨이 감소할 수 있으며, t6~t8 구간에서의 램프 신호(RAMP)의 기울기의 절대값은 t2~t4 구간에서의 램프 신호(RAMP)의 기울기의 절대값보다 작을 수 있다. 제 2 카운터(CNT2)는 t6 시점부터 제 2 비교기(CNT2)의 출력(OUT2)의 극성이 변하는 t7 시점까지 카운팅 클럭 신호(CNT_CLK)를 카운팅 할 수 있다. 카운팅 결과, 카운트 값(CNT_HCG)은 t6~t7 구간에서 증가할 수 있다.
t8 시점에서, 제 2 ADC(150_2)로 입력된 이미지 신호를 디지털 신호로 변환하기 위하여, 램프 신호(RAMP)에 오프셋('b')이 가해질 수 있다. t8 시점에서 램프 신호(RAMP)에 인가되는 오프셋('b')은 t5 시점에서 램프 신호(RAMP)에 인가되는 오프셋('b')과 동일할 수 있다. t8 시점 또는 t8~t9 사이의 어느 시점에서, 카운트 값들(CNT_HCG, CNT_LCG)의 비트들이 반전될 수 있다. t8~t9 사이의 어느 시점에서, 전송 제어 신호(VTG_HCG)가 활성화 됨으로써, 제 2 입력(INN1)의 전압 레벨이 감소할 수 있다.
t9 시점에서, 이미지 신호에 대응하는 디지털 값을 생성하기 위해, 램프 신호(RAMP)의 레벨이 감소할 수 있다. t9~t11 구간에서의 램프 신호(RAMP)의 기울기는 t6~t8 구간에서의 램프 신호(RAMP)의 기울기와 동일할 수 있다. 다만, 앞서 도 5a에서 도시된 t9~t10 구간에서와는 달리, 도 8의 t9~t10 구간에서의 램프 신호(RAMP) 신호는 완만하게 감소하기 때문에, 카운팅 값(CNT_HCG)은 도 5a의 카운팅 값(CNT_HCG)과 다를 수 있다. 제 2 카운터(CNT2)는 t9~t10 구간에서의 카운팅 클럭 신호(CNT_CLK)를 카운팅 하며, 하이 컨버전 게인에 대응하는 이미지 신호의 디지털 값(CNT_HCG)이 t9~t10 구간에서 카운팅 될 수 있다.
듀얼 컨버전 게인을 이용하는 것 외에도, 램프 신호(RAMP)의 기울기를 변화시키는 경우의 추가적인 효과를 확인하기 위해 다음과 같은 간략한 예시를 들기로 한다. 예를 들어, 하이 컨버전 게인과 로우 컨버전 게인의 비율이 8: 1(즉, 23: 1)이고, t9~t10 구간에 대응하는 로우 아날로그 게인과 t12~t13 구간에 대응하는 하이 아날로그 게인의 비율이 4: 1(즉, 22: 1)이라고 가정하자.
도 5a에 도시된 본 개시에 따라 듀얼 컨버전 게인을 이용하여 HDR 이미지를 구현하는 경우, 이미지 센서에 의해 처리되는 이미지 데이터의 비트 수는 'ADC의 비트 수 + 3 비트'가 된다. 그러나, 도 8에 도시된 개시에 따라 듀얼 컨버전 게인과 램프 신호(RAMP)의 기울기의 변화를 함께 이용하는 경우, 'ADC의 비트 수 + (3+2)'의 비트를 갖는 이미지 데이터가 획득될 수 있다.
도 9a 및 도 9b는 도 1의 스위칭 회로 및 ADC들의 예시적인 구성을 도시한다. 도 10은 도 9a 및/또는 9b의 ADC의 타이밍도이다. 우선, 도 2, 도 9a, 및 도 10을 함께 참조하여, 본 개시의 ADC의 동작이 설명된다.
제 1 ADC(150_1)는 제 1 비교기(COMP1) 및 제 1 카운터(CNT1)를 포함하고, 제 2 ADC(150_2)는 제 2 비교기(COMP2) 및 제 2 카운터(CNT2)를 포함한다. 다만, 제 1 ADC(150_1)에 연결된 커패시터들(C1, C2, C3)은 제 1 ADC(150_1)의 구성요소로 간주될 수 있으며, 제 2 ADC(150_2)에 연결된 커패시터들(C1, C2, C3)은 제 2 ADC(150_2)의 구성요소로 간주될 수도 있다. 도 4의 실시 예와는 달리, 커패시터(C3)의 일단은 접지 전극에 연결될 수 있다. 이는 플로팅 확산 노드(FD)에 저장된 전하들에 대응하는 포텐셜의 절대값을 제 2 비교기(COMP2)의 커패시터(C3)에 저장하고, 확장된 플로팅 확산 노드(FD')에 저장된 전하들에 대응하는 포텐셜의 절대값을 제 1 비교기(COMP1)의 커패시터(C3)에 저장하기 위함이다.
제 1 비교기(COMP1)는 제 1 커패시터(C1)를 통하여 수신되는 램프 신호(RAMP)를 제 1 입력(INP1)으로써 수신하고, 제 2 커패시터(C2)를 통하여 수신되는 제 1 픽셀 신호(PIX1)를 제 2 입력(INN1)으로써 수신한다. 여기서, 제 1 픽셀 신호(PIX1)는 제 1 픽셀(PX1)로부터 출력된 신호일 수 있다.
제 1 비교기(COMP1)는 로우 컨버전 게인과 관련된 처리를 수행할 수 있다. 제 1 비교기(COMP1)는 제 1 픽셀 신호(PIX1)의 리셋 성분과 이미지 성분을 순차적으로 샘플링 및 홀딩할 수 있다. 앞선 실시 예들과는 달리, 본 실시 예에서는 램프 신호(RAMP) 중 하나의 리셋 성분과 하나의 이미지 성분을 이용하기 때문에, 샘플링 및 홀딩이 필요할 수 있다.
제 1 비교기(COMP1)는 오토 제로 구간에서 제 1 픽셀 신호(PIX1)의 리셋 성분에 기반하여 초기화될 수 있다. 제 1 비교기(COMP1)는 홀딩된 이미지 성분과 램프 신호(RAMP)를 비교하고, 비교 결과(OUT1)를 출력할 수 있다. 제 1 비교기(COMP1)의 출력(OUT1)은 제 1 카운터(CNT1)에 제공될 수 있다. 제 1 카운터(CNT1)는 제 1 비교기(COMP1)로부터 수신된 비교 결과(OUT1)를 카운팅하여 디지털 신호(DS1)를 생성할 수 있다.
제 2 비교기(COMP2)는 하이 컨버전 게인과 관련된 처리를 수행할 수 있다. 제 2 비교기(COMP2)는 제 1 픽셀 신호(PIX1)의 리셋 성분과 이미지 성분을 순차적으로 샘플링 및 홀딩할 수 있다.
제 2 비교기(COMP2)는 오토 제로 구간에서 제 1 픽셀 신호(PIX1)의 리셋 성분에 기반하여 초기화될 수 있다. 제 2 비교기(COMP2)는 홀딩된 이미지 성분과 램프 신호(RAMP)를 비교하고, 비교 결과(OUT2)를 출력할 수 있다. 제 2 비교기(COMP2)의 출력(OUT2)은 제 2 카운터(CNT2)에 제공될 수 있다. 제 2 카운터(CNT2)는 제 2 비교기(COMP2)로부터 수신된 비교 결과(OUT2)를 카운팅하여 디지털 신호(DS2)를 생성할 수 있다.
도 10의 타이밍도를 참조하면, t0~t1 구간에서, 듀얼 컨버전 신호(VDC)가 활성화될 수 있다. t0~t1 구간에서, 스위치(SW1)는 스위칭-온 될 수 있으며, 스위치들(SW2, SW3, SW4)은 스위칭-오프 될 수 있다. t0~t1 구간에서, 로우 컨버전 게인과 관련된 ADC(150_1)는 활성화된 오토 제로 신호(AZ_LCG)에 의해 초기화될 수 있다. t0~t1 구간에서 샘플링 신호(SMP_LCG)가 활성화되어, 제 1 픽셀 신호(PIX1)의 리셋 성분이 제 1 비교기(COMP1)에 연결된 커패시터(C1)에 의해 샘플링 될 수 있다. t1~t5 구간에서, 샘플링 된 제 1 픽셀 신호(PIX1)의 리셋 성분이 홀딩 될 수 있다.
t1~t2 구간에서, 하이 컨버전 게인과 관련된 ADC(150_2)는 활성화된 오토 제로 신호(AZ_HCG)에 의해 초기화될 수 있다. t1~t2 구간에서 샘플링 신호(SMP_HCG)가 활성화되어, 제 1 픽셀 신호(PIX1)의 리셋 성분이 제 2 비교기(COMP2)에 연결된 커패시터(C2)에 의해 샘플링될 수 있다. t1~t7 구간에서, 듀얼 컨버전 신호(VDC)가 비활성화될 수 있다. 그리고, t1~t7 구간에서, 스위치(SW3)는 스위칭-온 될 수 있으며, 스위치들(SW1, SW2, SW4)은 스위칭-오프 될 수 있다.
ADC들(150_1, 150_2)로 입력된 픽셀 신호(PIX1)의 리셋 성분을 디지털 신호로 변환하기 위하여, t2 시점에 램프 신호(RAMP)에 오프셋이 가해진 후, t3 시점부터 램프 신호(RAMP)의 레벨이 감소할 수 있다. 제 1 카운터(CNT1)는 제 3 시점부터 제 1 비교기(COMP1)의 출력(OUT1)의 극성이 변하는 제 4 시점까지 카운팅 클럭 신호(CNT_CLK)를 카운팅 할 수 있다. 그리고, 제 2 카운터(CNT2)는 제 3 시점부터 제 2 비교기(COMP2)의 출력(OUT2)의 극성이 변하는 제 4 시점까지 카운팅 클럭 신호(CNT_CLK)를 카운팅 할 수 있다. 카운팅 결과, 카운트 값들(CNT_LCG, CNT_HCG)이 t3~t4 구간에서 증가할 수 있다.
t5 시점에서, 하이 컨버전 게인에 대응하는 이미지 신호를 디지털 값으로 변환하기 위하여, 램프 신호(RAMP)에 오프셋이 가해질 수 있다. t5 시점 또는 t5~t6 사이의 어느 시점에서, 타이밍 컨트롤러에 의해 생성된 반전 신호에 응답하여, 카운터들(CNT1, CNT2)에 의해 각각 카운팅 된 카운트 값들(CNT_LCG, CNT_HCG)의 비트들이 반전될 수 있다.
t6 시점에서, 전송 제어 신호(VTG_HCG)가 활성화 되고, 플로팅 확산 영역(FD)에 축적된 전하들에 의해 제 2 비교기(COMP2)의 제 2 입력(INN2)의 전압 레벨이 도시된 것과 같이 'c' 만큼 감소할 수 있다. 그리고 t5~t7 구간에서 샘플링 신호(SMP_HCG)가 활성화되며, 감소된 제 2 입력 전압(INN2)의 레벨은, t5~t7의 적어도 일부의 구간에서, 제 1 비교기(COMP1)의 커패시터(C3)에 의해 홀딩 전압(VHLD_HCG)으로 유지된다.
t7 시점에서, 듀얼 컨버전 신호(VDC)가 활성화될 수 있으며, 그 결과, 플로팅 확산 노드(FD)는 확장된 플로팅 확산 노드(FD')로 확장된다. 그리고, t7~t13 구간에서, 스위치(SW1)는 스위칭-온 될 수 있으며, 스위치들(SW2, SW3, SW4)은 스위칭-오프 될 수 있다.
t8 시점에서, 전송 제어 신호(VTG_LCG)가 활성화 될 수 있다. 따라서, t6 시점에서 제 2 입력(INN2)의 전압 레벨 감소 이후 광전 변환 소자에 의해 새로이 변환된 전하들이 확장된 플로팅 확산 영역(FD')에 축적된다. 그리고, 확장된 플로팅 확산 영역(FD')에 축적된 전하들에 의해 제 1 비교기(COMP1)의 제 2 입력(INN1)의 전압 레벨이 도시된 것과 'b' 만큼 감소할 수 있다. t7~t9 구간에서 샘플링 신호(SMP_LCG)가 활성화되며, 감소된 제 2 입력 전압(INN1)의 레벨은, t8~t9의 적어도 일부의 구간에서, 제 2 비교기(COMP2)의 커패시터(C3)에 의해 홀딩 전압(VHLD_LCG)으로 유지된다.
한편, 본 실시 예에서, 제 1 비교기(COMP1)의 커패시터(C3)에 의해 홀딩 전압(VHLD_LCG)의 레벨이 유지되고, 제 2 비교기(COMP2)의 커패시터(C3)에 의해 홀딩 전압(VHLD_HCG)의 레벨이 유지되기 때문에, 로우 컨버전 게인에 대응하는 이미지 신호 및 하이 컨버전 게인에 대응하는 이미지 신호를 디지털 값들로 동시에 변환시키는 것이 가능하다.
예로써, t9 시점에서 램프 신호(RAMP)의 레벨이 감소할 수 있다. 제 1 카운터(CNT1)는 t9 시점부터 제 1 비교기(CNT1)의 출력(OUT1)의 극성이 변하는 t10 시점까지 카운팅 클럭 신호(CNT_CLK)를 카운트할 수 있다. (왜냐하면, 제 1 비교기(CNT1)는 램프 신호(RAMP)와 홀딩 전압(VHLD_LCG)을 비교하기 때문) 따라서, 로우 컨버전 게인에 대응하는 이미지 신호의 디지털 값(CNT_LCG)이 t9~t10 구간에서 카운팅 될 수 있다.
그리고, 제 2 카운터(CNT2)는 t8 시점부터 제 2 비교기(CNT2)의 출력(OUT2)의 극성이 변하는 t10 시점까지 카운팅 클럭 신호(CNT_CLK)를 카운트할 수 있다. (왜냐하면, 제 2 비교기(CNT2)는 램프 신호(RAMP)와 홀딩 전압(VHLD_HCG)을 비교하기 때문) 따라서, 하이 컨버전 게인에 대응하는 이미지 신호의 디지털 값(CNT_HCG)이 t8~t10 구간에서 카운팅 될 수 있다.
제 1 카운터(CNT1)에 의한 카운팅 값(CNT_LCG)은 로우 컨버전 게인과 관련된 디지털 신호(DS1)에 대응하며, 제 2 카운터(CNT2)에 의한 카운팅 값(CNT_HCG)은 로우 컨버전 게인과 관련된 디지털 신호(DS2)에 대응한다. 최종적으로, 디지털 신호들(DS1, DS2)은 HDR 처리를 위해 이용될 수 있다.
도 11은 도 9에 도시된 제 1 비교기(COMP1)의 회로도를 도시한다. 제 1 비교기(COMP1)는 입력단(11), 출력단(12), 전류원(13), 및 스위치들(SW5~SW7)을 포함할 수 있다. 예시적으로, 제 1 비교기(COMP1)와 제 2 비교기(COMP2)는 실질적으로 동일하며, 도 11의 타이밍도를 통하여 설명한 바와 같이, 오토 제로 신호가 입력되는 타이밍에 있어서 차이가 있다. 따라서, 본 실시 예에서는, 오토 제로 신호(AZ_LCG)를 수신하는 제 1 비교기(COMP1)를 설명하기로 한다.
입력단(11)은 제 1 입력(INP1) 및 제 2 입력(INN1)을 수신할 수 있다. 예컨대, 도 10의 램프 신호(RAMP)가 제 1 입력(INP1)으로 수신되고, 제 1 픽셀 신호(PIX1)가 제 2 입력(INN1)으로 수신될 수 있다. 입력단(11)은 NMOS 트랜지스터들(MN11, MN12)을 포함할 수 있다. 입력단(11)은 제 1 입력(INP1)과 제 2 입력(INN1)의 레벨 차이에 따른 전류를 생성할 수 있다. 제 1 입력(INP1)의 레벨과 및 제 2 입력(INN1)의 레벨이 동일하면, 트랜지스터들(MN11, MN12)에 동일한 전류가 흐를 수 있다. 반면, 제 1 입력(INP1)의 레벨과 제 2 입력(INN1)의 레벨이 상이하면, 트랜지스터들(MN11, MN12)에 서로 다른 레벨의 전류들이 흐를 수 있다.
도 10의 t8~t9 구간에서, 활성화된 샘플링 신호(SMP_LCG)에 의해 스위치(SW7)가 스위칭-온 되면, 제 1 픽셀 신호(PIX1)에 대응하는 전하들이 커패시터(C3)에 저장(즉, 샘플링) 및 유지(즉, 홀딩) 된다. 게다가, 제 2 입력(INN1)의 전압도 샘플링 및 홀딩 되기 때문에, t9 시점에서 제 1 카운터(CNT1)는 제 2 카운터(CNT2)와 함께 동시에 카운팅을 수행할 수 있다. 제 1 비교기(COMP1)의 다른 구성 요소들은 도 6의 제 1 비교기(COMP1)와 대체로 유사하므로, 중복되는 설명은 이하 생략한다.
도 12는 도 1의 스위칭 회로 및 ADC들의 예시적인 구성을 도시한다. 도 13은 도 12에 도시된 비교기(COMP1)의 회로도를 도시한다. 도 14는 도 12의 ADC의 타이밍도이다. 앞선 실시 예들과는 달리, 본 실시 예에 의하면, 하나의 ADC(예컨대, 150_1)가 하나의 픽셀 그룹(예컨대, PXs1)으로부터 출력된 픽셀 신호(PIX)에 대하여 하이 컨버전 게인 및 로우 컨버전 게인과 관련된 처리들을 동시에 수행한다. 그러므로, ADC(150_1)에 대해서만 설명하기로 한다.
도 12 및 도 13을 참조하면, 스위칭 회로(130)는 스위치들(SW1, SW2, SW3, SW4)을 포함한다. 제 1 모드 및 제 2 모드에서 스위치들(SW1, SW4)은 스위칭-온 될 수 있으며, 스위치들(SW2, SW3)는 스위칭-오프 될 수 있다.
ADC(150_1)는 커패시터들(C1, C2, C3), 비교기(COMP1) 및 카운터(CNT1)를 포함한다. 도 4 및 도 9의 실시 예들과는 달리, 커패시터들(C2, C3)은 비교기(COMP1)에 병렬로 연결될 수 있다. 다만, ADC(150_1)가 로우 컨버전 게인과 관련된 처리를 수행하는지 혹은 로우 컨버전 게인과 관련된 처리를 수행하는지 여부에 따라, 커패시터들(C2, C3) 중 어느 하나가 비교기(COMP1)에 선택적으로 연결될 수 있다. 이러한 구성을 위해, 도 12에 예시적으로 도시된 것과 같이, 스위치들(SW5, SW6)이 커패시터들(C2, C3)에 각각 연결될 수 있다.
픽셀 신호(PIX1)가 제 2 커패시터(C2)를 통하여 수신되는 경우, 비교기(COMP1)는 로우 컨버전 게인과 관련된 처리를 수행할 수 있다. 이때, 비교기(COMP1)는 제 1 커패시터(C1)를 통하여 수신되는 램프 신호(RAMP)를 제 1 입력(INP1)으로써 수신하고, 제 2 커패시터(C2)를 통하여 수신되는 픽셀 신호(PIX1)를 제 2 입력(INN1)으로써 수신한다. 비교기(COMP1)는 비교 동작이 수행되기 전의 오토 제로 구간에서 오토 제로 신호들(AZ_LCG, AZ)에 응답하여 초기화될 수 있다.
비교기(COMP1)는 램프 신호(RAMP)의 로우 컨버전 게인에 해당하는 성분과 픽셀 신호(PIX1)의 로우 컨버전 게인에 해당하는 성분을 비교하고, 비교 결과(OUT1)를 출력할 수 있다. 비교기(COMP1)의 출력(OUT1)은 카운터(CNT1)에 제공될 수 있다. 카운터(CNT1)는 카운팅 클럭(CNT_CLK)에 기반하여 비교기(COMP1)로부터 수신된 비교 결과(OUT1)를 카운팅하여 로우 컨버전 게인과 관련된 디지털 신호(DS1)를 생성할 수 있다.
픽셀 신호(PIX1)가 제 3 커패시터(C3)를 통하여 수신되는 경우, 비교기(COMP1)는 하이 컨버전 게인과 관련된 처리를 수행할 수 있다. 이때, 비교기(COMP1)는 제 1 커패시터(C1)를 통하여 수신되는 램프 신호(RAMP)를 제 1 입력(INP1)으로써 수신하고, 제 3 커패시터(C3)를 통하여 수신되는 픽셀 신호(PIX1)를 제 2 입력(INN1)으로써 수신한다. 비교기(COMP1)는 비교 동작이 수행되기 전의 오토 제로 구간에서 오토 제로 신호(AZ) 에 응답하여 초기화될 수 있다.
비교기(COMP1)는 램프 신호(RAMP)의 하이 컨버전 게인에 해당하는 성분과 픽셀 신호(PIX1)의 하이 컨버전 게인에 해당하는 성분을 비교하고, 비교 결과(OUT1)를 출력할 수 있다. 비교기(COMP1)의 출력(OUT1)은 카운터(CNT1)에 제공될 수 있다. 카운터(CNT1)는 카운팅 클럭(CNT_CLK)에 기반하여 비교기(COMP1)로부터 수신된 비교 결과(OUT1)를 카운팅하여 하이 컨버전 게인과 관련된 디지털 신호(DS2)를 생성할 수 있다.
한편, 비교기(COMP1)는 입력단(11), 출력단(12), 전류원(13), 및 스위치들(SW5~SW10)을 포함한다. 비교기(COMP1)의 스위치들은 로우 컨버전 게인과 관련된 경로 및 하이 컨버전 게인과 관련된 경로를 설정하도록 도시된 바와 같이 구현될 수 있다.
비교기(COMP1)의 로우 컨버전 게인과 관련된 동작 시, 스위치 제어 신호들(SW_LCG, SW_LCG')에 의해 스위치들(SW5, SW7)이 각각 스위칭-온 되고, 오토 제로 신호들(AZ_LCG, AZ)에 의해 스위치들(SW9, SW10)이 각각 스위칭 온 될 수 있다. 그 결과, 비교기(COMP1)가 초기화될 수 있다. 반면, 비교기(COMP1)의 하이 컨버전 게인과 관련된 동작 시, 스위치 제어 신호들(SW_HCG, SW_HCG')에 의해 스위치들(SW6, SW8)이 각각 스위칭-온 되고, 오토 제로 신호(AZ)에 의해 스위치(SW10)가 스위칭 온 될 수 있다. 그 결과, 비교기(COMP1)가 초기화될 수 있다..
도 14의 타이밍도를 참조하면, t0~t4 구간은 ADC(150_1)의 로우 컨버전 게인과 관련된 구성 요소의 리셋 구간으로 정의된다. t0~t4 구간에서, 듀얼 컨버전 신호(VDC)가 활성화될 수 있다. 그 결과, 플로팅 확산 노드(FD)는 확장된 플로팅 확산 노드(FD')로 확장될 수 있으며, 확장된 플로팅 확산 노드(FD')에 대응하는 로우 컨버전 게인 조건 하에서의 ADC 초기화가 수행될 수 있다.
t0~t4 구간에서, 스위치 제어 신호들(SW_LCG, SW_LCG')의 활성화에 의해 제 2 커패시터(C2)와 관련된 경로가 설정될 수 있다. 그리고, t0~t1 사이 중 적어도 일부의 구간에서, 오토 제로 신호(AZ_LCG)가 활성화될 수 있으며, 오토 제로 신호(AZ_LCG)에 응답하여, 비교기(COMP1)의 로우 컨버전 게인과 관련된 구성이 초기화될 수 있다.
t1 시점에서, 픽셀 신호(PIX1) 중 로우 컨버전 게인에 대응하는 리셋 성분을 디지털 신호로 변환하기 위하여, 램프 신호(RAMP)에 오프셋이 가해진 후, t2 시점부터 램프 신호(RAMP)의 레벨이 감소할 수 있다. 카운터(CNT1)는 t2 시점부터 t3 시점까지 카운팅 클럭 신호(CNT_CLK)를 카운팅 하여, 로우 컨버전 게인과 관련된 카운팅 값(CNT_LCG)을 생성할 수 있다. t4 시점 또는 t4~t5 사이의 어느 시점에서, 타이밍 컨트롤러(도 1, 160)에 의해 생성된 반전 신호에 응답하여, 카운터(CNT1)에 의해 카운팅 된 카운트 값(CNT_LCG)의 비트가 반전될 수 있다.
t4~t8 구간은, ADC(150_1)의 하이 컨버전 게인과 관련된 구성 요소의 리셋 구간으로 정의된다. t4~t11 구간에서, 듀얼 컨버전 신호(VDC)가 비활성화될 수 있다. 따라서, 듀얼 컨버전 트랜지스터(DCT)가 턴-오프 되고, 제 1 플로팅 확산 커패시터(CFD1)와 제 2 플로팅 확산 커패시터(CFD2)는 전기적으로 차단될 수 있다. 그 결과, 플로팅 확산 노드(FD)에 대응하는 하이 컨버전 게인 조건 하에서의 ADC 초기화가 수행될 수 있다.
t4~t11 구간에서, 스위치 제어 신호(SW_HCG)의 활성화에 의해 제 3 커패시터(C3)와 관련된 경로가 설정될 수 있다. t4~t5 사이 중 적어도 일부의 구간에서, 오토 제로 신호(AZ)가 활성화될 수 있으며, 오토 제로 신호(AZ_HCG)에 응답하여, 비교기(COMP1)의 하이 컨버전 게인과 관련된 구성이 초기화될 수 있다.
t5 시점에서, 픽셀 신호(PIX1) 중 하이 컨버전 게인에 대응하는 리셋 성분을 디지털 신호로 변환하기 위하여, 램프 신호(RAMP)에 오프셋이 가해진 후, t6 시점부터 램프 신호(RAMP)의 레벨이 감소할 수 있다. 카운터(CNT1)는 t6 시점부터 t7 시점까지 카운팅 클럭 신호(CNT_CLK)를 카운팅 할 수 있으며, t6~t7 구간에서 증가하는 카운트 값(CNT_HCG)을 생성 수 있다. t8 시점 또는 t8~t9 사이의 어느 시점 에서, 카운터(CNT1)에 의해 카운팅 된 카운트 값(CNT_HCG)의 비트가 반전될 수 있다.
t8 시점에서, 하이 컨버전 게인에 대응하는 이미지 신호를 디지털 값으로 변환하기 위하여, 제 1 커패시터(C1)를 통하여 제 1 입력(INP1)으로써 입력되는 램프 신호(RAMP)에 오프셋이 가해질 수 있다. t8~t9 사이의 어느 시점에서, 전송 제어 신호들(VTG_HCG, VTG_HCG')이 활성화 되고, 제 3 커패시터(C3)를 통하여 입력되는 제 2 입력(INN1)의 전압 레벨이 도시된 것과 같이 'c' 만큼 감소할 수 있다.
t9 시점에서, 하이 컨버전 게인에 대응하는 이미지 신호의 디지털 값을 생성하기 위해, 램프 신호(RAMP)의 레벨이 감소할 수 있다. 카운터(CNT1)는 t9~t10 구간에서의 카운팅 클럭 신호(CNT_CLK)를 카운팅 하며, 하이 컨버전 게인에 대응하는 이미지 신호의 디지털 값(CNT_HCG)이 t9~t10 구간에서 획득 될 수 있다.
t11~t14 구간에서, 스위치 제어 신호(SW_LCG)의 활성화에 의해 제 2 커패시터(C2)와 관련된 경로가 설정될 수 있으며, 듀얼 컨버전 신호(VDC)가 활성화될 수 있다.
t11 시점에서, 로우 컨버전 게인에 대응하는 이미지 신호를 디지털 값으로 변환하기 위하여, 제 1 커패시터(C1)를 통하여 제 1 입력(INP1)으로써 입력되는 램프 신호(RAMP)에 오프셋이 가해질 수 있다. t11~t12 사이의 어느 시점에서, 전송 제어 신호(VTG_LCG)가 활성화 된다. 따라서, 제 2 커패시터(C2)를 통하여 입력되는 제 2 입력(INN1)의 전압 레벨은 확장된 플로팅 확산 영역(FD')에 축적된 전하들에 의해 도시된 것과 같이 'c-b' 만큼 상승할 수 있다.
t12 시점에서, 로우 컨버전 게인에 대응하는 이미지 신호의 디지털 값을 생성하기 위해, 램프 신호(RAMP)의 레벨이 감소할 수 있다. 카운터(CNT1)는 t12~t13 구간에서의 카운팅 클럭 신호(CNT_CLK)를 카운팅 하며, 로우 컨버전 게인에 대응하는 이미지 신호의 디지털 값(CNT_HCG)이 t9~t10 구간에서 획득 될 수 있다.
도 15는 도 12에 도시된 비교기(COMP1)의 회로도를 도시한다. 도 16은 도 15의 ADC의 타이밍도이다.
비교기(COMP1)는 입력단(11), 출력단(12), 전류원(13), 및 스위치들(SW5~SW11)을 포함한다. 다만, 도 15의 비교기(COMP1)는 전술된 비교기들과 대체로 유사하므로, 비교기(COMP1)를 구성하는 기능 블록의 구체적인 동작은 생략하기로 한다.
비교기(COMP1)의 스위치들은 로우 컨버전 게인과 관련된 경로 및 하이 컨버전 게인과 관련된 경로를 설정하도록 도시된 바와 같이 구현될 수 있다. 예로서, 오토 제로 신호(AZ_LCG)에 응답하여 비교기(COMP1)를 초기화시키는 구성은, 제 2 커패시터(C2)가 비교기(COMP1)에 연결되는 경로(예컨대, 도 15의 ①와 관련될 수 있다. 예로서, 오토 제로 신호(AZ_HCG)에 응답하여 비교기(COMP1)를 초기화시키는 구성은, 제 3 커패시터(C3)가 비교기(COMP1)에 연결되는 경로(예컨대, 도 16의 ②와 관련될 수 있다.
도 16의 타이밍도는 전술된 타이밍도들과 대체로 유사하다. 예로서, t0~t4 구간은 ADC(150_1)의 로우 컨버전 게인과 관련된 구성의 리셋 구간으로 정의되고, t4~t8 구간은, ADC(150_1)의 하이 컨버전 게인과 관련된 구성의 리셋 구간으로 정의되고, t8~t11 구간은 ADC(150_1)의 하이 컨버전 게인과 관련된 구성의 비교 동작 구간으로 정의 되고, t11~t15 구간은 ADC(150_1)의 로우 컨버전 게인과 관련된 구성의 비교 동작 구간으로 정의될 수 있다.
듀얼 컨버전 신호(VDC)가 활성화 되는 구간에서 하이 컨버전 게인에 대응하는 카운팅이 수행되고, 듀얼 컨버전 신호(VDC)가 비활성화 되는 구간에서 하이 컨버전 게인에 대응하는 카운팅이 수행됨은 전술된 실시 예들과 대체로 유사하다. 그러므로, 더 이상의 상세한 설명은 생략하기로 한다.
도 17은 본 개시의 이미지 센서가 적용된 전자 장치(1000)를 도시한다. 그러나, 몇몇 실시 예에서, 이미지 신호 프로세서(1130)는 이미지 센서(1120)의 일부분으로서 제공되거나, 이미지 처리 블록(1100)과 별개인 회로 또는 칩 상에 제공되거나, 및/또는 메인 프로세서(1800)의 일부분으로서 제공될 수 있다.
이미지 센서(1120)는 렌즈(1110)를 통하여 이미지를 촬영하고, 전술된 듀얼 컨버전 게인과 관련된 처리를 수행할 수 있다. 이미지 신호 프로세서(1130)는 이미지 센서(1120)로부터 출력된 신호들에 대한 다양한 처리를 수행할 수 있다. 예를 들어, 이미지 신호 프로세서(1130)는 불량 픽셀 보정(Bad Pixel Correction), 디모자이크(Demosaic), 노이즈 제거(Noise Reduction), 렌즈 쉐이딩 보정(Lens Shading Correction), 감마 보정(Gamma Correction), 엣지 인핸스먼트(Edge Enhancement) 등과 같은 다양한 신호 처리를 수행할 수 있다. 이미지 신호 프로세서(1130)에 의해 처리된 신호들은 메인 프로세서(1800)로 출력될 수 있다.
통신 블록(1200)은 안테나(1210)를 통해 외부 장치/시스템과 신호를 교환할 수 있다. 통신 블록(1200)의 송수신기(1220) 및 MODEM(Modulator/Demodulator, 1230)은 다양한 통신 규약에 따라, 교환되는 신호를 처리할 수 있다. 예로서, 통신 블록(1200)의 송수신기(1220) 및 MODEM(1230)은 LTE(Long Term Evolution), WIMAX(Worldwide Interoperability for Microwave Access), GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), Bluetooth, NFC(Near Field Communication), Wi-Fi(Wireless Fidelity), RFID(Radio Frequency Identification) 등과 같은 무선 통신 규약에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다. 그러나, 몇몇 실시 예에서, 통신 블록(1200)은 메인 프로세서(1800)의 일부분으로서 제공될 수 있다.
오디오 처리 블록(1300)은 오디오 신호 처리기(1310)를 이용하여 소리 정보를 처리할 수 있다. 오디오 처리 블록(1300)은 마이크(1320)를 통해 오디오 입력을 수신하거나, 스피커(1330)를 통해 오디오를 출력할 수 있다.
버퍼 메모리(1400)는 전자 장치(1000)의 동작에 이용되는 데이터(예컨대, 메인 프로세서(1800)에 의해 처리된 또는 처리될 데이터)를 일시적으로 저장할 수 있다. 예로서, 버퍼 메모리(1400)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM), PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 휘발성/불휘발성 메모리를 포함할 수 있다. 예로서, 이미지 처리 블록(1100)에 의해 촬영된 이미지는 버퍼 메모리(1400)에 저장될 수 있다. 버퍼 메모리(1400)에 저장된 이미지는 메인 프로세서(1800)에 의해 HDR 처리될 수 있다.
불휘발성 메모리(1500)는 전력 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 불휘발성 메모리(1500)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다. 예로서, 불휘발성 메모리(1500)는 HDD (Hard Disk Drive), SSD (Solid State Drive), SD (Secure Digital) 카드, 및 UFS (Universal Flash Storage) 카드 등과 같은 착탈식 메모리, 및/또는 eMMC (Embedded Multimedia Card) 등과 같은 내장(Embedded) 메모리를 포함할 수 있다.
유저 인터페이스(1600)는 사용자와 전자 장치(1000) 사이의 통신을 중재할 수 있다. 예로서, 유저 인터페이스(1600)는 키패드, 버튼, 터치 스크린, 터치 패드, 비전 센서, 모션 센서, 자이로스코프 센서 등과 같은 입력 인터페이스를 포함할 수 있다. 예로서, 유저 인터페이스(1600)는 OLED(Organic LED) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED(Light Emitting Diode) 표시 장치, LCD(Liquid Crystal Display) 장치, 모터, LED 램프 등과 같은 출력 인터페이스를 포함할 수 있다.
센서(1700)는 전자 장치(1000)의 외부에서 제공되는 다양한 형태의 물리 에너지를 감지할 수 있다. 예로서, 센서(1700)는 온도, 음성, 빛과 같은 물리 에너지의 전달 매체를 감지할 수 있다. 예로서, 센서(1700)는 조도(illuminance)를 감지하여 감지된 조도를 나타내는 데이터를 메인 프로세서(1800)로 전달할 수 있다.
메인 프로세서(1800)는 전자 장치(1000)의 전반적인 동작들을 제어하기 위해 다양한 연산을 처리할 수 있다. 메인 프로세서(1800)는 범용 프로세서, 전용 프로세서, 또는 어플리케이션 프로세서(Application Processor)로 구현될 수 있고, 하나 이상의 프로세서 코어를 포함할 수 있다. 메인 프로세서(1800)는 전자 장치(1000) 외부의 객체에 대한 이미지 데이터를 획득하기 위해 이미지 처리 블록(1100)을 제어할 수 있다. 예로서, 메인 프로세서(1800)는 이미지 처리 블록(1100)으로부터 제공된 로우 컨버전 게인과 관련된 이미지와 하이 컨버전 게인과 관련된 이미지에 기반하여 HDR 이미지를 합성할 수 있다.
전력 관리기(1900)는 배터리 및/또는 외부 전원으로부터 수신되는 전력을 적절하게 변환할 수 있다. 전력 관리기(1900)는 변환된 전력을 전자 장치(1000)의 구성 요소들로 공급할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 이미지 센서
110: 픽셀 어레이
120: 로우 드라이버
130: 스위칭 회로
140: 램프 신호 생성기
150: ADC 블록
160: 타이밍 컨트롤러
170: 버퍼
110: 픽셀 어레이
120: 로우 드라이버
130: 스위칭 회로
140: 램프 신호 생성기
150: ADC 블록
160: 타이밍 컨트롤러
170: 버퍼
Claims (20)
- 제 1 플로팅 확산 노드를 공유하는 제 1 픽셀들, 및 제 2 플로팅 확산 노드를 공유하는 제 2 픽셀들을 포함하는 픽셀 어레이;
제 1 모드에서, 제 1 컬럼 라인을 통하여 상기 제 1 픽셀들 중 적어도 하나의 픽셀로부터 출력되는 제 1 픽셀 신호를 처리하는 제 1 아날로그 디지털 컨버터;
상기 제 1 모드에서, 제 2 컬럼 라인을 통하여 상기 제 2 픽셀들 중 적어도 하나의 픽셀로부터 출력되는 제 2 픽셀 신호를 처리하는 제 2 아날로그 디지털 컨버터; 그리고
제 2 모드에서, 상기 제 2 아날로그 디지털 컨버터가 상기 제 1 픽셀 신호를 처리하도록 상기 제 1 컬럼 라인을 상기 제 2 아날로그 컨버터에 선택적으로 연결시키는 스위치 회로를 포함하되,
상기 제 2 모드에서, 상기 제 1 아날로그 디지털 컨버터는 램프 신호와 상기 제 1 픽셀 신호 중 제 1 이미지 성분을 비교하여 상기 제 1 이미지 성분에 대응하는 제 1 디지털 값을 출력하고,
상기 제 2 모드에서, 상기 제 1 아날로그 디지털 컨버터는 상기 램프 신호와 상기 제 1 픽셀 신호 중 제 2 이미지 성분을 비교하여 상기 제 2 이미지 성분에 대응하는 제 2 디지털 값을 출력하는 이미지 센서. - 제 1 항에 있어서,
상기 제 2 이미지 성분은 상기 제 1 플로팅 확산 노드의 제 1 커패시터에 저장된 전하들에 대응하고,
상기 제 1 이미지 성분은 상기 제 1 플로팅 확산 노드의 제 1 커패시터 및 상기 제 2 모드에서 상기 제 1 플로팅 확산 노드에 선택적으로 연결되는 제 2 커패시터에 저장된 전하들에 대응하는 이미지 센서. - 제 2 항에 있어서,
상기 제 1 픽셀들은, 상기 제 1 모드에서 상기 제 2 커패시터를 상기 제 1 커패시터와 전기적으로 차단시키고, 상기 제 2 모드에서 상기 제 2 커패시터를 상기 제 1 커패시터와 전기적으로 연결시키는 듀얼 컨버전 트랜지스터를 포함하는 이미지 센서. - 제 2 항에 있어서,
상기 램프 신호와 상기 제 2 이미지 성분이 비교되는 구간과, 상기 램프 신호와 상기 제 1 이미지 성분 비교되는 구간은 서로 다른 이미지 센서. - 제 2 항에 있어서,
상기 제 1 아날로그 디지털 컨버터는 상기 램프 신호와 상기 제 1 이미지 성분의 비교 전, 제 1 오토 제로 구간에서 초기화되고,
상기 제 2 아날로그 디지털 컨버터는 상기 램프 신호와 상기 제 2 이미지 성분의 비교 전, 제 2 오토 제로 구간에서 초기화되고,
상기 제 1 오토 제로 구간과, 상기 제 2 오토 제로 구간은 서로 다른 이미지 센서. - 제 2 항에 있어서,
상기 제 1 픽셀들은:
복수의 광전 변환 소자들;
상기 광전 변환 소자들에 일단들이 연결되고, 상기 제 1 플로팅 확산 노드에 타단들이 연결되는 복수의 전송 트랜지스터들;
상기 제 1 플로팅 확산 노드에 리셋 전압을 제공하는 리셋 트랜지스터;
상기 제 1 플로팅 확산 노드의 전압에 대응하는 상기 제 1 픽셀 신호를 생성하는 구동 트랜지스터;
상기 구동 트랜지스터에 연결되고, 상기 제 1 픽셀 신호를 상기 제 1 컬럼 라인으로 출력하는 선택 트랜지스터; 그리고
상기 제 2 모드에서, 상기 제 2 커패시터를 상기 제 1 플로팅 확산 노드에 선택적으로 연결시키는 듀얼 컨버전 트랜지스터를 포함하는 이미지 센서. - 제 1 항에 있어서,
상기 제 1 이미지 성분과 비교되는 상기 램프 신호의 제 1 성분의 기울기와, 상기 제 2 이미지 성분과 비교되는 상기 램프 신호의 제 2 성분의 기울기는 서로 다른 이미지 센서. - 제 1 항에 있어서,
상기 제 1 아날로그 디지털 컨버터는:
상기 램프 신호와 상기 제 1 픽셀 신호 중 제 1 이미지 성분을 비교하는 제 1 비교기; 그리고
상기 제 1 비교기의 상기 비교 결과와 카운팅 클럭에 기반하여 상기 제 1 이미지 성분에 대응하는 제 1 디지털 값을 출력하는 제 1 카운터를 포함하고,
상기 제 2 아날로그 디지털 컨버터는:
상기 램프 신호와 상기 제 1 픽셀 신호 중 제 2 이미지 성분을 비교하는 제 2 비교기; 그리고
상기 제 2 비교기의 상기 비교 결과와 상기 카운팅 클럭에 기반하여 상기 제 1 이미지 성분에 대응하는 제 2 디지털 값을 출력하는 제 2 카운터를 포함하는 이미지 센서. - 제 8 항에 있어서,
상기 제 1 비교기 및 상기 제 2 비교기 각각은:
상기 램프 신호를 제 1 입력으로 수신하고 상기 제 1 픽셀 신호를 제 2 입력으로 수신하는 입력단;
상기 입력단을 흐르는 전류의 미러링에 기반하여 출력 전압을 생성하는 출력단; 그리고
상기 입력단과 상기 출력단을 연결하는 오토 제로 스위치를 포함하는 이미지 센서. - 제 9 항에 있어서,
상기 제 1 비교기의 상기 오토 제로 스위치는 제 1 오토 제로 신호에 의해 제어되고,
상기 제 2 비교기의 상기 오토 제로 스위치는 상기 제 1 오토 제로 신호와 다른 타이밍에 활성화되는 제 2 오토 제로 신호에 의해 제어되는 이미지 센서. - 제 1 플로팅 확산 노드를 공유하는 제 1 픽셀들, 및 제 2 플로팅 확산 노드를 공유하는 제 2 픽셀들을 포함하는 픽셀 어레이;
제 1 모드에서, 제 1 컬럼 라인을 통하여 상기 제 1 픽셀들 중 적어도 하나의 픽셀로부터 출력되는 제 1 픽셀 신호를 처리하는 제 1 아날로그 디지털 컨버터;
상기 제 1 모드에서, 제 2 컬럼 라인을 통하여 상기 제 2 픽셀들 중 적어도 하나의 픽셀로부터 출력되는 제 2 픽셀 신호를 처리하는 제 2 아날로그 디지털 컨버터; 그리고
제 2 모드에서, 상기 제 2 아날로그 디지털 컨버터가 상기 제 1 픽셀 신호를 처리하도록 상기 제 1 컬럼 라인을 상기 제 2 아날로그 컨버터에 선택적으로 연결시키는 스위치 회로를 포함하되,
상기 제 2 모드에서, 상기 제 1 아날로그 디지털 컨버터는 상기 제 1 픽셀 신호 중 제 1 이미지 성분을 샘플링 및 홀딩 하고, 램프 신호와 상기 홀딩된 제 1 이미지 성분을 비교하여 상기 제 1 이미지 성분에 대응하는 제 1 디지털 값을 출력하고,
상기 제 2 모드에서, 상기 제 1 아날로그 디지털 컨버터는 상기 제 1 픽셀 신호 중 제 2 이미지 성분을 샘플링 및 홀딩 하고, 상기 램프 신호와 상기 홀딩된 제 2 이미지 성분을 비교하여 상기 제 2 이미지 성분에 대응하는 제 2 디지털 값을 출력하는 이미지 센서. - 제 11 항에 있어서,
상기 제 2 이미지 성분은 상기 제 1 플로팅 확산 노드의 제 1 커패시터에 저장된 전하들에 대응하고,
상기 제 1 이미지 성분은 상기 제 1 플로팅 확산 노드의 제 1 커패시터 및 상기 제 1 플로팅 확산 노드에 선택적으로 연결되는 제 2 커패시터에 저장된 전하들에 대응하는 이미지 센서. - 제 12 항에 있어서,
상기 제 1 픽셀들은:
복수의 광전 변환 소자들;
상기 광전 변환 소자들에 일단들이 연결되고, 상기 제 1 플로팅 확산 노드에 타단들이 연결되는 복수의 전송 트랜지스터들;
상기 제 1 플로팅 확산 노드에 리셋 전압을 제공하는 리셋 트랜지스터;
상기 제 1 플로팅 확산 노드의 전압에 대응하는 상기 제 1 픽셀 신호를 생성하는 구동 트랜지스터;
상기 구동 트랜지스터에 연결되고, 상기 제 1 픽셀 신호를 상기 제 1 컬럼 라인으로 출력하는 선택 트랜지스터; 그리고
상기 제 2 모드에서, 상기 제 2 커패시터를 상기 제 1 플로팅 확산 노드에 선택적으로 연결시키는 듀얼 컨버전 트랜지스터를 포함하는 이미지 센서. - 제 11 항에 있어서,
상기 램프 신호와 상기 홀딩된 제 1 이미지 성분이 비교되는 구간과, 상기 램프 신호와 상기 홀딩된 제 2 이미지 성분이 비교되는 구간은 적어도 일부 중첩되는 이미지 센서. - 제 11 항에 있어서,
상기 제 1 아날로그 디지털 컨버터는 상기 램프 신호와 상기 홀딩된 제 1 이미지 성분의 비교 전, 제 1 오토 제로 구간에서 초기화되고,
상기 제 2 아날로그 디지털 컨버터는 상기 램프 신호와 상기 홀딩된 제 2 이미지 성분의 비교 전, 제 2 오토 제로 구간에서 초기화되고,
상기 제 1 아날로그 디지털 컨버터가 초기화되는 구간과, 상기 제 2 아날로그 디지털 컨버터가 초기화되는 구간은 적어도 일부 중첩되는 이미지 센서. - 제 1 플로팅 확산 노드를 공유하는 제 1 픽셀들, 및 제 2 플로팅 확산 노드를 공유하는 제 2 픽셀들을 포함하는 픽셀 어레이;
제 1 모드에서, 제 1 컬럼 라인을 통하여 상기 제 1 픽셀들 중 적어도 하나의 픽셀로부터 출력되는 제 1 픽셀 신호를 처리하는 제 1 아날로그 디지털 컨버터; 그리고
상기 제 1 모드에서, 제 2 컬럼 라인을 통하여 상기 제 2 픽셀들 중 적어도 하나의 픽셀로부터 출력되는 제 2 픽셀 신호를 처리하는 제 2 아날로그 디지털 컨버터를 포함하되,
상기 제 2 모드에서, 상기 제 1 아날로그 디지털 컨버터는,
상기 제 1 픽셀 신호 중 제 1 이미지 성분을 샘플링 및 홀딩 하고, 램프 신호와 상기 홀딩된 제 1 이미지 성분을 비교하여 상기 제 1 이미지 성분에 대응하는 제 1 디지털 값을 출력하고,
상기 제 1 픽셀 신호 중 제 2 이미지 성분을 샘플링 및 홀딩 하고, 상기 램프 신호와 상기 홀딩된 제 2 이미지 성분을 비교하여 상기 제 2 이미지 성분에 대응하는 제 2 디지털 값을 출력하는 이미지 센서. - 제 16 항에 있어서,
상기 제 2 이미지 성분은 상기 제 1 플로팅 확산 노드의 제 1 커패시터에 저장된 전하들에 대응하고,
상기 제 1 이미지 성분은 상기 제 1 플로팅 확산 노드의 제 1 커패시터 및 상기 제 1 플로팅 확산 노드에 선택적으로 연결되는 제 2 커패시터에 저장된 전하들에 대응하는 이미지 센서. - 제 17 항에 있어서,
상기 제 1 픽셀들은:
복수의 광전 변환 소자들;
상기 광전 변환 소자들에 일단들이 연결되고, 상기 제 1 플로팅 확산 노드에 타단들이 연결되는 복수의 전송 트랜지스터들;
상기 제 1 플로팅 확산 노드에 리셋 전압을 제공하는 리셋 트랜지스터;
상기 제 1 플로팅 확산 노드의 전압에 대응하는 상기 제 1 픽셀 신호를 생성하는 구동 트랜지스터;
상기 구동 트랜지스터에 연결되고, 상기 제 1 픽셀 신호를 상기 제 1 컬럼 라인으로 출력하는 선택 트랜지스터; 그리고
상기 제 2 모드에서, 상기 제 2 커패시터를 상기 제 1 플로팅 확산 노드에 선택적으로 연결시키는 듀얼 컨버전 트랜지스터를 포함하는 이미지 센서. - 제 16 항에 있어서,
상기 램프 신호와 상기 홀딩된 제 1 이미지 성분이 비교되는 구간과, 상기 램프 신호와 상기 홀딩된 제 2 이미지 성분이 비교되는 구간은 서로 다른 이미지 센서. - 제 16 항에 있어서,
상기 제 1 아날로그 디지털 컨버터는 상기 램프 신호와 상기 홀딩된 제 1 이미지 성분의 비교 전, 제 1 오토 제로 구간에서 초기화되고,
상기 제 2 아날로그 디지털 컨버터는 상기 램프 신호와 상기 홀딩된 제 2 이미지 성분의 비교 전, 제 2 오토 제로 구간에서 초기화되고,
상기 제 1 아날로그 디지털 컨버터가 초기화되는 구간과, 상기 제 2 아날로그 디지털 컨버터가 초기화되는 구간은 서로 다른 이미지 센서.
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