JP2023073235A - オートゼロ区間最適化を用いたアナログ－デジタルコンバーターを用いた回路、及びその動作方法 - Google Patents

Abstract

【課題】オートゼロ区間最適化を利用して消費電力を低減したアナログ－デジタルコンバーター、その動作方法、それを含むイメージセンサを提供する。【解決手段】第１のオートゼロ区間に第１のオートゼロ信号に応答して入力ノード及び出力ノードの電圧レベルを等しく調整し、第１の動作区間にピクセルアレイから出力されるピクセル信号のリセット信号をランプ信号と比較し、第２の動作区間に前記ピクセル信号のイメージ信号を前記ランプ信号と比較して第１の出力信号を生成する第１の増幅器（アンプ）と、第２のオートゼロ区間に第２のオートゼロ信号に応答してキャパシタに電荷を充電し、前記第１の動作区間及び前記第２の動作区間に前記第１の出力信号に基づいて第２の出力信号を生成する第２の増幅器と、を備える。前記第２のオートゼロ区間が終了した後、前記第１の動作区間が始まるまで、前記第２の増幅器は動作が停止される。【選択図】図４

Description

本発明はアナログ－デジタルコンバーターに係り、より詳しくはオートゼロ区間最適化を利用するアナログ－デジタルコンバーター及びその動作方法に関する。

イメージセンサの種類として、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサ、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ－Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサＣＩＳなどがある。ＣＭＯＳイメージセンサは、ＣＭＯＳトランジスタで構成されるピクセルを含み、各ピクセルに含まれる光電変換素子を用いて光エネルギーを電気信号に変換する。ＣＭＯＳイメージセンサは、各ピクセルから生成される電気信号を用いて撮影イメージに関する情報を獲得する。

アナログ－デジタルコンバーター（ＡＤＣ：Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）は、ピクセルから生成されるアナログ入力電圧を受信し、それをデジタル信号に変換する。変換されたデジタル信号は他の装置に転送される。ＡＤＣは多様な信号処理装置において使用される。最近の信号処理装置の性能が向上するにつれて、アナログ信号に対する改善された分解能が要求される。したがって、同じ時間内に多くの信号を処理したり、各信号に対して改善された分解能を提供したりできるＡＤＣが使用されているが、消費電力が増加するという問題を有する。

米国特許第１０，４９１，８４５号明細書 米国特許第１０，６１６，５１８号明細書 米国特許第９，５５４，０７２号明細書 米国特許第１０，８４０，９３６号明細書 米国特許第１０，５９４，３３３号明細書 米国特許出願公開第２０２１／０１３４８５４号明細書 米国特許出願公開第２０２０／０２２８７４０号明細書 米国特許出願公開第２０２０／０２６６７８５号明細書 特開第２０１９－１４６０１６号公報

本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、オートゼロ区間最適化を利用して消費電力を低減したアナログ－デジタルコンバーター、その動作方法、並びにそれを含むイメージセンサを提供することにある。

本発明の実施形態による回路は、第１のオートゼロ区間に第１のオートゼロ信号に応答して入力ノード及び出力ノードの電圧レベルを等しく調整し、第１の動作区間にピクセルアレイから出力されるピクセル信号のリセット信号をランプ信号と比較し、第２の動作区間に前記ピクセル信号のイメージ信号を前記ランプ信号と比較して第１の出力信号を生成する第１の増幅器（アンプ）と、第２のオートゼロ区間に第２のオートゼロ信号に応答してキャパシタに電荷を充電し、前記第１の動作区間及び前記第２の動作区間に前記第１の出力信号に基づいて第２の出力信号を生成する第２の増幅器と、を備える。前記第２のオートゼロ区間が終了した後、前記第１の動作区間が始まる前まで、前記第２の増幅器は動作が停止される。

本発明の実施形態によるアナログ－デジタルコンバーターの回路動作方法は、第１のオートゼロ区間に第１のオートゼロ信号に応答して第１の増幅器の入力ノード及び出力ノードの電圧レベルを等しく調整する段階と、第２のオートゼロ区間に第２のオートゼロ信号に応答して第２の増幅器のキャパシタに電荷を充電する段階と、前記第２のオートゼロ区間が終了してから第１の動作区間が始まるまで前記第２の増幅器の動作を停止する段階と、前記第１の動作区中にピクセルアレイから出力されるピクセル信号のリセット信号とランプ信号とを比較し、第２の動作区間に前記ピクセル信号のイメージ信号と前記ランプ信号とを比較して第１の出力信号を比較して第１の出力信号を生成する段階と、前記第１の出力信号に基づいて第２の出力信号を生成する段階と、を備える。

本発明の実施形態によるイメージセンサは、光を電気信号に変換してピクセル信号を生成するピクセルアレイと、ランプ信号を生成するランプ信号発生器と、前記ピクセル信号をデジタル信号に変換するアナログ－デジタルコンバーターと、を備える。前記アナログ－デジタルコンバーターは、第１のオートゼロ区間に第１のオートゼロ信号に応答して入力ノード及び出力ノードの電圧レベルを等しく調整し、第１の動作区間にピクセルアレイから出力されるピクセル信号のリセット信号を前記ランプ信号と比較し、第２の動作区間に前記ピクセル信号のイメージ信号を前記ランプ信号と比較して第１の出力信号を生成する第１の増幅器と、第２のオートゼロ区間に第２のオートゼロ信号に応答してキャパシタに電荷を充電し、前記第１の動作区間及び前記第２の動作区間に前記第１の出力信号に基づいて第２の出力信号を生成する第２の増幅器と、前記第２の出力信号のパルスをカウントし、カウントした結果をデジタル信号として出力するカウンタと、を含む。前記第２のオートゼロ区間が終了した後、前記第１の動作区間が始まる前まで、前記第２の増幅器は動作を停止する。

本発明の実施形態によるコンバーター回路は、オートゼロ区間にオートゼロ信号に応答してキャパシタに電荷を充電し、動作区間に出力信号を生成し、前記出力信号が出力される第１の出力ノードに電源電圧を提供する第１のトランジスタと、前記オートゼロ信号に応答してターンオンされ、バイアスノードを介して前記キャパシタに連結される第２のトランジスタと、前記第１の出力ノードを介して前記第１のトランジスタに連結され、前記バイアスノードを介して前記キャパシタ及び前記第２のトランジスタに連結され、前記キャパシタによって保持される前記バイアスノードの電圧レベルに基づいて電源電流を生成する電流源（電流ソース）と、パワーダウン信号に応答してターンオフすることによって前記回路の動作を停止する第３のトランジスタと、を備える。

本発明の実施形態によれば、オートゼロ区間を最適化することによってアナログ－デジタルコンバーターの消費電力を低減することができる。

本発明の実施形態によるイメージ処理ブロックの構成の一例を示す図である。 図１のイメージセンサの構成の一例を示す図である。 図２のピクセルアレイのピクセルグループのうち、いずれか１つの例を示す回路図である。 図２のアナログ－デジタル変換器ＡＤＣの構成の一例を示す図である。 図４の第１の増幅器（アンプ）の一例を示す回路図である。 図４の第２の増幅器の一例を示す回路図である。 図４のアナログ－デジタル変換器ＡＤＣの回路の動作を示すタイミング図の一例である。 図２のアナログ－デジタル変換器ＡＤＣの回路の構成の他の例を示す図である。 図８の第２の増幅器の他の例を示す回路図である。 図９のフィードバック回路の動作による図４のＡＤＣ回路の動作を示すタイミング図の一例である。 図９のオートゼロ区間最適化、及びフィードバック回路の動作による図４のＡＤＣ回路の動作を示すタイミング図の例である。 図８の第２の増幅器の他の例を示す回路図である。 本発明の実施形態によるオートゼロ区間最適化を利用するアナログ－デジタル変換器ＡＤＣの回路動作方法を示すフローチャートである。

以下では、本発明の技術分野における通常の知識を有する者が本発明を容易に実施できるように、本発明の実施形態が明確かつ詳細に記載する。

詳しい説明で使用する～部又はユニット（ｕｎｉｔ）、モジュール（ｍｏｄｕｌｅ）、ブロック（ｂｌｏｃｋ）、～器（～ｏｒ、～ｅｒ）などの用語を参照して説明される構成要素及び図面に示す機能ブロックは、ソフトウェア、ハードウェア又はそれらの組み合わせの形で実施される。例として、ソフトウェアは、機械コード、ファームウェア、エンベデッドコード、及びアプリケーションソフトウェアであり得る。例えば、ハードウェアは、電気回路、電子回路、プロセッサ、コンピュータ、集積回路、集積回路コア、圧力センサ、慣性センサ、メムス（ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ：ＭＥＭＳ）、受動素子、又はそれらの組み合わせを含み得る。

図１は、本発明の実施形態によるイメージ処理ブロック１０の構成の一例を示す。イメージ処理ブロック１０は、スマートフォン、デジタルカメラ、ラップトップ、デスクトップなどの多様な電子機器の一部として実装される。イメージ処理ブロック１０は、レンズ１２、イメージセンサ１４、ＩＳＰフロントエンドブロック（Ｉｍａｇｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ ｆｒｏｎｔ ｅｎｄ ｂｌｏｃｋ）１６及びイメージ信号プロセッサ１８を含み得る。

光は、撮影の対象となるオブジェクト、風景などによって反射され、レンズ１２は反射される光を受け取ることができる。イメージセンサ１４は、レンズ１２を通して受信される光に基づいて電気信号を生成することができる。例えば、イメージセンサ１４は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサなどで実現されてもよい。例えば、イメージセンサ１４は、デュアルピクセル（ｄｕａｌ ｐｉｘｅｌ）構造又はテトラセル（ｔｅｔｒａｃｅｌｌ）構造を有するマルチピクセル（ｍｕｌｔｉ ｐｉｘｅｌ）イメージセンサであり得る。

イメージセンサ１４は、ピクセルアレイを含み得る。ピクセルアレイのピクセルは、光を電気信号に変換してピクセル値を生成することができる。さらに、イメージセンサ１４は、ピクセル値に対して相関二重サンプリング（Ｃｏｒｒｅｌａｔｉｏｎ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：ＣＤＳ）を遂行するためのアナログ－デジタルコンバーター（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）の回路を含み得る。イメージセンサ１４の構成は、図２を参照してより詳細に説明する。

ＩＳＰフロントエンドブロック１６は、イメージセンサ１４から出力される電気信号に対して前処理を行い、イメージ信号プロセッサ１８が処理するのに適した形態に加工することができる。

イメージ信号プロセッサ１８は、ＩＳＰフロントエンドブロック１６によって加工された電気信号を適切に処理して、撮影されたオブジェクト、風景などに関連されるイメージデータを生成することができる。このためには、イメージ信号プロセッサ１８は、色補正（ｃｏｌｏｒ ｃｏｒｒｅｃｔｉｏｎ）、自動白色補正（ａｕｔｏ ｗｈｉｔｅ ｃｏｒｒｅｃｔｉｏｎ）、ガンマ補正（ｇａｍｍａ ｃｏｒｒｅｃｔｉｏｎ）、色の飽和度補正（ｃｏｌｏｒ ｓａｔｕｒａｔｉｏｎ ｃｏｒｒｅｃｔｉｏｎ）、不良ピクセル補正（ｂａｄ ｐｉｘｅｌ ｃｏｒｒｅｃｔｉｏｎ）、色相補正（ｈｕｅ ｃｏｒｒｅｃｔｉｏｎ）のような多様な処理を行うことができる。

図１は、１つのレンズ１２と１つのイメージセンサ１４を示す。しかし、他の実施形態では、イメージ処理ブロック１０は、複数のレンズ、複数のイメージセンサ及び複数のＩＳＰフロントエンドブロックを含み得る。この場合、複数のレンズは、それぞれ異なる画角を有し得る。さらに、複数のイメージセンサは、異なる機能、異なる性能及び／又は異なる特性を有することができ、異なる構成のピクセルアレイを含み得る。

図２は、図１のイメージセンサ１４の構成の一例を示す。イメージセンサ１００は、ピクセルアレイ１１０、ロードライバ１２０、ランプ信号発生器１３０、電圧バッファ１４０、ＡＤＣ回路１５０、タイミングコントローラ１６０及びバッファ１７０を含み得る。

ピクセルアレイ１１０は、行と列に沿ってマトリックス状に配置される複数のピクセルを含み得る。複数のピクセルのそれぞれは、光電変換素子を含み得る。例えば、光電変換素子は、フォトダイオード、フォトトランジスタ、フォトゲート又はピンドフォトダイオード（ｐｉｎｎｅｄ ｐｈｏｔｏｄｉｏｄｅ）などを含み得る。

ピクセルアレイ１１０は、複数のピクセルグループＰＧを含み得る。各ピクセルグループＰＧは、２つ以上の複数のピクセルを含み得る。ピクセルグループを構成する複数のピクセルは、１つのフローティング拡散領域（ｆｌｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ ｒｅｇｉｏｎ）又は複数のフローティング拡散領域を共有し得る。図２のピクセルアレイ１１０は、４つの行と４つの列（すなわち、４×４）のピクセルグループＰＧを含むように示されているが、本発明はこれに限定されない。

ピクセルグループＰＧは、同じ色のピクセルを含み得る。例えば、ピクセルグループＰＧは、赤色スペクトル領域の光を電気信号に変換させるレッドピクセル、緑色スペクトル領域の光を電気信号に変換させるグリーンピクセル、又は青色スペクトル領域の光を電気信号に変換させるブルーピクセルを含み得る。例えば、ピクセルアレイ１１０を構成するピクセルは、テトラ－バイヤーパターン（Ｔｅｔｒａ－Ｂａｙｅｒ Ｐａｔｔｅｒｎ）の形態で配置されることがある。

ピクセルアレイ１１０の複数のピクセルのそれぞれは、外部から受光された光の強度又は光の量に応じてカラムラインＣＬ１～ＣＬ４に沿ってピクセル信号を出力することができる。例えば、ピクセル信号は、外部から受光された光の強度又は光の量に対応するアナログ信号であり得る。ピクセル信号は、電圧バッファ（例えば、ソースフォロワ）を通過してカラムラインＣＬ１～ＣＬ４を介してＡＤＣ回路１５０に提供されてもよい。

行（ロー）ドライバ１２０は、ピクセルアレイ１１０の行を選択して駆動することができる。行ドライバ１２０は、タイミングコントローラ１６０によって生成されるアドレス及び／又は制御信号をデコーディングして、ピクセルアレイ１１０の行を選択及び駆動するための制御信号を生成することができる。例えば、制御信号は、ピクセルを選択するための信号又はフローティング拡散領域をリセットするための信号などを含み得る。

ランプ信号発生器１３０は、タイミングコントローラ１６０の制御下でランプ信号ＲＡＭＰを生成することができる。例えば、ランプ信号発生器１３０は、ランプイネーブル信号のような制御信号の下で動作することができる。ランプイネーブル信号が活性化されると、ランプ信号発生器１３０は、所定値（例えば、スタートレベル、終了レベル、傾きなど）に従ってランプ信号ＲＡＭＰを生成することができる。言い換えれば、ランプ信号ＲＡＭＰは、特定の時間にわたって所定の傾きに応じて増加又は減少する信号であり得る。ランプ信号ＲＡＭＰは、電圧バッファ１４０を通過してＡＤＣ回路１５０に提供され得る。

ＡＤＣ回路１５０は、ピクセルアレイ１１０の複数のピクセルからカラムラインＣＬ１～ＣＬ４を介してピクセル信号を受信することができ、ランプ信号発生器１３０から電圧バッファ１４０を介してランプ信号ＲＡＭＰを受信することができる。ＡＤＣ回路１５０は、受信したピクセル信号に対してリセット信号及びイメージ信号を獲得し、その差を有効な信号成分に抽出する相関二重サンプリングＣＤＳ技法に基づいて動作することができる。ＡＤＣ回路１５０は、複数のコンパレータＣＯＭＰ及びカウンタＣＮＴを含み得る。

具体的には、コンパレータＣＯＭＰは、ピクセル信号のリセット信号とランプ信号ＲＡＭＰとを比較し、ピクセル信号のイメージ信号とランプ信号ＲＡＭＰとを比較して相関二重サンプリングＣＤＳを行うことができる。カウンタＣＮＴは、相関二重サンプリングが行われた信号のパルスをカウントしてデジタル信号として出力することができる。なお、本発明のＡＤＣ回路１５０は、オートゼロ区間最適化及び／又は出力フィードバックを利用して電力消費を減らすことができるように実施され得る。図２のＡＤＣ回路１５０は、４つの比較器（コンパレータ）ＣＯＭＰ及び４つのカウンタＣＮＴを含むように示されているが、本発明はこれに限定されない。

タイミングコントローラ１６０は、ロー（行）ドライバ１２０、ランプ信号発生器１３０、及びＡＤＣ回路１５０のそれぞれの動作及び／又はタイミングを制御するための制御信号及び／又はクロックを生成することができる。

バッファ１７０は、メモリＭＥＭ及びセンスアンプ（感知増幅器））ＳＡを含み得る。メモリＭＥＭは、ＡＤＣ回路１５０の対応するカウンタＣＮＴから出力されたデジタル信号を記憶することができる。センスアンプＳＡは、記憶されたデジタル信号をセンス及び増幅することができる。センスアンプＳＡは、増幅されたデジタル信号をイメージデータＩＤＡＴとして出力することができ、イメージデータＩＤＡＴは、図１のＩＳＰフロントエンドブロック１６に転送され得る。

図３は、図２のピクセルアレイ１１０のピクセルグループＰＧのうちいずれか１つの例を示す回路図である。例えば、ピクセルグループＰＧは、ピクセルＰＸ１～ＰＸ４、光電変換素子ＰＤ１～ＰＤ４、転送トランジスタＴｘ１～Ｔｘ４、リセットトランジスタＲＳＴ、デュアルコンバージョントランジスタＤＣ、駆動トランジスタＤｘ及び選択（セレクト）トランジスタＳＥＬを含み得る。図３のピクセルグループＰＧは、４つのピクセルＰＸ１～ＰＸ４がそれぞれ光電変換素子ＰＤ１～ＰＤ４を含むテトラセル構造を有するものとして示されているが、本発明はこれに限定されず、ピクセルグループＰＧは他の多様な構造を有するように実施される。

第１のピクセルＰＸ１は、第１の光電変換素子ＰＤ１及び第１の転送トランジスタＴｘ１を含むことができ、他のピクセルＰＸ２、ＰＸ３、ＰＸ４も同様の構成要素をそれぞれ含み得る。ピクセルＰＸ１～ＰＸ４のそれぞれは、リセットトランジスタＲＳＴ、デュアルコンバージョントランジスタＤＣ、駆動トランジスタＤｘ及び選択トランジスタＳＥＬを共有し得る。なお、ピクセルＰＸ１～ＰＸ４のそれぞれは、第１のフローティング拡散領域ＦＤ１を共有し得る。リセットトランジスタＲＳＴ及びデュアルコンバージョントランジスタＤＣは、第２のフローティング拡散領域を共有し得る。

第１のフローティング拡散領域ＦＤ１又は第２のフローティング拡散領域ＦＤ２は、入射した光量に対応する電荷を蓄積することができる。転送信号ＶＴ１～ＶＴ４によって転送トランジスタＴｘ１～Ｔｘ４がそれぞれターンオンされている間、第１のフローティング拡散領域ＦＤ１又は第２のフローティング拡散領域ＦＤ２は、光電変換素子ＰＤ１～ＰＤ４から電荷を受け取って蓄積することができる。第１のフローティング拡散領域ＦＤ１は、ソースフォロワアンプとして駆動される駆動トランジスタＤｘのゲート端に連結されることがあるため、第１のフローティング拡散領域ＦＤ１に蓄積された電荷に対応する電圧が形成され得る。例えば、第１のフローティング拡散領域ＦＤ１の静電容量は、第１のキャパシタンスＣＦＤ１で表すことができる。

デュアルコンバージョントランジスタＤＣは、デュアルコンバージョン信号ＶＤＣによって駆動される。デュアルコンバージョントランジスタＤＣがターンオフされる場合、第１のフローティング拡散領域ＦＤ１の静電容量は第１のキャパシタンスＣＦＤ１に対応し得る。一般的な環境では、第１のフローティング拡散領域ＦＤ１は容易に飽和されないため、第１のフローティング拡散領域ＦＤ１の静電容量（すなわち、ＣＦＤ１）を増やす必要性は要求されない可能性があり、デュアルコンバージョントランジスタＤＣは、ターンオフされる可能性がある。

しかしながら、高照度環境では、第１のフローティング拡散領域ＦＤ１を容易に飽和させることができる。このような飽和を防ぐために、デュアルコンバージョントランジスタＤＣをターンオンすることができ、第１のフローティング拡散領域ＦＤ１は第２のフローティング拡散領域ＦＤ２と電気的に連結され、フローティング拡散領域ＦＤ１、ＦＤ２の静電容量は、第１のキャパシタンスＣＦＤ１と第２のキャパシタンスＣＦＤ２の和に拡張され得る。

転送トランジスタＴｘ１～Ｔｘ４は、それぞれ転送信号ＶＴ１～ＶＴ４によって駆動され、光電変換素子ＰＤ１～ＰＤ４によって生成された電荷を第１のフローティング拡散領域ＦＤ１又は第２のフローティング拡散領域ＦＤ２に転送することができる。例えば、転送トランジスタＴｘ１～Ｔｘ４の一端を光電変換素子ＰＤ１～ＰＤ４にそれぞれ連結することができ、他端を第１のフローティング拡散領域ＦＤ１に連結することができる。

リセットトランジスタＲＳＴは、リセット信号ＶＲＳＴによって駆動され、第１のフローティング拡散領域ＦＤ１又は第２のフローティング拡散領域ＦＤ２に電源電圧ＶＤＤを提供することができる。これにより、第１のフローティング拡散領域ＦＤ１又は第２の拡張フローティング拡散領域ＦＤ２に蓄積された電荷は、電源電圧ＶＤＤ端に移動することができ、第１のフローティング拡散領域ＦＤ１又は第２のフローティング拡散領域ＦＤ２の電圧はリセットされてもよい。

駆動トランジスタＤｘは、第１のフローティング拡散領域ＦＤ１又は第２のフローティング拡散領域ＦＤ２の電圧を増幅してピクセル信号ＰＩＸを生成することができる。選択（セレクト）トランジスタＳＥＬは選択信号ＶＳＥＬによって駆動され、行（ロー）単位で読み取るピクセルを選択することができる。選択トランジスタＳＥＬがターンオンされる場合、ピクセル信号ＰＩＸはカラムラインＣＬを介して図２のＡＤＣ回路１５０に出力される。

図４は、図２のアナログ－デジタル変換器ＡＤＣの回路１５０の構成の一例を示す。ＡＤＣ回路１５０は、コンパレータ１５１及びカウンタ１５２を含み得る。ＡＤＣ回路１５０は、ピクセルアレイ１１０から出力されるアナログ信号であるピクセル信号ＰＩＸをデジタル信号ＤＳに変換して出力することができる。明確な説明と図面の簡潔化のために、図４のピクセルアレイ１１０は１つのピクセルについてのみ示されており、ピクセルアレイ１１０の構成及び機能は図３を参照して説明した通りである。

具体的には、図２を参照して説明したように、コンパレータ１５１は、ピクセル信号のリセット信号とランプ信号ＲＡＭＰとを比較し、ピクセル信号のイメージ信号とランプ信号ＲＡＭＰとを比較して相関二重サンプリングＣＤＳを遂行することができ、カウンタ１５２は、相関二重サンプリングが行われた信号のパルスをカウントしてデジタル信号として出力することができる。以下で、図４とともに、図２及び図３を参照して説明する。

例えば、コンパレータ１５１は、２つの増幅器（第１の増幅器１５１＿１及び第２の増幅器１５１＿２）含む２段（ｔｗｏ－ｓｔａｇｅ）構造を有することができ、第１の増幅器１５１＿１及び第２の増幅器１５１＿２は、オペレーショナル・トランスコンダクタンス・アンプ（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉｅｒ：ＯＴＡ）として実施されることがあるが、本発明はこれに限定されない。例えば、コンパレータ１５１は、より多くの増幅器（アンプ）を含む構造を有することもできる。なお、ＡＤＣ回路１５０は複数のコンパレータ及びカウンタを含み得るが、明確に説明するために、図５では１つのコンパレータ１５１と１つのカウンタ１５２を示すことにする。

第１の増幅器１５１＿１は、ピクセルアレイ１１０からカラムラインＣＬを介してピクセル信号ＰＩＸを受信することができ、ランプ信号発生器１３０から電圧バッファ１４０を介してランプ信号ＲＡＭＰを受信することができる。第１の増幅器１５１＿１は、受信した信号に基づいて第１の出力信号ＯＴＡ１＿ＯＵＴを出力することができる。例えば、第１の増幅器１５１＿１は、ランプ信号ＲＡＭＰのレベルがピクセル信号ＰＩＸのレベルより高い区間の間、ハイレベルを有する第１の出力信号ＯＴＡ１＿ＯＵＴを出力することができ、ランプ信号ＲＡＭＰのレベルがピクセル信号ＰＩＸのレベルより低い区間の間、ローレベルを有する第１の出力信号ＯＴＡ１＿ＯＵＴを出力することができる。なお、上述した第１の増幅器１５１＿１の比較動作は、ピクセル信号ＰＩＸのリセット信号とランプ信号ＲＡＭＰとの間、及びピクセル信号ＰＩＸのイメージ信号とランプ信号ＲＡＭＰとの間に対してすべて行われる。

第２の増幅器１５１＿２は、第１の出力信号ＯＴＡ１＿ＯＵＴを増幅して比較信号である第２の出力信号ＯＴＡ２＿ＯＵＴを出力することができる。例えば、第２の出力信号ＯＴＡ２＿ＯＵＴは、第１の出力信号ＯＴＡ１＿ＯＵＴが反転された信号であり得る。言い換えれば、第２の増幅器１５１＿２は、第１の出力信号ＯＴＡ１＿ＯＵＴがハイレベルを有する間、ローレベルを有する第２の出力信号ＯＴＡ２＿ＯＵＴを出力し、第１の出力信号ＯＴＡ１＿ＯＵＴがローレベルを有する間、ハイレベルを有する第２の出力信号ＯＴＡ２＿ＯＵＴを出力するように実施され得る。

以下の説明では、コンパレータ１５１が比較動作を行い、第１の出力信号ＯＴＡ１＿ＯＵＴ又は第２の出力信号ＯＴＡ２＿ＯＵＴの電圧レベルがハイレベルからローレベルに変わること、又はローレベルからハイレベルに変わることをＡＤＣ回路１５０の判定（ｄｅｃｉｓｉｏｎ）と称することにする。言い換えれば、「回路１５０の判定が終わった後」ということは、「第１の出力信号ＯＴＡ１＿ＯＵＴ又は第２の出力信号ＯＴＡ２＿ＯＵＴの電圧レベルがハイレベルからローレベルに変わった後、又はローレベルからハイレベルに変わった後」を意味することができる。

比較器１５１は、比較動作が遂行される前のオートゼロ区間でオートゼロ信号に応答して初期化され、比較動作を再び遂行することができる。具体的には、第１の増幅器１５１＿１は第１のオートゼロ信号ＡＺ＿ＯＴＡ１に応答して初期化され、第２の増幅器１５１＿２は第２のオートゼロ信号ＡＺ＿ＯＴＡ２に応答して初期化される。

以下の説明では、第１の増幅器１５１＿１のオートゼロ区間を第１のオートゼロ区間と表し、第２の増幅器１５１＿２のオートゼロ区間を第２のオートゼロ区間と表すことにする。例えば、第１のオートゼロ区間及び第２のオートゼロ区間の間、第１の増幅器１５１＿１及び第２の増幅器１５１＿２の入力ノード及び／又は出力ノードの電圧レベルは等しくなり得る。

なお、第１の増幅器１５１＿１が初期化されるのにかかる時間と、第２の増幅器１５１＿２が初期化されるのにかかる時間とは互いに異なる場合がある。例えば、第１の増幅器１５１＿１が初期化されるのにかかる時間は、第２の増幅器１５１＿２が初期化されるのに要する時間よりも長くなれる。この場合、第２の増幅器１５１＿２の初期化が完了すると、対応する第２のオートゼロ信号ＡＺ＿ＯＴＡ２は、もはや第２の増幅器１５１＿２に印加されなくてもよい。

言い換えれば、第２の増幅器１５１＿２の初期化が第１の増幅器１５１＿１の初期化より早く完了した場合、第１のオートゼロ区間の残りの長さに関係なく第２のオートゼロ区間が終了するように調整されうる。すなわち、本発明の第２のオートゼロ区間は、第２の増幅器１５１＿２の初期化が完了した時点で終了するように最適化されうる。例えば、第２のオートゼロ区間が終了すると、第２の増幅器１５１＿２は、第１の増幅器１５１＿１の比較動作が行われる前まで電力を消費しないように実現されてもよい。このために、第２の増幅器１５１＿２は、第２のオートゼロ区間の終了に応答して電力消費を一時的に停止するためのスイッチを含み得る。このようなオートゼロ区間最適化によって、ＡＤＣ回路１５０の消費電力を低減することができる。

カウンタ１５２は、タイミングコントローラ１６０の制御下で動作することができ、対応する第２の出力信号ＯＴＡ２＿ＯＵＴのパルスをカウントしてデジタル信号ＤＳとして出力することができる。例えば、カウンタ１５２は、カウンタクロック信号ＣＮＴ＿ＣＬＫ及びカウンタ１５２の内部ビットを反転させる反転信号ＣＯＮＶなどのような制御信号下で動作することができる。

例えば、カウンタ１５２は、アップ／ダウンカウンタ（Ｕｐ／Ｄｏｗｎ Ｃｏｕｎｔｅｒ）及びビットワイズインバージョンカウンタ（Ｂｉｔ－ｗｉｓｅ Ｉｎｖｅｒｓｉｏｎ Ｃｏｕｎｔｅｒ）などを含み得る。ビットワイズインバージョンカウンタは、アップ／ダウンカウンタと同様の動作を遂行することができる。例えば、ビットワイズインバージョンカウンタは、アップカウントのみを遂行する機能と、特定の信号が入るとカウンタ内部のすべてのビットを反転して１の補数（１’ｓ ｃｏｍｐｌｅｍｅｎｔ）にする機能とを遂行することができる。ビットワイズインバージョンカウンタは、リセットカウント（ｒｅｓｅｔ ｃｏｕｎｔ）を遂行した後、その結果を反転して１の補数（すなわち、負数）の値に変換することができる。

図５は、図４の第１の増幅器１５１＿１の一例を示す回路図である。第１の増幅器２００は、複数のトランジスタＴＲ１１～ＴＲ１６、複数のスイッチＳＷ１～ＳＷ２及び第１の電流源２１０を含み得る。例えば、第１のトランジスタＴＲ１１、第２のトランジスタＴＲ１２、第５のトランジスタＴＲ１５及び第６のトランジスタＴＲ１６はＮＭＯＳトランジスタであり、第３のトランジスタＴＲ１３及び第４のトランジスタＴＲ１４はＰＭＯＳトランジスタであり得る。しかし、本発明はこれに限定されず、第１～第６のトランジスタＴＲ１１～ＴＲ１６は、図５に示すものとは異なる種類のトランジスタであり得る。

図５を参照すると、第１のトランジスタＴＲ１１のゲート端子にはランプ信号ＲＡＭＰが入力され、第２のトランジスタＴＲ１２のゲート端子にはピクセル信号ＰＩＸが入力される。第１及び第２のトランジスタＴＲ１１、ＴＲ１２のソース端子は、第１の電流源２１０と共通ノードＣＯＭＭで連結される。例えば、第３及び第４のトランジスタＴＲ１３、ＴＲ１４は、カレントミラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）の形態で接続されうる。第１及び第２のトランジスタＴＲ１１、ＴＲ１２に流れる電流の和は、第１の電源電流ＩＳＳ１と同じであり得る。

第３のトランジスタＴＲ１３のゲート端子とドレイン端子、及び第１のトランジスタＴＲ１１のドレイン端子は第２の出力ノードＯＵＴ１２に共通に連結され、第４のトランジスタＴＲ１４のドレイン端子及び第２のトランジスタＴＲ１２のドレイン端子は、第１の出力ノードＯＵＴ１１に共通に連結される。第５のトランジスタＴＲ１５は、第１の出力ノードＯＵＴ１１と第２の出力ノードＯＵＴ１２との間に連結されてもよい。例えば、第５のトランジスタＴＲ１５は、第１の出力ノードＯＵＴ１１から出力される信号の電圧レベルを制限することができる。

第１の出力ノードＯＵＴ１１から第１の出力信号ＯＴＡ１＿ＯＵＴが出力され、第２の出力ノードＯＵＴ１２から反転された第１の出力信号ＯＴＡ１＿ＯＵＴ｀が出力される。例えば、第１の出力信号ＯＴＡ１＿ＯＵＴは、ランプ信号ＲＡＭＰのレベルがピクセル信号ＰＩＸのレベルより高い区間の間、ハイレベルを有することができ、ランプ信号ＲＡＭＰのレベルがピクセル信号ＰＩＸのレベルよりも低い区間の間、ローレベルを有し得る。第１の出力信号ＯＴＡ１＿ＯＵＴは、図４の第２の増幅器１５１＿２に提供されてもよい。

第１の電流源２１０は、第６のトランジスタＴＲ１６を含み得る。第６のトランジスタＴＲ１６は接地電圧ＶＳＳに連結され、第１のバイアス信号ＢＩＡＳ１に基づいて第１の電源電流ＩＳＳ１を生成することができる。

一方、第１のオートゼロ区間の間に、第１のオートゼロ信号ＡＺ＿ＯＴＡ１に応答してスイッチＳＷ１、ＳＷ２をターンオンすることができる。スイッチＳＷ１、ＳＷ２がターンオンされると、第２の入力ノードＩＮ１２と第１の出力ノードＯＵＴ１１とが互いに連結され、第１の入力ノードＩＮ１１と第２の出力ノードＯＵＴ１２が互いに連結される。したがって、第１のオートゼロ区間の間に、第１の入力ノードＩＮ１１、第２の入力ノードＩＮ１２、第１の出力ノードＯＵＴ１１及び第２の出力ノードＯＵＴ１２のレベルを互いに等しくなれる。図示していないが、第１の入力ノードＩＮ１１に連結された第１のキャパシタはランプ信号ＲＡＭＰを受信することができ、第２の入力ノードＩＮ１２に連結された第２のキャパシタはピクセル信号ＰＩＸを受信することができる。例えば、第１及び第２のキャパシタは、オートゼロレベルサンプリングキャパシタとして動作することができる。

図６は、図４の第２の増幅器１５１＿２の一例を示す回路図である。第２の増幅器３００は、複数のトランジスタＴＲ２１～ＴＲ２４、キャパシタＣ１、スイッチング回路３１０及び電流源３２０を含み得る。例えば、第７及び第１０のトランジスタＴＲ２１、ＴＲ２４はＰＭＯＳトランジスタであり、第８～第９のトランジスタＴＲ２２、ＴＲ２３はＮＭＯＳトランジスタであり得る。しかし、本発明はこれに限定されず、第７～第１０のトランジスタＴＲ２１～ＴＲ２４は、図６に示すものとは異なる種類のトランジスタであり得る。

第７のトランジスタＴＲ２１は、入力として図４の第１の増幅器１５１＿１から第１の出力信号ＯＴＡ１＿ＯＵＴを受信することができ、第１の出力信号ＯＴＡ１＿ＯＵＴに応答して動作することができる。例えば、第１の出力信号ＯＴＡ１＿ＯＵＴの電圧レベルがハイレベルの場合、第７のトランジスタＴＲ２１はターンオフされ、第３の出力ノードＯＵＴ２１に電流が流れないことにより第２の出力信号ＯＴＡ２＿ＯＵＴの電圧レベルはローレベルになれる。逆に、第１の出力信号ＯＴＡ１＿ＯＵＴの電圧レベルがローレベルの場合、第７のトランジスタＴＲ２１はターンオンされ、第３の出力ノードＯＵＴ２１に電流が流れることにより第２の出力信号ＯＴＡ２＿ＯＵＴの電圧レベルは、ハイレベルになれる。言い換えれば、第２の増幅器３００は反転増幅器として動作することができる。すなわち、第１の出力信号ＯＴＡ１＿ＯＵＴの電圧レベルが増加すると、第２の出力信号ＯＴＡ２＿ＯＵＴの電圧レベルが減少することができる。

スイッチング回路３１０は、第３の出力ノードＯＵＴ２１とバイアスノードＢＮとの間に連結される第８のトランジスタＴＲ２２を含み得る。第２のオートゼロ区間の間、第８のトランジスタＴＲ２２は、第２のオートゼロ信号ＡＺ＿ＯＴＡ２に応答して動作することができ、活性化された第２のオートゼロ信号ＡＺ＿ＯＴＡ２に応答してターンオンされうる。第８のトランジスタＴＲ２２がターンオンされると、バイアスノードＢＮの電圧レベルは第３の出力ノードＯＵＴ２１の電圧レベルと等しくなれ、バイアスノードＢＮに連結されたキャパシタＣ１に電荷が充電されうる。

キャパシタＣ１に電荷が完全に充電されると、第２の増幅器３００の初期化が完了し、第２のオートゼロ区間を終了することができる。すなわち、第２のオートゼロ区間の長さは、バイアスノードＢＮに連結されたキャパシタＣ１に電荷が充電されるまでにかかる時間に基づいて最適化される。図４を参照して説明したように、最適化された第２のオートゼロ区間の長さは、第１のオートゼロ区間の長さよりも短い可能性がある。

一方、図４のＡＤＣ回路１５０が比較動作を遂行するうちに、第２のオートゼロ信号ＡＺ＿ＯＴＡ２が非活性化されて第８のトランジスタＴＲ２２がターンオフされると、第３の出力ノードＯＵＴ２１の電圧レベルに等しくなるバイアスノードＢＮの電圧レベルは、キャパシタＣ１によって維持され、それによって電流源３２０が動作することができる。

電流源３２０は、第３の出力ノードＯＵＴ２１に連結される第９のトランジスタＴＲ２３を含み得る。第９のトランジスタＴＲ２３は、バイアスノードＢＮの電圧、すなわちキャパシタＣ１の一端の電圧に基づいて電源電流ＩＳＳ２を生成することができる。

前述したように、バイアスノードＢＮに連結されるキャパシタＣ１に電荷が完全に充電されると、第２のオートゼロ信号ＡＺ＿ＯＴＡ２を非活性化され、第２のオートゼロ区間は終了される。このとき、第１０のトランジスタＴＲ２４は、活性化されたパワーダウン信号ＰＤに応答してターンオフされることによって、第２の増幅器３００の動作が一時的に停止されるように（すなわち、一時的にパワーダウンされるように）できる。すなわち、第１０のトランジスタＴＲ２４は、第２の増幅器３００のパワーダウンスイッチとして動作することができる。

第２の増幅器３００の動作は、第１の増幅器２００が比較動作を遂行する前まで停止されうる。言い換えれば、第１の増幅器２００の第１のオートゼロ区間が終了すると（すなわち、第１のオートゼロ信号ＡＺ＿ＯＴＡ１が非活性化されると）、パワーダウン信号ＰＤは非活性化され、第１０のトランジスタＴＲ２４はターンオンされ、第２の増幅器３００は再び動作し始める。

言い換えれば、第２のオートゼロ区間及び比較動作区間の間に、第１０のトランジスタＴＲ２４は、ローレベルのパワーダウン信号ＰＤに応答してターンオンされ、第２のオートゼロ区間と比較動作区間との間に、ハイレベルのパワーダウン信号ＰＤに応答してターンオフされうる。このような第１０のトランジスタＴＲ２４の動作によって第２の増幅器３００は、第２のオートゼロ区間と比較動作区間との間に消費電力が減少することができる。

図７は、図４のアナログ－デジタル変換器ＡＤＣの回路１５０の動作を示すタイミング図の一例である。図７を参照すると、ｔ０時点からｔ２時点まではオートゼロ区間（第１のオートゼロ区間及び第２のオートゼロ区間を含む）と定義され、ｔ２時点からｔ１１時点まで比較動作区間と定義される。より詳しくは、ｔ３時点又はｔ４時点からｔ６時点までは第１の動作区間と定義され、ｔ６時点又はｔ９時点からｔ１０時点までは第２の動作区間と定義され、ｔ０時点からｔ２時点までは第１のオートゼロ区間と定義され、ｔ０時点からｔ１時点までは第２のオートゼロ区間と定義される。そして、ｔ１時点からｔ２時点まではパワーダウン区間と定義される。

ｔ０時点前に選択信号ＶＳＥＬが活性化され、図２のピクセルアレイの複数のピクセルグループ（例えば、図３に示すようなピクセルグループ）からピクセル信号ＰＩＸが出力される。なお、ｔ０時点前に活性化されたリセット信号ＶＲＳＴによって電源電圧を提供することができる。実施形態では、ピクセル信号ＰＩＸのレベル及びランプ信号ＲＡＭＰのレベルは、ｔ０時点前及びｔ１１時点以降の回路（図示せず）によって決定され得る。以下、図７と共に、図４～図６を参照して説明する。

第１のオートゼロ信号ＡＺ＿ＯＴＡ１は、ｔ０時点からｔ２時点まで活性化される。第２のオートゼロ信号ＡＺ＿ＯＴＡ２は、ｔ０時点からｔ１時点まで活性化され、ｔ１時点からｔ２時点まで非活性化される。第１の増幅器１５１＿１は、第１のオートゼロ区間の間（ｔ０時点からｔ２の時点まで）、第１のオートゼロ信号ＡＺ＿ＯＴＡ１に応答して初期化されてもよく、第２の増幅器１５１＿２は第２のオートゼロ区間の間（ｔ０時点からｔ１時点まで）、第２のオートゼロ信号ＡＺ＿ＯＴＡ２に応答して初期化される。

図６を参照して説明したように、第２のオートゼロ区間の長さは、第２の増幅器１５１＿２が含むキャパシタ（例えば、図６のＣ１）に電荷を完全に充電するのにかかる時間に基づいて決定される。第２の増幅器１５１＿２の初期化が完了すると、第２のオートゼロ信号ＡＺ＿ＯＴＡ２を非活性化され、第２のオートゼロ区間は終了することができる。

このとき、パワーダウン信号ＰＤが活性化されて第２の増幅器１５１＿２のパワーダウンスイッチ（例えば、図６のＴＲ２４）をターンオフすることにより、ｔ１時点からｔ２時点まで第２の増幅器１５１＿２の動作を一時的に停止することができる。これによって、ｔ１時点からｔ２時点まで第２の増幅器１５１＿２の消費電力を低減することができ、ＡＤＣ回路１５０全体の消費電力もまた低減することができる。パワーダウン信号ＰＤは、第１のオートゼロ区間が終了し、比較動作区間が始まると再び非活性化される。

ピクセル信号ＰＩＸのリセット信号のデジタル変換のために、ｔ３時点でランプ信号ＲＡＭＰにオフセットを加えることができ、ｔ４時点からランプ信号ＲＡＭＰが減少することができる。カウンタ１５２は、ｔ４時点から第２の増幅器１５１＿２の出力である第２の出力信号ＯＴＡ２＿ＯＵＴの極性が変化するｔ５時点までカウンティングクロック信号ＣＮＴ＿ＣＬＫをカウントすることができる。

リセット信号のデジタル変換が終了すると、ｔ６時点でピクセル信号ＰＩＸのイメージ信号をデジタル信号に変換するために、ｔ６時点でランプ信号ＲＡＭＰに再びオフセットが加えられ、ｔ７時点で反転信号ＣＯＮＶに応答して、カウンタ１５２のビットが反転される。ｔ８時点で、転送信号ＶＴが活性化され、その間に光電変換素子ＰＤによって蓄積された電荷によってピクセル信号ＰＩＸが受信される第１の増幅器１５１＿１の入力ノードの電圧レベルは変わることができる。

イメージ信号のデジタル変換のために、ｔ９時点でランプ信号ＲＡＭＰのレベルが減少することができる。カウンタ１５２は、ｔ９時点から第２の増幅器１５１＿２の出力である第２の出力信号ＯＴＡ２＿ＯＵＴの極性が変化するｔ１０時点までカウントクロック信号ＣＮＴ＿ＣＬＫをカウントすることができる。例えば、図４のカウンタ１５２は、ｔ１０時点でデジタル信号ＤＳを出力することができる。イメージ信号のデジタル変換が終了すると、次の比較動作（すなわち、相関二重サンプリング）のためにＡＤＣ回路１５０を初期化することができる。

図７を参照してＡＤＣ回路１５０の動作タイミングを説明したが、本発明はこれに限定されず、ＡＤＣ回路１５０の実施方法（例えば、第１の増幅器１５１＿１及び第２の増幅器１５１＿２の構造など）によって、信号のタイミングを変更することができる。

図８は、図２のアナログ－デジタル変換器ＡＤＣの回路１５０の構成の他の例を示す。図８を参照すると、第２の出力信号ＯＴＡ２＿ＯＵＴは第２の増幅器１５１＿２にフィードバックされてもよい。第２の増幅器１５１＿２にフィードバックされた第２の出力信号ＯＴＡ２＿ＯＵＴは、第２の増幅器１５１＿２の電源（例えば電流源）を制御することができ、ＡＤＣ回路１５０の消費電力を低減することができる。このような第２の増幅器１５１＿２の出力フィードバック動作は、第１の増幅器１５１＿１がピクセル信号ＰＩＸのリセット信号とランプ信号ＲＡＭＰとの間の比較動作を行うときと、ピクセル信号ＰＩＸのイメージ信号とランプ信号ＲＡＭＰとの間の比較動作を実行するときにすべて遂行され得る。

すなわち、図８のＡＤＣ回路１５０は、オートゼロ区間最適化だけでなく出力フィードバック動作をさらに行うことで、図４のＡＤＣ回路１５０に比べて消費電力がさらに低減することができる。図８のＡＤＣ回路１５０は、前述した出力フィードバック動作を除けば、図４を参照して説明したのと同じ機能を遂行することができるため、重複する説明は省略する。

図９は、図８の第２の増幅器１５１＿２の他の例を示す回路図である。第２の増幅器３００ａは、第１１のトランジスタＴＲ２５及びフィードバック回路３３０をさらに含み得る。例えば、第１１のトランジスタＴＲ２５はＮＭＯＳトランジスタであり得る。しかしながら、本発明はこれに限定されず、第１１のトランジスタＴＲ２５は、図９に示すものとは異なる種類のトランジスタであり得る。図９を参照すると、第７のトランジスタＴＲ２１がターンオンされると、第１１のトランジスタＴＲ２５にも電流が流れることができる。第２の出力信号ＯＴＡ２＿ＯＵＴは、フィードバック回路３３０に転送され得る。

フィードバック回路３３０は、第２の出力信号ＯＴＡ２＿ＯＵＴ及びフィードバック活性信号ＦＢ＿ＥＮに基づいて電流源３２０を制御することができる。このような出力フィードバック動作を遂行するために、フィードバック回路３３０は論理ゲート３３１を含み得る。例えば、論理ゲート３３１はＮＡＮＤゲートであり得る。

論理ゲート３３１は、第２の出力信号ＯＴＡ２＿ＯＵＴ及びフィードバック活性信号ＦＢ＿ＥＮに応答してフィードバック信号ＦＢを出力することができる。例えば、論理ゲート３３１は、フィードバック活性信号ＦＢ＿ＥＮの電圧レベル及び第２の出力信号ＯＴＡ２＿ＯＵＴの電圧レベルすべてがハイレベルである場合、フィードバック信号ＦＢの電圧レベルはローレベルになれるように実施され得る。

フィードバック信号ＦＢの電圧レベルがハイレベルである場合、第１１のトランジスタＴＲ２５はターンオンされ、電源電流ＩＳＳ２は第１１のトランジスタＴＲ２５を介して流れることができる。しかしながら、フィードバック信号ＦＢの電圧レベルがローレベルである場合、第１１のトランジスタＴＲ２５はターンオフされ、電源電流ＩＳＳ２は第１１のトランジスタＴＲ２５を介して流れることができなくなる。

具体的には、ランプ信号ＲＡＭＰとピクセル信号ＰＩＸとの比較動作が終了した後、第１の出力信号ＯＴＡ１＿ＯＵＴの電圧レベルはローレベルである可能性があり、第２の出力信号ＯＴＡ２＿ＯＵＴの電圧レベルはハイレベルである可能性がある。このとき、フィードバック活性信号ＦＢ＿ＥＮが活性化される前には、フィードバック信号ＦＢはハイレベルである可能性があり、第１１のトランジスタＴＲ２５はターンオン状態である可能性があり、電源電流ＩＳＳ２は第１１のトランジスタＴＲ２５を介して流れることができる。

一方、フィードバック活性信号ＦＢ＿ＥＮが活性化されると（すなわち、フィードバック活性信号ＦＢ＿ＥＮの電圧レベルがハイレベルになると）、フィードバック信号ＦＢはローレベルになれ、第１１のトランジスタＴＲ２５がターンオフされることにより、電源電流ＩＳＳ２は第１１のトランジスタＴＲ２５を介して流れることができなくなる。これにより、比較動作が終了した後に出力フィードバックを利用することで、第２の増幅器３００の消費電力を低減することができ、さらにＡＤＣ回路１５０の消費電力もまた低減することができる。

比較動作を遂行する前後の消費電力の差が持続するにつれて、イメージセンサの性能（例えば、ピクセル信号をデジタル信号に変換するＡＤＣ回路の性能）が劣化する可能性がある。前述したフィードバック回路３３０の動作により比較動作が行われた後、電源電流ＩＳＳ２が出力ノードＯＵＴ２１、ＯＵＴ２２を介して流れることができなくなると、比較動作を行う前後の消費電力の差が減少することができる。したがって、フィードバック回路３３０の動作により、イメージセンサの性能劣化の問題を改善することができる。

一方、図９の論理ゲート３３１はＮＡＮＤゲートであると示されているが、本発明はこれに限定されず、フィードバック回路３３０は、第２の出力信号ＯＴＡ２＿ＯＵＴの電圧レベルがハイレベルになったときに、フィードバック信号ＦＢの電圧レベルがローレベルになれるようにする任意の他の構成として（例えば、ＮＯＲゲート及び反転増幅器として）実施されることもあり得る。

なお、図９のフィードバック回路３３０は、第２の出力信号ＯＴＡ２＿ＯＵＴを直接入力されることで示されているが、本発明はこれに限定されない。例えば、図９のフィードバック回路３３０は、第２の出力信号ＯＴＡ２＿ＯＵＴに基づく他の信号を受信することもできる。例えば、第２の増幅器３００ａは、第７のトランジスタＴＲ２１と第３の出力ノードＯＵＴ２１との間に連結されるトランジスタ、スイッチ、インバータ又は論理ゲートをさらに含み得る。このような場合、フィードバック回路３３０の論理ゲート３３１は、第２の出力信号ＯＴＡ２＿ＯＵＴが第７のトランジスタＴＲ２１と第３の出力ノードＯＵＴ２１との間に連結されるトランジスタ、スイッチ、インバータ又は論理ゲートを通過した信号を受け取ることができ、前述したような比較動作を行うことができる。

言い換えれば、フィードバック回路３３０は、第２の出力信号ＯＴＡ２＿ＯＵＴをそのまま入力されるか、又は第２の出力信号ＯＴＡ２＿ＯＵＴが第７のトランジスタＴＲ２１と第３の出力ノードＯＵＴ２１との間のトランジスタ、スイッチ、インバータ又は論理ゲートを通過した信号を受け取ることができる。

結論として、図９の第２の増幅器３００ａは、第２のオートゼロ区間の最適化による第１０のトランジスタＴＲ２４の動作及びフィードバック回路３３０の動作の両方を使用することにより、図６の第２の増幅器３００に比して、消費電力がさらに減少する可能性がある。図９に示す第２の増幅器３００ａの構成及び機能は、前述したフィードバック回路３３０の動作を除けば、図６の第２の増幅器３００の構成及び機能と同一であるため、重複する説明は省略する。

図１０ａは、図９のフィードバック回路３３０の動作による図４のＡＤＣ回路１５０の動作を示すタイミング図の例であり、図１０ｂは、図９のオートゼロ区間最適化及びフィードバック回路３３０の動作に応じた図４のＡＤＣ回路１５０の動作を示すタイミング図の一例である。すなわち、図１０ａは、図９の第２の増幅器３００ａが出力フィードバック動作のみを使用する場合に対応し、図１０ｂは図９の第２の増幅器３００ａがオートゼロ区間最適化及び出力フィードバック動作の両方を使用する場合に対応する。また、図１０ａの場合、第２のオートゼロ区間の長さが最適化されず、第１のオートゼロ区間の長さと類似であると仮定し、パワーダウン信号ＰＤは活性化されないと仮定する。

図１０ａ、図１０ｂを参照すると、区間Ｔ０はオートゼロ区間に対応することができ、区間Ｔ１～区間Ｔ３は、比較器（コンパレータ）１５１がピクセル信号ＰＩＸのリセット信号とランプ信号ＲＡＭＰとを比較する区間に対応することができ、区間Ｔ４～区間Ｔ６は、比較器１５１がピクセル信号ＰＩＸのイメージ信号とランプ信号ＲＡＭＰとを比較する区間に対応することができる。フィードバック活性信号ＦＢ＿ＥＮは、ＡＤＣ回路１５０の判定が終了するとき（すなわち、区間Ｔ２及び区間Ｔ５が終了するとき）に活性化される。例えば、フィードバック活性信号ＦＢ＿ＥＮの電圧レベルは、ランプ信号ＲＡＭＰがランプされる区間Ｔ２～Ｔ３、及び／又は区間Ｔ５～Ｔ６の間にハイレベルに維持される。

フィードバック活性信号ＦＢ＿ＥＮ及び第２の出力信号ＯＴＡ２＿ＯＵＴに基づいて、フィードバック回路３３０はフィードバック信号ＦＢを出力することができる。ローレベルのフィードバック信号ＦＢに応答して、電流源３２０と出力ノードとの間のトランジスタ（例えば、図９の第１１のトランジスタＴＲ２５）はターンオフされ、電源電流ＩＳＳ２が流れない可能性がある。

したがって、フィードバック回路３３０の動作によって、区間Ｔ１～Ｔ３及び区間Ｔ４～Ｔ６にかけて電源電流ＩＳＳ２のレベルはほぼ等しく維持される。例えば、区間Ｔ１～Ｔ３及び区間Ｔ４～Ｔ６にかけて電源電流ＩＳＳ２のレベルはゼロに近い可能性がある。これによって、ＡＤＣ回路１５０の消費電力は減少することができる。

一方、図１０ｂを参照すると、オートゼロ区間であるＴ０は、第１のオートゼロ信号ＡＺ＿ＯＴＡ１が活性化される第１のオートゼロ区間、及び第２のオートゼロ信号ＡＺ＿ＯＴＡ２が活性化される第２のオートゼロ区間に細分化される。図４及び図６を参照して説明したように、第２のオートゼロ区間は、第２の増幅器１５１＿２が含むキャパシタ（例えば、図６のキャパシタＣ１）に電荷が完全に充電された後に終了する。

そして、第２のオートゼロ区間が終了すると、パワーダウン信号ＰＤが活性化され、比較動作区間が始まる前まで第２の増幅器１５１＿２の動作を一時的に停止させることができる。したがって、パワーダウン信号ＰＤが活性化されているうちに電源電流ＩＳＳ２が流れることができず、ＡＤＣ回路１５０の消費電力は減少することができる。結論として、図１０ｂを参照すると、オートゼロ区間最適化を通じて第２の増幅器１５１＿２が初期化され、比較動作区間が始まる前まで電源電流ＩＳＳ２のレベルが０に近づくことにより、図１０ａに比べてＡＤＣ回路１５０の消費電力がさらに減少し得る。

図１１は、図８の第２の増幅器１５１＿２の他の例を示す回路図である。第２の増幅器３００ｂは、制御回路３４０をさらに含み得る。制御回路３４０は、制御電流ＩＣＮの出力を調整して、比較動作を遂行する前後の第２の増幅器３００ｂの消費電力の差を軽減することができる。制御回路３４０は、電源電圧ＶＤＤと第３の出力ノードＯＵＴ２１との間に連結され、第７のトランジスタＴＲ２１及び第１０のトランジスタＴＲ２４と並列に連結される第１２～第１３のトランジスタＴＲ２６、ＴＲ２７を含み得る。

第１２のトランジスタＴＲ２６は制御信号ＣＮに応答して動作することができ、第１３のトランジスタＴＲ２７は第２のバイアス信号ＢＩＡＳ２に応答して動作することができる。ここで、制御信号ＣＮは、図２のタイミングコントローラ１６０から生成される。実施形態では、第１３のトランジスタＴＲ２７のゲートは、バイアスノードＢＮに連結される。例えば、第１２～第１３のトランジスタＴＲ２６、ＴＲ２７は、ＮＭＯＳトランジスタであり得る。しかし、本発明はこれに限定されず、第１２～第１３のトランジスタＴＲ２６、ＴＲ２７は、図１１に示すものとは異なる種類のトランジスタであり得る。

制御信号ＣＮが非活性化される場合、第１２のトランジスタＴＲ２６はターンオフされ、第１３のトランジスタＴＲ２７を介して制御電流ＩＣＮが流れないことがある。一方、制御信号ＣＮが活性化されて第１２のトランジスタＴＲ２６がターンオンされ、第２のバイアス信号ＢＩＡＳ２が印加されて第１３のトランジスタＴＲ２７もターンオンされる場合、第１２のトランジスタＴＲ２６及び第１３のトランジスタＴＲ２７を介して出力ノードＯＵＴ２１、ＯＵＴ２２に制御電流ＩＣＮが流れることができる。

ランプ信号ＲＡＭＰのレベルとピクセル信号ＰＩＸのレベルとの間の大小関係の判定が終わった後、電源電流ＩＳＳ２のレベルは高くなることがあり、比較動作が行われた後も電力が消費され続けることができる。前述したように比較動作を遂行する前後の消費電力の差が持続されるにつれて、イメージセンサの性能が劣化する可能性がある。

制御回路３４０は、このようなイメージセンサの性能の劣化を防ぐために動作することができる。ランプ信号ＲＡＭＰがランプし始めた後、制御信号ＣＮ及び第２のバイアス信号ＢＩＡＳ２が活性化されるにつれて、前述したように第１２～第１３のトランジスタＴＲ２６、ＴＲ２７を介して出力ノードＯＵＴ２１、ＯＵＴ２２に制御電流ＩＣＮが流れることができ、電源電流ＩＳＳ２のレベルは制御電流ＩＣＮのレベルだけ増加することができる。

例えば、ランプ信号ＲＡＭＰがランプし始めた後に、制御電流ＩＣＮのレベルだけ増加した電源電流ＩＳＳ２のレベル（以下、第２のレベルと称する）は、比較動作が行われる前の電源電流ＩＳＳ２のレベル（以下、第１のレベルと称する）よりも高く、比較動作が行われた後（すなわち、ランプ信号ＲＡＭＰの電圧レベルとピクセル信号ＰＩＸの電圧レベルとの大小関係に関する判断が終わった後）電源電流ＩＳＳ２のレベル（以下、第３のレベルと称する）よりは低い可能性がある。

このような制御回路３４０の動作により、第１のレベルと第２のレベルとの差、及び第２のレベルと第３のレベルとの差は、両方とも第１のレベルと第３のレベルとの差より小さい可能性がある。これによって、第２の増幅器３００の比較動作前後の消費電力差を緩和することができ、イメージセンサの性能劣化を改善することができる。したがって、比較動作を遂行する前後の消費電力の違いによるイメージセンサの性能劣化は、前述したフィードバック回路３３０の動作又は制御回路３４０の動作によって改善され得る。

結論として、図１１の第２の増幅器３００ｂは、第２のオートゼロ区間の最適化による第１０のトランジスタＴＲ２４の動作だけでなく、フィードバック回路３３０の動作又は制御回路３４０の動作のうちいずれか１つを使用することにより、図６の第２の増幅器３００に比べて消費電力をさらに低減することができる。図１１に示す第２の増幅器３００ｂの構成及び機能は、前述した制御回路３４０の動作を除けば、図６の第２の増幅器３００及び図９の第２の増幅器３００ａの構成及び機能と同じであるため、重複する説明は省略する。

図１２は、本発明の実施形態によるオートゼロ区間最適化を用いたアナログ－デジタル変換器ＡＤＣの回路の動作方法を示すフローチャートである。以下、図１２と共に、図２、図４～図６を参照して説明する。

段階Ｓ１１０において、第１の増幅器１５１＿１は、第１のオートゼロ信号ＡＺ＿ＯＴＡ１に応答して入力ノード及び出力ノードの電圧レベルを等しく調整することができる。段階Ｓ１２０において、第２の増幅器１５１＿２は、第２のオートゼロ信号ＡＺ＿ＯＴＡ２に応答してキャパシタに電荷を充電することができる。段階Ｓ１３０において、第２のオートゼロ区間が終了した後、比較動作区間が始まる前まで、第２の増幅器１５１＿２の動作は一時的に停止され得る。

段階Ｓ１４０において、第１の増幅器１５１＿１は、比較動作区間中にピクセルアレイ１１０から出力されるピクセル信号ＰＩＸとランプ信号ＲＡＭＰとを比較して第１の出力信号ＯＴＡ１＿ＯＵＴを生成することができる。具体的には、第１の増幅器１５１＿１は、第１の動作区間中にピクセル信号ＰＩＸのリセット信号とランプ信号ＲＡＭＰとを比較し、第２の動作区間中にピクセル信号ＰＩＸのイメージ信号とランプ信号ＲＡＭＰを比較して相関二重サンプリングＣＤＳを遂行することができる。

段階Ｓ１５０において、第２の増幅器１５１＿２は、第１の出力信号ＯＴＡ１＿ＯＵＴに基づいて第２の出力信号ＯＴＡ２＿ＯＵＴを生成することができる。例えば、第２の出力信号ＯＴＡ２＿ＯＵＴは、第１の出力信号ＯＴＡ１＿ＯＵＴが反転される信号であり得る。

前述した内容は、本発明を実施するための具体的な実施形態である。本発明は、前述した実施形態だけでなく、単に設計変更されるか、又は容易に変更できる実施形態もまた含む。なお、本発明は、実施形態を用いて容易に変形して実施することができる技術もまた含む。したがって、本発明の範囲は、前述した実施形態に限定してはならず、後述する特許請求の範囲だけでなく、本発明の特許請求の範囲と均等なものによって定められるべきである。

１０ イメージ処理ブロック
１２ レンズ
１４ イメージセンサ
１６ ＩＳＰフロントエンドブロック
１８ イメージ信号プロセッサ
１００ イメージセンサ
１１０ ピクセルアレイ
１２０ ロードライバ
１３０ ランプ信号発生器
１４０ 電圧バッファ
１５０ ＡＤＣ 回路
１５１ コンパレータ
１５１＿１ 第１のアンプ（増幅器）
１５１＿２ 第２のアンプ（増幅器）
１５２ カウンタ
１６０ タイミングコントローラ
１７０ バッファ
２００ 第１の増幅器
２１０ 第１の電流源
３００、３００ａ、３００ｂ 第２の増幅器
３１０ スイッチング回路
３２０ 電流源
３３０ フィードバック回路
３３１ 論理ゲート
３４０ 制御回路

Claims (20)

1. 第１のオートゼロ区間に第１のオートゼロ信号に応答して入力ノード及び出力ノードの電圧レベルを等しく調整し、第１の動作区間にピクセルアレイから出力されるピクセル信号のリセット信号をランプ信号と比較し、第２の動作区間に前記ピクセル信号のイメージ信号を前記ランプ信号と比較して第１の出力信号を生成する第１の増幅器（アンプ）と、
   第２のオートゼロ区間に第２のオートゼロ信号に応答してキャパシタに電荷を充電し、前記第１の動作区間及び前記第２の動作区間に前記第１の出力信号に基づいて第２の出力信号を生成する第２の増幅器（アンプ）と、を備え、
   前記第２のオートゼロ区間が終了した後に前記第１の動作区間が開始される前まで、前記第２の増幅器は動作が停止される、ことを特徴とする回路。
2. 前記第２のオートゼロ区間の長さは、前記キャパシタに電荷が完全に充電されるのにかかる時間に基づいて決定され、前記第１のオートゼロ区間の長さよりも短い、ことを特徴とする請求項１に記載の回路。
3. 前記第２の増幅器は、
   前記第１の出力信号に応答して前記第２の出力信号が出力される第１の出力ノードに電源電圧を供給する第１のトランジスタと、
   前記第２のオートゼロ信号に応答してターンオンされ、バイアスノードを介して前記キャパシタに連結される第２のトランジスタと、
   前記第１の出力ノードを介して前記第１のトランジスタに連結され、前記バイアスノードを介して前記キャパシタ及び前記第２のトランジスタに連結され、前記キャパシタによって保持される前記バイアスノードの電圧レベルに基づいて電源電流を生成する電流源と、
   パワーダウン信号に応答してターンオフされることによって前記第２の増幅器の動作を停止させる第３のトランジスタと、を含む、ことを特徴とする請求項１に記載の回路。
4. 前記パワーダウン信号は、前記第２のオートゼロ区間が終了するときに活性化され、前記第１の動作区間が開始されるとき非活性化される、ことを特徴とする請求項３に記載の回路。
5. 前記第１のトランジスタ及び前記第３のトランジスタはＰＭＯＳトランジスタであり、前記第２のトランジスタはＮＭＯＳトランジスタである、ことを特徴とする請求項３に記載の回路。
6. 前記第２の増幅器は、
   前記第１の出力ノードに連結され、前記第２の出力信号又は前記第２の出力信号に基づく信号を入力されて前記電源電流を制御するためのフィードバック信号を出力するフィードバック回路と、
   第２の出力ノードを介して前記電流源に連結され、前記フィードバック信号に応答して前記第１の出力ノードを前記第２の出力ノードに連結する第４のトランジスタと、をさらに含む、ことを特徴とする請求項３に記載の回路。
7. 前記フィードバック回路は、前記第２の出力信号及びフィードバック活性信号に基づいて前記フィードバック信号を出力する論理ゲートを含み、
   前記第４のトランジスタは、前記フィードバック信号に応答してターンオフされる、ことを特徴とする請求項６に記載の回路。
8. 前記第４のトランジスタはＮＭＯＳトランジスタであり、前記論理ゲートはＮＡＮＤゲートである、ことを特徴とする請求項７に記載の回路。
9. 前記第２の増幅器は、制御信号に応答して制御電流を出力する制御回路をさらに含み、
   前記制御回路は、
   前記制御信号に応答して、前記電源電圧に基づいて前記制御電流を生成する第５のトランジスタと、
   バイアス信号に応答して前記制御電流を前記第１の出力ノードに供給する第６のトランジスタと、を含む、ことを特徴とする請求項６に記載の回路。
10. 前記制御回路は、前記第１の動作区間又は前記第２の動作区間の間に前記ランプ信号がランプされ始めるとき、前記制御電流を前記第１の出力ノード及び前記第２の出力ノードを介して前記電流源に出力する、ことを特徴とする請求項９に記載の回路。
11. アナログ－デジタルコンバーターの回路動作方法であって、
    第１のオートゼロ区間に第１のオートゼロ信号に応答して、第１の増幅器の入力ノード及び出力ノードの電圧レベルを等しく調整する段階と、
    第２のオートゼロ区間に第２のオートゼロ信号に応答して第２の増幅器のキャパシタに電荷を充電する段階と、
    前記第２のオートゼロ区間が終了した後、第１の動作区間が始まる前まで前記第２の増幅器の動作を停止する段階と、
    前記第１の動作区間中にピクセルアレイから出力されるピクセル信号のリセット信号とランプ信号とを比較し、第２の動作区間中に前記ピクセル信号のイメージ信号と前記ランプ信号とを比較して第１の出力信号を生成する段階と、
    前記第１の出力信号に基づいて第２の出力信号を生成する段階と、を備える、ことを特徴とする方法。
12. 前記第２のオートゼロ区間の長さは、前記キャパシタに電荷が完全に充電されるのにかかる時間に基づいて決定され、前記第１のオートゼロ区間の長さより短く、
    前記第２の増幅器の動作を停止する段階は、
    前記第２のオートゼロ区間が終了するときに活性化され、前記第１の動作区間が開始されるときに非活性化されるパワーダウン信号に応答して前記第２の増幅器の動作を停止する段階を含む、ことを特徴とする請求項１１に記載の方法。
13. 前記第２の出力信号を用いて前記アナログ－デジタルコンバーターの電源電流を制御する段階と、をさらに備え、
    前記電源電流を制御する段階は、前記第１の動作区間及び前記第２の動作区間のうち、少なくとも１つの動作区間の間に遂行される、ことを特徴とする請求項１１に記載の方法。
14. 前記電源電流を制御する段階は、
    前記第２の出力信号及びフィードバック活性信号に基づいてフィードバック信号を出力する段階と、
    前記フィードバック信号に応答して前記電源電流を流さないように制御する段階と、を含む、ことを特徴とする請求項１３に記載の方法。
15. オートゼロ区間にオートゼロ信号に応答してキャパシタに電荷を充電し、動作区間に出力信号を生成する回路であって、
    前記回路は、
    前記出力信号が出力される第１の出力ノードに電源電圧を供給する第１のトランジスタと、
    前記オートゼロ信号に応答してターンオンされ、バイアスノードを介して前記キャパシタに連結される第２のトランジスタと、
    前記第１の出力ノードを介して前記第１のトランジスタに連結され、前記バイアスノードを介して前記キャパシタ及び前記第２のトランジスタに連結され、前記キャパシタによって保持される前記バイアスノードの電圧レベルに基づいて電源電流を生成する電流源と、
    パワーダウン信号に応答してターンオフされることによって前記回路の動作を停止する第３のトランジスタと、を備える、ことを特徴とする回路。
16. 前記パワーダウン信号は、前記オートゼロ区間が終了するとき活性化され、前記動作区間が開始されるとき非活性化され、
    前記オートゼロ区間の長さは、前記キャパシタに電荷が完全に充電されるのにかかる時間に基づいて決定され、
    前記オートゼロ区間が終了した後、前記動作区間が始まる前まで動作が停止される、ことを特徴とする請求項１５に記載の回路。
17. 前記第１のトランジスタ及び前記第３のトランジスタはＰＭＯＳトランジスタであり、前記第２のトランジスタはＮＭＯＳトランジスタである、ことを特徴とする請求項１５に記載の回路。
18. 前記第１の出力ノードに連結され、前記出力信号又は前記出力信号に基づく信号を入力されて前記電源電流を制御するためのフィードバック信号を出力するフィードバック回路と、
    第２の出力ノードを介して前記電流源に連結され、前記フィードバック信号に応答して前記第１の出力ノードを前記第２の出力ノードに連結する第４のトランジスタと、をさらに備える、ことを特徴とする請求項１５に記載の回路。
19. 前記フィードバック回路は、前記出力信号及びフィードバック活性信号に基づいて前記フィードバック信号を出力する論理ゲートを含み、
    前記第４のトランジスタは、前記フィードバック信号に応答してターンオフされる、ことを特徴とする請求項１８に記載の回路。
20. 前記第４のトランジスタはＮＭＯＳトランジスタであり、前記論理ゲートはＮＡＮＤゲートである、ことを特徴とする請求項１９に記載の回路。
    
    
    

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