JP2023073215A - デュアルコンバージョンゲイン動作の消費電力最適化のためのアナログ－デジタル変換回路及びその動作方法 - Google Patents

Abstract

【課題】デュアルコンバージョンゲイン動作の消費電力を最適化して消費電力を低減するアナログ-デジタル変換回路を備えたイメージセンサを提供する。
【解決手段】イメージセンサが備えるＡＤＣ回路１５０は、第１コンバージョンゲインに対応する第１ピクセル信号と第１ランプ信号を比較して第１コンバージョンゲイン出力信号を生成し、第２コンバージョンゲインに対応する第２ピクセル信号と第２ランプ信号を比較して第２コンバージョンゲイン出力信号を生成するコンパレータ１５１と、前記第１コンバージョンゲイン出力信号のパルスをカウントに基づいて前記第２コンバージョンゲインに対応する第２デジタル信号の出力が必要であるか否かを判定するカウンタ１５２と、を備える。第２デジタル信号の出力が不要であると判定される場合、カウンタ１５２は、コンパレータ１５１が第２コンバージョンゲイン出力信号を生成しないように制御する。
【選択図】図５

Description

本発明は、アナログ-デジタル変換器に関し、より詳しくはデュアルコンバージョンゲイン動作の消費電力最適化のためのアナログ-デジタル変換回路及びその動作方法に関する。

イメージセンサの種類として、ＣＣＤ（Charge Coupled Device）イメージセンサ、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサ（ＣＩＳ）などがある。ＣＭＯＳイメージセンサは、ＣＭＯＳトランジスタからなるピクセルを含み、各ピクセルに含まれる光電変換素子を用いて光エネルギーを電気信号に変換する。ＣＭＯＳイメージセンサは、各ピクセルから生成される電気信号を用いて撮影イメージに関する情報を取得する。

アナログ-デジタル変換器（ＡＤＣ：Analog-to-Digital Converter）は、ピクセルから生成されるアナログ入力電圧を受信して、それをデジタル信号に変換する。変換されたデジタル信号が、他の装置に転送され得る。ＡＤＣは、多様な信号処理装置で使用される。近年の信号処理装置の性能が向上するにつれて、アナログ信号に対する改善された分解能が要求される。したがって、同じ時間内に多くの信号を処理したり、各信号に対する改善された分解能を提供したりできるＡＤＣが使用されているが、消費電力が増加するという問題を有する。

米国特許第１０，４３１，６０８号明細書 米国特許第１０，１９４，１０６号明細書 米国特許第９，３６３，４５０号明細書 米国特許第１０，７３５，６７６号明細書 米国特許第１０，６１５，１９０号明細書 米国特許第１０，３９７，５００号明細書 米国特許第１０，１７０，５１４号明細書 米国特許第６，４９８，５７６号明細書 米国特許出願公開第２０２０/０２３６３１８号明細書

本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、デュアルコンバージョンゲイン動作の消費電力を最適化して消費電力を低減するアナログ-デジタル変換回路、その動作方法及びそれを含むイメージセンサを提供することにある。

本発明の実施形態による回路は、第１コンバージョンゲインに対応する第１ピクセル信号と第１ランプ信号を比較して第１コンバージョンゲイン出力信号を生成し、第２コンバージョンゲインに対応する第２ピクセル信号と第２ランプ信号を比較して第２コンバージョンゲイン出力信号を生成するコンパレータと、前記第１コンバージョンゲイン出力信号のパルスをカウントし、カウントした結果を第１デジタル信号として出力し、前記第１デジタル信号に基づいて前記第２コンバージョンゲインに対応する第２デジタル信号の出力が必要であるか否かを判定するカウンタと、を備える。前記第１コンバージョンゲインは前記第２コンバージョンゲインより高いコンバージョンゲインであり、そして前記第２デジタル信号の出力が不要であると判定される場合、前記カウンタは、前記コンパレータが前記第２コンバージョンゲイン出力信号を生成しないように制御する。

本発明の実施形態によるアナログ-デジタル変換回路の動作方法は、第１コンバージョンゲインに対応する第１ピクセル信号と第１ランプ信号を比較して第１コンバージョンゲイン出力信号を生成し、第２コンバージョンゲインに対応する第２ピクセル信号と第２ランプ信号を比較して第２コンバージョンゲイン出力信号を生成する段階と、前記第１コンバージョンゲイン出力信号のパルスをカウントし、カウントした結果を第１デジタル信号として出力する段階と、前記第１デジタル信号に基づいて前記第２コンバージョンゲインに対応する第２デジタル信号の出力が必要であるか否かを判定する段階と、前記第２デジタル信号の出力が不要であると判定される場合、前記第２コンバージョンゲイン出力信号を生成しないように制御する段階と、を備える。前記第１コンバージョンゲインは、前記第２コンバージョンゲインよりも高いコンバージョンゲインである。

本発明の実施形態によるイメージセンサは、フローティング拡散領域を共有するピクセルから第１コンバージョンゲインに対応する第１ピクセル信号、及び第２コンバージョンゲインに対応する第２ピクセル信号を出力するピクセルアレイと、前記第１ピクセル信号を第１デジタル信号に変換し、前記第１デジタル信号に基づいて前記第２ピクセル信号を第２デジタル信号に変換する必要があるか否かを判定するアナログ-デジタル変換回路と、を備える。前記１コンバージョンゲインは、前記第２コンバージョンゲインよりも高いコンバージョンゲインである。

本発明の実施形態によれば、カウンタの出力フィードバックに基づいてローコンバージョンゲイン動作が必要であるか否かを判定することによって、デュアルコンバージョンゲイン動作の消費電力を最適化することができる。また、本発明の実施形態によれば、アナログ-デジタル変換回路の消費電力を低減することができる。

本発明の実施形態によるイメージ処理ブロックの構成の一例を示す。 図１のイメージセンサの構成の一例を示す。 図２のピクセルアレイのピクセルグループのうち、いずれか１つの例を示す回路図である。 図３のデュアルコンバージョントランジスタがターンオフされるハイコンバージョンゲイン条件下でのフローティング拡散領域を示す回路図である。 図３のデュアルコンバージョントランジスタがターンオンされるローコンバージョンゲイン条件下でのフローティング拡散領域を示す回路図である。 図２のアナログ-デジタル変換（ＡＤＣ）回路の構成の一例を示す。 図５のＡＤＣ回路がＲｅｓｅｔ-Ｓｉｇ-Ｓｉｇ-Ｒｅｓｅｔ（ＲＳＳＲ）方法に従ってピクセル信号を処理する過程を示すタイミング図である。 図５のＡＤＣ回路がＲｅｓｅｔ-Ｒｅｓｅｔ-Ｓｉｇ-Ｓｉｇ（ＲＲＳＳ）方法に従ってピクセル信号を処理する過程を示すタイミング図である。 ハイコンバージョンゲインデジタル信号の例を示す。 ハイコンバージョンゲインデジタル信号の値に応じたイメージデータにおけるハイコンバージョンゲインピクセル信号、及びローコンバージョンゲインピクセル信号のウェイトを示す。 本発明の実施形態によるデュアルコンバージョンゲイン動作の消費電力最適化のためのアナログ-デジタル変換（ＡＤＣ）回路の動作方法を示すフローチャートである。

以下では、本発明の技術分野における通常の知識を有する者が本発明を容易に実施することができるように、本発明の実施形態が明確かつ詳細に記載される。

詳細な説明で使用される～部又はユニット(unit)、モジュール(module)、ブロック(block)、～器（～or、～er）などの用語を参照して説明される構成要素及び図面に示される機能ブロックは、ソフトウェア、ハードウェア又はそれらの組み合わせの形で実装される。例として、ソフトウェアは、マシンコード、ファームウェア、エンベデッドコード及びアプリケーションソフトウェアであり得る。例えば、ハードウェアは、電気回路、電子回路、プロセッサ、コンピュータ、集積回路、集積回路コア、圧力センサ、慣性センサ、メムス（microelectromechanical system：ＭＥＭＳ）、受動素子又はそれらの組み合わせを含み得る。

図１は、本発明の実施形態によるイメージ処理ブロック１０の構成の一例を示す。イメージ処理ブロック１０は、スマートフォン、デジタルカメラ、ラップトップ、デスクトップなどのような多様な電子機器の一部として実装される。イメージ処理ブロック１０は、レンズ１２、イメージセンサ１４、ＩＳＰフロントエンドブロック（Image Signal Processor front end block）１６及びイメージ信号プロセッサ１８を含み得る。

光は、撮影の対象となるオブジェクト風景などによって反射され、レンズ１２は反射される光信号を受け取ることができる。イメージセンサ１４は、レンズ１２を通して受信される光に基づいて電気信号を生成することができる。例えば、イメージセンサ１４は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどで実施されてもよい。例えば、イメージセンサ１４は、デュアルピクセル(dual pixel)構造又はテトラセル(tetracell)構造を有するマルチピクセル(multi pixel)イメージセンサであり得る。

イメージセンサ１４は、ピクセルアレイを含み得る。ピクセルアレイのピクセルは、光信号を電気信号に変換してピクセル値を生成することができる。光信号が電気信号（例えば、電圧）に変換される比率をコンバージョンゲイン(conversion gain)と定義することができる。特に、ピクセルアレイは、コンバージョンゲインを変化させるデュアルコンバージョンゲインを用いて、ローコンバージョンゲイン(low conversion gain)条件下及びハイコンバージョンゲイン(high conversion gain)条件下でピクセル信号を生成することができる。

さらに、イメージセンサ１４は、ピクセル値に対して相関二重サンプリング（Correlation Double Sampling：ＣＤＳ）を遂行するためのアナログ-デジタル変換回路（Analog-to-Digital Converting(ＡＤＣ) Circuit）を含み得る。イメージセンサ１４の構成は、図２を参照してさらに詳しく説明される。

ＩＳＰフロントエンドブロック１６は、イメージセンサ１４から出力される電気信号に対して前処理を遂行し、イメージ信号プロセッサ１８が処理するのに適した形態に加工することができる。なお、本発明のＩＳＰフロントエンドブロック１６は、イメージセンサ１４の出力に基づいて、ローコンバージョンゲイン条件に対応する電気信号に対する前処理、及びハイコンバージョンゲイン条件に対応する電気信号に対する前処理を選択的に行うこともできる。

イメージ信号プロセッサ１８は、ＩＳＰフロントエンドブロック１６によって加工された電気信号を適切に処理して、撮影されたオブジェクト、風景などに関連するイメージデータを生成することができる。このために、イメージ信号プロセッサ１８は、色補正(color correction)、自動白色補正(auto white correction)、ガンマ補正(gamma correction)、色の飽和度補正(color saturation correction)、不良ピクセル補正(bad pixel correction)、色相補正(hue correction)のような多様な処理を行うことができる。

図１は、１つのレンズ１２と１つのイメージセンサ１４を示す。しかし、他の実施形態では、イメージ処理ブロック１０は、複数のレンズ、複数のイメージセンサ及び複数のＩＳＰフロントエンドブロックを含み得る。この場合、複数のレンズは、それぞれ異なる画角を有し得る。さらに、複数のイメージセンサは、異なる機能、異なる性能及び/又は異なる特性を有することができ、異なる構成のピクセルアレイを含み得る。

図２は、図１のイメージセンサ１４の構成の一例を示す。イメージセンサ１００は、ピクセルアレイ１１０、ロードライバ１２０、ランプ信号発生器１３０、電圧バッファ１４０、ＡＤＣ回路１５０、タイミングコントローラ１６０及びバッファ１７０を含み得る。

ピクセルアレイ１１０は、行と列に沿ってマトリックス状に配置される複数のピクセルを含み得る。複数のピクセルのそれぞれは、光電変換素子を含み得る。例えば、光電変換素子は、フォトダイオード、フォトトランジスタ、フォトゲート又はピンドフォトダイオード(pinned photodiode)などを含み得る。

ピクセルアレイ１１０は、複数のピクセルグループＰＧを含み得る。各ピクセルグループＰＧは、２つ以上の複数のピクセルを含み得る。ピクセルグループを構成する複数のピクセルは、１つのフローティング拡散領域(floating diffusion region)又は複数のフローティング拡散領域を共有し得る。図２のピクセルアレイ１１０は、４つの行と４つの列（すなわち、４×４）のピクセルグループＰＧを含むように示されているが、本発明はこれに限定されない。

ピクセルグループＰＧは、同じ色のピクセルを含み得る。例えば、ピクセルグループＰＧは、赤色スペクトル領域の光を電気信号に変換させるレッドピクセル、緑色スペクトル領域の光を電気信号に変換させるグリーンピクセル、又は青色スペクトル領域の光を電気信号に変換させるブルーピクセルを含み得る。例えば、ピクセルアレイ１１０を構成するピクセルは、テトラ-ベイヤーパターン（Tetra-Bayer Pattern）の形態で配置されることがある。

ピクセルアレイ１１０の複数のピクセルのそれぞれは、外部から受光された光の強度又は光の量に応じてカラムラインＣＬ１～ＣＬ４に沿ってピクセル信号を出力することができる。例えば、ピクセル信号は、外部から受光された光の強度又は光の量に対応するアナログ信号であり得る。

図１を参照して説明したように、ピクセルアレイ１１０は、オブジェクトの周囲の照度に応じて、ローコンバージョンゲイン条件下及びハイコンバージョンゲイン条件下でピクセル信号を生成することができる。以下では、ローコンバージョンゲイン条件下で生成されたピクセル信号をローコンバージョンゲインピクセル信号と呼び、ハイコンバージョンゲイン条件下で生成されたピクセル信号をハイコンバージョンピクセル信号と呼ぶことにする。例えば、ピクセルアレイ１１０は、最初にハイコンバージョンゲインピクセル信号を生成した後、ローコンバージョンゲインピクセル信号を生成することができる。ピクセル信号は、電圧バッファ（例えば、ソースフォロワ）を通過してカラムラインＣＬ１～ＣＬ４を介してＡＤＣ回路１５０に提供されてもよい。ピクセルアレイ１１０は、デュアルコンバージョントランジスタをターンオン又はターンオフすることによってコンバージョンゲインを変化させることができ、これについては図３、図４ａ、図４ｂを参照して詳しく説明する。

ロードライバ１２０は、ピクセルアレイ１１０の行を選択して駆動することができる。ロードライバ１２０は、タイミングコントローラ１６０によって生成されたアドレス及び/又は制御信号をデコーディングして、ピクセルアレイ１１０の行を選択及び駆動するための制御信号を生成することができる。例えば、制御信号は、ピクセルを選択するための信号、又はフローティング拡散領域をリセットするための信号などを含み得る。

ランプ信号発生器１３０は、タイミングコントローラ１６０の制御下でランプ信号ＲＡＭＰを生成することができる。例えば、ランプ信号発生器１３０は、ランプイネーブル信号のような制御信号の下で動作することができる。ランプイネーブル信号が活性化されると、ランプ信号発生器１３０は、所定の値（例えば、スタートレベル、終了レベル、傾きなど）に従ってランプ信号ＲＡＭＰを生成することができる。言い換えれば、ランプ信号ＲＡＭＰは、特定の時間にわたって所定の傾きに応じて増加又は減少する信号であり得る。ランプ信号ＲＡＭＰは、電圧バッファ１４０を通過してＡＤＣ回路１５０に提供され得る。

ＡＤＣ回路１５０は、ピクセルアレイ１１０の複数のピクセルからカラムラインＣＬ１～ＣＬ４を介してピクセル信号を受信することができ、ランプ信号発生器１３０から電圧バッファ１４０を介してランプ信号ＲＡＭＰを受信することができる。ＡＤＣ回路１５０は、受信したピクセル信号に対してリセット信号及びイメージ信号を取得し、その差から有効な信号成分を抽出する相関二重サンプリング（ＣＤＳ）技法に基づいて動作することができる。ハイコンバージョンゲインピクセル信号がローコンバージョンゲインピクセル信号より前に生成される場合、ＡＤＣ回路１５０は、ハイコンバージョンゲインデジタル信号をローコンバージョンゲインデジタル信号より前に生成することができる。ＡＤＣ回路１５０は、複数のコンパレータＣＯＭＰ及びカウンタＣＮＴを含み得る。

具体的には、コンパレータＣＯＭＰは、ピクセル信号のリセット信号とランプ信号ＲＡＭＰとを比較し、ピクセル信号のイメージ信号とランプ信号ＲＡＭＰとを比較して相関二重サンプリングＣＤＳを行うことができる。カウンタＣＮＴは、相関二重サンプリングが行われた信号のパルスをカウントしてデジタル信号として出力することができる。なお、本発明のカウンタＣＮＴは、ハイコンバージョンゲインデジタル信号に基づいて、ローコンバージョンゲインデジタル信号の出力が必要であるか否かを判定することができる。

例えば、ローコンバージョンゲインデジタル信号の出力が不要であると判定される場合、カウンタＣＮＴは、コンパレータＣＯＭＰがローコンバージョンゲインピクセル信号に対して比較動作を遂行しないようにするパワーダウン信号を生成することができる。これにより、ＡＤＣ回路１５０の消費電力は減少することができる。図２のＡＤＣ回路１５０は、４つのコンパレータＣＯＭＰ及び４つのカウンタＣＮＴを含むように示されているが、本発明はこれに限定されない。

タイミングコントローラ１６０は、ロードライバ１２０、ランプ信号発生器１３０及びＡＤＣ回路１５０のそれぞれの動作及び/又はタイミングを制御するための制御信号及び/又はクロックを生成することができる。

バッファ１７０は、メモリＭＥＭ及びセンス(感知)アンプＳＡを含み得る。メモリＭＥＭは、ＡＤＣ回路１５０の対応するカウンタＣＮＴから出力されたデジタル信号を記憶することができる。センスアンプＳＡは、記憶されたデジタル信号をセンス及び増幅することができる。センスアンプＳＡは、増幅されたデジタル信号をイメージデータＩＤＡＴとして出力することができ、イメージデータＩＤＡＴは、図１のＩＳＰフロントエンドブロック１６に転送され得る。

図３は、図２のピクセルアレイ１１０のピクセルグループＰＧのうちいずれか１つの例を示す回路図である。図４ａは、図３のデュアルコンバージョントランジスタＤＣがターンオフされるハイコンバージョンゲイン条件下でのフローティング拡散領域ＦＤ１を示す回路図である。図４ｂは、図３のデュアルコンバージョントランジスタＤＣがターンオンされるローコンバージョンゲイン条件下でのフローティング拡散領域ＦＤ１、ＦＤ２を示す回路図である。

例えば、ピクセルグループＰＧは、ピクセルＰＸ１～ＰＸ４、光電変換素子ＰＤ１～ＰＤ４、転送トランジスタＴｘ１～Ｔｘ４、リセットトランジスタＲＳＴ、デュアルコンバージョントランジスタＤＣ、駆動トランジスタＤｘ及び選択（セレクト）トランジスタＳＥＬを含み得る。図３のピクセルグループＰＧは、４つのピクセルＰＸ１～ＰＸ４がそれぞれ光電変換素子ＰＤ１～ＰＤ４を含むテトラセル構造を有するものとして示されているが、本発明はこれに限定されず、ピクセルグループＰＧは他の多様な構造を有するように実施される。

第１ピクセルＰＸ１は、第１光電変換素子ＰＤ１及び第１転送トランジスタＴｘ１を含むことができ、他のピクセルＰＸ２、ＰＸ３、ＰＸ４も同様の構成要素をそれぞれ含み得る。ピクセルＰＸ１～ＰＸ４のそれぞれは、リセットトランジスタＲＳＴ、デュアルコンバージョントランジスタＤＣ、駆動トランジスタＤｘ及び選択トランジスタＳＥＬを共有し得る。なお、ピクセルＰＸ１～ＰＸ４のそれぞれは、第１フローティング拡散領域ＦＤ１を共有し得る。

第１フローティング拡散領域ＦＤ１又は第２フローティング拡散領域ＦＤ２は、入射した光量に対応する電荷を蓄積することができる。転送信号ＶＴ１～ＶＴ４によって転送トランジスタＴｘ１～Ｔｘ４がそれぞれターンオンされている間、第１フローティング拡散領域ＦＤ１又は第２フローティング拡散領域ＦＤ２は、光電変換素子ＰＤ１～ＰＤ４から電荷を受け取って蓄積することができる。第１フローティング拡散領域ＦＤ１は、ソースフォロワアンプとして駆動される駆動トランジスタＤｘのゲート端に連結され得るので、第１フローティング拡散領域ＦＤ１に蓄積された電荷に対応する電圧が形成され得る。例えば、第１フローティング拡散領域ＦＤ１の静電容量は、第１キャパシタンスＣＦＤ１で表すことができる。

デュアルコンバージョントランジスタＤＣは、デュアルコンバージョン信号ＶＤＣによって駆動される。デュアルコンバージョントランジスタＤＣがターンオフされる場合、第１フローティング拡散領域ＦＤ１の静電容量は第１キャパシタンスＣＦＤ１に対応し得る。一般的な環境では、第１フローティング拡散領域ＦＤ１は容易に飽和されないため、第１フローティング拡散領域ＦＤ１の静電容量（すなわち、ＣＦＤ１）を増やす必要性は要求されない可能性があり、デュアルコンバージョントランジスタＤＣは、ターンオフされる可能性がある。

しかしながら、高照度環境では、第１フローティング拡散領域ＦＤ１を容易に飽和させることができる。このような飽和を防ぐために、デュアルコンバージョントランジスタＤＣをターンオンすることができ、第１フローティング拡散領域ＦＤ１は第２フローティング拡散領域ＦＤ２と電気的に連結され、フローティング拡散領域ＦＤ１、ＦＤ２の静電容量は、第１キャパシタンスＣＦＤ１と第２キャパシタンスＣＦＤ２の和に拡張され得る。

転送トランジスタＴｘ１～Ｔｘ４は、それぞれ転送信号ＶＴ１～ＶＴ４によって駆動され、光電変換素子ＰＤ１～ＰＤ４によって生成された電荷を第１フローティング拡散領域ＦＤ１又は第２フローティング拡散領域ＦＤ２に転送することができる。例えば、転送トランジスタＴｘ１～Ｔｘ４の一端を光電変換素子ＰＤ１～ＰＤ４にそれぞれ連結することができ、他端を第１フローティング拡散領域ＦＤ１に連結することができる。

リセットトランジスタＲＳＴは、リセット信号ＶＲＳＴによって駆動され、第１フローティング拡散領域ＦＤ１又は第２フローティング拡散領域ＦＤ２に電源電圧ＶＤＤを提供することができる。これにより、第１フローティング拡散領域ＦＤ１又は第２拡張フローティング拡散領域ＦＤ２に蓄積された電荷は、電源電圧ＶＤＤ端に移動することができ、第１フローティング拡散領域ＦＤ１又は第２フローティング拡散領域ＦＤ２の電圧はリセットされ得る。

駆動トランジスタＤｘは、第１フローティング拡散領域ＦＤ１又は第２フローティング拡散領域ＦＤ２の電圧を増幅してピクセル信号ＰＩＸを生成することができる。選択（セレクト）トランジスタＳＥＬは選択信号ＶＳＥＬによって駆動され、行（ロー）単位で読み取るピクセルを選択することができる。選択トランジスタＳＥＬがターンオンされると、ピクセル信号ＰＩＸはカラムラインＣＬを介して図２のＡＤＣ回路１５０に出力される。

図５は、図２のアナログ-デジタル変換ＡＤＣ回路１５０の構成の一例を示す。ＡＤＣ回路１５０は、コンパレータ１５１及びカウンタ１５２を含み得る。ＡＤＣ回路１５０は、ピクセルアレイ１１０から出力されるアナログ信号であるピクセル信号ＰＩＸをデジタル信号ＤＳに変換して出力することができる。明確な説明と図面の簡潔化のために、図５のピクセルアレイ１１０は１つのピクセルについてのみ示されており、ピクセルアレイ１１０の構成及び機能は図３、図４ａ及び図４ｂを参照して説明した通りである。

具体的には、図２を参照して説明したように、コンパレータ１５１は、ピクセル信号のリセット信号とランプ信号ＲＡＭＰとを比較し、ピクセル信号のイメージ信号とランプ信号ＲＡＭＰとを比較して相関二重サンプリングＣＤＳを遂行することができ、カウンタ１５２は、相関二重サンプリングが行われた信号のパルスをカウントしてデジタル信号として出力することができる。以下で、図５とともに、図２、図３、図４ａ及び図４ｂを参照して説明する。

例えば、コンパレータ１５１は、２つの増幅器（第１増幅器１５１＿１及び第２増幅器１５１＿２）含む２段(two-stage)構造を有することができ、第１増幅器１５１＿１及び第２増幅器１５１＿２は、オペレーショナル・トランスコンダクタンス・アンプ（Operational Transconductance Amplifier：ＯＴＡ）として実施されることがあるが、本発明はこれに限定されない。例えば、コンパレータ１５１は、より多くの増幅器（アンプ）を含む構造を有することもできる。なお、ＡＤＣ回路１５０は複数のコンパレータ及びカウンタを含み得るが、明確に説明するために、図５では１つのコンパレータ１５１と１つのカウンタ１５２を示すことにする。

第１増幅器１５１＿１は、ピクセルアレイ１１０からカラムラインＣＬを介してピクセル信号ＰＩＸを受信することができ、ランプ信号発生器１３０から電圧バッファ１４０を介してランプ信号ＲＡＭＰを受信することができる。第１増幅器１５１＿１は、受信した信号に基づいて第１出力信号ＯＴＡ１＿ＯＵＴを出力することができる。例えば、第１増幅器１５１＿１は、ランプ信号ＲＡＭＰのレベルがピクセル信号ＰＩＸのレベルより高い区間の間、ハイレベルを有する第１出力信号ＯＴＡ１＿ＯＵＴを出力することができ、ランプ信号ＲＡＭＰのレベルがピクセル信号ＰＩＸのレベルより低い区間の間、ローレベルを有する第１出力信号ＯＴＡ１＿ＯＵＴを出力することができる。なお、上述した第１増幅器１５１＿１の比較動作は、ピクセル信号ＰＩＸのリセット信号とランプ信号ＲＡＭＰとの間、及びピクセル信号ＰＩＸのイメージ信号とランプ信号ＲＡＭＰとの間に対してすべて行われる。

第２増幅器１５１＿２は、第１出力信号ＯＴＡ１＿ＯＵＴを増幅して比較信号である第２出力信号ＯＴＡ２＿ＯＵＴを出力することができる。例えば、第２出力信号ＯＴＡ２＿ＯＵＴは、第１出力信号ＯＴＡ１＿ＯＵＴが反転された信号であり得る。言い換えれば、第２増幅器１５１＿２は、第１出力信号ＯＴＡ１＿ＯＵＴがハイレベルを有する間、ローレベルを有する第２出力信号ＯＴＡ２＿ＯＵＴを出力し、第１出力信号ＯＴＡ１＿ＯＵＴがローレベルを有する間、ハイレベルを有する第２出力信号ＯＴＡ２＿ＯＵＴを出力するように実施され得る。

以下の説明では、コンパレータ１５１が比較動作を行い、第１出力信号ＯＴＡ１＿ＯＵＴ又は第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルがハイレベルからローレベルに変わること、又はローレベルからハイレベルに変わることをＡＤＣ回路１５０の判定(decision)と称することにする。言い換えれば、「回路１５０の判定が終わった後」ということは、「第１出力信号ＯＴＡ１＿ＯＵＴ又は第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルがハイレベルからローレベルに変わった後、又はローレベルからハイレベルに変わった後」を意味することができる。コンパレータ１５１は、比較動作が遂行される前のオートゼロ(auto-zero)区間でオートゼロ信号に応答して初期化され、比較動作を再び遂行することができる。

カウンタ１５２は、タイミングコントローラ１６０の制御下で動作することができ、対応する第２出力信号ＯＴＡ２＿ＯＵＴのパルスをカウントしてデジタル信号ＤＳとして出力することができる。例えば、カウンタ１５２は、カウンタクロック信号ＣＮＴ＿ＣＬＫ及びカウンタ１５２の内部ビットを反転させる反転信号ＣＯＮＶなどのような制御信号の下で動作することができる。

例えば、カウンタ１５２は、アップ/ダウンカウンタ（Up/Down Counter）及びビットワイズインバージョンカウンタ（Bit-wise Inversion Counter）などを含み得る。ビットワイズインバージョンカウンタは、アップ/ダウンカウンタと同様の動作を遂行することができる。例えば、ビットワイズインバージョンカウンタは、アップカウントのみを遂行する機能と、特定の信号が入るとカウンタ内部のすべてのビットを反転して１の補数（１'ｓｃｏｍｐｌｅｎｔ）にする機能とを遂行することができる。ビットワイズインバージョンカウンタは、リセットカウント(reset count)を遂行した後、その結果を反転して１の補数（すなわち、負数）の値に変換することができる。

さらに、本発明のカウンタ１５２は、ハイコンバージョンゲインデジタル信号に基づいてローコンバージョンゲインデジタル信号の出力が必要であるか否かを判定することができる。ローコンバージョンゲインデジタル信号の出力が不要であると判定される場合、カウンタ１５２は、コンパレータ１５１がローコンバージョンゲインピクセル信号に対して比較動作を行わないようにするパワーダウン信号ＰＤを生成することができる。

カウンタ１５２は、パワーダウン信号ＰＤをコンパレータ１５１（すなわち、第１増幅器１５１＿１、又は第２増幅器１５１＿２）に送ることができる。第１増幅器１５１＿１又は第２増幅器１５１＿２は、パワーダウン信号ＰＤに応答して、ローコンバージョンゲイン条件に対応する第１出力信号ＯＴＡ１＿ＯＵＴ又は第２出力信号ＯＴＡ２＿ＯＵＴを生成しないとし得る。これにより、ピクセルアレイ１１０又はＡＤＣ回路１５０の消費電が減少することができる。例えば、第１増幅器１５１＿１及び第２増幅器１５１＿２は、パワーダウン信号ＰＤに応答して動作するパワーダウンスイッチ（例えば、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタ）を含み得る。

図６ａは、図５のＡＤＣ回路１５０がＲｅｓｅｔ-Ｓｉｇ-Ｓｉｇ-Ｒｅｓｅｔ（ＲＳＳＲ）方法に従ってピクセル信号ＰＩＸを処理する過程を示すタイミング図であり、図６ｂは、図５のＡＤＣ回路１５０がＲｅｓｅｔ-Ｒｅｓｅｔ-Ｓｉｇ-Ｓｉｇ（ＲＲＳＳ）方法に従ってピクセル信号ＰＩＸを処理する過程を示すタイミング図である。以下、図６ａ～図６ｂと共に、図５を参照して説明する。

図６ａ～図６ｂを参照すると、１Ｈ時区間が示されている。１Ｈ時区間は、ピクセルアレイ１１０の複数のピクセルを行（ロー）単位で駆動するために必ず保障されるべき時間であり得る。例えば、１Ｈ時区間は、ハイコンバージョンゲインリセット信号区間ＨＲＳＴ、ハイコンバージョンゲインイメージ信号区間ＨＳＩＧ、ローコンバージョンゲインリセット信号区間ＬＲＳＴ、及びローコンバージョンゲインイメージ信号区間ＬＳＩＧを含み得る。

図６ａを参照すると、ハイコンバージョンゲインリセット信号区間ＨＲＳＴ、ハイコンバージョンゲインイメージ信号区間ＨＳＩＧ、ローコンバージョンゲインイメージ信号区間ＬＳＩＧ、及びローコンバージョンゲインリセット信号区間ＬＲＳＴが順次にＲＳＳＲ進行される。

複数の区間（ＨＲＳＴ、ＨＳＩＧ、ＬＳＩＧ及びＬＲＳＴ）のそれぞれにおいて、ハイコンバージョンゲインリセット信号ＶＨＲＳＴ、ハイコンバージョンゲインイメージ信号ＶＨＳＩＧ、ローコンバージョンゲインイメージ信号ＶＬＳＩＧ、及びローコンバージョンゲインリセット信号ＶＬＲＳＴがピクセル信号ＰＩＸの成分として出力され、順にデジタル信号に変換される。

まず、論理ハイレベルのリセット信号ＶＲＳＴがリセットトランジスタＲＳＴのゲートに印加されてから、論理ローレベルのリセット信号ＶＲＳＴがリセットトランジスタＲＳＴのゲートに印加される。その後、オートゼロ信号ＡＺに応答してランプ信号ＲＡＭＰの電圧レベルとピクセル信号ＰＩＸの電圧レベルとの間の調整を行うことができる。次に、論理ローレベルのデュアルコンバージョン信号ＶＤＣをデュアルコンバージョントランジスタＤＣのゲートに印加し、ＨＲＳＴ区間でハイコンバージョンゲインリセット信号ＶＨＲＳＴを出力することができる。そして、論理ハイレベルの転送信号ＶＴが転送トランジスタＴｘのゲートに印加され、ＨＳＩＧ区間でハイコンバージョンゲインイメージ信号ＶＨＳＩＧが出力される。

その後、再びオートゼロ信号ＡＺに応答してランプ信号ＲＡＭＰの電圧レベルとピクセル信号ＰＩＸの電圧レベルとの間の調整を行うことができる。次に、論理ローレベルのリセット信号ＶＲＳＴがリセットトランジスタＲＳＴのゲートに印加され、論理ハイレベルのデュアルコンバージョン信号ＶＤＣがデュアルコンバージョントランジスタＤＣのゲートに印加され、論理ハイレベルの転送信号ＶＴが転送トランジスタＴｘのゲートに印加され、ＬＳＩＧ区間でローコンバージョンゲインイメージ信号ＶＬＳＩＧが出力される。そして、論理ハイレベルのリセット信号ＶＲＳＴがリセットトランジスタＲＳＴのゲートに印加され、ＬＲＳＴ区間でローコンバージョンゲインリセット信号ＶＬＲＳＴが出力される。

ＡＤＣ回路１５０が図６ａに示すようなＲＳＳＲ方法に従ってピクセル信号ＰＩＸを処理する場合、カウンタ１５２によりローコンバージョンゲインデジタル信号の出力が不要であると判定されれば、ＨＳＩＧ区間が終了した後、パワーダウン信号ＰＤに応答してコンパレータ１５１の動作が停止されることで、ＬＳＩＧ区間及びＬＲＳＴ区間が省略され、ＡＤＣ回路１５０の消費電力が減少することができる。

図６ｂを参照すると、ローコンバージョンゲインリセット信号区間ＬＲＳＴ、ハイコンバージョンゲインリセット信号区間ＨＲＳＴ、ハイコンバージョンゲインイメージ信号区間ＨＳＩＧ、及びローコンバージョンゲインイメージ信号区間ＬＳＩＧが順次にＲＲＳＳ（Reset-Reset-Sig-Sig）進行される。

まず、論理ハイレベルのリセット信号ＶＲＳＴがリセットトランジスタＲＳＴのゲートに印加されてから、論理ローレベルのリセット信号ＶＲＳＴがリセットトランジスタＲＳＴのゲートに印加される。その後、オートゼロ信号ＡＺに応答してランプ信号ＲＡＭＰの電圧レベルとピクセル信号ＰＩＸの電圧レベルとの間の調整を行うことができる。次に、論理ハイレベルのデュアルコンバージョン信号ＶＤＣをデュアルコンバージョントランジスタＤＣのゲートに印加し、ＬＲＳＴ区間でローコンバージョンゲインリセット信号ＶＬＲＳＴを出力することができる。そして、再びオートゼロ信号ＡＺに応答してランプ信号ＲＡＭＰの電圧レベルとピクセル信号ＰＩＸの電圧レベルとの間の調整が行われた後、論理ローレベルのデュアルコンバージョン信号ＶＤＣがデュアルコンバージョントランジスタＤＣのゲートに印加され、ＨＲＳＴ区間でハイコンバージョンゲインリセット信号ＶＨＲＳＴを出力することができる。

次に、論理ハイレベルの転送信号ＶＴを転送トランジスタＴｘのゲートに印加し、ＨＳＩＧ区間でハイコンバージョンゲインイメージ信号ＶＨＳＩＧを出力することができる。そして、論理ハイレベルのデュアルコンバージョン信号ＶＤＣがデュアルコンバージョントランジスタＤＣのゲートに印加され、論理ハイレベルの転送信号ＶＴが転送トランジスタＴｘのゲートに印加され、ＬＳＩＧ区間でローコンバージョンゲインイメージ信号ＶＬＳＩＧが出力される。

ＡＤＣ回路１５０が図６ｂに示すようなＲＲＳＳ方法に従ってピクセル信号ＰＩＸを処理する場合、カウンタ１５２によりローコンバージョンゲインデジタル信号の出力が不要であると判定される場合、ＨＳＩＧ区間が終了した後にパワーダウン信号ＰＤに応答してコンパレータ１５１の動作が停止されることで、ＬＳＩＧ区間が省略され、ＡＤＣ回路１５０の消費電力が減少することができる。

図７は、ハイコンバージョンゲインデジタル信号ＤＳの一例を示す。以下、図７と共に図５を参照して説明する。

図７を参照すると、デジタル信号ＤＳは１０ビット（ＤＳ［０］～ＤＳ［９］）であり得る。ここで、ＤＳ［０］は最上位ビット（Most Significant Bit：ＭＳＢ）であり、ＤＳ［９］は最下位ビット（Least Significant Bit：ＬＳＢ）である。カウンタ１５２はデジタル信号ＤＳをモニタリングして上位ビットの値Ｘを計算することができる。例えば、カウンタ１５２は、最上位ビットＤＳ［０］のみの値を計算することもでき、第０～第２ビット（ＤＳ［０］～ＤＳ［２］）の値を計算することもできる。しかしながら、本発明はこれに限定されず、カウンタ１５２は、上述したのとは異なる方法で上位ビットの値Ｘを計算することもできる。

その後、カウンタ１５２は、上位ビットの値Ｘを所定のスレッショルドコード（threshold code）の値と比較することができる。上位ビットの値Ｘがスレッショルドコードの値より小さいか等しい場合（Ｘ≦Threshold code）、カウンタ１５２は、ローコンバージョンゲインデジタル信号の出力が不要であると判定することができ、パワーダウン信号ＰＤを生成することができる。図５を参照して説明したように、パワーダウン信号ＰＤは、コンパレータ１５１（すなわち、第１増幅器１５１＿１又は第２増幅器１５１＿２）に提供され得る。この場合、コンパレータ１５１は、ローコンバージョンゲインピクセル信号に対する比較動作（例えば、図６ａ～図６ｂのＬＳＩＧ区間、ＬＲＳＴ区間の動作）を遂行しないとすることができ、ＡＤＣ回路１５０の消費電力は減少することができる。

一方、上位ビットの値Ｘがスレッショルドコードの値より大きい場合（Ｘ＞Threshold code）、カウンタ１５２は、ローコンバージョンゲインデジタル信号の生成が必要であると判定することができ、パワーダウン信号ＰＤを生成しないとし得る。この場合、コンパレータ１５１は、ローコンバージョンゲインピクセル信号に対する比較動作（例えば、図６ａ～図６ｂのＬＳＩＧ区間、ＬＲＳＴ区間の動作）を遂行し続けることができる。

図８は、ハイコンバージョンゲインデジタル信号ＤＳの値に応じた、イメージデータにおけるハイコンバージョンゲインピクセル信号とローコンバージョンゲインピクセル信号のウェイトを示す。例えば、デジタル信号ＤＳの値は、図７を参照して説明したように、上位ビットの値を通して表れると仮定する。ＴＨはスレッショルドコードの値を表し、ＨＣ＿ＭＡＸはハイコンバージョンゲインデジタル信号ＤＳが有し得る最大値を表す。以下、図８と共に、図５及び図７を参照して説明する。

図８を参照すると、イメージデータを生成するにあたって、ハイコンバージョンゲインピクセル信号とローコンバージョンゲインピクセル信号の両方が関与する領域は、デジタル信号ＤＳの値がＴＨとＨＣ＿ＭＡＸとの間の区間のみである。例えば、この区間は、低照度と高照度の中間照度領域に該当し得る。この領域よりも照度が高くなる場合（すなわち、デジタル信号ＤＳの値がＨＣ＿ＭＡＸに達する場合）、ローコンバージョンゲインピクセル信号のみを使用することができ、照度が低くなる場合（すなわち、デジタル信号ＤＳの値がＴＨより小さいか等しい場合）、ハイコンバージョンゲインピクセル信号のみを使用することができる。

言い換えれば、ハイコンバージョンゲインデジタル信号ＤＳの値がＴＨより小さいか等しい場合、ローコンバージョンゲインピクセル信号はイメージデータの生成に関与しないため、カウンタ１５２によりローコンバージョンゲインデジタル信号の出力が必要ではないと判定され得る。この場合、パワーダウン信号ＰＤがコンパレータ１５１（すなわち、第１増幅器１５１＿１又は第２増幅器１５１＿２）に供給されることにより、ローコンバージョンゲインピクセル信号の比較動作を停止（例えば、 ６Ａ～図６ｂのＬＲＳＴ区間、ＬＳＩＧ区間の動作を停止）させることができ、ＡＤＣ回路１５０の電力消費を低減することができる。

すなわち、カウンタ１５２は、リアルタイムでハイコンバージョンゲインデジタル信号ＤＳの値を把握してローコンバージョンゲインデジタル信号が必要であるか否かを判定することができ、判定結果に基づいてコンパレータ１５１の動作を制御することができる。あるいは、場合によっては、ローコンバージョンゲインピクセル信号の比較動作を停止させることができず、ローコンバージョンゲインデジタル信号が生成されても、図１のＩＳＰフロントエンドブロック１６でローコンバージョンゲインデジタル信号に対する前処理を遂行しないようにしてもよい。

図９は、本発明の実施形態によるデュアルコンバージョンゲイン動作の消費電力最適化のためのアナログ-デジタル変換（ＡＤＣ）回路の動作方法を示すフローチャートである。以下、図９と共に図５を参照して説明する。

段階Ｓ１１０において、コンパレータ１５１は、ハイコンバージョンゲインピクセル信号とランプ信号を比較して、ハイコンバージョンゲイン条件に対応する出力信号（以下、ハイコンバージョンゲイン出力信号）を生成し、ローコンバージョンゲインピクセル信号とランプ信号を比較して、ローコンバージョンゲイン条件に対応する出力信号（以下、ローコンバージョンゲイン出力信号）を生成することができる。段階Ｓ１２０において、カウンタ１５２は、ハイコンバージョンゲイン出力信号のパルスをカウントし、カウントした結果をハイコンバージョンゲインデジタル信号として出力することができる。

段階Ｓ１３０において、カウンタ１５２は、ハイコンバージョンゲインデジタル信号に基づいて、ローコンバージョンゲインデジタル信号の出力が必要であるか否かを判定することができる。具体的には、カウンタ１５２は、ハイコンバージョンゲインデジタル信号の値（例えば、ハイコンバージョンゲインデジタル信号の上位ビットの値）と所定のスレッショルドコードの値を比較することができる。段階Ｓ１４０において、ローコンバージョンゲインデジタル信号の出力が不要であると判定される場合、カウンタ１５２は、コンパレータ１５１がローコンバージョンゲイン出力信号を生成しないように制御することができる。

上述の内容は、本発明を実施するための具体的な実施形態である。本発明は、上述の実施形態だけでなく、単純に設計変更されるか、または容易に変更される実施形態も含む。なお、本発明は、実施形態を用いて容易に変形して実施することができる技術も含む。したがって、本発明の範囲は、上述の実施形態に限定されてはならず、後述する特許請求の範囲だけでなく、本発明の特許請求の範囲と均等なものによって定められるべきである。

１００：イメージセンサ
１１０：ピクセルアレイ
１２０：ロードライバ
１３０：ランプ信号発生器
１４０：電圧バッファ
１５０：ＡＤＣ回路
１５１：コンパレータ
１５２：カウンタ
１６０：タイミングコントローラ
１７０：バッファ

Claims (10)

1. 第１コンバージョンゲインに対応する第１ピクセル信号と第１ランプ信号を比較して第１コンバージョンゲイン出力信号を生成し、第２コンバージョンゲインに対応する第２ピクセル信号と第２ランプ信号を比較して第２コンバージョンゲイン出力信号を生成するコンパレータと、
   第１コンバージョンゲイン出力信号のパルスをカウントし、カウントした結果を第１デジタル信号として出力し、前記第１デジタル信号に基づいて前記第２コンバージョンゲインに対応する第２デジタル信号の出力が必要であるか否かを判定するカウンタと、を備え、
   前記第１コンバージョンゲインは、前記第２コンバージョンゲインよりも高いコンバージョンゲインであり、
   前記第２デジタル信号の出力が不要であると判定される場合、前記カウンタは、前記コンパレータが前記第２コンバージョンゲイン出力信号を生成しないように制御する、
   回路。
2. 前記カウンタは、前記第１デジタル信号の値が所定のスレッショルドコードの値より小さいか等しい場合、前記第２デジタル信号の出力が不要であると判定する、
   請求項１に記載の回路。
3. 前記第１デジタル信号の値は、最上位ビット(ＭＳＢ)の値で定められる、
   請求項２に記載の回路。
4. 前記コンパレータは、
   第１動作区間で前記第１ピクセル信号のリセット信号と前記第１ランプ信号を比較し、第２動作区間で前記第１ピクセル信号のイメージ信号と前記第１ランプ信号を比較し、第３動作区間で前記第２ピクセル信号のイメージ信号と前記第２ランプ信号を比較し、第４動作区間で前記第２ピクセル信号のリセット信号と前記第２ランプ信号を比較し、
   前記第２デジタル信号の出力が不要であると判定される場合、前記第３動作区間及び第４動作区間の動作が停止される、
   請求項１に記載の回路。
5. 前記コンパレータは、
   第１動作区間で前記第２ピクセル信号のリセット信号と前記第２ランプ信号を比較し、第２動作区間で前記第１ピクセル信号のリセット信号と前記第１ランプ信号を比較し、第３動作区間で前記第１ピクセル信号のイメージ信号と前記第１ランプ信号を比較し、第４動作区間で前記第２ピクセル信号のイメージ信号と前記第２ランプ信号を比較し、
   前記第２デジタル信号の出力が不要であると判定される場合、第４動作区間の動作が停止される、
   請求項１に記載の回路。
6. アナログ-デジタル変換回路の動作方法であって、
   第１コンバージョンゲインに対応する第１ピクセル信号と第１ランプ信号を比較して第１コンバージョンゲイン出力信号を生成し、第２コンバージョンゲインに対応する第２ピクセル信号と第２ランプ信号を比較して第２コンバージョンゲイン出力信号を生成する段階と、
   前記第１コンバージョンゲイン出力信号のパルスをカウントし、カウントした結果を第１デジタル信号として出力する段階と、
   前記第１デジタル信号に基づいて、前記第２コンバージョンゲインに対応する第２デジタル信号の出力が必要であるか否かを判定する段階と、
   前記第２デジタル信号の出力が不要であると判定される場合、前記第２コンバージョンゲイン出力信号を生成しないように制御する段階と、を備え、
   前記第１コンバージョンゲインは、前記第２コンバージョンゲインよりも高いコンバージョンゲインである、
   方法。
7. 前記第２デジタル信号の出力が必要であるか否かを判定する段階は、
   前記第１デジタル信号の値と所定のスレッショルドコードの値を比較する段階と、
   前記第１デジタル信号の値が前記スレッショルドコードの値よりも小さいか等しい場合、前記第２デジタル信号の出力が不要であると判定する段階と、を含む、
   請求項６に記載の方法。
8. 前記第１コンバージョンゲイン出力信号を生成し、前記第２コンバージョンゲイン出力信号を生成する段階は、
   第１動作区間において、前記第１ピクセル信号のリセット信号と前記第１ランプ信号を比較する段階と、
   第２動作区間において、前記第１ピクセル信号のイメージ信号と前記第１ランプ信号を比較する段階と、
   第３動作区間において、前記第２ピクセル信号のイメージ信号と前記第２ランプ信号を比較する段階と、
   第４動作区間において、前記第２ピクセル信号のリセット信号と前記第２ランプ信号を比較する段階と、を含み、
   前記第２コンバージョンゲイン出力信号を生成しないように制御する段階は、前記第３動作区間及び前記第４動作区間の動作を停止させる段階を含む、
   請求項６に記載の方法。
9. 前記第１コンバージョンゲイン出力信号を生成し、前記第２コンバージョンゲイン出力信号を生成する段階は、
   第１動作区間において、前記第２ピクセル信号のリセット信号と前記第２ランプ信号を比較する段階と、
   第２動作区間において、前記第１ピクセル信号のリセット信号と前記第１ランプ信号を比較する段階と、
   第３動作区間において、前記第１ピクセル信号のイメージ信号と前記第１ランプ信号を比較する段階と、
   第４動作区間において、前記第２ピクセル信号のイメージ信号と前記第２ランプ信号を比較する段階と、を含み、
   前記第２コンバージョンゲイン出力信号を生成しないように制御する段階は、前記第４動作区間の動作を停止させる段階を含む、
   請求項６に記載の方法。
10. フローティング拡散領域を共有するピクセルから第１コンバージョンゲインに対応する第１ピクセル信号、及び第２コンバージョンゲインに対応する第２ピクセル信号を出力するピクセルアレイと、
    前記第１ピクセル信号を第１デジタル信号に変換し、前記第１デジタル信号に基づいて前記第２ピクセル信号を第２デジタル信号に変換する必要があるか否かを判定するアナログ-デジタル変換回路と、を備え、
    前記第１コンバージョンゲインは、前記第２コンバージョンゲインよりも高いコンバージョンゲインである、
    イメージセンサ。

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